JPH10229182A

JPH10229182A - 半導体集積回路の容量

Info

Publication number: JPH10229182A
Application number: JP9047234A
Authority: JP
Inventors: Hideaki Matsuda; 英明松田
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 1997-02-14
Filing date: 1997-02-14
Publication date: 1998-08-25
Anticipated expiration: 2017-02-14
Also published as: JP3669098B2

Abstract

(57)【要約】【課題】半導体集積回路の容量を、各容量の両方の端
子がそれぞれ異なった配線に接続できかつ狭い回路面積
で形成できるようにする。【解決手段】例えば固体撮像素子のＦＰＮ打ち消しの
ために使用される半導体集積回路の容量構造が提供され
る。半導体基板に形成され第１の導電型を有するウエル
１と、該ウエル１表面に互いに分離して形成され該ウエ
ル１と反対導電型の第２の導電型を有すると共に、前記
ウエル１に対して逆バイアス状態に維持された複数の高
濃度注入領域２ａと、該高濃度注入領域２ａの上に形成
された薄い層間絶縁膜３１と、該層間絶縁膜３１上に前
記高濃度注入領域２ａの各々に対向して形成された複数
の導電層電極５とを備える。各高濃度注入領域２ａをウ
エル１に対して逆バイアス状態に維持することにより、
各容量が互いに分離され、かつ各容量の端子をそれぞれ
異なった配線に接続できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
容量に関し、例えば固体撮像素子などの半導体集積回路
において、狭い回路領域内に多数並べて形成でき、かつ
それぞれの容量の両方の端子がそれぞれ異なった配線に
接続できる容量構造を実現するための技術に関する。

【０００２】

【従来の技術】例えば、行および列からなるマトリクス
状に配置された多数の画素を有する増幅型固体撮像素子
においては、１行分の画素からの画素出力を一度水平読
み出し回路内の各容量に並列的に転送し、続いて該容量
の電位を水平方向に順次直列的に読み出して出力を得る
方法が用いられている。

【０００３】このため、このような固体撮像素子におい
ては、水平読み出し回路内に多数の容量を、少なくとも
固体撮像素子の水平方向の画素数と同数だけ形成する必
要がある。図１１は、このような容量を含む固体撮像素
子の回路例を示す。図１１の固体撮像素子は、マトリク
ス状に配置された多数の画素を備えた画素領域１０１
と、列ごとに設けられ各列の画素の出力がそれぞれ共通
に接続された垂直読み出し線１０２と、垂直読み出し線
１０２に接続された水平読み出し回路１００と、出力ア
ンプ群１１０と、水平シフトレジスタ１０９とを備えて
いる。水平読み出し回路１００は、各列ごとにダーク信
号転送スイッチ１０３、撮像信号転送スイッチ１０４、
ダーク信号蓄積用容量１０５、撮像信号蓄積用容量１０
６、水平スイッチ１０７ａ，１０７ｂを備えている。

【０００４】画素領域１０１の各列の画素の出力が共通
に接続された垂直読み出し線１０２はそれぞれダーク信
号転送スイッチ１０３および撮像信号転送スイッチ１０
４の主電流経路を介してダーク信号蓄積用容量１０５お
よび撮像信号蓄積用容量１０６の一端に接続されてい
る。各容量１０５，１０６の他端は共に接地されてい
る。ダーク信号蓄積用容量１０５および撮像信号蓄積用
容量１０６の前記各一端はそれぞれ水平スイッチ１０７
ａおよび１０７ｂの主電流経路を介して水平読み出しラ
イン１０８の内の１対のダーク信号用ラインおよび撮像
信号用ラインにそれぞれ接続されている。ダーク信号用
ラインおよび撮像信号用ラインはそれぞれ出力アンプ群
１１０の対応する増幅器を介してダーク信号および撮像
信号、それぞれ例えばＶＯ１ＤおよびＶＯ１Ｓ、を生成
する。

【０００５】なお、水平読み出しライン１０８が２対の
ラインを含んでいるのは、画素領域１０１からの奇数番
目の垂直読み出し線および偶数番目の垂直読み出し線か
らの出力を並列的に読み出せるようにして素子の高速化
を図るためである。

【０００６】また、各列のダーク信号転送スイッチ１０
３の制御電極は共通に接続されてダーク転送制御パルス
φＴＤが供給される。また、各列の撮像信号転送スイッ
チ１０４の制御電極は共通に接続されて撮像信号転送制
御パルスφＴＳが供給されるよう構成されている。ま
た、各列ごとの水平スイッチ１０７ａ，１０７ｂの制御
電極は隣接する垂直読み出し線の水平スイッチの各制御
電極と並列に接続されて水平シフトレジスタ１０９から
水平読み出し制御パルスφＨｍなどが供給できるよう構
成されている。

【０００７】すなわち、図１１に示される回路例では、
水平方向の画素１つ当たり２個の蓄積用容量１０５，１
０６を用いている。これは、増幅型固体撮像素子では、
受光素子や増幅素子のばらつきに起因する固定パターン
ノイズ（ＦＰＮ）と呼ばれるノイズが発生しやすく、こ
のノイズを除去するために、各画素からダーク信号（Ｖ
dark）と撮像信号（Ｖsig ）の両方を読み出し、それら
の差（Ｖsig −Ｖdark）を信号出力として用いるためで
ある。

【０００８】次に、図１１に示される増幅型固体撮像素
子の読み出し動作の概略を説明する。まず、ダーク転送
制御パルスφＴＤにより各列のダーク信号転送スイッチ
１０３（ＱＴＤ）をオンとし、１行分の画素からのダー
ク信号出力を並列的にそれぞれのダーク信号蓄積用容量
１０５（ＣＴＤ）に蓄積する。蓄積終了後、ダーク信号
転送スイッチ１０３はオフとされる。

【０００９】続いて、各画素を信号出力状態にして、制
御パルスφＴＳにより、各列の撮像信号転送スイッチ１
０４（ＱＴＳ）をオンとし、１行分の画素からの撮像信
号出力を並列的にそれぞれの信号蓄積用容量１０６（Ｃ
ＴＳ）に蓄積する。蓄積終了後、信号蓄積用容量１０６
をオフとする。これらの動作の間は、水平スイッチ１０
７ａ，１０７ｂ（ＱＨ）はオフのままである。

【００１０】次に、前記転送スイッチＱＴＤ１０３，Ｑ
ＴＳ１０４をオフ状態に保ったまま、水平スイッチ１０
７ａ，１０７ｂを水平シフトレジスタ１０９によって水
平方向に順次オンとし、容量ＣＴＤ１０５，ＣＴＳ１０
６を水平読み出しラインのそれぞれのラインに接続し、
出力アンプ群１１０を通して出力を得る。容量ＣＴＳ１
０６から得られた撮像信号出力、例えばＶＯ１Ｓ、から
容量ＣＴＤ１０５から得られたダーク信号出力、例えば
ＶＯ１Ｄ、が図示しない差分回路によって減算され、固
定パターンノイズ（ＦＰＮ）が除去された信号が得られ
る。

【００１１】このような撮像素子の水平読み出し回路１
００における前記容量ＣＴＤ１０５，ＣＴＳ１０６の集
積回路上の構造を図１２および図１３に示す。図１２は
平面図であり、図１３は図１２のＦ−Ｆ線から見た断面
図である。これらの図においては、図示しない半導体基
板に形成されたウエル１の表面に高濃度注入領域２が全
ての容量について共通に形成されている。なお、ウエル
１の導電型はＰ型でもＮ型でもよく、かつ高濃度注入領
域２の導電型もＰ＋型またはＮ＋型いずれでもよい。高
濃度注入領域２が形成されているのは、各容量を形成す
る電極の抵抗成分を小さくするためであり、したがって
この高濃度注入領域２が実質的に各容量に共通の片側の
電極を構成している。また、ウエル１と高濃度注入領域
２とは、同電位、例えば図１１の回路ではグランド電
位、に接続されている。

【００１２】また、ウエル１の周囲はアルミ配線とウエ
ルシャント用高濃度注入領域２１で構成されるガードリ
ングで囲まれている。ウエルシャント用高濃度注入領域
２１はウエル１と接していると同時に、高濃度注入領域
２とも重なっている。このガードリングによってウエル
１と表面高濃度注入領域２に所定の電位を供給してい
る。但し、ガードリングのアルミ配線については、容量
の電極配線を第１層アルミ配線７として引き出す関係
で、第１層アルミで囲むことができない。このため、第
２層アルミ２５から、スルーホールＢ、すなわち第１層
アルミ−第２層アルミ間接続、２４、第１層アルミ配線
２３、およびコンタクトホール２２を介して、ガードリ
ングのウエルシャント用高濃度注入領域２１に接続して
いる。なお、図示しない第２層アルミ２５は容量の全面
を覆っており、ウエル電位供給用配線と遮光アルミを兼
ねている。

【００１３】図１２は、ウエル１の導電型と表面高濃度
注入領域２の導電型が同じ場合の平面図を示している。
その場合は、ウエルシャント用高濃度注入領域２１も同
じ導電型にすれば、ウエル１と表面高濃度注入領域２の
両方に電位を供給できる。しかしながら、表面高濃度注
入領域２は、容量においては単なる電極として使用して
いるので、必ずしもウエル１と導電型が一致していなく
ても問題はない。但し、その場合は、ウエル１に電位を
供給するための高濃度注入と、表面高濃度注入領域２に
電位を供給するための高濃度注入を、それぞれの導電型
に合わせて、別々に設ける必要がある。

【００１４】各容量の共通端子になる共通のウエル１と
その表面高濃度注入領域２上には、層間絶縁層３１を介
して、各容量のもう一方の端子となるポリシリコン電極
５が配置されている。各ポリシリコン電極５はスルーホ
ール６を介して第１層アルミで形成される容量の配線７
に接続されている。

【００１５】なお、以上のような容量が形成される同じ
ウエル１に、図１１の転送スイッチＱＴＤ１０３，ＱＴ
Ｓ１０４と水平スイッチＱＨ１０７を形成することもで
きる。この場合、各スイッチＱＴＤ，ＱＴＳ，ＱＨとし
て共にＮ−ＭＯＳトランジスタスイッチを用いれば、ウ
エル１はＰウエルとすればよい。但し、各スイッチＱＴ
Ｄ，ＱＴＳ，ＱＨを共にＰ−ＭＯＳトランジスタスイッ
チを用いて構成し、ウエル１をＮウエルとした場合に
も、前述のように該Ｎウエル上に容量を形成しても容量
としての動作上の問題はない。

【００１６】このような容量構造においては、シリコン
基板の表面は凹凸の少ない滑らかな構造にすることが容
易に可能であり、シリコン基板上には良質の絶縁層であ
るＳｉＯ_２を制御性よく形成することができる。したが
って、層間絶縁層３１の厚さは、例えば８０〜１００オ
ングストローム程度に、十分薄くすることが可能であ
り、比較的狭い面積で大きな蓄積容量を得ることができ
る。

【００１７】なお、以上のような容量構造における酸化
膜の形成方法は概略次の通りである。まず、ＳｉＯ_２酸
化膜を下地表面全面に形成する。なお、このＳｉＯ_２酸
化膜はＭＯＳトランジスタ部分ではゲート酸化膜を構成
する。その後、ポリシリコン電極５よりもひとまわり小
さい領域に、容量酸化膜領域３において層間絶縁膜に窓
を開ける。次に、再び全面に薄く、例えば８０〜１００
オングストローム程度に、ＳｉＯ_２酸化膜を形成する。
必要な容量は、この薄いＳｉＯ_２酸化膜、すなわち層間
絶縁膜３１、を挟んで形成される。この層間絶縁膜３１
の厚さは、ＭＯＳトランジスタのゲート酸化膜よりさら
に薄くなり、大きな容量を得ることができる。

【００１８】なお、容量酸化膜領域３の周囲にやや厚い
絶縁膜が形成されるが、これは容量電極周囲の絶縁膜を
厚くしてポリシリコン電極５などの容量電極の形成の際
に短絡その他の欠陥が生じないようにするものである。
また、表面高濃度注入領域２としては、その上に層間絶
縁膜３１を薄く形成するために、できるだけ欠陥を生じ
ない条件で注入を行なうことが望ましい。

【００１９】

【発明が解決しようとする課題】ところで、増幅型固体
撮像素子の水平読み出し回路の別の回路例として、図１
４および図１５に示されるものが提案されている。図１
５は、図１４の四角で囲まれた水平読み出し回路ユニッ
ト１１１の回路構成を示す。また、図１６はこのような
水平読み出し回路ユニットの動作タイミングを示してい
る。

【００２０】図１４の回路は、前記図１１の回路と同様
に、マトリクス状に配置された複数の増幅型画素を備え
た画素領域１０１と水平シフトレジスタ１０９とを備え
ている。各列の垂直読み出しライン１０２には前述のよ
うに水平読み出し回路ユニット１１１が接続され、該水
平読み出し回路ユニット１１１の出力は水平スイッチ１
０７を介して水平読み出しライン１０８の一方のライン
に接続されている。水平読み出しライン１０８は奇数列
目の画素からの信号を出力するラインと偶数列目の画素
からの信号を出力するラインの２系統受けられ、それぞ
れ出力アンプ群１１０の内の１つの出力アンプを介して
読み出し信号を出力するよう構成されている。奇数列の
水平スイッチ１０７と偶数列の水平スイッチ１０７のゲ
ートは共に共通に接続され水平シフトレジスタ１０９か
らの制御パルスφＨｍなどによって同時にオンオフ制御
される。

【００２１】水平読み出し回路ユニット１１１は、図１
５に示されるように、垂直読み出しライン１０２とグラ
ンド間に主電流経路が接続された垂直リセットスイッチ
１１２（ＱＲＳＴＶ）、垂直読み出しライン１０２とノ
ードＮ１の間に主電流経路が接続された垂直スイッチ１
１３（ＱＳＶ）、ノードＮ１とグランド間に接続された
信号蓄積容量１１４（ＣＳ）、入力がノードＮ１に接続
されたバッファアンプ１１５、バッファアンプ１１５の
出力とノードＮ２間に接続されたダーク蓄積容量１１６
（ＣＤ）と、ノードＮ２とグランド間に主電流経路が接
続されたダークスイッチ１１７とを備えている。ノード
Ｎ２は前述の水平スイッチ１０７に接続されている。

【００２２】次に、図１６をも参照して図１４および図
１５に示される回路の動作を説明する。

【００２３】まず、時刻Ｔ＝Ｔ１で、ＱＲＳＴＶ１１
２、ＱＳＶ１１３、ＱＳＤ１１７をオンにする。これに
より、容量ＣＳ１１４および容量ＣＤ１１６の両端がそ
れぞれグランドレベルに短絡され、それぞれの蓄積電荷
が放電される。

【００２４】続いて時刻Ｔ＝Ｔ２で、ＱＲＳＴＶ１１２
をオフにすると共に、対応する画素からダーク信号Ｖda
rkを出力する。これにより、容量ＣＳ１１４および容量
ＣＤ１１６の両端の電圧は共にＶdarkとなる。

【００２５】次に、時刻Ｔ＝Ｔ３において、ＱＳＤ１１
７をオフとし、容量ＣＤ１１６をフローティングにする
と共に、ＱＲＳＴＶ１１２をオンにする。これによっ
て、容量ＣＤ１１６の両端の電圧はＶdarkに保持される
が、容量ＣＳ１１４の両端は再びグランドレベルに短絡
され、その蓄積電荷が放電される。

【００２６】その後、時刻Ｔ＝Ｔ４で、ＱＲＳＴＶ１１
２をオフにすると共に、対応画素から撮像信号出力（Ｖ
sig ）を読み出す。このとき、容量ＣＤ１１６はフロー
ティングなのでその両端の電圧は変化しないが容量ＣＳ
１１４の両端の電圧はＶsigとなる。

【００２７】時刻Ｔ＝Ｔ５で今度はＱＳＶ１１３をオフ
にする。これによって、この水平読み出し回路ユニット
１１１の出力の電位、すなわち水平スイッチＱＨ１０７
に印加される電位は、［容量ＣＳ１１４の電圧］−［容
量ＣＤ１１６の電圧］、すなわち（Ｖsig −Ｖdark）と
なり、ダーク信号成分が除去された信号電圧が得られ
る。このような信号電圧は各列の水平読み出し回路ユニ
ット１１１から並列的に得られる。したがって、水平シ
フトレジスタ１０９により水平スイッチＱＨ１０７を順
次オンとし、各列の出力を順次水平読み出しライン１０
８に接続し、出力アンプ群１１０からＦＰＮの除去され
た撮像信号出力を得ることができる。なお、図１４の回
路においても前記図１１の回路と同様に、奇数列目の撮
像信号出力と偶数列目の撮像信号出力が出力アンプ群１
１０より並列的に出力され、高速度の読み出し動作が行
なわれる。

【００２８】図１４の回路では、図１１の回路に比べ
て、水平読み出しライン１０８の信号線の数が半分にな
っている。これは、図１４の回路では、ダーク信号用と
撮像信号用という２系統の信号線を設ける必要がないた
めである。したがって、最終段の出力アンプ群１１０を
構成する出力アンプも図１１の回路に比べて半分の２個
で済む。このため、素子面積が縮小できると共に、消費
電力の低減にもつながる。さらに、図１１の回路では、
素子の外部で（Ｖsig −Ｖdark）の減算処理をしていた
が、それが素子内部で行なわれるので、外付け回路が簡
略化される。

【００２９】ところが、図１４および図１５に示される
回路で使用されているダーク信号蓄積用容量ＣＤ１１６
は、両方の電極端子がいずれも共通端子になっていな
い。すなわち、両方の電極端子が、それぞれ異なった配
線に接続されている。このため、図１３の容量の断面構
造に示されているような、片側の端子を表面高濃度注入
領域２で共通にした構造は使用できない。

【００３０】このような容量構造を実現するため、例え
ば図１７および図１８に示されるような構造を使用する
ことが考えられる。図１７はこのような容量構造の平面
図であり、図１８は図１７のＧ−Ｇ線に沿った断面図で
ある。これらの図に示される構造では、ウエル１上に層
間絶縁膜３１を介して第１層アルミによる電極８を形成
し、該電極８の上に層間絶縁膜３１を介して第２層アル
ミを用いて他の電極１０を形成し、これらの電極８，１
０の間で容量が形成されている。第２層アルミの電極１
０はスルーホールＢを介して第１層アルミ配線７に接続
されている。このような構造以外にも、例えばポリシリ
コン層と第１層アルミとを使用して容量を形成すること
も可能である。

【００３１】しかしながら、ポリシリコン層やアルミ層
の表面は凹凸および起伏が多いのが普通であり、これら
のポリシリコン層やアルミ層上に層間絶縁膜を形成する
場合は、前述のようなシリコン基板上に層間絶縁膜を形
成する場合に比べて、良質の絶縁膜を制御性よく形成す
ることは困難である。さらに、大面積のアルミパターン
においては、ヒロックなどが発生することにより他の導
電層との短絡が生じ易い。これらの理由で、ポリシリコ
ン層と第１層アルミ層、または第１層アルミ層と第２層
アルミ層間の層間絶縁膜はあまり薄くすることができな
い。例えば、ポリシリコン層と第１層アルミ層間は７０
００オングストローム程度、第１層アルミ層と第２層ア
ルミ層の間は１μｍ＝１００００オングストローム程度
の絶縁膜厚が必要である。このため、小さな電極面積で
大きな容量を得ることが困難であり、逆にいえば所望の
容量を形成するのに必要な電極面積が大きくなり、単一
の集積回路チップ上に多数の容量を形成することが困難
になる。

【００３２】本発明の目的は、このような従来例の構造
における問題点に鑑み、両方の電極が共に別々の回路に
接続された容量を、狭い回路面積でしかも容量値を低減
させることなく形成できるようにすることにある。

【００３３】本発明の他の目的は、両方の電極が共に別
々の回路に接続された容量を、狭い面積でしかも容量値
を低下させることなく形成できるようにすると共に、各
電極の抵抗成分の影響を的確に除去することにある。

【００３４】

【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、半導体基板に形成され、第１の導
電型を有するウエルと、各々前記ウエル表面に互いに分
離して形成され、前記ウエルと反対導電型の第２の導電
型を有するとともに、前記ウエルに対して逆バイアス状
態に維持された複数の高濃度注入領域と、前記高濃度注
入領域の上に形成された薄い層間絶縁膜と、前記薄い層
間絶縁膜上に前記高濃度注入領域の各々に対向して形成
された複数の導電層電極とを具備する半導体集積回路の
容量が提供される。このような構成では、前記高濃度注
入領域は各々前記ウエルに対し逆バイアス状態に維持さ
れるため、お互いに電気的に分離されている。したがっ
て、電極端子がいずれも共通端子になっていない容量を
容易に形成することができる。また、高濃度注入領域の
上部は、半導体基板の表面と同様に凹凸および起伏を少
なくすることができるから、層間絶縁膜も制御性よく、
したがって薄く形成することができる。このため、少な
い回路面積で大きな容量を得ることができる。

【００３５】この場合、前記高濃度注入領域にシャント
配線を行なうことにより前記高濃度注入領域各部の電位
の固定を行なうと好都合である。高濃度注入領域にシャ
ント配線を行ない電位の固定を行なうことにより、高濃
度注入領域の抵抗成分の影響を抑えて高品質の容量を得
ることができる。

【００３６】また、前記高濃度注入領域にそれぞれシャ
ント用コンタクトホールを介して複数の点で離散的にシ
ャント配線を行ない、前記シャント用コンタクトホール
部分以外は前記導電層電極を形成し、前記高濃度注入領
域と前記導電層電極とのオーバラップ面積の減少を抑え
ることもできる。このような構成により、前記高濃度注
入領域と前記導電層電極とのオーバラップ面積を大きく
して大きな容量値を確保しながら、高濃度注入領域の抵
抗成分の影響を抑えて高品質の容量を得ることができ
る。

【００３７】さらに、前記シャント配線に使用する配線
層の幅を他の配線層と短絡しない範囲で広くし、前記導
電層電極と絶縁層を介してオーバラップさせることによ
り、容量を増大させることもできる。このような構造に
より、前述の特徴を備えつつさらに容量を増大すること
ができる。

【００３８】また、前記導電層電極はポリシリコン層を
用いて形成し、かつ前記シャント配線に使用する配線層
は第１層アルミを用いて形成してもよい。このような構
造により、前述の特徴を有する容量構造を実現し、しか
も第２層アルミを他の配線、あるいは回路の遮光などに
使用できる。

【００３９】あるいは、前記導電層電極は第１層アルミ
を用いて形成し、かつ前記シャント配線に使用する配線
層は第２層アルミを用いて形成することもできる。この
ような構成により、電極の抵抗成分をさらに小さくし、
高品質の容量を構成することができる。

【００４０】また、前記導電層電極は第１層アルミを用
いて形成し、かつ前記シャント配線に使用する配線層は
第２層アルミを用いて形成するとともに、前記高濃度注
入領域へのシャント配線は、第２層アルミをスルーホー
ルを介して前記導電層電極を構成する第１層アルミの部
分と分離された第１層アルミ配線部分へ接続し、該第１
層アルミ配線部分をコンタクトホールを介して前記高濃
度注入領域へ接続して行なうこともできる。この場合
は、抵抗成分の小さい容量を得ることができると共に、
容量を構成する各電極への接続をも容易にかつ低い抵抗
配線を使用して行なうことができる。

【００４１】以上の構成において、前記半導体集積回路
は複数の画素を含む固体撮像素子の集積回路とし、前記
容量によって前記画素からのダーク読み出し信号を保持
した後、前記容量を介して前記画素からの撮像信号を読
み出すことにより固定パターンノイズを除去すると好都
合である。以上のような半導体集積回路の容量を、固体
撮像素子の固定パターンノイズを除去するために使用す
ることにより、固体撮像素子の集積回路の集積度を向上
させ、画素数が多くかつ高性能の固体撮像素子を容易に
実現することが可能になる。

【００４２】

【発明の実施の形態】以下図面を参照して本発明に係わ
る半導体集積回路の容量につき説明する。なお、以下の
説明で参照する図面においては、従来の場合と対応する
部分は同一の符号で示されており、それらの部分の説明
は適宜省略する。また、以下の説明では、図１４および
図１５に示した固体撮像素子において使用するダーク信
号蓄積用容量ＣＤとして使用するための容量を想定して
いるが、本発明はこれ以外の容量にも容易に適用できる
ことはいうまでもない。

【００４３】図１および図２は、それぞれ、本発明の第
１の実施形態に係わる半導体集積回路の容量の構造を示
す平面図およびＡ−Ａ線に沿った断面図である。これら
の図においては、図示しない半導体基板に形成されたウ
エル１の表面に互いに分離された下地となる複数の表面
高濃度注入領域２ａが形成されている。このような表面
高濃度注入領域２ａおよびウエル１の表面上にはＳｉＯ
_２などによる層間絶縁膜３１が形成されている。このよ
うな層間絶縁膜３１を介して各表面高濃度注入領域２ａ
に対向するようポリシリコン電極５が形成されている。
なお、表面高濃度注入領域２ａとポリシリコン電極５と
の間の絶縁膜は、前記図１２および図１３の構造と同様
に、薄い容量酸化膜領域３の周囲がやや厚く形成されて
電極エッジ部分における短絡などの欠陥の発生を防止し
ている。

【００４４】また、ポリシリコン電極５の抵抗成分の影
響を小さくするために、ポリシリコン電極の長手方向に
アルミ配線７とスルーホールＡ６でシャント接続を行な
い、アルミ配線によりポリシリコン電極５の各部の電位
の固定を行なっている。

【００４５】各表面高濃度注入領域２ａの導電型とウエ
ル１の導電型とは逆極性とされ、かつ両者の間のＰＮ接
合が逆バイアス状態となるような電位に設定される。す
なわち、ウエル１がＰウエルである場合は、Ｎ＋注入を
行なって表面高濃度注入領域２ａを形成し、ウエル１が
Ｎウエルである場合はＰ＋注入を行なうことにより表面
高濃度注入領域２ａを形成する。ウエル１がＮウエルで
ある場合は、ウエル１の電位は例えば半導体集積回路に
おいて使用する電源電位の内最も高い電位に設定され、
逆にウエル１がＰウエルである場合はウエル１の電位は
例えば最も低い電位に設定する。

【００４６】すなわち、下地の表面高濃度注入領域２ａ
は、容量ごとに分離する必要があるので、前述のように
ウエル１との間で常に逆バイアス状態にして素子分離を
行なっている。つまり、ＰウエルにＮ＋注入を行なう場
合は、その容量に印加され得る電位に比べて、ウエル電
位を十分低い電圧に設定し、逆にＮウエルにＰ＋注入を
行なう場合は、ウエル電位を十分高い電圧に設定する。

【００４７】このような容量構造では、ポリシリコン電
極５が容量の一方の電極になり、下地の高濃度注入領域
２ａが他方の電極になる。ポリシリコン電極５はスルー
ホールＡ、すなわちポリシリコン−第１層アルミ間接
続、６を介してアルミ配線に接続されている。また、高
濃度注入領域２ａはコンタクトホール４を介してアルミ
配線７に接続されている。

【００４８】また、ウエル１の周囲はアルミ配線と高濃
度注入領域２１を備えたガードリングによって囲まれて
おり、ウエル１に前述のような所定の電位を供給してい
る。いうまでもなく、ウエル１の導電型とガードリング
の高濃度注入領域２１の導電型は同じ必要がある。但
し、ガードリングのアルミ配線については、前述のよう
に第１層アルミ配線７によって容量の配線を引き出す関
係で、第１層アルミで囲むことができないため、第２層
アルミ２５から、スルーホールＢ２４、第１層アルミ２
３、コンタクトホール２２を介してガードリングの高濃
度注入領域２１に接続している。第２層アルミ２５は容
量の全面を覆っており、ウエル電位供給用配線と遮光ア
ルミを兼ねている。

【００４９】以上のような構造により、両方の電極端子
が独立した容量を多数アレイ状に並べた構造を、狭い回
路面積で実現することができる。

【００５０】図３および図４は、本発明の第２の実施形
態に係わる半導体集積回路の容量構造を示す。図３は該
容量構造の平面図を示し、図４は図３のＢ−Ｂ線に沿っ
た断面図である。

【００５１】この実施形態に係わる容量構造では、前記
図１および図２に示される構造における下地の表面高濃
度注入領域２ａの長手方向に第１層アルミ配線７とコン
タクトホール４とで順次シャント配線を行なっている。
これによって、表面高濃度注入領域２ａの抵抗成分の影
響も小さくすることができ、電極の抵抗成分の十分小さ
い容量を得ることができる。その他の部分の構成は、前
記第１の実施形態に係わる容量構造と同じでよい。

【００５２】図５および図６は、本発明の第３の実施形
態に係わる半導体集積回路の容量構造を示す。図５は該
容量構造の平面図であり、図６の（ａ）は図５のＣ−Ｃ
線に沿って見た断面図、そして図６の（ｂ）は図５の
Ｃ′−Ｃ′線に沿って見た断面図である。

【００５３】本実施形態では、下地の表面高濃度注入領
域２の長手方向に沿ってもアルミ配線７とコンタクトホ
ール４でシャント配線を行なっており、表面高濃度注入
領域２ａの抵抗成分の影響も小さくすることができる。
但し、このアルミシャント配線は第２の実施形態のよう
に高濃度注入領域２ａの長手方向に沿って多数のまたは
連続した領域でコンタクトを取るのではなく、離散的に
数点で行なっている。この実施形態では、表面高濃度注
入領域２ａの長手方向の両端付近および中央の３点でシ
ャント配線を行なっている。そして、これらシャント配
線用コンタクト以外の領域は容量のポリシリコン電極５
を高濃度注入領域２ａに対向して形成している。

【００５４】この結果、この実施形態では、シャント配
線用コンタクト以外の領域はポリシリコン電極５を広く
形成するために使用でき、実質的な容量の面積をほとん
ど減らすことなく、シャント配線を行なうことができ
る。したがって、抵抗成分の十分小さい容量を、容量値
をほとんど減らすことなく得ることができる。その他の
部分の構成は、前記第１および第２の実施形態に係わる
ものと同じでよい。

【００５５】なお、本実施形態では、表面高濃度注入領
域２ａの長手方向の両側と中央部の３点でシャント配線
用のコンタクトを設けた例を示しているが、容量電極の
形に応じて、コンタクトの数は２点、４点あるいはそれ
以上でも適用可能なことはいうまでもない。

【００５６】また、本実施形態では、ポリシリコン電極
５の一部を切り欠いてシャント用コンタクトホール４を
設けているが、ポリシリコン電極５の幅がある程度広い
場合には、ポリシリコン電極５中に穴をあけて、その中
でコンタクトホール４を設けることも可能である。

【００５７】次に、図７および図８は本発明の第４の実
施形態に係わる半導体集積回路の容量構造を示す。図７
は該容量構造の平面図を示し、図８の（ａ）は図７のＤ
−Ｄ線に沿った断面図、図８の（ｂ）は図７のＤ′−
Ｄ′線に沿った断面図である。

【００５８】この実施形態では、下地の表面高濃度注入
領域２ａのための、第１層アルミによる、シャント用配
線７の幅を広げて第１層アルミ電極８を形成している。
第１層アルミ電極８は絶縁層３１を介してポリシリコン
電極５と対向している。この結果、下地の表面高濃度注
入領域２ａとポリシリコン電極５との間の容量だけでな
く、シャント用配線７につながる第１層アルミ電極８と
ポリシリコン電極５との間も容量として利用することが
できる。このため、この実施形態では、シャント用アル
ミ配線で容量の抵抗成分を小さくすることができると共
に、同じ素子面積で容量値をさらに大きくすることが可
能になる。その他の部分の構成は、前記第３の実施形態
に係わるものと同じでよい。

【００５９】なお、メモリ回路や論理回路を含む集積回
路では、シリサイドと呼ばれるプロセスが用いられる。
これはポリシリコン層の上に、タングステン、コバル
ト、チタン等の金属を重ねて形成し、ポリシリコン層の
抵抗成分の影響を無くす方法である。

【００６０】したがって、本発明においても、シリサイ
ドを用いることにより、ポリシリコン電極とコンタクト
を取っているアルミ配線７をポリシリコン電極５の長手
方向に延ばさなくても、ポリシリコン電極５の抵抗成分
の影響を無くすことができるので、その分さらに、表面
高濃度注入領域シャント用の第１層アルミ電極８の幅を
広げることができる。したがって、本発明をメモリ回路
や論理回路などで使用される容量の形成に適用する場合
には、シリサイドも有効な手段である。固体撮像素子の
場合は、シリサイドは画素部の汚染の原因となることが
あるため、一般には使用されない。しかしながら、何ら
かの方法によってシリサイドが画素部の汚染を生じない
ようにすることができる場合、あるいは画素部の汚染が
問題とならない場合には固体撮像素子でもシリサイドを
使用することは可能である。

【００６１】図９および図１０は、本発明の第５の実施
形態に係わる半導体集積回路の容量構造を示す。図９は
該容量構造の平面図であり、図１０（ａ），（ｂ）およ
び（ｃ）は、それぞれ、図９のＥ−Ｅ線、Ｅ′−Ｅ′
線、およびＥ″−Ｅ″線から見た断面図である。

【００６２】本実施形態では、前記各実施形態における
ポリシリコン配線５は使用せず、下地の表面高濃度注入
領域２ａと、第１層アルミ電極８と、第２層アルミ電極
１０を用いて容量を形成している。第２層アルミ電極１
０は、下地の表面高濃度注入領域２のシャント用アルミ
配線を兼ねている。すなわち、第２層アルミ配線１０か
ら、スルーホールＢ９、第１アルミ配線７に接続し、該
第１層アルミ配線７からコンタクトホール４を介して表
面高濃度注入領域２ａに接続されている。したがって、
このようにしてお互いに接続された第２層アルミ電極１
０と表面高濃度注入領域２ａが容量の片方の電極を形成
している。一方、第１層アルミ配線８が他方の電極を形
成している。

【００６３】なお、本実施形態では、第２層アルミ１０
を各容量ごとに分離して電極として使用しているため、
遮光には使用できない。よって、容量部分の遮光アルミ
を無しで使用するか、もしくは第３層アルミあるいは他
の遮光層で遮光する。ウエル１のガードリングには、従
来通り第２層アルミによる配線２６を使用している。下
地部分の構造は、前記第３および第４の実施形態に示す
ものと同じでよい。

【００６４】このような容量構造では、第２層アルミ電
極１０で表面高濃度注入領域２ａの抵抗成分の影響を少
なくすることができると共に、容量の電極としてポリシ
リコン電極の代わりにアルミ電極を用いているので、ポ
リシリコンの抵抗成分による影響も無くすことができ
る。その結果、抵抗成分の小さい高品質の容量を形成す
ることが可能になる。

【００６５】

【発明の効果】以上のように、本発明によれば、半導体
集積回路内で容量をアレイ状に並べて多数形成し、かつ
それぞれの容量の両方の端子がそれぞれ異なった配線に
接続できる容量回路を、容量値を低減させることなく狭
い回路面積で的確に形成することができる。また、各容
量の電極の抵抗成分の影響も除去または低減し高品質の
容量が形成できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係わる半導体集積回
路の容量を示す平面図である。

【図２】図１のＡ−Ａ線に沿った断面構造を示す部分的
断面図である。

【図３】本発明の第２の実施形態に係わる半導体集積回
路の容量を示す平面図である。

【図４】図３のＢ−Ｂ線に沿った断面構造を示す部分的
断面図である。

【図５】本発明の第３の実施形態に係わる半導体集積回
路の容量を示す平面図である。

【図６】図５のＣ−Ｃ線（ａ）およびＣ′−Ｃ′線
（ｂ）に沿った断面構造を示す部分的断面図である。

【図７】本発明の第４の実施形態に係わる半導体集積回
路の容量を示す平面図である。

【図８】図７のＤ−Ｄ線（ａ）およびＤ′−Ｄ′線
（ｂ）に沿った断面構造を示す部分的断面図である。

【図９】本発明の第５の実施形態に係わる半導体集積回
路の容量を示す平面図である。

【図１０】図９のＥ−Ｅ線（ａ）、Ｅ′−Ｅ′線（ｂ）
およびＥ″−Ｅ″線（ｃ）に沿った断面構造を示す部分
的断面図である。

【図１１】増幅型固体撮像素子の回路構成例を示す概略
的電気回路図である。

【図１２】図１１の回路で使用される、従来例における
半導体集積回路の容量を示す平面図である。

【図１３】図１２のＦ−Ｆ線に沿った断面構造を示す部
分的断面図である。

【図１４】増幅型固体撮像素子の別な回路構成例を示す
概略的電気回路図である。

【図１５】図１４の水平読み出し回路ユニットの回路構
成を示す電気回路図である。

【図１６】図１４および図１５に示す回路の動作を説明
するためのタイミング図である。

【図１７】図１４および図１５の回路で使用される、従
来例における半導体集積回路の容量を示す平面図であ
る。

【図１８】図１７のＧ−Ｇ線に沿った断面構成を示す部
分的断面図である。

【符号の説明】

１ウエル２，２ａ表面高濃度注入領域３容量酸化膜領域４コンタクトホール５ポリシリコン電極６スルーホールＡ（ポリシリコンと第１層アルミ間接
続）７第１層アルミ配線８第１層アルミ電極９スルーホールＢ（第１層アルミと第２層アルミ間接
続）１０第２層アルミ電極２１ウエルシャント用高濃度注入２２コンタクトホール２３第１層アルミ配線２４スルーホールＢ２５第２層アルミ（遮光）２６第２層アルミ配線３１層間絶縁膜３２表面保護層１００水平読み出し回路１０１画素領域１０２垂直信号線１０３ダーク信号転送スイッチＱＴＤ１０４信号転送スイッチＱＴＳ１０５ダーク信号蓄積用容量ＣＴＤ１０６信号蓄積用容量ＣＴＳ１０７，１０７ａ，１０７ｂ水平スイッチＱＨ１０８水平読み出しライン１０９水平シフトレジスタ１１０出力アンプ１１１水平読み出し回路１１２垂直リセットスイッチＱＲＳＴＶ１１３垂直スイッチＱＳＶ１１４信号蓄積容量ＣＳ１１５バッファ１１６ダーク蓄積用ＣＤ１１７ダークスイッチＱＳＤ

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成され、第１の導電型を
有するウエルと、各々前記ウエル表面に互いに分離して形成され、前記ウ
エルと反対導電型の第２の導電型を有するとともに、前
記ウエルに対して逆バイアス状態に維持された複数の高
濃度注入領域と、前記高濃度注入領域の上に形成された薄い層間絶縁膜
と、前記薄い層間絶縁膜上に前記高濃度注入領域の各々に対
向して形成された複数の導電層電極と、を具備することを特徴とする半導体集積回路の容量。
【請求項２】前記高濃度注入領域にシャント配線を行
なうことにより前記高濃度注入領域各部の電位の固定を
行なったことを特徴とする、請求項１に記載の半導体集
積回路の容量。
【請求項３】前記高濃度注入領域にそれぞれシャント
用コンタクトホールを介して複数の点で離散的にシャン
ト配線を行ない、前記シャント用コンタクトホール部分
以外は前記導電層電極を形成し、前記高濃度注入領域と
前記導電層電極とのオーバラップ面積の減少を抑えたこ
とを特徴とする、請求項１または２に記載の半導体集積
回路の容量。
【請求項４】前記シャント配線に使用する配線層の幅
を他の配線層と短絡しない範囲で広くし、前記導電層電
極と絶縁層を介してオーバラップさせることにより、容
量を増大させたことを特徴とする、請求項２または３に
記載の半導体集積回路の容量。
【請求項５】前記導電層電極はポリシリコン層を用い
て形成し、かつ前記シャント配線に使用する配線層は第
１層アルミを用いて形成したことを特徴とする請求項１
〜４のいずれか１項に記載の半導体集積回路の容量。
【請求項６】前記導電層電極は第１層アルミを用いて
形成し、かつ前記シャント配線に使用する配線層は第２
層アルミを用いて形成したことを特徴とする、請求項１
〜４に記載の半導体集積回路の容量。
【請求項７】前記導電層電極は第１層アルミを用いて
形成し、かつ前記シャント配線に使用する配線層は第２
層アルミを用いて形成するとともに、前記高濃度注入領
域へのシャント配線は、第２層アルミをスルーホールを
介して前記導電層電極を構成する第１層アルミの部分と
分離された第１層アルミ配線部分へ接続し、該第１層ア
ルミ配線部分をコンタクトホールを介して前記高濃度注
入領域へ接続して行なうことを特徴とする、請求項２〜
４のいずれか１項に記載の半導体集積回路の容量。
【請求項８】前記半導体集積回路は複数の画素を含む
固体撮像素子の集積回路であり、前記容量によって前記
画素からのダーク読み出し信号を保持した後、前記容量
を介して前記画素からの撮像信号を読み出すことにより
固定パターンノイズを除去することを特徴とする、請求
項１〜７のいずれか１項に記載の半導体集積回路の容
量。