JP3669098B2 - 半導体集積回路の容量 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の容量に関し、例えば固体撮像素子などの半導体集積回路において、狭い回路領域内に多数並べて形成でき、かつそれぞれの容量の両方の端子がそれぞれ異なった配線に接続できる容量構造を実現するための技術に関する。
【０００２】
【従来の技術】
例えば、行および列からなるマトリクス状に配置された多数の画素を有する増幅型固体撮像素子においては、１行分の画素からの画素出力を一度水平読み出し回路内の各容量に並列的に転送し、続いて該容量の電位を水平方向に順次直列的に読み出して出力を得る方法が用いられている。
【０００３】
このため、このような固体撮像素子においては、水平読み出し回路内に多数の容量を、少なくとも固体撮像素子の水平方向の画素数と同数だけ形成する必要がある。図１１は、このような容量を含む固体撮像素子の回路例を示す。図１１の固体撮像素子は、マトリクス状に配置された多数の画素を備えた画素領域１０１と、列ごとに設けられ各列の画素の出力がそれぞれ共通に接続された垂直読み出し線１０２と、垂直読み出し線１０２に接続された水平読み出し回路１００と、出力アンプ群１１０と、水平シフトレジスタ１０９とを備えている。水平読み出し回路１００は、各列ごとにダーク信号転送スイッチ１０３、撮像信号転送スイッチ１０４、ダーク信号蓄積用容量１０５、撮像信号蓄積用容量１０６、水平スイッチ１０７ａ，１０７ｂを備えている。
【０００４】
画素領域１０１の各列の画素の出力が共通に接続された垂直読み出し線１０２はそれぞれダーク信号転送スイッチ１０３および撮像信号転送スイッチ１０４の主電流経路を介してダーク信号蓄積用容量１０５および撮像信号蓄積用容量１０６の一端に接続されている。各容量１０５，１０６の他端は共に接地されている。ダーク信号蓄積用容量１０５および撮像信号蓄積用容量１０６の前記各一端はそれぞれ水平スイッチ１０７ａおよび１０７ｂの主電流経路を介して水平読み出しライン１０８の内の１対のダーク信号用ラインおよび撮像信号用ラインにそれぞれ接続されている。ダーク信号用ラインおよび撮像信号用ラインはそれぞれ出力アンプ群１１０の対応する増幅器を介してダーク信号および撮像信号、それぞれ例えばＶＯ１ＤおよびＶＯ１Ｓ、を生成する。
【０００５】
なお、水平読み出しライン１０８が２対のラインを含んでいるのは、画素領域１０１からの奇数番目の垂直読み出し線および偶数番目の垂直読み出し線からの出力を並列的に読み出せるようにして素子の高速化を図るためである。
【０００６】
また、各列のダーク信号転送スイッチ１０３の制御電極は共通に接続されてダーク転送制御パルスφＴＤが供給される。また、各列の撮像信号転送スイッチ１０４の制御電極は共通に接続されて撮像信号転送制御パルスφＴＳが供給されるよう構成されている。また、各列ごとの水平スイッチ１０７ａ，１０７ｂの制御電極は隣接する垂直読み出し線の水平スイッチの各制御電極と並列に接続されて水平シフトレジスタ１０９から水平読み出し制御パルスφＨｍなどが供給できるよう構成されている。
【０００７】
すなわち、図１１に示される回路例では、水平方向の画素１つ当たり２個の蓄積用容量１０５，１０６を用いている。これは、増幅型固体撮像素子では、受光素子や増幅素子のばらつきに起因する固定パターンノイズ（ＦＰＮ）と呼ばれるノイズが発生しやすく、このノイズを除去するために、各画素からダーク信号（Ｖdark）と撮像信号（Ｖsig ）の両方を読み出し、それらの差（Ｖsig −Ｖdark）を信号出力として用いるためである。
【０００８】
次に、図１１に示される増幅型固体撮像素子の読み出し動作の概略を説明する。まず、ダーク転送制御パルスφＴＤにより各列のダーク信号転送スイッチ１０３（ＱＴＤ）をオンとし、１行分の画素からのダーク信号出力を並列的にそれぞれのダーク信号蓄積用容量１０５（ＣＴＤ）に蓄積する。蓄積終了後、ダーク信号転送スイッチ１０３はオフとされる。
【０００９】
続いて、各画素を信号出力状態にして、制御パルスφＴＳにより、各列の撮像信号転送スイッチ１０４（ＱＴＳ）をオンとし、１行分の画素からの撮像信号出力を並列的にそれぞれの信号蓄積用容量１０６（ＣＴＳ）に蓄積する。蓄積終了後、信号蓄積用容量１０６をオフとする。これらの動作の間は、水平スイッチ１０７ａ，１０７ｂ（ＱＨ）はオフのままである。
【００１０】
次に、前記転送スイッチＱＴＤ１０３，ＱＴＳ１０４をオフ状態に保ったまま、水平スイッチ１０７ａ，１０７ｂを水平シフトレジスタ１０９によって水平方向に順次オンとし、容量ＣＴＤ１０５，ＣＴＳ１０６を水平読み出しラインのそれぞれのラインに接続し、出力アンプ群１１０を通して出力を得る。容量ＣＴＳ１０６から得られた撮像信号出力、例えばＶＯ１Ｓ、から容量ＣＴＤ１０５から得られたダーク信号出力、例えばＶＯ１Ｄ、が図示しない差分回路によって減算され、固定パターンノイズ（ＦＰＮ）が除去された信号が得られる。
【００１１】
このような撮像素子の水平読み出し回路１００における前記容量ＣＴＤ１０５，ＣＴＳ１０６の集積回路上の構造を図１２および図１３に示す。図１２は平面図であり、図１３は図１２のＦ−Ｆ線から見た断面図である。これらの図においては、図示しない半導体基板に形成されたウエル１の表面に高濃度注入領域２が全ての容量について共通に形成されている。なお、ウエル１の導電型はＰ型でもＮ型でもよく、かつ高濃度注入領域２の導電型もＰ＋型またはＮ＋型いずれでもよい。高濃度注入領域２が形成されているのは、各容量を形成する電極の抵抗成分を小さくするためであり、したがってこの高濃度注入領域２が実質的に各容量に共通の片側の電極を構成している。また、ウエル１と高濃度注入領域２とは、同電位、例えば図１１の回路ではグランド電位、に接続されている。
【００１２】
また、ウエル１の周囲はアルミ配線とウエルシャント用高濃度注入領域２１で構成されるガードリングで囲まれている。ウエルシャント用高濃度注入領域２１はウエル１と接していると同時に、高濃度注入領域２とも重なっている。このガードリングによってウエル１と表面高濃度注入領域２に所定の電位を供給している。但し、ガードリングのアルミ配線については、容量の電極配線を第１層アルミ配線７として引き出す関係で、第１層アルミで囲むことができない。このため、第２層アルミ２５から、スルーホールＢ、すなわち第１層アルミ−第２層アルミ間接続、２４、第１層アルミ配線２３、およびコンタクトホール２２を介して、ガードリングのウエルシャント用高濃度注入領域２１に接続している。なお、図示しない第２層アルミ２５は容量の全面を覆っており、ウエル電位供給用配線と遮光アルミを兼ねている。
【００１３】
図１２は、ウエル１の導電型と表面高濃度注入領域２の導電型が同じ場合の平面図を示している。その場合は、ウエルシャント用高濃度注入領域２１も同じ導電型にすれば、ウエル１と表面高濃度注入領域２の両方に電位を供給できる。しかしながら、表面高濃度注入領域２は、容量においては単なる電極として使用しているので、必ずしもウエル１と導電型が一致していなくても問題はない。但し、その場合は、ウエル１に電位を供給するための高濃度注入と、表面高濃度注入領域２に電位を供給するための高濃度注入を、それぞれの導電型に合わせて、別々に設ける必要がある。
【００１４】
各容量の共通端子になる共通のウエル１とその表面高濃度注入領域２上には、層間絶縁層３１を介して、各容量のもう一方の端子となるポリシリコン電極５が配置されている。各ポリシリコン電極５はスルーホール６を介して第１層アルミで形成される容量の配線７に接続されている。
【００１５】
なお、以上のような容量が形成される同じウエル１に、図１１の転送スイッチＱＴＤ１０３，ＱＴＳ１０４と水平スイッチＱＨ１０７を形成することもできる。この場合、各スイッチＱＴＤ，ＱＴＳ，ＱＨとして共にＮ−ＭＯＳトランジスタスイッチを用いれば、ウエル１はＰウエルとすればよい。但し、各スイッチＱＴＤ，ＱＴＳ，ＱＨを共にＰ−ＭＯＳトランジスタスイッチを用いて構成し、ウエル１をＮウエルとした場合にも、前述のように該Ｎウエル上に容量を形成しても容量としての動作上の問題はない。
【００１６】
このような容量構造においては、シリコン基板の表面は凹凸の少ない滑らかな構造にすることが容易に可能であり、シリコン基板上には良質の絶縁層であるＳｉＯ２を制御性よく形成することができる。したがって、層間絶縁層３１の厚さは、例えば８０〜１００オングストローム程度に、十分薄くすることが可能であり、比較的狭い面積で大きな蓄積容量を得ることができる。
【００１７】
なお、以上のような容量構造における酸化膜の形成方法は概略次の通りである。まず、ＳｉＯ２酸化膜を下地表面全面に形成する。なお、このＳｉＯ２酸化膜はＭＯＳトランジスタ部分ではゲート酸化膜を構成する。その後、ポリシリコン電極５よりもひとまわり小さい領域に、容量酸化膜領域３において層間絶縁膜に窓を開ける。次に、再び全面に薄く、例えば８０〜１００オングストローム程度に、ＳｉＯ２酸化膜を形成する。必要な容量は、この薄いＳｉＯ２酸化膜、すなわち層間絶縁膜３１、を挟んで形成される。この層間絶縁膜３１の厚さは、ＭＯＳトランジスタのゲート酸化膜よりさらに薄くなり、大きな容量を得ることができる。
【００１８】
なお、容量酸化膜領域３の周囲にやや厚い絶縁膜が形成されるが、これは容量電極周囲の絶縁膜を厚くしてポリシリコン電極５などの容量電極の形成の際に短絡その他の欠陥が生じないようにするものである。また、表面高濃度注入領域２としては、その上に層間絶縁膜３１を薄く形成するために、できるだけ欠陥を生じない条件で注入を行なうことが望ましい。
【００１９】
【発明が解決しようとする課題】
ところで、増幅型固体撮像素子の水平読み出し回路の別の回路例として、図１４および図１５に示されるものが提案されている。図１５は、図１４の四角で囲まれた水平読み出し回路ユニット１１１の回路構成を示す。また、図１６はこのような水平読み出し回路ユニットの動作タイミングを示している。
【００２０】
図１４の回路は、前記図１１の回路と同様に、マトリクス状に配置された複数の増幅型画素を備えた画素領域１０１と水平シフトレジスタ１０９とを備えている。各列の垂直読み出しライン１０２には前述のように水平読み出し回路ユニット１１１が接続され、該水平読み出し回路ユニット１１１の出力は水平スイッチ１０７を介して水平読み出しライン１０８の一方のラインに接続されている。水平読み出しライン１０８は奇数列目の画素からの信号を出力するラインと偶数列目の画素からの信号を出力するラインの２系統受けられ、それぞれ出力アンプ群１１０の内の１つの出力アンプを介して読み出し信号を出力するよう構成されている。奇数列の水平スイッチ１０７と偶数列の水平スイッチ１０７のゲートは共に共通に接続され水平シフトレジスタ１０９からの制御パルスφＨｍなどによって同時にオンオフ制御される。
【００２１】
水平読み出し回路ユニット１１１は、図１５に示されるように、垂直読み出しライン１０２とグランド間に主電流経路が接続された垂直リセットスイッチ１１２（ＱＲＳＴＶ）、垂直読み出しライン１０２とノードＮ１の間に主電流経路が接続された垂直スイッチ１１３（ＱＳＶ）、ノードＮ１とグランド間に接続された信号蓄積容量１１４（ＣＳ）、入力がノードＮ１に接続されたバッファアンプ１１５、バッファアンプ１１５の出力とノードＮ２間に接続されたダーク蓄積容量１１６（ＣＤ）と、ノードＮ２とグランド間に主電流経路が接続されたダークスイッチ１１７とを備えている。ノードＮ２は前述の水平スイッチ１０７に接続されている。
【００２２】
次に、図１６をも参照して図１４および図１５に示される回路の動作を説明する。
【００２３】
まず、時刻Ｔ＝Ｔ１で、ＱＲＳＴＶ１１２、ＱＳＶ１１３、ＱＳＤ１１７をオンにする。これにより、容量ＣＳ１１４および容量ＣＤ１１６の両端がそれぞれグランドレベルに短絡され、それぞれの蓄積電荷が放電される。
【００２４】
続いて時刻Ｔ＝Ｔ２で、ＱＲＳＴＶ１１２をオフにすると共に、対応する画素からダーク信号Ｖdarkを出力する。これにより、容量ＣＳ１１４および容量ＣＤ１１６の両端の電圧は共にＶdarkとなる。
【００２５】
次に、時刻Ｔ＝Ｔ３において、ＱＳＤ１１７をオフとし、容量ＣＤ１１６をフローティングにすると共に、ＱＲＳＴＶ１１２をオンにする。これによって、容量ＣＤ１１６の両端の電圧はＶdarkに保持されるが、容量ＣＳ１１４の両端は再びグランドレベルに短絡され、その蓄積電荷が放電される。
【００２６】
その後、時刻Ｔ＝Ｔ４で、ＱＲＳＴＶ１１２をオフにすると共に、対応画素から撮像信号出力（Ｖsig ）を読み出す。このとき、容量ＣＤ１１６はフローティングなのでその両端の電圧は変化しないが容量ＣＳ１１４の両端の電圧はＶsig となる。
【００２７】
時刻Ｔ＝Ｔ５で今度はＱＳＶ１１３をオフにする。これによって、この水平読み出し回路ユニット１１１の出力の電位、すなわち水平スイッチＱＨ１０７に印加される電位は、［容量ＣＳ１１４の電圧］−［容量ＣＤ１１６の電圧］、すなわち（Ｖsig −Ｖdark）となり、ダーク信号成分が除去された信号電圧が得られる。このような信号電圧は各列の水平読み出し回路ユニット１１１から並列的に得られる。したがって、水平シフトレジスタ１０９により水平スイッチＱＨ１０７を順次オンとし、各列の出力を順次水平読み出しライン１０８に接続し、出力アンプ群１１０からＦＰＮの除去された撮像信号出力を得ることができる。なお、図１４の回路においても前記図１１の回路と同様に、奇数列目の撮像信号出力と偶数列目の撮像信号出力が出力アンプ群１１０より並列的に出力され、高速度の読み出し動作が行なわれる。
【００２８】
図１４の回路では、図１１の回路に比べて、水平読み出しライン１０８の信号線の数が半分になっている。これは、図１４の回路では、ダーク信号用と撮像信号用という２系統の信号線を設ける必要がないためである。したがって、最終段の出力アンプ群１１０を構成する出力アンプも図１１の回路に比べて半分の２個で済む。このため、素子面積が縮小できると共に、消費電力の低減にもつながる。さらに、図１１の回路では、素子の外部で（Ｖsig −Ｖdark）の減算処理をしていたが、それが素子内部で行なわれるので、外付け回路が簡略化される。
【００２９】
ところが、図１４および図１５に示される回路で使用されているダーク信号蓄積用容量ＣＤ１１６は、両方の電極端子がいずれも共通端子になっていない。すなわち、両方の電極端子が、それぞれ異なった配線に接続されている。このため、図１３の容量の断面構造に示されているような、片側の端子を表面高濃度注入領域２で共通にした構造は使用できない。
【００３０】
このような容量構造を実現するため、例えば図１７および図１８に示されるような構造を使用することが考えられる。図１７はこのような容量構造の平面図であり、図１８は図１７のＧ−Ｇ線に沿った断面図である。これらの図に示される構造では、ウエル１上に層間絶縁膜３１を介して第１層アルミによる電極８を形成し、該電極８の上に層間絶縁膜３１を介して第２層アルミを用いて他の電極１０を形成し、これらの電極８，１０の間で容量が形成されている。第２層アルミの電極１０はスルーホールＢを介して第１層アルミ配線７に接続されている。このような構造以外にも、例えばポリシリコン層と第１層アルミとを使用して容量を形成することも可能である。
【００３１】
しかしながら、ポリシリコン層やアルミ層の表面は凹凸および起伏が多いのが普通であり、これらのポリシリコン層やアルミ層上に層間絶縁膜を形成する場合は、前述のようなシリコン基板上に層間絶縁膜を形成する場合に比べて、良質の絶縁膜を制御性よく形成することは困難である。さらに、大面積のアルミパターンにおいては、ヒロックなどが発生することにより他の導電層との短絡が生じ易い。これらの理由で、ポリシリコン層と第１層アルミ層、または第１層アルミ層と第２層アルミ層間の層間絶縁膜はあまり薄くすることができない。例えば、ポリシリコン層と第１層アルミ層間は７０００オングストローム程度、第１層アルミ層と第２層アルミ層の間は１μｍ＝１００００オングストローム程度の絶縁膜厚が必要である。このため、小さな電極面積で大きな容量を得ることが困難であり、逆にいえば所望の容量を形成するのに必要な電極面積が大きくなり、単一の集積回路チップ上に多数の容量を形成することが困難になる。
【００３２】
本発明の目的は、このような従来例の構造における問題点に鑑み、両方の電極が共に別々の回路に接続された容量を、狭い回路面積でしかも容量値を低減させることなく形成できるようにすることにある。
【００３３】
本発明の他の目的は、両方の電極が共に別々の回路に接続された容量を、狭い面積でしかも容量値を低下させることなく形成できるようにすると共に、各電極の抵抗成分の影響を的確に除去することにある。
【００３４】
【課題を解決するための手段】
上記目的を達成するため、本発明によれば、半導体基板に形成され、第１の導電型を有するウエルと、各々前記ウエル表面に互いに分離して形成され、前記ウエルと反対導電型の第２の導電型を有するとともに、前記ウエルに対して逆バイアス状態に維持された複数の高濃度注入領域と、前記高濃度注入領域の上に形成された薄い層間絶縁膜と、前記薄い層間絶縁膜上に前記高濃度注入領域の各々に対向して形成された複数の導電層電極とを具備する半導体集積回路の容量が提供される。
このような構成では、前記高濃度注入領域は各々前記ウエルに対し逆バイアス状態に維持されるため、お互いに電気的に分離されている。したがって、電極端子がいずれも共通端子になっていない容量を容易に形成することができる。また、高濃度注入領域の上部は、半導体基板の表面と同様に凹凸および起伏を少なくすることができるから、層間絶縁膜も制御性よく、したがって薄く形成することができる。このため、少ない回路面積で大きな容量を得ることができる。
【００３５】
この場合、前記高濃度注入領域にシャント配線を行なうことにより前記高濃度注入領域各部の電位の固定を行なうと好都合である。
高濃度注入領域にシャント配線を行ない電位の固定を行なうことにより、高濃度注入領域の抵抗成分の影響を抑えて高品質の容量を得ることができる。
【００３６】
また、前記高濃度注入領域にそれぞれシャント用コンタクトホールを介して複数の点で離散的にシャント配線を行ない、前記シャント用コンタクトホール部分以外は前記導電層電極を形成し、前記高濃度注入領域と前記導電層電極とのオーバラップ面積の減少を抑えることもできる。
このような構成により、前記高濃度注入領域と前記導電層電極とのオーバラップ面積を大きくして大きな容量値を確保しながら、高濃度注入領域の抵抗成分の影響を抑えて高品質の容量を得ることができる。
【００３７】
さらに、前記シャント配線に使用する配線層の幅を他の配線層と短絡しない範囲で広くし、前記導電層電極と絶縁層を介してオーバラップさせることにより、容量を増大させることもできる。
このような構造により、前述の特徴を備えつつさらに容量を増大することができる。
【００３８】
また、前記導電層電極はポリシリコン層を用いて形成し、かつ前記シャント配線に使用する配線層は第１層アルミを用いて形成してもよい。
このような構造により、前述の特徴を有する容量構造を実現し、しかも第２層アルミを他の配線、あるいは回路の遮光などに使用できる。
【００３９】
あるいは、前記導電層電極は第１層アルミを用いて形成し、かつ前記シャント配線に使用する配線層は第２層アルミを用いて形成することもできる。
このような構成により、電極の抵抗成分をさらに小さくし、高品質の容量を構成することができる。
【００４０】
また、前記導電層電極は第１層アルミを用いて形成し、かつ前記シャント配線に使用する配線層は第２層アルミを用いて形成するとともに、前記高濃度注入領域へのシャント配線は、第２層アルミをスルーホールを介して前記導電層電極を構成する第１層アルミの部分と分離された第１層アルミ配線部分へ接続し、該第１層アルミ配線部分をコンタクトホールを介して前記高濃度注入領域へ接続して行なうこともできる。
この場合は、抵抗成分の小さい容量を得ることができると共に、容量を構成する各電極への接続をも容易にかつ低い抵抗配線を使用して行なうことができる。
【００４１】
以上の構成において、前記半導体集積回路は複数の画素を含む固体撮像素子の集積回路とし、前記容量によって前記画素からのダーク読み出し信号を保持した後、前記容量を介して前記画素からの撮像信号を読み出すことにより固定パターンノイズを除去すると好都合である。
以上のような半導体集積回路の容量を、固体撮像素子の固定パターンノイズを除去するために使用することにより、固体撮像素子の集積回路の集積度を向上させ、画素数が多くかつ高性能の固体撮像素子を容易に実現することが可能になる。
【００４２】
【発明の実施の形態】
以下図面を参照して本発明に係わる半導体集積回路の容量につき説明する。なお、以下の説明で参照する図面においては、従来の場合と対応する部分は同一の符号で示されており、それらの部分の説明は適宜省略する。また、以下の説明では、図１４および図１５に示した固体撮像素子において使用するダーク信号蓄積用容量ＣＤとして使用するための容量を想定しているが、本発明はこれ以外の容量にも容易に適用できることはいうまでもない。
【００４３】
図１および図２は、それぞれ、本発明の第１の実施形態に係わる半導体集積回路の容量の構造を示す平面図およびＡ−Ａ線に沿った断面図である。これらの図においては、図示しない半導体基板に形成されたウエル１の表面に互いに分離された下地となる複数の表面高濃度注入領域２ａが形成されている。このような表面高濃度注入領域２ａおよびウエル１の表面上にはＳｉＯ２などによる層間絶縁膜３１が形成されている。このような層間絶縁膜３１を介して各表面高濃度注入領域２ａに対向するようポリシリコン電極５が形成されている。なお、表面高濃度注入領域２ａとポリシリコン電極５との間の絶縁膜は、前記図１２および図１３の構造と同様に、薄い容量酸化膜領域３の周囲がやや厚く形成されて電極エッジ部分における短絡などの欠陥の発生を防止している。
【００４４】
また、ポリシリコン電極５の抵抗成分の影響を小さくするために、ポリシリコン電極の長手方向にアルミ配線７とスルーホールＡ６でシャント接続を行ない、アルミ配線によりポリシリコン電極５の各部の電位の固定を行なっている。
【００４５】
各表面高濃度注入領域２ａの導電型とウエル１の導電型とは逆極性とされ、かつ両者の間のＰＮ接合が逆バイアス状態となるような電位に設定される。すなわち、ウエル１がＰウエルである場合は、Ｎ＋注入を行なって表面高濃度注入領域２ａを形成し、ウエル１がＮウエルである場合はＰ＋注入を行なうことにより表面高濃度注入領域２ａを形成する。ウエル１がＮウエルである場合は、ウエル１の電位は例えば半導体集積回路において使用する電源電位の内最も高い電位に設定され、逆にウエル１がＰウエルである場合はウエル１の電位は例えば最も低い電位に設定する。
【００４６】
すなわち、下地の表面高濃度注入領域２ａは、容量ごとに分離する必要があるので、前述のようにウエル１との間で常に逆バイアス状態にして素子分離を行なっている。つまり、ＰウエルにＮ＋注入を行なう場合は、その容量に印加され得る電位に比べて、ウエル電位を十分低い電圧に設定し、逆にＮウエルにＰ＋注入を行なう場合は、ウエル電位を十分高い電圧に設定する。
【００４７】
このような容量構造では、ポリシリコン電極５が容量の一方の電極になり、下地の高濃度注入領域２ａが他方の電極になる。ポリシリコン電極５はスルーホールＡ、すなわちポリシリコン−第１層アルミ間接続、６を介してアルミ配線に接続されている。また、高濃度注入領域２ａはコンタクトホール４を介してアルミ配線７に接続されている。
【００４８】
また、ウエル１の周囲はアルミ配線と高濃度注入領域２１を備えたガードリングによって囲まれており、ウエル１に前述のような所定の電位を供給している。いうまでもなく、ウエル１の導電型とガードリングの高濃度注入領域２１の導電型は同じ必要がある。但し、ガードリングのアルミ配線については、前述のように第１層アルミ配線７によって容量の配線を引き出す関係で、第１層アルミで囲むことができないため、第２層アルミ２５から、スルーホールＢ２４、第１層アルミ２３、コンタクトホール２２を介してガードリングの高濃度注入領域２１に接続している。第２層アルミ２５は容量の全面を覆っており、ウエル電位供給用配線と遮光アルミを兼ねている。
【００４９】
以上のような構造により、両方の電極端子が独立した容量を多数アレイ状に並べた構造を、狭い回路面積で実現することができる。
【００５０】
図３および図４は、本発明の第２の実施形態に係わる半導体集積回路の容量構造を示す。図３は該容量構造の平面図を示し、図４は図３のＢ−Ｂ線に沿った断面図である。
【００５１】
この実施形態に係わる容量構造では、前記図１および図２に示される構造における下地の表面高濃度注入領域２ａの長手方向に第１層アルミ配線７とコンタクトホール４とで順次シャント配線を行なっている。これによって、表面高濃度注入領域２ａの抵抗成分の影響も小さくすることができ、電極の抵抗成分の十分小さい容量を得ることができる。その他の部分の構成は、前記第１の実施形態に係わる容量構造と同じでよい。
【００５２】
図５および図６は、本発明の第３の実施形態に係わる半導体集積回路の容量構造を示す。図５は該容量構造の平面図であり、図６の（ａ）は図５のＣ−Ｃ線に沿って見た断面図、そして図６の（ｂ）は図５のＣ′−Ｃ′線に沿って見た断面図である。
【００５３】
本実施形態では、下地の表面高濃度注入領域２の長手方向に沿ってもアルミ配線７とコンタクトホール４でシャント配線を行なっており、表面高濃度注入領域２ａの抵抗成分の影響も小さくすることができる。但し、このアルミシャント配線は第２の実施形態のように高濃度注入領域２ａの長手方向に沿って多数のまたは連続した領域でコンタクトを取るのではなく、離散的に数点で行なっている。この実施形態では、表面高濃度注入領域２ａの長手方向の両端付近および中央の３点でシャント配線を行なっている。そして、これらシャント配線用コンタクト以外の領域は容量のポリシリコン電極５を高濃度注入領域２ａに対向して形成している。
【００５４】
この結果、この実施形態では、シャント配線用コンタクト以外の領域はポリシリコン電極５を広く形成するために使用でき、実質的な容量の面積をほとんど減らすことなく、シャント配線を行なうことができる。したがって、抵抗成分の十分小さい容量を、容量値をほとんど減らすことなく得ることができる。その他の部分の構成は、前記第１および第２の実施形態に係わるものと同じでよい。
【００５５】
なお、本実施形態では、表面高濃度注入領域２ａの長手方向の両側と中央部の３点でシャント配線用のコンタクトを設けた例を示しているが、容量電極の形に応じて、コンタクトの数は２点、４点あるいはそれ以上でも適用可能なことはいうまでもない。
【００５６】
また、本実施形態では、ポリシリコン電極５の一部を切り欠いてシャント用コンタクトホール４を設けているが、ポリシリコン電極５の幅がある程度広い場合には、ポリシリコン電極５中に穴をあけて、その中でコンタクトホール４を設けることも可能である。
【００５７】
次に、図７および図８は本発明の第４の実施形態に係わる半導体集積回路の容量構造を示す。図７は該容量構造の平面図を示し、図８の（ａ）は図７のＤ−Ｄ線に沿った断面図、図８の（ｂ）は図７のＤ′−Ｄ′線に沿った断面図である。
【００５８】
この実施形態では、下地の表面高濃度注入領域２ａのための、第１層アルミによる、シャント用配線７の幅を広げて第１層アルミ電極８を形成している。第１層アルミ電極８は絶縁層３１を介してポリシリコン電極５と対向している。この結果、下地の表面高濃度注入領域２ａとポリシリコン電極５との間の容量だけでなく、シャント用配線７につながる第１層アルミ電極８とポリシリコン電極５との間も容量として利用することができる。このため、この実施形態では、シャント用アルミ配線で容量の抵抗成分を小さくすることができると共に、同じ素子面積で容量値をさらに大きくすることが可能になる。その他の部分の構成は、前記第３の実施形態に係わるものと同じでよい。
【００５９】
なお、メモリ回路や論理回路を含む集積回路では、シリサイドと呼ばれるプロセスが用いられる。これはポリシリコン層の上に、タングステン、コバルト、チタン等の金属を重ねて形成し、ポリシリコン層の抵抗成分の影響を無くす方法である。
【００６０】
したがって、本発明においても、シリサイドを用いることにより、ポリシリコン電極とコンタクトを取っているアルミ配線７をポリシリコン電極５の長手方向に延ばさなくても、ポリシリコン電極５の抵抗成分の影響を無くすことができるので、その分さらに、表面高濃度注入領域シャント用の第１層アルミ電極８の幅を広げることができる。したがって、本発明をメモリ回路や論理回路などで使用される容量の形成に適用する場合には、シリサイドも有効な手段である。固体撮像素子の場合は、シリサイドは画素部の汚染の原因となることがあるため、一般には使用されない。しかしながら、何らかの方法によってシリサイドが画素部の汚染を生じないようにすることができる場合、あるいは画素部の汚染が問題とならない場合には固体撮像素子でもシリサイドを使用することは可能である。
【００６１】
図９および図１０は、本発明の第５の実施形態に係わる半導体集積回路の容量構造を示す。図９は該容量構造の平面図であり、図１０（ａ），（ｂ）および（ｃ）は、それぞれ、図９のＥ−Ｅ線、Ｅ′−Ｅ′線、およびＥ″−Ｅ″線から見た断面図である。
【００６２】
本実施形態では、前記各実施形態におけるポリシリコン配線５は使用せず、下地の表面高濃度注入領域２ａと、第１層アルミ電極８と、第２層アルミ電極１０を用いて容量を形成している。第２層アルミ電極１０は、下地の表面高濃度注入領域２のシャント用アルミ配線を兼ねている。すなわち、第２層アルミ配線１０から、スルーホールＢ９、第１アルミ配線７に接続し、該第１層アルミ配線７からコンタクトホール４を介して表面高濃度注入領域２ａに接続されている。したがって、このようにしてお互いに接続された第２層アルミ電極１０と表面高濃度注入領域２ａが容量の片方の電極を形成している。一方、第１層アルミ配線８が他方の電極を形成している。
【００６３】
なお、本実施形態では、第２層アルミ１０を各容量ごとに分離して電極として使用しているため、遮光には使用できない。よって、容量部分の遮光アルミを無しで使用するか、もしくは第３層アルミあるいは他の遮光層で遮光する。ウエル１のガードリングには、従来通り第２層アルミによる配線２６を使用している。下地部分の構造は、前記第３および第４の実施形態に示すものと同じでよい。
【００６４】
このような容量構造では、第２層アルミ電極１０で表面高濃度注入領域２ａの抵抗成分の影響を少なくすることができると共に、容量の電極としてポリシリコン電極の代わりにアルミ電極を用いているので、ポリシリコンの抵抗成分による影響も無くすことができる。その結果、抵抗成分の小さい高品質の容量を形成することが可能になる。
【００６５】
【発明の効果】
以上のように、本発明によれば、半導体集積回路内で容量をアレイ状に並べて多数形成し、かつそれぞれの容量の両方の端子がそれぞれ異なった配線に接続できる容量回路を、容量値を低減させることなく狭い回路面積で的確に形成することができる。また、各容量の電極の抵抗成分の影響も除去または低減し高品質の容量が形成できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体集積回路の容量を示す平面図である。
【図２】図１のＡ−Ａ線に沿った断面構造を示す部分的断面図である。
【図３】本発明の第２の実施形態に係わる半導体集積回路の容量を示す平面図である。
【図４】図３のＢ−Ｂ線に沿った断面構造を示す部分的断面図である。
【図５】本発明の第３の実施形態に係わる半導体集積回路の容量を示す平面図である。
【図６】図５のＣ−Ｃ線（ａ）およびＣ′−Ｃ′線（ｂ）に沿った断面構造を示す部分的断面図である。
【図７】本発明の第４の実施形態に係わる半導体集積回路の容量を示す平面図である。
【図８】図７のＤ−Ｄ線（ａ）およびＤ′−Ｄ′線（ｂ）に沿った断面構造を示す部分的断面図である。
【図９】本発明の第５の実施形態に係わる半導体集積回路の容量を示す平面図である。
【図１０】図９のＥ−Ｅ線（ａ）、Ｅ′−Ｅ′線（ｂ）およびＥ″−Ｅ″線（ｃ）に沿った断面構造を示す部分的断面図である。
【図１１】増幅型固体撮像素子の回路構成例を示す概略的電気回路図である。
【図１２】図１１の回路で使用される、従来例における半導体集積回路の容量を示す平面図である。
【図１３】図１２のＦ−Ｆ線に沿った断面構造を示す部分的断面図である。
【図１４】増幅型固体撮像素子の別な回路構成例を示す概略的電気回路図である。
【図１５】図１４の水平読み出し回路ユニットの回路構成を示す電気回路図である。
【図１６】図１４および図１５に示す回路の動作を説明するためのタイミング図である。
【図１７】図１４および図１５の回路で使用される、従来例における半導体集積回路の容量を示す平面図である。
【図１８】図１７のＧ−Ｇ線に沿った断面構成を示す部分的断面図である。
【符号の説明】
１ ウエル
２，２ａ 表面高濃度注入領域
３ 容量酸化膜領域
４ コンタクトホール
５ ポリシリコン電極
６ スルーホールＡ（ポリシリコンと第１層アルミ間接続）
７ 第１層アルミ配線
８ 第１層アルミ電極
９ スルーホールＢ（第１層アルミと第２層アルミ間接続）
１０ 第２層アルミ電極
２１ ウエルシャント用高濃度注入
２２ コンタクトホール
２３ 第１層アルミ配線
２４ スルーホールＢ
２５ 第２層アルミ（遮光）
２６ 第２層アルミ配線
３１ 層間絶縁膜
３２ 表面保護層
１００ 水平読み出し回路
１０１ 画素領域
１０２ 垂直信号線
１０３ ダーク信号転送スイッチＱＴＤ
１０４ 信号転送スイッチＱＴＳ
１０５ ダーク信号蓄積用容量ＣＴＤ
１０６ 信号蓄積用容量ＣＴＳ
１０７，１０７ａ，１０７ｂ 水平スイッチＱＨ
１０８ 水平読み出しライン
１０９ 水平シフトレジスタ
１１０ 出力アンプ
１１１ 水平読み出し回路
１１２ 垂直リセットスイッチＱＲＳＴＶ
１１３ 垂直スイッチＱＳＶ
１１４ 信号蓄積容量ＣＳ
１１５ バッファ
１１６ ダーク蓄積用ＣＤ
１１７ ダークスイッチＱＳＤ
【発明の属する技術分野】
本発明は、半導体集積回路の容量に関し、例えば固体撮像素子などの半導体集積回路において、狭い回路領域内に多数並べて形成でき、かつそれぞれの容量の両方の端子がそれぞれ異なった配線に接続できる容量構造を実現するための技術に関する。
【０００２】
【従来の技術】
例えば、行および列からなるマトリクス状に配置された多数の画素を有する増幅型固体撮像素子においては、１行分の画素からの画素出力を一度水平読み出し回路内の各容量に並列的に転送し、続いて該容量の電位を水平方向に順次直列的に読み出して出力を得る方法が用いられている。
【０００３】
このため、このような固体撮像素子においては、水平読み出し回路内に多数の容量を、少なくとも固体撮像素子の水平方向の画素数と同数だけ形成する必要がある。図１１は、このような容量を含む固体撮像素子の回路例を示す。図１１の固体撮像素子は、マトリクス状に配置された多数の画素を備えた画素領域１０１と、列ごとに設けられ各列の画素の出力がそれぞれ共通に接続された垂直読み出し線１０２と、垂直読み出し線１０２に接続された水平読み出し回路１００と、出力アンプ群１１０と、水平シフトレジスタ１０９とを備えている。水平読み出し回路１００は、各列ごとにダーク信号転送スイッチ１０３、撮像信号転送スイッチ１０４、ダーク信号蓄積用容量１０５、撮像信号蓄積用容量１０６、水平スイッチ１０７ａ，１０７ｂを備えている。
【０００４】
画素領域１０１の各列の画素の出力が共通に接続された垂直読み出し線１０２はそれぞれダーク信号転送スイッチ１０３および撮像信号転送スイッチ１０４の主電流経路を介してダーク信号蓄積用容量１０５および撮像信号蓄積用容量１０６の一端に接続されている。各容量１０５，１０６の他端は共に接地されている。ダーク信号蓄積用容量１０５および撮像信号蓄積用容量１０６の前記各一端はそれぞれ水平スイッチ１０７ａおよび１０７ｂの主電流経路を介して水平読み出しライン１０８の内の１対のダーク信号用ラインおよび撮像信号用ラインにそれぞれ接続されている。ダーク信号用ラインおよび撮像信号用ラインはそれぞれ出力アンプ群１１０の対応する増幅器を介してダーク信号および撮像信号、それぞれ例えばＶＯ１ＤおよびＶＯ１Ｓ、を生成する。
【０００５】
なお、水平読み出しライン１０８が２対のラインを含んでいるのは、画素領域１０１からの奇数番目の垂直読み出し線および偶数番目の垂直読み出し線からの出力を並列的に読み出せるようにして素子の高速化を図るためである。
【０００６】
また、各列のダーク信号転送スイッチ１０３の制御電極は共通に接続されてダーク転送制御パルスφＴＤが供給される。また、各列の撮像信号転送スイッチ１０４の制御電極は共通に接続されて撮像信号転送制御パルスφＴＳが供給されるよう構成されている。また、各列ごとの水平スイッチ１０７ａ，１０７ｂの制御電極は隣接する垂直読み出し線の水平スイッチの各制御電極と並列に接続されて水平シフトレジスタ１０９から水平読み出し制御パルスφＨｍなどが供給できるよう構成されている。
【０００７】
すなわち、図１１に示される回路例では、水平方向の画素１つ当たり２個の蓄積用容量１０５，１０６を用いている。これは、増幅型固体撮像素子では、受光素子や増幅素子のばらつきに起因する固定パターンノイズ（ＦＰＮ）と呼ばれるノイズが発生しやすく、このノイズを除去するために、各画素からダーク信号（Ｖdark）と撮像信号（Ｖsig ）の両方を読み出し、それらの差（Ｖsig −Ｖdark）を信号出力として用いるためである。
【０００８】
次に、図１１に示される増幅型固体撮像素子の読み出し動作の概略を説明する。まず、ダーク転送制御パルスφＴＤにより各列のダーク信号転送スイッチ１０３（ＱＴＤ）をオンとし、１行分の画素からのダーク信号出力を並列的にそれぞれのダーク信号蓄積用容量１０５（ＣＴＤ）に蓄積する。蓄積終了後、ダーク信号転送スイッチ１０３はオフとされる。
【０００９】
続いて、各画素を信号出力状態にして、制御パルスφＴＳにより、各列の撮像信号転送スイッチ１０４（ＱＴＳ）をオンとし、１行分の画素からの撮像信号出力を並列的にそれぞれの信号蓄積用容量１０６（ＣＴＳ）に蓄積する。蓄積終了後、信号蓄積用容量１０６をオフとする。これらの動作の間は、水平スイッチ１０７ａ，１０７ｂ（ＱＨ）はオフのままである。
【００１０】
次に、前記転送スイッチＱＴＤ１０３，ＱＴＳ１０４をオフ状態に保ったまま、水平スイッチ１０７ａ，１０７ｂを水平シフトレジスタ１０９によって水平方向に順次オンとし、容量ＣＴＤ１０５，ＣＴＳ１０６を水平読み出しラインのそれぞれのラインに接続し、出力アンプ群１１０を通して出力を得る。容量ＣＴＳ１０６から得られた撮像信号出力、例えばＶＯ１Ｓ、から容量ＣＴＤ１０５から得られたダーク信号出力、例えばＶＯ１Ｄ、が図示しない差分回路によって減算され、固定パターンノイズ（ＦＰＮ）が除去された信号が得られる。
【００１１】
このような撮像素子の水平読み出し回路１００における前記容量ＣＴＤ１０５，ＣＴＳ１０６の集積回路上の構造を図１２および図１３に示す。図１２は平面図であり、図１３は図１２のＦ−Ｆ線から見た断面図である。これらの図においては、図示しない半導体基板に形成されたウエル１の表面に高濃度注入領域２が全ての容量について共通に形成されている。なお、ウエル１の導電型はＰ型でもＮ型でもよく、かつ高濃度注入領域２の導電型もＰ＋型またはＮ＋型いずれでもよい。高濃度注入領域２が形成されているのは、各容量を形成する電極の抵抗成分を小さくするためであり、したがってこの高濃度注入領域２が実質的に各容量に共通の片側の電極を構成している。また、ウエル１と高濃度注入領域２とは、同電位、例えば図１１の回路ではグランド電位、に接続されている。
【００１２】
また、ウエル１の周囲はアルミ配線とウエルシャント用高濃度注入領域２１で構成されるガードリングで囲まれている。ウエルシャント用高濃度注入領域２１はウエル１と接していると同時に、高濃度注入領域２とも重なっている。このガードリングによってウエル１と表面高濃度注入領域２に所定の電位を供給している。但し、ガードリングのアルミ配線については、容量の電極配線を第１層アルミ配線７として引き出す関係で、第１層アルミで囲むことができない。このため、第２層アルミ２５から、スルーホールＢ、すなわち第１層アルミ−第２層アルミ間接続、２４、第１層アルミ配線２３、およびコンタクトホール２２を介して、ガードリングのウエルシャント用高濃度注入領域２１に接続している。なお、図示しない第２層アルミ２５は容量の全面を覆っており、ウエル電位供給用配線と遮光アルミを兼ねている。
【００１３】
図１２は、ウエル１の導電型と表面高濃度注入領域２の導電型が同じ場合の平面図を示している。その場合は、ウエルシャント用高濃度注入領域２１も同じ導電型にすれば、ウエル１と表面高濃度注入領域２の両方に電位を供給できる。しかしながら、表面高濃度注入領域２は、容量においては単なる電極として使用しているので、必ずしもウエル１と導電型が一致していなくても問題はない。但し、その場合は、ウエル１に電位を供給するための高濃度注入と、表面高濃度注入領域２に電位を供給するための高濃度注入を、それぞれの導電型に合わせて、別々に設ける必要がある。
【００１４】
各容量の共通端子になる共通のウエル１とその表面高濃度注入領域２上には、層間絶縁層３１を介して、各容量のもう一方の端子となるポリシリコン電極５が配置されている。各ポリシリコン電極５はスルーホール６を介して第１層アルミで形成される容量の配線７に接続されている。
【００１５】
なお、以上のような容量が形成される同じウエル１に、図１１の転送スイッチＱＴＤ１０３，ＱＴＳ１０４と水平スイッチＱＨ１０７を形成することもできる。この場合、各スイッチＱＴＤ，ＱＴＳ，ＱＨとして共にＮ−ＭＯＳトランジスタスイッチを用いれば、ウエル１はＰウエルとすればよい。但し、各スイッチＱＴＤ，ＱＴＳ，ＱＨを共にＰ−ＭＯＳトランジスタスイッチを用いて構成し、ウエル１をＮウエルとした場合にも、前述のように該Ｎウエル上に容量を形成しても容量としての動作上の問題はない。
【００１６】
このような容量構造においては、シリコン基板の表面は凹凸の少ない滑らかな構造にすることが容易に可能であり、シリコン基板上には良質の絶縁層であるＳｉＯ２を制御性よく形成することができる。したがって、層間絶縁層３１の厚さは、例えば８０〜１００オングストローム程度に、十分薄くすることが可能であり、比較的狭い面積で大きな蓄積容量を得ることができる。
【００１７】
なお、以上のような容量構造における酸化膜の形成方法は概略次の通りである。まず、ＳｉＯ２酸化膜を下地表面全面に形成する。なお、このＳｉＯ２酸化膜はＭＯＳトランジスタ部分ではゲート酸化膜を構成する。その後、ポリシリコン電極５よりもひとまわり小さい領域に、容量酸化膜領域３において層間絶縁膜に窓を開ける。次に、再び全面に薄く、例えば８０〜１００オングストローム程度に、ＳｉＯ２酸化膜を形成する。必要な容量は、この薄いＳｉＯ２酸化膜、すなわち層間絶縁膜３１、を挟んで形成される。この層間絶縁膜３１の厚さは、ＭＯＳトランジスタのゲート酸化膜よりさらに薄くなり、大きな容量を得ることができる。
【００１８】
なお、容量酸化膜領域３の周囲にやや厚い絶縁膜が形成されるが、これは容量電極周囲の絶縁膜を厚くしてポリシリコン電極５などの容量電極の形成の際に短絡その他の欠陥が生じないようにするものである。また、表面高濃度注入領域２としては、その上に層間絶縁膜３１を薄く形成するために、できるだけ欠陥を生じない条件で注入を行なうことが望ましい。
【００１９】
【発明が解決しようとする課題】
ところで、増幅型固体撮像素子の水平読み出し回路の別の回路例として、図１４および図１５に示されるものが提案されている。図１５は、図１４の四角で囲まれた水平読み出し回路ユニット１１１の回路構成を示す。また、図１６はこのような水平読み出し回路ユニットの動作タイミングを示している。
【００２０】
図１４の回路は、前記図１１の回路と同様に、マトリクス状に配置された複数の増幅型画素を備えた画素領域１０１と水平シフトレジスタ１０９とを備えている。各列の垂直読み出しライン１０２には前述のように水平読み出し回路ユニット１１１が接続され、該水平読み出し回路ユニット１１１の出力は水平スイッチ１０７を介して水平読み出しライン１０８の一方のラインに接続されている。水平読み出しライン１０８は奇数列目の画素からの信号を出力するラインと偶数列目の画素からの信号を出力するラインの２系統受けられ、それぞれ出力アンプ群１１０の内の１つの出力アンプを介して読み出し信号を出力するよう構成されている。奇数列の水平スイッチ１０７と偶数列の水平スイッチ１０７のゲートは共に共通に接続され水平シフトレジスタ１０９からの制御パルスφＨｍなどによって同時にオンオフ制御される。
【００２１】
水平読み出し回路ユニット１１１は、図１５に示されるように、垂直読み出しライン１０２とグランド間に主電流経路が接続された垂直リセットスイッチ１１２（ＱＲＳＴＶ）、垂直読み出しライン１０２とノードＮ１の間に主電流経路が接続された垂直スイッチ１１３（ＱＳＶ）、ノードＮ１とグランド間に接続された信号蓄積容量１１４（ＣＳ）、入力がノードＮ１に接続されたバッファアンプ１１５、バッファアンプ１１５の出力とノードＮ２間に接続されたダーク蓄積容量１１６（ＣＤ）と、ノードＮ２とグランド間に主電流経路が接続されたダークスイッチ１１７とを備えている。ノードＮ２は前述の水平スイッチ１０７に接続されている。
【００２２】
次に、図１６をも参照して図１４および図１５に示される回路の動作を説明する。
【００２３】
まず、時刻Ｔ＝Ｔ１で、ＱＲＳＴＶ１１２、ＱＳＶ１１３、ＱＳＤ１１７をオンにする。これにより、容量ＣＳ１１４および容量ＣＤ１１６の両端がそれぞれグランドレベルに短絡され、それぞれの蓄積電荷が放電される。
【００２４】
続いて時刻Ｔ＝Ｔ２で、ＱＲＳＴＶ１１２をオフにすると共に、対応する画素からダーク信号Ｖdarkを出力する。これにより、容量ＣＳ１１４および容量ＣＤ１１６の両端の電圧は共にＶdarkとなる。
【００２５】
次に、時刻Ｔ＝Ｔ３において、ＱＳＤ１１７をオフとし、容量ＣＤ１１６をフローティングにすると共に、ＱＲＳＴＶ１１２をオンにする。これによって、容量ＣＤ１１６の両端の電圧はＶdarkに保持されるが、容量ＣＳ１１４の両端は再びグランドレベルに短絡され、その蓄積電荷が放電される。
【００２６】
その後、時刻Ｔ＝Ｔ４で、ＱＲＳＴＶ１１２をオフにすると共に、対応画素から撮像信号出力（Ｖsig ）を読み出す。このとき、容量ＣＤ１１６はフローティングなのでその両端の電圧は変化しないが容量ＣＳ１１４の両端の電圧はＶsig となる。
【００２７】
時刻Ｔ＝Ｔ５で今度はＱＳＶ１１３をオフにする。これによって、この水平読み出し回路ユニット１１１の出力の電位、すなわち水平スイッチＱＨ１０７に印加される電位は、［容量ＣＳ１１４の電圧］−［容量ＣＤ１１６の電圧］、すなわち（Ｖsig −Ｖdark）となり、ダーク信号成分が除去された信号電圧が得られる。このような信号電圧は各列の水平読み出し回路ユニット１１１から並列的に得られる。したがって、水平シフトレジスタ１０９により水平スイッチＱＨ１０７を順次オンとし、各列の出力を順次水平読み出しライン１０８に接続し、出力アンプ群１１０からＦＰＮの除去された撮像信号出力を得ることができる。なお、図１４の回路においても前記図１１の回路と同様に、奇数列目の撮像信号出力と偶数列目の撮像信号出力が出力アンプ群１１０より並列的に出力され、高速度の読み出し動作が行なわれる。
【００２８】
図１４の回路では、図１１の回路に比べて、水平読み出しライン１０８の信号線の数が半分になっている。これは、図１４の回路では、ダーク信号用と撮像信号用という２系統の信号線を設ける必要がないためである。したがって、最終段の出力アンプ群１１０を構成する出力アンプも図１１の回路に比べて半分の２個で済む。このため、素子面積が縮小できると共に、消費電力の低減にもつながる。さらに、図１１の回路では、素子の外部で（Ｖsig −Ｖdark）の減算処理をしていたが、それが素子内部で行なわれるので、外付け回路が簡略化される。
【００２９】
ところが、図１４および図１５に示される回路で使用されているダーク信号蓄積用容量ＣＤ１１６は、両方の電極端子がいずれも共通端子になっていない。すなわち、両方の電極端子が、それぞれ異なった配線に接続されている。このため、図１３の容量の断面構造に示されているような、片側の端子を表面高濃度注入領域２で共通にした構造は使用できない。
【００３０】
このような容量構造を実現するため、例えば図１７および図１８に示されるような構造を使用することが考えられる。図１７はこのような容量構造の平面図であり、図１８は図１７のＧ−Ｇ線に沿った断面図である。これらの図に示される構造では、ウエル１上に層間絶縁膜３１を介して第１層アルミによる電極８を形成し、該電極８の上に層間絶縁膜３１を介して第２層アルミを用いて他の電極１０を形成し、これらの電極８，１０の間で容量が形成されている。第２層アルミの電極１０はスルーホールＢを介して第１層アルミ配線７に接続されている。このような構造以外にも、例えばポリシリコン層と第１層アルミとを使用して容量を形成することも可能である。
【００３１】
しかしながら、ポリシリコン層やアルミ層の表面は凹凸および起伏が多いのが普通であり、これらのポリシリコン層やアルミ層上に層間絶縁膜を形成する場合は、前述のようなシリコン基板上に層間絶縁膜を形成する場合に比べて、良質の絶縁膜を制御性よく形成することは困難である。さらに、大面積のアルミパターンにおいては、ヒロックなどが発生することにより他の導電層との短絡が生じ易い。これらの理由で、ポリシリコン層と第１層アルミ層、または第１層アルミ層と第２層アルミ層間の層間絶縁膜はあまり薄くすることができない。例えば、ポリシリコン層と第１層アルミ層間は７０００オングストローム程度、第１層アルミ層と第２層アルミ層の間は１μｍ＝１００００オングストローム程度の絶縁膜厚が必要である。このため、小さな電極面積で大きな容量を得ることが困難であり、逆にいえば所望の容量を形成するのに必要な電極面積が大きくなり、単一の集積回路チップ上に多数の容量を形成することが困難になる。
【００３２】
本発明の目的は、このような従来例の構造における問題点に鑑み、両方の電極が共に別々の回路に接続された容量を、狭い回路面積でしかも容量値を低減させることなく形成できるようにすることにある。
【００３３】
本発明の他の目的は、両方の電極が共に別々の回路に接続された容量を、狭い面積でしかも容量値を低下させることなく形成できるようにすると共に、各電極の抵抗成分の影響を的確に除去することにある。
【００３４】
【課題を解決するための手段】
上記目的を達成するため、本発明によれば、半導体基板に形成され、第１の導電型を有するウエルと、各々前記ウエル表面に互いに分離して形成され、前記ウエルと反対導電型の第２の導電型を有するとともに、前記ウエルに対して逆バイアス状態に維持された複数の高濃度注入領域と、前記高濃度注入領域の上に形成された薄い層間絶縁膜と、前記薄い層間絶縁膜上に前記高濃度注入領域の各々に対向して形成された複数の導電層電極とを具備する半導体集積回路の容量が提供される。
このような構成では、前記高濃度注入領域は各々前記ウエルに対し逆バイアス状態に維持されるため、お互いに電気的に分離されている。したがって、電極端子がいずれも共通端子になっていない容量を容易に形成することができる。また、高濃度注入領域の上部は、半導体基板の表面と同様に凹凸および起伏を少なくすることができるから、層間絶縁膜も制御性よく、したがって薄く形成することができる。このため、少ない回路面積で大きな容量を得ることができる。
【００３５】
この場合、前記高濃度注入領域にシャント配線を行なうことにより前記高濃度注入領域各部の電位の固定を行なうと好都合である。
高濃度注入領域にシャント配線を行ない電位の固定を行なうことにより、高濃度注入領域の抵抗成分の影響を抑えて高品質の容量を得ることができる。
【００３６】
また、前記高濃度注入領域にそれぞれシャント用コンタクトホールを介して複数の点で離散的にシャント配線を行ない、前記シャント用コンタクトホール部分以外は前記導電層電極を形成し、前記高濃度注入領域と前記導電層電極とのオーバラップ面積の減少を抑えることもできる。
このような構成により、前記高濃度注入領域と前記導電層電極とのオーバラップ面積を大きくして大きな容量値を確保しながら、高濃度注入領域の抵抗成分の影響を抑えて高品質の容量を得ることができる。
【００３７】
さらに、前記シャント配線に使用する配線層の幅を他の配線層と短絡しない範囲で広くし、前記導電層電極と絶縁層を介してオーバラップさせることにより、容量を増大させることもできる。
このような構造により、前述の特徴を備えつつさらに容量を増大することができる。
【００３８】
また、前記導電層電極はポリシリコン層を用いて形成し、かつ前記シャント配線に使用する配線層は第１層アルミを用いて形成してもよい。
このような構造により、前述の特徴を有する容量構造を実現し、しかも第２層アルミを他の配線、あるいは回路の遮光などに使用できる。
【００３９】
あるいは、前記導電層電極は第１層アルミを用いて形成し、かつ前記シャント配線に使用する配線層は第２層アルミを用いて形成することもできる。
このような構成により、電極の抵抗成分をさらに小さくし、高品質の容量を構成することができる。
【００４０】
また、前記導電層電極は第１層アルミを用いて形成し、かつ前記シャント配線に使用する配線層は第２層アルミを用いて形成するとともに、前記高濃度注入領域へのシャント配線は、第２層アルミをスルーホールを介して前記導電層電極を構成する第１層アルミの部分と分離された第１層アルミ配線部分へ接続し、該第１層アルミ配線部分をコンタクトホールを介して前記高濃度注入領域へ接続して行なうこともできる。
この場合は、抵抗成分の小さい容量を得ることができると共に、容量を構成する各電極への接続をも容易にかつ低い抵抗配線を使用して行なうことができる。
【００４１】
以上の構成において、前記半導体集積回路は複数の画素を含む固体撮像素子の集積回路とし、前記容量によって前記画素からのダーク読み出し信号を保持した後、前記容量を介して前記画素からの撮像信号を読み出すことにより固定パターンノイズを除去すると好都合である。
以上のような半導体集積回路の容量を、固体撮像素子の固定パターンノイズを除去するために使用することにより、固体撮像素子の集積回路の集積度を向上させ、画素数が多くかつ高性能の固体撮像素子を容易に実現することが可能になる。
【００４２】
【発明の実施の形態】
以下図面を参照して本発明に係わる半導体集積回路の容量につき説明する。なお、以下の説明で参照する図面においては、従来の場合と対応する部分は同一の符号で示されており、それらの部分の説明は適宜省略する。また、以下の説明では、図１４および図１５に示した固体撮像素子において使用するダーク信号蓄積用容量ＣＤとして使用するための容量を想定しているが、本発明はこれ以外の容量にも容易に適用できることはいうまでもない。
【００４３】
図１および図２は、それぞれ、本発明の第１の実施形態に係わる半導体集積回路の容量の構造を示す平面図およびＡ−Ａ線に沿った断面図である。これらの図においては、図示しない半導体基板に形成されたウエル１の表面に互いに分離された下地となる複数の表面高濃度注入領域２ａが形成されている。このような表面高濃度注入領域２ａおよびウエル１の表面上にはＳｉＯ２などによる層間絶縁膜３１が形成されている。このような層間絶縁膜３１を介して各表面高濃度注入領域２ａに対向するようポリシリコン電極５が形成されている。なお、表面高濃度注入領域２ａとポリシリコン電極５との間の絶縁膜は、前記図１２および図１３の構造と同様に、薄い容量酸化膜領域３の周囲がやや厚く形成されて電極エッジ部分における短絡などの欠陥の発生を防止している。
【００４４】
また、ポリシリコン電極５の抵抗成分の影響を小さくするために、ポリシリコン電極の長手方向にアルミ配線７とスルーホールＡ６でシャント接続を行ない、アルミ配線によりポリシリコン電極５の各部の電位の固定を行なっている。
【００４５】
各表面高濃度注入領域２ａの導電型とウエル１の導電型とは逆極性とされ、かつ両者の間のＰＮ接合が逆バイアス状態となるような電位に設定される。すなわち、ウエル１がＰウエルである場合は、Ｎ＋注入を行なって表面高濃度注入領域２ａを形成し、ウエル１がＮウエルである場合はＰ＋注入を行なうことにより表面高濃度注入領域２ａを形成する。ウエル１がＮウエルである場合は、ウエル１の電位は例えば半導体集積回路において使用する電源電位の内最も高い電位に設定され、逆にウエル１がＰウエルである場合はウエル１の電位は例えば最も低い電位に設定する。
【００４６】
すなわち、下地の表面高濃度注入領域２ａは、容量ごとに分離する必要があるので、前述のようにウエル１との間で常に逆バイアス状態にして素子分離を行なっている。つまり、ＰウエルにＮ＋注入を行なう場合は、その容量に印加され得る電位に比べて、ウエル電位を十分低い電圧に設定し、逆にＮウエルにＰ＋注入を行なう場合は、ウエル電位を十分高い電圧に設定する。
【００４７】
このような容量構造では、ポリシリコン電極５が容量の一方の電極になり、下地の高濃度注入領域２ａが他方の電極になる。ポリシリコン電極５はスルーホールＡ、すなわちポリシリコン−第１層アルミ間接続、６を介してアルミ配線に接続されている。また、高濃度注入領域２ａはコンタクトホール４を介してアルミ配線７に接続されている。
【００４８】
また、ウエル１の周囲はアルミ配線と高濃度注入領域２１を備えたガードリングによって囲まれており、ウエル１に前述のような所定の電位を供給している。いうまでもなく、ウエル１の導電型とガードリングの高濃度注入領域２１の導電型は同じ必要がある。但し、ガードリングのアルミ配線については、前述のように第１層アルミ配線７によって容量の配線を引き出す関係で、第１層アルミで囲むことができないため、第２層アルミ２５から、スルーホールＢ２４、第１層アルミ２３、コンタクトホール２２を介してガードリングの高濃度注入領域２１に接続している。第２層アルミ２５は容量の全面を覆っており、ウエル電位供給用配線と遮光アルミを兼ねている。
【００４９】
以上のような構造により、両方の電極端子が独立した容量を多数アレイ状に並べた構造を、狭い回路面積で実現することができる。
【００５０】
図３および図４は、本発明の第２の実施形態に係わる半導体集積回路の容量構造を示す。図３は該容量構造の平面図を示し、図４は図３のＢ−Ｂ線に沿った断面図である。
【００５１】
この実施形態に係わる容量構造では、前記図１および図２に示される構造における下地の表面高濃度注入領域２ａの長手方向に第１層アルミ配線７とコンタクトホール４とで順次シャント配線を行なっている。これによって、表面高濃度注入領域２ａの抵抗成分の影響も小さくすることができ、電極の抵抗成分の十分小さい容量を得ることができる。その他の部分の構成は、前記第１の実施形態に係わる容量構造と同じでよい。
【００５２】
図５および図６は、本発明の第３の実施形態に係わる半導体集積回路の容量構造を示す。図５は該容量構造の平面図であり、図６の（ａ）は図５のＣ−Ｃ線に沿って見た断面図、そして図６の（ｂ）は図５のＣ′−Ｃ′線に沿って見た断面図である。
【００５３】
本実施形態では、下地の表面高濃度注入領域２の長手方向に沿ってもアルミ配線７とコンタクトホール４でシャント配線を行なっており、表面高濃度注入領域２ａの抵抗成分の影響も小さくすることができる。但し、このアルミシャント配線は第２の実施形態のように高濃度注入領域２ａの長手方向に沿って多数のまたは連続した領域でコンタクトを取るのではなく、離散的に数点で行なっている。この実施形態では、表面高濃度注入領域２ａの長手方向の両端付近および中央の３点でシャント配線を行なっている。そして、これらシャント配線用コンタクト以外の領域は容量のポリシリコン電極５を高濃度注入領域２ａに対向して形成している。
【００５４】
この結果、この実施形態では、シャント配線用コンタクト以外の領域はポリシリコン電極５を広く形成するために使用でき、実質的な容量の面積をほとんど減らすことなく、シャント配線を行なうことができる。したがって、抵抗成分の十分小さい容量を、容量値をほとんど減らすことなく得ることができる。その他の部分の構成は、前記第１および第２の実施形態に係わるものと同じでよい。
【００５５】
なお、本実施形態では、表面高濃度注入領域２ａの長手方向の両側と中央部の３点でシャント配線用のコンタクトを設けた例を示しているが、容量電極の形に応じて、コンタクトの数は２点、４点あるいはそれ以上でも適用可能なことはいうまでもない。
【００５６】
また、本実施形態では、ポリシリコン電極５の一部を切り欠いてシャント用コンタクトホール４を設けているが、ポリシリコン電極５の幅がある程度広い場合には、ポリシリコン電極５中に穴をあけて、その中でコンタクトホール４を設けることも可能である。
【００５７】
次に、図７および図８は本発明の第４の実施形態に係わる半導体集積回路の容量構造を示す。図７は該容量構造の平面図を示し、図８の（ａ）は図７のＤ−Ｄ線に沿った断面図、図８の（ｂ）は図７のＤ′−Ｄ′線に沿った断面図である。
【００５８】
この実施形態では、下地の表面高濃度注入領域２ａのための、第１層アルミによる、シャント用配線７の幅を広げて第１層アルミ電極８を形成している。第１層アルミ電極８は絶縁層３１を介してポリシリコン電極５と対向している。この結果、下地の表面高濃度注入領域２ａとポリシリコン電極５との間の容量だけでなく、シャント用配線７につながる第１層アルミ電極８とポリシリコン電極５との間も容量として利用することができる。このため、この実施形態では、シャント用アルミ配線で容量の抵抗成分を小さくすることができると共に、同じ素子面積で容量値をさらに大きくすることが可能になる。その他の部分の構成は、前記第３の実施形態に係わるものと同じでよい。
【００５９】
なお、メモリ回路や論理回路を含む集積回路では、シリサイドと呼ばれるプロセスが用いられる。これはポリシリコン層の上に、タングステン、コバルト、チタン等の金属を重ねて形成し、ポリシリコン層の抵抗成分の影響を無くす方法である。
【００６０】
したがって、本発明においても、シリサイドを用いることにより、ポリシリコン電極とコンタクトを取っているアルミ配線７をポリシリコン電極５の長手方向に延ばさなくても、ポリシリコン電極５の抵抗成分の影響を無くすことができるので、その分さらに、表面高濃度注入領域シャント用の第１層アルミ電極８の幅を広げることができる。したがって、本発明をメモリ回路や論理回路などで使用される容量の形成に適用する場合には、シリサイドも有効な手段である。固体撮像素子の場合は、シリサイドは画素部の汚染の原因となることがあるため、一般には使用されない。しかしながら、何らかの方法によってシリサイドが画素部の汚染を生じないようにすることができる場合、あるいは画素部の汚染が問題とならない場合には固体撮像素子でもシリサイドを使用することは可能である。
【００６１】
図９および図１０は、本発明の第５の実施形態に係わる半導体集積回路の容量構造を示す。図９は該容量構造の平面図であり、図１０（ａ），（ｂ）および（ｃ）は、それぞれ、図９のＥ−Ｅ線、Ｅ′−Ｅ′線、およびＥ″−Ｅ″線から見た断面図である。
【００６２】
本実施形態では、前記各実施形態におけるポリシリコン配線５は使用せず、下地の表面高濃度注入領域２ａと、第１層アルミ電極８と、第２層アルミ電極１０を用いて容量を形成している。第２層アルミ電極１０は、下地の表面高濃度注入領域２のシャント用アルミ配線を兼ねている。すなわち、第２層アルミ配線１０から、スルーホールＢ９、第１アルミ配線７に接続し、該第１層アルミ配線７からコンタクトホール４を介して表面高濃度注入領域２ａに接続されている。したがって、このようにしてお互いに接続された第２層アルミ電極１０と表面高濃度注入領域２ａが容量の片方の電極を形成している。一方、第１層アルミ配線８が他方の電極を形成している。
【００６３】
なお、本実施形態では、第２層アルミ１０を各容量ごとに分離して電極として使用しているため、遮光には使用できない。よって、容量部分の遮光アルミを無しで使用するか、もしくは第３層アルミあるいは他の遮光層で遮光する。ウエル１のガードリングには、従来通り第２層アルミによる配線２６を使用している。下地部分の構造は、前記第３および第４の実施形態に示すものと同じでよい。
【００６４】
このような容量構造では、第２層アルミ電極１０で表面高濃度注入領域２ａの抵抗成分の影響を少なくすることができると共に、容量の電極としてポリシリコン電極の代わりにアルミ電極を用いているので、ポリシリコンの抵抗成分による影響も無くすことができる。その結果、抵抗成分の小さい高品質の容量を形成することが可能になる。
【００６５】
【発明の効果】
以上のように、本発明によれば、半導体集積回路内で容量をアレイ状に並べて多数形成し、かつそれぞれの容量の両方の端子がそれぞれ異なった配線に接続できる容量回路を、容量値を低減させることなく狭い回路面積で的確に形成することができる。また、各容量の電極の抵抗成分の影響も除去または低減し高品質の容量が形成できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体集積回路の容量を示す平面図である。
【図２】図１のＡ−Ａ線に沿った断面構造を示す部分的断面図である。
【図３】本発明の第２の実施形態に係わる半導体集積回路の容量を示す平面図である。
【図４】図３のＢ−Ｂ線に沿った断面構造を示す部分的断面図である。
【図５】本発明の第３の実施形態に係わる半導体集積回路の容量を示す平面図である。
【図６】図５のＣ−Ｃ線（ａ）およびＣ′−Ｃ′線（ｂ）に沿った断面構造を示す部分的断面図である。
【図７】本発明の第４の実施形態に係わる半導体集積回路の容量を示す平面図である。
【図８】図７のＤ−Ｄ線（ａ）およびＤ′−Ｄ′線（ｂ）に沿った断面構造を示す部分的断面図である。
【図９】本発明の第５の実施形態に係わる半導体集積回路の容量を示す平面図である。
【図１０】図９のＥ−Ｅ線（ａ）、Ｅ′−Ｅ′線（ｂ）およびＥ″−Ｅ″線（ｃ）に沿った断面構造を示す部分的断面図である。
【図１１】増幅型固体撮像素子の回路構成例を示す概略的電気回路図である。
【図１２】図１１の回路で使用される、従来例における半導体集積回路の容量を示す平面図である。
【図１３】図１２のＦ−Ｆ線に沿った断面構造を示す部分的断面図である。
【図１４】増幅型固体撮像素子の別な回路構成例を示す概略的電気回路図である。
【図１５】図１４の水平読み出し回路ユニットの回路構成を示す電気回路図である。
【図１６】図１４および図１５に示す回路の動作を説明するためのタイミング図である。
【図１７】図１４および図１５の回路で使用される、従来例における半導体集積回路の容量を示す平面図である。
【図１８】図１７のＧ−Ｇ線に沿った断面構成を示す部分的断面図である。
【符号の説明】
１ ウエル
２，２ａ 表面高濃度注入領域
３ 容量酸化膜領域
４ コンタクトホール
５ ポリシリコン電極
６ スルーホールＡ（ポリシリコンと第１層アルミ間接続）
７ 第１層アルミ配線
８ 第１層アルミ電極
９ スルーホールＢ（第１層アルミと第２層アルミ間接続）
１０ 第２層アルミ電極
２１ ウエルシャント用高濃度注入
２２ コンタクトホール
２３ 第１層アルミ配線
２４ スルーホールＢ
２５ 第２層アルミ（遮光）
２６ 第２層アルミ配線
３１ 層間絶縁膜
３２ 表面保護層
１００ 水平読み出し回路
１０１ 画素領域
１０２ 垂直信号線
１０３ ダーク信号転送スイッチＱＴＤ
１０４ 信号転送スイッチＱＴＳ
１０５ ダーク信号蓄積用容量ＣＴＤ
１０６ 信号蓄積用容量ＣＴＳ
１０７，１０７ａ，１０７ｂ 水平スイッチＱＨ
１０８ 水平読み出しライン
１０９ 水平シフトレジスタ
１１０ 出力アンプ
１１１ 水平読み出し回路
１１２ 垂直リセットスイッチＱＲＳＴＶ
１１３ 垂直スイッチＱＳＶ
１１４ 信号蓄積容量ＣＳ
１１５ バッファ
１１６ ダーク蓄積用ＣＤ
１１７ ダークスイッチＱＳＤ
Claims (8)
- 半導体基板に形成され、第１の導電型を有するウエルと、
各々前記ウエル表面に互いに分離して形成され、前記ウエルと反対導電型の第２の導電型を有するとともに、前記ウエルに対して逆バイアス状態に維持された複数の高濃度注入領域と、
前記高濃度注入領域の上に形成された薄い層間絶縁膜と、
前記薄い層間絶縁膜上に前記高濃度注入領域の各々に対向して形成された複数の導電層電極と、
を具備することを特徴とする半導体集積回路の容量。 - 前記高濃度注入領域にシャント配線を行なうことにより前記高濃度注入領域各部の電位の固定を行なったことを特徴とする、請求項１に記載の半導体集積回路の容量。
- 前記高濃度注入領域にそれぞれシャント用コンタクトホールを介して複数の点で離散的にシャント配線を行ない、前記シャント用コンタクトホール部分以外は前記導電層電極を形成し、前記高濃度注入領域と前記導電層電極とのオーバラップ面積の減少を抑えたことを特徴とする、請求項１または２に記載の半導体集積回路の容量。
- 前記シャント配線に使用する配線層の幅を他の配線層と短絡しない範囲で広くし、前記導電層電極と絶縁層を介してオーバラップさせることにより、容量を増大させたことを特徴とする、請求項２または３に記載の半導体集積回路の容量。
- 前記導電層電極はポリシリコン層を用いて形成し、かつ前記シャント配線に使用する配線層は第１層アルミを用いて形成したことを特徴とする請求項２〜４のいずれか１項に記載の半導体集積回路の容量。
- 前記導電層電極は第１層アルミを用いて形成し、かつ前記シャント配線に使用する配線層は第２層アルミを用いて形成したことを特徴とする、請求項２〜４のいずれか１項に記載の半導体集積回路の容量。
- 前記導電層電極は第１層アルミを用いて形成し、かつ前記シャント配線に使用する配線層は第２層アルミを用いて形成するとともに、前記高濃度注入領域へのシャント配線は、第２層アルミをスルーホールを介して前記導電層電極を構成する第１層アルミの部分と分離された第１層アルミ配線部分へ接続し、該第１層アルミ配線部分をコンタクトホールを介して前記高濃度注入領域へ接続して行なうことを特徴とする、請求項２〜４のいずれか１項に記載の半導体集積回路の容量。
- 前記半導体集積回路は複数の画素を含む固体撮像素子の集積回路であり、前記容量によって前記画素からのダーク読み出し信号を保持した後、前記容量を介して前記画素からの撮像信号を読み出すことにより固定パターンノイズを除去することを特徴とする、請求項１〜７のいずれか１項に記載の半導体集積回路の容量。
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