JP3463309B2 - 内部増幅型固体撮像装置 - Google Patents
内部増幅型固体撮像装置Info
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- JP3463309B2 JP3463309B2 JP05010593A JP5010593A JP3463309B2 JP 3463309 B2 JP3463309 B2 JP 3463309B2 JP 05010593 A JP05010593 A JP 05010593A JP 5010593 A JP5010593 A JP 5010593A JP 3463309 B2 JP3463309 B2 JP 3463309B2
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Description
【０００１】
【産業上の利用分野】本発明は、固体撮像装置に関し、
特に各画素毎に画素内部で信号を増幅する増幅機能を持
つ内部増幅型固体撮像装置に関する。
特に各画素毎に画素内部で信号を増幅する増幅機能を持
つ内部増幅型固体撮像装置に関する。
【０００２】
【従来の技術】近年、固体撮像装置として、その高解像
度化及び小型化に伴い、各画素毎に増幅機能を持つ内部
増幅型の固体撮像装置の研究・開発が行われている。こ
の内部増幅型固体撮像装置としては種々の構成のものが
開発されており、そのうち１つ、ＣＭＤ(Charge Modula
tion Divice)固体撮像装置は、各画素内部に光電変換及
び信号電荷蓄積を行い、信号電荷の増幅動作を行うＭＯ
Ｓフォトトランジスタからなる画素トランジスタを有し
ている。
度化及び小型化に伴い、各画素毎に増幅機能を持つ内部
増幅型の固体撮像装置の研究・開発が行われている。こ
の内部増幅型固体撮像装置としては種々の構成のものが
開発されており、そのうち１つ、ＣＭＤ(Charge Modula
tion Divice)固体撮像装置は、各画素内部に光電変換及
び信号電荷蓄積を行い、信号電荷の増幅動作を行うＭＯ
Ｓフォトトランジスタからなる画素トランジスタを有し
ている。
【０００３】このＣＭＤ固体撮像装置において、選択状
態にある画素の等価回路を図１３に示す。同図におい
て、光電変換によって生じた信号電荷をＱsig.とする
と、オン状態の画素トランジスタ８の出力信号電圧ｖ0
と信号電荷Ｑsig.の関係は、簡単には、以下のように表
される。
態にある画素の等価回路を図１３に示す。同図におい
て、光電変換によって生じた信号電荷をＱsig.とする
と、オン状態の画素トランジスタ８の出力信号電圧ｖ0
と信号電荷Ｑsig.の関係は、簡単には、以下のように表
される。
【数１】Ｖ0 ∝（Ｑsig.／Ｃeq）−Ｖth
ここで、Ｃeqは等価的信号蓄積容量、Ｖthは閾値であ
る。すなわち、出力信号電圧Ｖ0 と信号電荷Ｑsig.には
比例関係があり、光の強さに比例した出力信号電圧Ｖ0
を得ることができる。
る。すなわち、出力信号電圧Ｖ0 と信号電荷Ｑsig.には
比例関係があり、光の強さに比例した出力信号電圧Ｖ0
を得ることができる。
【０００４】
【発明が解決しようとする課題】ところで、上記構成の
ＣＭＤ固体撮像装置において、画素トランジスタ８の閾
値Ｖthは、画素トランジスタ８の設計によって定まる値
であるが、製造上の各種ばらつき、例えば不純物濃度や
ゲート酸化膜の膜厚のばらつきというような問題のた
め、各画素トランジスタ毎に異なる可能性がある。その
ため、Ｖ0 ‐Ｑsig.特性には、図１４に示すように、閾
値Ｖthのばらつきによるオフセットが生じる。この閾値
ｖthのばらつき分をΔＶthとすると、Ｖ0 ‐Ｑsig.特性
は、
ＣＭＤ固体撮像装置において、画素トランジスタ８の閾
値Ｖthは、画素トランジスタ８の設計によって定まる値
であるが、製造上の各種ばらつき、例えば不純物濃度や
ゲート酸化膜の膜厚のばらつきというような問題のた
め、各画素トランジスタ毎に異なる可能性がある。その
ため、Ｖ0 ‐Ｑsig.特性には、図１４に示すように、閾
値Ｖthのばらつきによるオフセットが生じる。この閾値
ｖthのばらつき分をΔＶthとすると、Ｖ0 ‐Ｑsig.特性
は、
【数２】Ｖ0 ∝（Ｑsig.／Ｃeq）−（Ｖth＋ΔＶth）
となる。
【０００５】その結果、このＶthばらつきに起因して各
画素の出力信号電圧Ｖ0 にムラが生じることになるた
め、固定パターン雑音と称される明るさムラの画像欠陥
が生じるという問題があった。本発明は、上記課題に鑑
みてなされたものであり、その目的とするところは、各
画素トランジスタの閾値Ｖthのばらつきに起因する画像
欠陥の発生を防止できるようにした内部増幅型固体撮像
装置を提供することにある。
画素の出力信号電圧Ｖ0 にムラが生じることになるた
め、固定パターン雑音と称される明るさムラの画像欠陥
が生じるという問題があった。本発明は、上記課題に鑑
みてなされたものであり、その目的とするところは、各
画素トランジスタの閾値Ｖthのばらつきに起因する画像
欠陥の発生を防止できるようにした内部増幅型固体撮像
装置を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、各画素毎に画素内部で信号を増幅する画
素トランジスタを有する内部増幅型固体撮像装置におい
て、画素トランジスタの動作を制御する制御電極に印加
される制御信号を各画素毎に補正することによって当該
画素トランジスタの閾値のばらつきを無くす補正手段を
設けた構成を採っている。具体的には、この補正手段
は、各画素毎に補正信号を発生する補正信号発生回路
と、垂直走査回路と各画素を結ぶ水平選択線と画素トラ
ンジスタの制御電極の間に設けられた第１の容量と、補
正信号発生回路と各画素を結ぶ補正信号線と画素トラン
ジスタの制御電極の間に設けられた第２の容量とからな
っている。
に、本発明は、各画素毎に画素内部で信号を増幅する画
素トランジスタを有する内部増幅型固体撮像装置におい
て、画素トランジスタの動作を制御する制御電極に印加
される制御信号を各画素毎に補正することによって当該
画素トランジスタの閾値のばらつきを無くす補正手段を
設けた構成を採っている。具体的には、この補正手段
は、各画素毎に補正信号を発生する補正信号発生回路
と、垂直走査回路と各画素を結ぶ水平選択線と画素トラ
ンジスタの制御電極の間に設けられた第１の容量と、補
正信号発生回路と各画素を結ぶ補正信号線と画素トラン
ジスタの制御電極の間に設けられた第２の容量とからな
っている。
【０００７】
【作用】画素トランジスタの閾値ばらつきにより、全画
素に対して同じ光量の光を照射したときに、各画素間の
出力信号電圧にばらつきが生じる。そこで、この出力信
号電圧のばらつきがゼロになるような補正信号を各画素
毎に設定する。そして、画素トランジスタの制御電極に
第１の容量を介して印加される制御信号に、上記補正信
号を第２の容量を介して重畳することによって各画素ト
ランジスタの制御信号を補正する。これにより、画素ト
ランジスタの閾値ばらつきに起因する出力信号電圧のば
らつきを補正でき、それに伴う画像欠陥の発生を防止で
きる。
素に対して同じ光量の光を照射したときに、各画素間の
出力信号電圧にばらつきが生じる。そこで、この出力信
号電圧のばらつきがゼロになるような補正信号を各画素
毎に設定する。そして、画素トランジスタの制御電極に
第１の容量を介して印加される制御信号に、上記補正信
号を第２の容量を介して重畳することによって各画素ト
ランジスタの制御信号を補正する。これにより、画素ト
ランジスタの閾値ばらつきに起因する出力信号電圧のば
らつきを補正でき、それに伴う画像欠陥の発生を防止で
きる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、例えばＣＭＤ固体撮像装置に適用
された本発明の一実施例を示す回路図である。図１にお
いて、各画素１はマトリクス状に配列されて撮像素子の
イメージ部を構成している。このイメージ部の周辺に
は、垂直走査及びリセットを行う垂直走査回路２と、垂
直信号線３を出力アンプ４へと接続するＭＯＳスイッチ
５を順次オンすることによって水平走査を行う水平走査
回路６と、水平走査しつつ各画素１に供給する補正信号
を発生する補正信号発生回路７とが設けられている。
に説明する。図１は、例えばＣＭＤ固体撮像装置に適用
された本発明の一実施例を示す回路図である。図１にお
いて、各画素１はマトリクス状に配列されて撮像素子の
イメージ部を構成している。このイメージ部の周辺に
は、垂直走査及びリセットを行う垂直走査回路２と、垂
直信号線３を出力アンプ４へと接続するＭＯＳスイッチ
５を順次オンすることによって水平走査を行う水平走査
回路６と、水平走査しつつ各画素１に供給する補正信号
を発生する補正信号発生回路７とが設けられている。
【０００９】各々の画素１には、光電変換によって入射
光の光強度に応じて得られる電気信号を増幅して出力す
る画素トランジスタ８と、垂直走査回路２と各画素を結
ぶ水平選択線９に接続されて画素トランジスタ８のゲー
ト（制御電極）へ選択、リセット等の信号を伝える水平
選択線結合容量１０と、補正信号発生回路７と各画素を
結ぶ補正信号線１１に接続されて補正信号を画素トラン
ジスタ８のゲートへ伝える補正信号線結合容量１２とが
設けられている。画素トランジスタ８のドレインは全画
素共通のドレイン線１３に接続されて電圧ＶD が印加さ
れており、そのソースは垂直信号線３に接続されて各画
素の出力信号を送出する。
光の光強度に応じて得られる電気信号を増幅して出力す
る画素トランジスタ８と、垂直走査回路２と各画素を結
ぶ水平選択線９に接続されて画素トランジスタ８のゲー
ト（制御電極）へ選択、リセット等の信号を伝える水平
選択線結合容量１０と、補正信号発生回路７と各画素を
結ぶ補正信号線１１に接続されて補正信号を画素トラン
ジスタ８のゲートへ伝える補正信号線結合容量１２とが
設けられている。画素トランジスタ８のドレインは全画
素共通のドレイン線１３に接続されて電圧ＶD が印加さ
れており、そのソースは垂直信号線３に接続されて各画
素の出力信号を送出する。
【００１０】次に、選択状態にある画素の出力信号電圧
について、図２に示す単位画素の等価回路を用いて説明
する。光電変換によって生じた信号電荷をＱsig.とする
と、オン状態の画素トランジスタ８の出力信号電圧をＶ
0 と信号電荷をＱsig.の関係は、簡単には、次のように
表される。
について、図２に示す単位画素の等価回路を用いて説明
する。光電変換によって生じた信号電荷をＱsig.とする
と、オン状態の画素トランジスタ８の出力信号電圧をＶ
0 と信号電荷をＱsig.の関係は、簡単には、次のように
表される。
【数３】
Ｖ0 ∝（Ｑsig.／Ｃeq）＋ｋ・ＣH ・ＶON＋ｋ・ＣC ・ＶC −Ｖth
ここで、Ｃeqは等価的信号蓄積容量、ＣH は水平選択線
結合容量、ＣC は補正信号線結合容量、ＶONはオン電
圧、ＶC は補正信号電圧、Ｖthは閾値、ｋは比例係数で
ある。すなわち、出力信号電圧Ｖ0 と信号電荷Ｑsig.の
間には、一定のＶON値，ＶC値のもとに比例関係があ
り、光の強さに比例した出力信号電圧Ｖ0 を得ることが
できる。
結合容量、ＣC は補正信号線結合容量、ＶONはオン電
圧、ＶC は補正信号電圧、Ｖthは閾値、ｋは比例係数で
ある。すなわち、出力信号電圧Ｖ0 と信号電荷Ｑsig.の
間には、一定のＶON値，ＶC値のもとに比例関係があ
り、光の強さに比例した出力信号電圧Ｖ0 を得ることが
できる。
【００１１】また、画素トランジスタ８の閾値Ｖthのば
らつき分ΔＶthを考慮に入れると、Ｖ0 ‐Ｑsig.特性
は、
らつき分ΔＶthを考慮に入れると、Ｖ0 ‐Ｑsig.特性
は、
【数４】
Ｖ0 ∝（Ｑsig.／Ｃeq）＋ｋ・ＣH ・ＶON
＋ｋ・ＣC ・ＶC −（Ｖth＋ΔＶth）
となる。このようなＶthばらつきに対して、本発明にお
いては、補正信号電圧ＶC を与えることにより、そのば
らつき分ΔＶthをキャンセルし、各画素トランジスタの
Ｖ0 ‐Ｑsig.特性の均一化を実現している。
いては、補正信号電圧ＶC を与えることにより、そのば
らつき分ΔＶthをキャンセルし、各画素トランジスタの
Ｖ0 ‐Ｑsig.特性の均一化を実現している。
【００１２】すなわち、各画素トランジスタのＶthばら
つき分ΔＶthに対応して各画素に、
つき分ΔＶthに対応して各画素に、
【数５】ＶC ＝ΔＶth／ｋＣC
で与えられる電圧値の補正信号を印加する。このとき、
Ｖ0 ‐Ｑsig.特性は、
Ｖ0 ‐Ｑsig.特性は、
【数６】
Ｖ0 ∝（Ｑsig.／Ｃeq）＋ｋ・ＣH ・ＶON−Ｖth
となり、Ｖthばらつき分ΔＶthをキャンセルすることが
でき、Ｖthばらつきによって生じていたＶ0 ‐Ｑsig.特
性のオフセットを取り除くことができる。したがって、
各画素の出力信号電圧Ｖ0 のばらつきを補正することが
できるため、このＶthばらつきに起因する明るさムラの
画像欠陥の発生を防止できる。
でき、Ｖthばらつきによって生じていたＶ0 ‐Ｑsig.特
性のオフセットを取り除くことができる。したがって、
各画素の出力信号電圧Ｖ0 のばらつきを補正することが
できるため、このＶthばらつきに起因する明るさムラの
画像欠陥の発生を防止できる。
【００１３】なお、各画素毎の補正信号電圧Ｖ0 は、例
えば、全画素に対して同じ光量の光を照射したとき、各
画素の出力電圧としてどの程度の値が得られるかを全画
素について調べ、その出力電圧値が同一になるように補
正するための値として設定される。そして、補正信号発
生回路７において、例えば、補正信号電圧Ｖ0 のテーブ
ルとしてＲＯＭに格納され、各画素に対応した補正信号
として順に用いられる。
えば、全画素に対して同じ光量の光を照射したとき、各
画素の出力電圧としてどの程度の値が得られるかを全画
素について調べ、その出力電圧値が同一になるように補
正するための値として設定される。そして、補正信号発
生回路７において、例えば、補正信号電圧Ｖ0 のテーブ
ルとしてＲＯＭに格納され、各画素に対応した補正信号
として順に用いられる。
【００１４】図３には、画素に与えられる駆動パルス列
及び補正信号の一例を示す。水平走査期間中には、信号
を出力させる一水平行（ｍ行）上の画素１に対して水平
選択線９に印加したオン電圧ＶONによって画素トランジ
スタ８をオン状態とし、垂直信号線３に出力信号を送出
させる。このとき、選択を行わない行（ｍ＋１行）に
は、オフ電圧ＶOFF を印加し、画素トランジスタ８をオ
フ状態として信号を送出しないようにしている。水平走
査回路６からは、列方向に並んだ各垂直信号線３を順次
出力アンプ４へ接続するようにクロックパルスが与えら
れて水平走査が行われる。
及び補正信号の一例を示す。水平走査期間中には、信号
を出力させる一水平行（ｍ行）上の画素１に対して水平
選択線９に印加したオン電圧ＶONによって画素トランジ
スタ８をオン状態とし、垂直信号線３に出力信号を送出
させる。このとき、選択を行わない行（ｍ＋１行）に
は、オフ電圧ＶOFF を印加し、画素トランジスタ８をオ
フ状態として信号を送出しないようにしている。水平走
査回路６からは、列方向に並んだ各垂直信号線３を順次
出力アンプ４へ接続するようにクロックパルスが与えら
れて水平走査が行われる。
【００１５】こうして、垂直・水平方向に選択された画
素１から順に出力信号が導出されることになる。このと
き、選択された画素１に対して、予め設定しておいた補
正信号を補正信号発生回路７から補正信号線１１を介し
て画素トランジスタ８に与えることにより、画素トラン
ジスタ８のＶthばらつきによるＶ0 ‐Ｑsig.特性のオフ
セットを取り除いた出力信号を送出させている。水平走
査の終了後、水平選択線９には、画素１をリセットする
ためのリセット電圧ＶRSを印加することにより、光電変
換によって蓄積された信号電荷を初期状態にリセットし
ている。以上のような、行選択、水平走査、補正信号印
加の各動作を繰り返して行うことにより、各画素からの
信号を順次導出する。
素１から順に出力信号が導出されることになる。このと
き、選択された画素１に対して、予め設定しておいた補
正信号を補正信号発生回路７から補正信号線１１を介し
て画素トランジスタ８に与えることにより、画素トラン
ジスタ８のＶthばらつきによるＶ0 ‐Ｑsig.特性のオフ
セットを取り除いた出力信号を送出させている。水平走
査の終了後、水平選択線９には、画素１をリセットする
ためのリセット電圧ＶRSを印加することにより、光電変
換によって蓄積された信号電荷を初期状態にリセットし
ている。以上のような、行選択、水平走査、補正信号印
加の各動作を繰り返して行うことにより、各画素からの
信号を順次導出する。
【００１６】図４は、本実施例に係るＣＭＤ固体撮像装
置のイメージ部分の構成の一例を示す平面図である。な
お、本実施例では、代表的なＣＭＤ固体撮像装置で行わ
れている隣接する２画素の画素トランジスタの各ゲート
電極を接続した構成のものに適用した場合を示してい
る。図４において、横並びに隣り合う２画素８1 ，８2
の各ゲート電極１４1 ，１４2 は画素間部分において接
続されており、水平方向に走る水平選択線９と水平選択
線結合容量１０を介して結合し、さらに垂直方向に走る
補正信号線１１と補正信号線結合容量１２を介して結合
している。
置のイメージ部分の構成の一例を示す平面図である。な
お、本実施例では、代表的なＣＭＤ固体撮像装置で行わ
れている隣接する２画素の画素トランジスタの各ゲート
電極を接続した構成のものに適用した場合を示してい
る。図４において、横並びに隣り合う２画素８1 ，８2
の各ゲート電極１４1 ，１４2 は画素間部分において接
続されており、水平方向に走る水平選択線９と水平選択
線結合容量１０を介して結合し、さらに垂直方向に走る
補正信号線１１と補正信号線結合容量１２を介して結合
している。
【００１７】これらゲート電極１４1 ，１４2 には、そ
の中央部分に開口１５1 ，１５2 が形成されている。そ
して、この開口１５1 ，１５2 を通して垂直信号線３が
ソース（ｎ+ ）領域１６1 ，１６2 （図５参照）とコン
タクトがとられている。また、画素間部分に当たる基板
内には、各画素共通のドレイン（ｎ+ ）領域１７1 ，１
７2 （図５参照）が形成され、ドレイン線１３に接続さ
れてドレイン電圧ＶD を印加されている。図５（Ａ）及
び（Ｂ）には、図４のＡ‐Ａ′線断面構造及びＢ‐Ｂ′
線断面構造をそれぞれ示している。
の中央部分に開口１５1 ，１５2 が形成されている。そ
して、この開口１５1 ，１５2 を通して垂直信号線３が
ソース（ｎ+ ）領域１６1 ，１６2 （図５参照）とコン
タクトがとられている。また、画素間部分に当たる基板
内には、各画素共通のドレイン（ｎ+ ）領域１７1 ，１
７2 （図５参照）が形成され、ドレイン線１３に接続さ
れてドレイン電圧ＶD を印加されている。図５（Ａ）及
び（Ｂ）には、図４のＡ‐Ａ′線断面構造及びＢ‐Ｂ′
線断面構造をそれぞれ示している。
【００１８】図５（Ａ）及び（Ｂ）において、ｐ- 型基
板１８内には、通常のＣＭＤ固体撮像装置の場合と同様
に、ｎ- 層１９が形成されており、画素トランジスタ８
1 ，８2 のソース領域であるｎ+ 層１６1 ，１６2 及び
ドレイン領域であるｎ+ 層１７1 ，１７2 がｎ- 層１９
内に形成されている。ゲート電極１４1 ，１４2 、補正
信号線１１及びドレイン線１３等は、層間絶縁膜２０に
よって絶縁されている。また、ゲート電極１４1 ，１４
2 と水平選択線９及び補正信号線１１とは、各々の結合
容量１０及び結合容量１２により容量結合されている。
板１８内には、通常のＣＭＤ固体撮像装置の場合と同様
に、ｎ- 層１９が形成されており、画素トランジスタ８
1 ，８2 のソース領域であるｎ+ 層１６1 ，１６2 及び
ドレイン領域であるｎ+ 層１７1 ，１７2 がｎ- 層１９
内に形成されている。ゲート電極１４1 ，１４2 、補正
信号線１１及びドレイン線１３等は、層間絶縁膜２０に
よって絶縁されている。また、ゲート電極１４1 ，１４
2 と水平選択線９及び補正信号線１１とは、各々の結合
容量１０及び結合容量１２により容量結合されている。
【００１９】次に、上記構成の本発明に係るＣＭＤ固体
撮像装置を製造する方法の一例について、図６（Ａ）〜
（Ｆ）の工程図に基づいて説明する。なお、図６におい
て、（Ａ）〜（Ｃ）及び（Ｅ），（Ｆ）は図４のＡ‐
Ａ′断面を、（Ｄ）は図４のＣ‐Ｃ′断面をそれぞれ示
している。また、（Ｃ）〜（Ｆ）では、基板を省略して
示してある。工程（Ａ）において、ｐ- 型基板１８上に
エピタキシャル成長によりｎ- 層１９を形成する。イオ
ン注入により、ｎ- 層１９を形成することも可能であ
る。次に、一般のフォトリソグラフィー技術により、ソ
ース・ドレイン領域形成のためのパターニングを行い、
イオン注入等によりソース（ｎ+ ）領域１６1 ，１６2
及びドレイン（ｎ+ ）領域１７1 ，１７2 を形成する。
また、ドレイン領域１７1 ，１７2 については、素子間
分離を確実にするために、深いｎ+ 領域として形成す
る。
撮像装置を製造する方法の一例について、図６（Ａ）〜
（Ｆ）の工程図に基づいて説明する。なお、図６におい
て、（Ａ）〜（Ｃ）及び（Ｅ），（Ｆ）は図４のＡ‐
Ａ′断面を、（Ｄ）は図４のＣ‐Ｃ′断面をそれぞれ示
している。また、（Ｃ）〜（Ｆ）では、基板を省略して
示してある。工程（Ａ）において、ｐ- 型基板１８上に
エピタキシャル成長によりｎ- 層１９を形成する。イオ
ン注入により、ｎ- 層１９を形成することも可能であ
る。次に、一般のフォトリソグラフィー技術により、ソ
ース・ドレイン領域形成のためのパターニングを行い、
イオン注入等によりソース（ｎ+ ）領域１６1 ，１６2
及びドレイン（ｎ+ ）領域１７1 ，１７2 を形成する。
また、ドレイン領域１７1 ，１７2 については、素子間
分離を確実にするために、深いｎ+ 領域として形成す
る。
【００２０】工程（Ｂ）において、画素間部分のフィー
ルド酸化膜２１をＣＶＤ、リソグラフィー、エッチング
等によって形成した後、画素トランジスタのゲート酸化
膜２２を形成する。続いて、画素トランジスタのゲート
電極１４1 ，１４2 をＣＶＤ、リソグラフィー、エッチ
ング等によって形成する。工程（Ｃ）において、ゲート
電極１４1 ，１４2 の直接酸化、或いはＣＶＤ等によっ
て層間絶縁膜を形成した後、リソグラフィー、エッチン
グ等によってドレイン・コンタクト部分を開口し、ドレ
イン線１３を形成する。ドレイン・コンタクト開口部に
おいては、ドレイン線１３とドレイン（ｎ+ ）領域１７
1 ，１７2 の接続を行う。次いで、層間絶縁膜をドレイ
ン線１３の直接酸化、或いはＣＶＤ等によって形成す
る。
ルド酸化膜２１をＣＶＤ、リソグラフィー、エッチング
等によって形成した後、画素トランジスタのゲート酸化
膜２２を形成する。続いて、画素トランジスタのゲート
電極１４1 ，１４2 をＣＶＤ、リソグラフィー、エッチ
ング等によって形成する。工程（Ｃ）において、ゲート
電極１４1 ，１４2 の直接酸化、或いはＣＶＤ等によっ
て層間絶縁膜を形成した後、リソグラフィー、エッチン
グ等によってドレイン・コンタクト部分を開口し、ドレ
イン線１３を形成する。ドレイン・コンタクト開口部に
おいては、ドレイン線１３とドレイン（ｎ+ ）領域１７
1 ，１７2 の接続を行う。次いで、層間絶縁膜をドレイ
ン線１３の直接酸化、或いはＣＶＤ等によって形成す
る。
【００２１】工程（Ｄ）において、水平選択線９をＣＶ
Ｄ、リソグラフィー、エッチング等によって形成する。
この水平選択線９とゲート電極１４1 ，１４2 が交差す
る部分には、水平選択線結合容量１０が形成される。こ
の部分の面積、絶縁膜厚は、所望の結合容量が得られる
ように作られる。次いで、層間絶縁膜を形成する。工程
（Ｅ）において、ソース・コンタクト部分をリソグラフ
ィー、エッチング等で形成し、ソース・コンタクトを開
口する。工程（Ｆ）において、垂直信号線３及び補正信
号線１１を形成する。垂直信号線３は、ソース・コンタ
クト部分でソース（ｎ+ ）領域１６1 ，１６2 と接続さ
れる。この補正信号線１１とゲート電極１４1 ，１４2
と交差する部分には、補正信号線結合容量１２が形成さ
れる。この部分の面積、絶縁膜厚は、所望の結合容量が
得られるように作られる。
Ｄ、リソグラフィー、エッチング等によって形成する。
この水平選択線９とゲート電極１４1 ，１４2 が交差す
る部分には、水平選択線結合容量１０が形成される。こ
の部分の面積、絶縁膜厚は、所望の結合容量が得られる
ように作られる。次いで、層間絶縁膜を形成する。工程
（Ｅ）において、ソース・コンタクト部分をリソグラフ
ィー、エッチング等で形成し、ソース・コンタクトを開
口する。工程（Ｆ）において、垂直信号線３及び補正信
号線１１を形成する。垂直信号線３は、ソース・コンタ
クト部分でソース（ｎ+ ）領域１６1 ，１６2 と接続さ
れる。この補正信号線１１とゲート電極１４1 ，１４2
と交差する部分には、補正信号線結合容量１２が形成さ
れる。この部分の面積、絶縁膜厚は、所望の結合容量が
得られるように作られる。
【００２２】ところで、内部増幅型固体撮像装置には、
ＣＭＤ固体撮像装置の他に、例えば画素中に静電誘導フ
ォトトランジスタ（ＳＴＩ：Static Induction Transis
tor)を増幅器として持つＳＩＴ固体撮像装置がある。こ
のＳＩＴ固体撮像装置においても、画素トランジスタの
特性のばらつき、信号線プリチャージトランジスタの閾
値ばらつきに起因して各画素の出力信号電圧にばらつき
が生じ、これに伴って画像欠陥（固定パターン雑音）が
生じるという問題がある。
ＣＭＤ固体撮像装置の他に、例えば画素中に静電誘導フ
ォトトランジスタ（ＳＴＩ：Static Induction Transis
tor)を増幅器として持つＳＩＴ固体撮像装置がある。こ
のＳＩＴ固体撮像装置においても、画素トランジスタの
特性のばらつき、信号線プリチャージトランジスタの閾
値ばらつきに起因して各画素の出力信号電圧にばらつき
が生じ、これに伴って画像欠陥（固定パターン雑音）が
生じるという問題がある。
【００２３】図７は、このＳＩＴ固体撮像装置に適用さ
れた本発明の他の実施例を示す回路図であり、図中、図
１と同等部分には同一符号を付して示してある。図７に
おいて、各々の画素１には、光電変換によって生じた電
気信号を増幅して出力する静電誘導フォトトランジスタ
からなる画素トランジスタ２８と、水平選択線９に接続
されて画素トランジスタ２８へ選択、リセット等の信号
を伝えるゲート容量２９と、補正信号線１１に接続され
て補正信号を画素トランジスタ２８へ伝える補正信号線
結合容量３０とが設けられている。画素トランジスタ２
８のドレインは全画素共通のドレイン線１３に接続され
て電圧ＶD が印加されており、そのソースは垂直信号線
３に接続されて各画素の出力信号を送出する。
れた本発明の他の実施例を示す回路図であり、図中、図
１と同等部分には同一符号を付して示してある。図７に
おいて、各々の画素１には、光電変換によって生じた電
気信号を増幅して出力する静電誘導フォトトランジスタ
からなる画素トランジスタ２８と、水平選択線９に接続
されて画素トランジスタ２８へ選択、リセット等の信号
を伝えるゲート容量２９と、補正信号線１１に接続され
て補正信号を画素トランジスタ２８へ伝える補正信号線
結合容量３０とが設けられている。画素トランジスタ２
８のドレインは全画素共通のドレイン線１３に接続され
て電圧ＶD が印加されており、そのソースは垂直信号線
３に接続されて各画素の出力信号を送出する。
【００２４】次に、上記構成のＳＩＴ固体撮像装置にお
いて、各画素トランジスタの出力信号電圧のばらつきを
低減する原理につき、図８（Ａ）に示すリセット状態に
ある画素の等価回路を用いて説明する。垂直走査パルス
ＶRSを印加して、画素トランジスタ２８のゲート‐ソー
ス間ダイオードを順バイアスした後、垂直走査パルスＶ
RSを立ち下げると、ゲート電位ＶG は、次式で表される
初期値にリセットされる。
いて、各画素トランジスタの出力信号電圧のばらつきを
低減する原理につき、図８（Ａ）に示すリセット状態に
ある画素の等価回路を用いて説明する。垂直走査パルス
ＶRSを印加して、画素トランジスタ２８のゲート‐ソー
ス間ダイオードを順バイアスした後、垂直走査パルスＶ
RSを立ち下げると、ゲート電位ＶG は、次式で表される
初期値にリセットされる。
【数７】
ここで、φB はゲート‐ソース間接合のビルトイン電
圧、ＣG はゲート容量、ＣC は補正信号線結合容量、Ｃ
J は寄生接合容量である。リセット動作を行う際、補正
信号線１１には補正信号電圧ＶC が加えられ、補正信号
線結合容量ＣC を介して画素トランジスタ２８のゲート
へ印加される。
圧、ＣG はゲート容量、ＣC は補正信号線結合容量、Ｃ
J は寄生接合容量である。リセット動作を行う際、補正
信号線１１には補正信号電圧ＶC が加えられ、補正信号
線結合容量ＣC を介して画素トランジスタ２８のゲート
へ印加される。
【００２５】リセット動作を終えると、画素は信号電荷
の蓄積期間となり、光電変換によって生じた信号電荷Δ
Ｑsig.がゲートへ蓄積され、この信号電荷ΔＱsig.に応
じたゲート電位変化を生じる。次に、図８（Ｂ）に示す
読み出し状態においては、垂直走査パルスＶRDと補正信
号線１１に与えられる電圧ＶC ＋ΔＶC を用いてゲート
電位ＶG を表わすと、次式のようになる。
の蓄積期間となり、光電変換によって生じた信号電荷Δ
Ｑsig.がゲートへ蓄積され、この信号電荷ΔＱsig.に応
じたゲート電位変化を生じる。次に、図８（Ｂ）に示す
読み出し状態においては、垂直走査パルスＶRDと補正信
号線１１に与えられる電圧ＶC ＋ΔＶC を用いてゲート
電位ＶG を表わすと、次式のようになる。
【数８】
読出し待機状態において、垂直信号線３にはプリチャー
ジ電圧（ＶPR＋ＶT ）が印加され、読出しパルスＶRDが
加えられた画素トランジスタ２８がオン状態になるとド
レイン電流が流れ、ゲート‐ソース間電圧が画素トラン
ジスタ２８のピンチオフ電圧ＶP に等しくなるまで画素
トランジスタ２８はオンし続ける。
ジ電圧（ＶPR＋ＶT ）が印加され、読出しパルスＶRDが
加えられた画素トランジスタ２８がオン状態になるとド
レイン電流が流れ、ゲート‐ソース間電圧が画素トラン
ジスタ２８のピンチオフ電圧ＶP に等しくなるまで画素
トランジスタ２８はオンし続ける。
【００２６】ピンチオフに達すると、画素トランジスタ
２８はオフ状態となり、次式に示すように、ソース電圧
ＶS は信号電荷量ΔＱに応じた出力電圧の値となる。
２８はオフ状態となり、次式に示すように、ソース電圧
ＶS は信号電荷量ΔＱに応じた出力電圧の値となる。
【数９】ＶS ＝ＶG −ＶP
以上のように、光電変換によって蓄えられた信号電荷Δ
Ｑsig.は、画素トランジスタ２８の働きにより、出力信
号電圧ＶS となって出力信号線へと送出され、各画素に
入射した光の強弱に対応した出力信号電圧を得ることが
可能となる。しかしながら、各画素において、画素トラ
ンジスタ２８の特性ばらつきのためピンチオフ電圧の異
なるような場合、また垂直信号線３をプリチャージする
ためのスイッチングトランジスタ３１の閾値ばらつきが
ある場合には、同じ光量であっても出力信号電圧にばら
つきを生じ、画像に固定パターン雑音を発生する。
Ｑsig.は、画素トランジスタ２８の働きにより、出力信
号電圧ＶS となって出力信号線へと送出され、各画素に
入射した光の強弱に対応した出力信号電圧を得ることが
可能となる。しかしながら、各画素において、画素トラ
ンジスタ２８の特性ばらつきのためピンチオフ電圧の異
なるような場合、また垂直信号線３をプリチャージする
ためのスイッチングトランジスタ３１の閾値ばらつきが
ある場合には、同じ光量であっても出力信号電圧にばら
つきを生じ、画像に固定パターン雑音を発生する。
【００２７】すなわち、ピンチオフ電圧のばらつきΔＶ
P 、スイッチングトランジスタ３１の閾値ばらつきΔＶ
T を考慮した場合の出力信号電圧は、次式のようにな
る。
P 、スイッチングトランジスタ３１の閾値ばらつきΔＶ
T を考慮した場合の出力信号電圧は、次式のようにな
る。
【数１０】
本実施例では、こうしたピンチオフ電圧ばらつきΔ
ＶP 、閾値ばらつきΔＶTに起因した出力信号電圧のば
らつきを補正する補正信号電圧ΔＶC を各画素に対応し
て与えることにより、固定パターン雑音を抑制するよう
にしている。すなわち、次式を満足するような補正信号
電圧ΔＶC を与えることにより、上記ばらつき成分によ
る出力信号電圧ＶS のばらつきΔＶS をキャンセルする
ことができる。
ＶP 、閾値ばらつきΔＶTに起因した出力信号電圧のば
らつきを補正する補正信号電圧ΔＶC を各画素に対応し
て与えることにより、固定パターン雑音を抑制するよう
にしている。すなわち、次式を満足するような補正信号
電圧ΔＶC を与えることにより、上記ばらつき成分によ
る出力信号電圧ＶS のばらつきΔＶS をキャンセルする
ことができる。
【数１１】
これにより、同一の光量（等しいΔＱ）に対する各画素
の出力信号電圧ＶS は等しくなり、固定パターン雑音の
発生を防止することができる。
の出力信号電圧ＶS は等しくなり、固定パターン雑音の
発生を防止することができる。
【００２８】図９には、画素に与えられる駆動パルス列
及び補正信号の一例を示す。水平走査期間中には、信号
を出力させる一水平行（１行）上の画素１に対して読出
し電圧ＶRDを水平選択線９によって与えることにより、
画素トランジスタ２８をオン状態とし、垂直信号線３に
出力信号を送出させる。このとき、選択を行わない行
（２行）には、オフ電圧ＶOFF を印加し、画素トランジ
スタ２８をオフ状態として信号を送出しないようにして
いる。水平走査回路６からは、列方向に並んだ各垂直信
号線３を順次出力アンプ４へ接続するようにクロックパ
ルスφSH1 ，φSH2 が与えられて水平走査が行われる。
及び補正信号の一例を示す。水平走査期間中には、信号
を出力させる一水平行（１行）上の画素１に対して読出
し電圧ＶRDを水平選択線９によって与えることにより、
画素トランジスタ２８をオン状態とし、垂直信号線３に
出力信号を送出させる。このとき、選択を行わない行
（２行）には、オフ電圧ＶOFF を印加し、画素トランジ
スタ２８をオフ状態として信号を送出しないようにして
いる。水平走査回路６からは、列方向に並んだ各垂直信
号線３を順次出力アンプ４へ接続するようにクロックパ
ルスφSH1 ，φSH2 が与えられて水平走査が行われる。
【００２９】こうして、垂直・水平方向に選択された画
素１から順に出力信号が導出されることになる。このと
き、選択された画素１に対して、予め設定しておいた補
正信号を補正信号発生回路７から補正信号線１１を介し
て画素トランジスタ２８に与えることにより、画素トラ
ンジスタ２８のＶthばらつき等によるオフセットを取り
除いた出力信号を送出させている。水平走査の終了後、
水平選択線９には、画素１をリセットするためのリセッ
ト電圧ＶRSを印加することにより、光電変換によって蓄
積された信号電荷を初期状態にリセットしている。この
とき、各補正信号線１１には、基準電圧ＶC が加えられ
ている。以上のような、行選択、水平走査、補正信号印
加の各動作を繰り返して行うことにより、各画素からの
信号を順次導出する。
素１から順に出力信号が導出されることになる。このと
き、選択された画素１に対して、予め設定しておいた補
正信号を補正信号発生回路７から補正信号線１１を介し
て画素トランジスタ２８に与えることにより、画素トラ
ンジスタ２８のＶthばらつき等によるオフセットを取り
除いた出力信号を送出させている。水平走査の終了後、
水平選択線９には、画素１をリセットするためのリセッ
ト電圧ＶRSを印加することにより、光電変換によって蓄
積された信号電荷を初期状態にリセットしている。この
とき、各補正信号線１１には、基準電圧ＶC が加えられ
ている。以上のような、行選択、水平走査、補正信号印
加の各動作を繰り返して行うことにより、各画素からの
信号を順次導出する。
【００３０】図１０は、本実施例に係るＳＩＴ固体撮像
装置のイメージ部分の構成の一例を示す平面図であり、
図１１にその単位画素の断面構造を示す。各画素は素子
分離溝３２によって分離されている。ｎ+ 型基板３３は
各画素共通のドレイン電極を兼ねている。ｎ- 型領域３
４内には、画素トランジスタ（ＳＩＴ）２８のゲート領
域となるｐ+ 型領域３５が形成され、ゲート酸化膜を介
して水平選択線９、補正信号線１１との間にゲート容量
２９、補正信号線結合容量３０を形成している。本実施
例においては、ゲート容量電極、水平選択線９、補正信
号線結合容量電極を１層目の配線層により形成し、補正
信号線１１は２層目の配線層を用いて形成している。ま
た、同じくｎ- 型領域３４内には、画素トランジスタ２
８のソース領域となるｎ+ 型領域３６が形成され、第２
層配線とコンタクト３７を介して垂直信号線３へ接続さ
れている。
装置のイメージ部分の構成の一例を示す平面図であり、
図１１にその単位画素の断面構造を示す。各画素は素子
分離溝３２によって分離されている。ｎ+ 型基板３３は
各画素共通のドレイン電極を兼ねている。ｎ- 型領域３
４内には、画素トランジスタ（ＳＩＴ）２８のゲート領
域となるｐ+ 型領域３５が形成され、ゲート酸化膜を介
して水平選択線９、補正信号線１１との間にゲート容量
２９、補正信号線結合容量３０を形成している。本実施
例においては、ゲート容量電極、水平選択線９、補正信
号線結合容量電極を１層目の配線層により形成し、補正
信号線１１は２層目の配線層を用いて形成している。ま
た、同じくｎ- 型領域３４内には、画素トランジスタ２
８のソース領域となるｎ+ 型領域３６が形成され、第２
層配線とコンタクト３７を介して垂直信号線３へ接続さ
れている。
【００３１】次に、上記構成の本発明に係るＳＩＴ固体
撮像装置を製造する方法の一例について、図１２（Ａ）
〜（Ｅ）の工程図に基づいて説明する。工程（Ａ）にお
いて、ｎ+ 型基板３３上にエピタキシャル成長によりｎ
- 層３４を形成する。次いで、一般のフォトリソグラフ
ィー技術、エッチング技術により、素子分離部分となる
領域にトレンチ形成を行い、ＣＶＤ法等によりＳｉＯ2
などの絶縁材料を埋め込んで素子分離溝３２を形成す
る。
撮像装置を製造する方法の一例について、図１２（Ａ）
〜（Ｅ）の工程図に基づいて説明する。工程（Ａ）にお
いて、ｎ+ 型基板３３上にエピタキシャル成長によりｎ
- 層３４を形成する。次いで、一般のフォトリソグラフ
ィー技術、エッチング技術により、素子分離部分となる
領域にトレンチ形成を行い、ＣＶＤ法等によりＳｉＯ2
などの絶縁材料を埋め込んで素子分離溝３２を形成す
る。
【００３２】工程（Ｂ）において、ＣＶＤ法等により、
フィールド酸化膜を堆積後、画素トランジスタ２８のゲ
ート領域に対応する部分をパターニングしてフィールド
酸化膜を除去し、続いてフィールド酸化膜３９をマスク
としたセルフアラインにより、ゲート（ｐ+ ）領域３５
を形成するためのイオン注入を行う。また、ゲート領域
３５には、熱酸化により、ゲート酸化膜４０が形成され
る。工程（Ｃ）において、ＣＶＤ法等により、第１層目
の配線層を形成し、リソグラフィー、エッチング等によ
り、各容量２９，３０の電極、水平選択線９を形成す
る。この配線の材料としては、高濃度に不純物をドープ
して低抵抗化したPolySi 或いはＷSix 等のシリサイ
ド、高融点金属等の材料が用いられる。
フィールド酸化膜を堆積後、画素トランジスタ２８のゲ
ート領域に対応する部分をパターニングしてフィールド
酸化膜を除去し、続いてフィールド酸化膜３９をマスク
としたセルフアラインにより、ゲート（ｐ+ ）領域３５
を形成するためのイオン注入を行う。また、ゲート領域
３５には、熱酸化により、ゲート酸化膜４０が形成され
る。工程（Ｃ）において、ＣＶＤ法等により、第１層目
の配線層を形成し、リソグラフィー、エッチング等によ
り、各容量２９，３０の電極、水平選択線９を形成す
る。この配線の材料としては、高濃度に不純物をドープ
して低抵抗化したPolySi 或いはＷSix 等のシリサイ
ド、高融点金属等の材料が用いられる。
【００３３】続いて、配線層間の絶縁を行うための層間
絶縁膜４１を、ＣＶＤ法等により形成する。ただし、第
１配線層のうち、ｐ+ 型領域上に形成される部分は、光
の入射径路であるため、可視光線に対して透明である必
要がある。そのため、第１層目の配線を光の透過性と配
線の低抵抗化という観点を両立するため、これを２層の
配線層形成に分けて行うことも考えられる。工程（Ｄ）
において、リソグラフィー、エッチング等により、ソー
ス領域及び一層目配線層と二層目配線層とのコンタクト
部分の開口を行い、イオン注入によりソース（ｎ+ ）領
域３６を形成する。工程（Ｅ）において、第２層目の配
線層をスパッタ法等により形成し、垂直信号線３、補正
信号線１１のパターニングを行う。最後に、オーバーパ
ッシベーション膜４２を形成して本構造を完成する。第
２配線層の材料としても、第１配線層と同じ材料、さら
にはＡｌ等の材料が用いられる。
絶縁膜４１を、ＣＶＤ法等により形成する。ただし、第
１配線層のうち、ｐ+ 型領域上に形成される部分は、光
の入射径路であるため、可視光線に対して透明である必
要がある。そのため、第１層目の配線を光の透過性と配
線の低抵抗化という観点を両立するため、これを２層の
配線層形成に分けて行うことも考えられる。工程（Ｄ）
において、リソグラフィー、エッチング等により、ソー
ス領域及び一層目配線層と二層目配線層とのコンタクト
部分の開口を行い、イオン注入によりソース（ｎ+ ）領
域３６を形成する。工程（Ｅ）において、第２層目の配
線層をスパッタ法等により形成し、垂直信号線３、補正
信号線１１のパターニングを行う。最後に、オーバーパ
ッシベーション膜４２を形成して本構造を完成する。第
２配線層の材料としても、第１配線層と同じ材料、さら
にはＡｌ等の材料が用いられる。
【００３４】なお、上記各実施例では、ＣＭＤ固体撮像
装置、ＳＩＴ固体撮像装置に適用した場合について説明
したが、これらに限定されるものではなく、本発明は、
画素トランジスタの動作を制御するゲート（制御電極）
に印加される制御信号を、補正信号発生回路７によって
各画素毎に補正するという思想の下に、内部増幅型固体
撮像装置全般に適用可能である。
装置、ＳＩＴ固体撮像装置に適用した場合について説明
したが、これらに限定されるものではなく、本発明は、
画素トランジスタの動作を制御するゲート（制御電極）
に印加される制御信号を、補正信号発生回路７によって
各画素毎に補正するという思想の下に、内部増幅型固体
撮像装置全般に適用可能である。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
各画素毎に画素内部で信号を増幅する画素トランジスタ
を有する内部増幅型固体撮像装置において、画素トラン
ジスタの動作を制御する制御電極に印加される制御信号
を各画素毎に当該画素トランジスタの閾値のばらつきを
無くすように補正する構成としたことにより、画素トラ
ンジスタの閾値ばらつきに起因する各画素の出力信号電
圧のばらつきを補正できるので、画素トランジスタの閾
値ばらつきに起因する画像欠陥の発生を防止できること
になる。
各画素毎に画素内部で信号を増幅する画素トランジスタ
を有する内部増幅型固体撮像装置において、画素トラン
ジスタの動作を制御する制御電極に印加される制御信号
を各画素毎に当該画素トランジスタの閾値のばらつきを
無くすように補正する構成としたことにより、画素トラ
ンジスタの閾値ばらつきに起因する各画素の出力信号電
圧のばらつきを補正できるので、画素トランジスタの閾
値ばらつきに起因する画像欠陥の発生を防止できること
になる。
【図１】ＣＭＤ固体撮像装置に適用された本発明の一実
施例を示す回路図である。
施例を示す回路図である。
【図２】選択状態にある画素の等価回路図である。
【図３】画素に与えられる駆動パルス列及び補正信号の
一例を示すタイミングチャートである。
一例を示すタイミングチャートである。
【図４】本発明に係るＣＭＤ固体撮像装置のイメージ部
分の構成の一例を示す平面図である。
分の構成の一例を示す平面図である。
【図５】本発明に係るＣＭＤ固体撮像装置のイメージ部
分の断面図であり、（Ａ）は図４のＡ‐Ａ′線断面構造
を、（Ｂ）は図４のＢ‐Ｂ′線断面構造をそれぞれ示し
ている。
分の断面図であり、（Ａ）は図４のＡ‐Ａ′線断面構造
を、（Ｂ）は図４のＢ‐Ｂ′線断面構造をそれぞれ示し
ている。
【図６】本発明に係るＣＭＤ固体撮像装置の製造方法の
一例を示す工程図である。
一例を示す工程図である。
【図７】ＳＩＴ固体撮像装置に適用された本発明の他の
実施例を示す回路図である。
実施例を示す回路図である。
【図８】単位画素の等価回路図であり、（Ａ）はリセッ
ト状態を、（Ｂ）は読出し状態をそれぞれ示している。
ト状態を、（Ｂ）は読出し状態をそれぞれ示している。
【図９】画素に与えられる駆動パルス列及び補正信号の
一例を示すタイミングチャートである。
一例を示すタイミングチャートである。
【図１０】本発明に係るＳＩＴ固体撮像装置のイメージ
部分の構成の一例を示す平面図である。
部分の構成の一例を示す平面図である。
【図１１】本発明に係るＳＩＴ固体撮像装置のイメージ
部分の断面図である。
部分の断面図である。
【図１２】本発明に係るＳＩＴ固体撮像装置の製造方法
の一例を示す工程図である。
の一例を示す工程図である。
【図１３】従来技術における選択状態の画素の等価回路
図である。
図である。
【図１４】Ｖ0 ‐Ｑsig.特性図である。
１ 画素
２ 垂直走査回路
６ 水平走査回路
７ 補正信号発生回路
８，２８ 画素トランジスタ
９ 水平選択線
１０ 水平選択線結合容量
１１ 補正信号線
１２，３０ 補正信号線結合容量
１３ ドレイン線
１４1 ，１４2 ゲート電極
１６1 ，１６2 ソース領域
１７1 ，１７2 ドレイン領域
２９ ゲート容量
Claims (3)
- 【請求項１】 各画素毎に画素内部で信号を増幅する画
素トランジスタを有する内部増幅型固体撮像装置であっ
て、 前記画素トランジスタの動作を制御する制御電極に印加
される制御信号を各画素毎に補正することによって前記
画素トランジスタの閾値のばらつきを無くす補正手段を
備えたことを特徴とする内部増幅型固体撮像装置。 - 【請求項２】 前記補正手段は、各画素毎に補正信号を
発生する補正信号発生回路と、垂直走査回路と各画素を
結ぶ水平選択線と前記制御電極の間に設けられた第１の
容量と、前記補正信号発生回路と各画素を結ぶ補正信号
線と前記制御電極の間に設けられた第２の容量とからな
ることを特徴とする請求項１記載の内部増幅型固体撮像
装置。 - 【請求項３】 前記水平選択線が前記画素トランジスタ
の制御電極上にパターン配線され、前記補正信号線が前
記水平選択線と直交するように前記制御電極上にパター
ン配線された請求項２記載の内部増幅型固体撮像装置に
おいて、 前記第１の容量が前記水平選択線と前記制御電極の間に
形成され、前記第２の容量が前記補正信号線と前記制御
電極の間に形成されたことを特徴とする内部増幅型固体
撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05010593A JP3463309B2 (ja) | 1993-02-16 | 1993-02-16 | 内部増幅型固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05010593A JP3463309B2 (ja) | 1993-02-16 | 1993-02-16 | 内部増幅型固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06245150A JPH06245150A (ja) | 1994-09-02 |
| JP3463309B2 true JP3463309B2 (ja) | 2003-11-05 |
Family
ID=12849809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05010593A Expired - Fee Related JP3463309B2 (ja) | 1993-02-16 | 1993-02-16 | 内部増幅型固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3463309B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0482194A4 (en) * | 1989-06-26 | 1992-05-06 | Oki Electric Industry Co., Ltd. | Wiring structure of semiconductor chip |
| JP5196963B2 (ja) | 2007-11-09 | 2013-05-15 | 株式会社ジャパンディスプレイウェスト | 表示装置および表示制御方法ならびに電子機器 |
-
1993
- 1993-02-16 JP JP05010593A patent/JP3463309B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06245150A (ja) | 1994-09-02 |
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