JPH0686175A

JPH0686175A - 光電変換装置

Info

Publication number: JPH0686175A
Application number: JP4257611A
Authority: JP
Inventors: Takayuki Kikuchi; 孝之菊池; Hidekazu Takahashi; 秀和高橋; Yoshihiko Fukumoto; 嘉彦福元; Toshitake Ueno; 勇武上野; Mamoru Miyawaki; 守宮脇
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1992-09-02
Filing date: 1992-09-02
Publication date: 1994-03-25

Abstract

(57)【要約】【目的】伝送線の寄生容量を低減する。【構成】二次元に配列した複数の光電変換画素と、一
配列方向に配された複数の光電変換画素を複数のグルー
プに分割し、各グループの光電変換画素ごとに設けた複
数の信号出力線２，２′と、を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は光電変換装置に係り、特
に光電変換画素が二次元に配設された光電変換装置又は
遮光画素を有する光電変換装置に関する。

【０００２】

【従来の技術】まず、本発明に係る第１の従来技術につ
いて説明する。

【０００３】近年、光電変換素子の高精細化に伴って、
光電変換信号出力が低下すること等から、光電変換され
た信号を増幅して出力することが可能な増幅型の光電変
換素子が注目されている。このような増幅型の光電変換
素子の中に、バイポーラトランジスタと同様な構成を有
し、制御電極領域となるベース領域に光照射により生成
された電荷を蓄積し、主電極領域となるエミッタ領域か
ら増幅された信号を出力する光電変換素子（以下、バイ
ポーラ型センサという）がある。

【０００４】図３３は従来のバイポーラ型センサの画素
（８画素）の一構成例を示す平面図である。同図におい
て、１はエミッタ領域、２はＡＬなどで形成される垂直
出力線、３はエミッタ領域１と垂直出力線２とを接続す
るためのコンタクトホール、４は光電荷を蓄積するとこ
ろのベース領域、５は画素のセンサ動作を行わせるため
のｐｏｌｙＳｉなどで形成される駆動線で低抵抗下のた
め上部のアルミ配線１４と重なり接続している。また６
はベース領域４と駆動線５との間に形成される容量
Ｃ_OX、７は隣接する画素のベース領域をソース領域、ド
レイン領域として形成されるＭＯＳトランジスタのゲー
ト電極で、駆動線５の一部分から成る。８は画素と画素
とを分離するための厚い酸化膜である。１４は駆動線５
上に配されるアルミ配線であり、１５はスルーホール、
１６はコンタクトホールである。アルミ配線１４はスル
ーホール１５及びコンタクトホール１６を介して駆動線
５と接続されている。

【０００５】図３４（ａ）は図３３をＸ−Ｘ´線で切っ
た時の断面図、図３４（ｂ）は図３３をＹ−Ｙ´線で切
った時の断面図である。図３４（ａ），（ｂ）におい
て、９は薄い酸化膜、１０はＹＹ´方向の画素信号を分
離するために設けられた濃いｎ⁺ 層、１１は空乏層が拡
がる不純物濃度の薄いｎ層、１２はコレクタ領域、１３
は配線２，５（７）を分離するための層間絶縁膜であ
る。

【０００６】図３５は従来のバイポーラ型センサの画素
（１画素）の他の構成例を示す平面図であり、また、図
３６（ａ）は図３５をＸ−Ｘ´線で切った時の断面図、
図３６（ｂ）は図３５をＹ−Ｙ´線で切った時の断面図
である。本構成例ではスルーホール１５及びコンタクト
ホール１６は同位置に設けられている。

【０００７】さらに、図３７は図３３又は図３５の画素
を２次元に並べて構成したエリアセンサの等価回路図で
ある。

【０００８】図３７において、２１はバイポーラ型セン
サ（等価的にバイポーラトランジスタ）Ｔ、ベースに接
続する容量Ｃ_OX、ＰＭＯＳトランジスタＭから成る画
素、２は画素２１のエミッタに接続する垂直出力線、２
３は垂直出力線２をリセットするためのＭＯＳトランジ
スタ、２４は画素２１からの出力信号を蓄積するための
蓄積容量、２５は出力信号を蓄積容量２４へ転送するた
めのＭＯＳトランジスタ、２６は水平シフトレジスタの
出力を受け、出力信号を水平出力線２７へ転送するため
のＭＯＳトランジスタ、２８は水平出力線２７をリセッ
トするためのＭＯＳトランジスタ、２９はプリアンプ、
３０は水平駆動線、３１は垂直シフトレジスタの出力を
受けセンサ駆動パルスを通すバッファ用ＭＯＳトランジ
スタ、３２は画素２１のクランプ動作を行うために、Ｐ
ＭＯＳトランジスタのソース電位を設定するエミッタフ
ォロワ回路、３３はエミッタフォロワ回路３２のベース
電位を設定するためのＰＭＯＳトランジスタ、３４はＭ
ＯＳトランジスタ２３のゲートにパルスを印加するため
の端子、３５は転送用のＭＯＳトランジスタ２５のゲー
トにパルスを印加するための端子、３６はセンサ駆動パ
ルスを印加するための端子、３７はＰＭＯＳトランジス
タ３３のゲートにパルスを印加するための端子、３８は
プリアンプ２９に接続される出力端子である。

【０００９】図３７に示した二次元固体撮像素子は、全
画素が一度にリセットされるタイプのものであり、スチ
ルビデオ用などに利用することができる。

【００１０】以下、その動作について説明する。

【００１１】最初に、端子３７にＬｏｗレベルのパルス
を加えてＰＭＯＳトランジスタ３３をＯＮ状態とし、エ
ミッタフォロワ回路３２の出力を正電位にする。このエ
ミッタフォロワ回路３２の出力は画素２１のＰＭＯＳト
ランジスタＭのソースに接続しており、ソース電位がゲ
ート電位に比べて、ＰＭＯＳトランジスタＭを十分ＯＮ
状態にするほど高くなれば、ＰＭＯＳトランジスタＭを
通して、画素のバイポーラ型センサＴのベースにホール
が注入される。次に端子３７にＨｉｇｈレベルのパルス
を加えて、ＰＭＯＳトランジスタ３３をＯＦＦ状態と
し、エミッタフォロワ回路３２の出力をＧＮＤとする。
この時、端子３４にＨｉｇｈレベルのパルスを加えてＭ
ＯＳトランジスタ２３をＯＮ状態とし、垂直出力線２を
ＧＮＤとする（ここまでを第１リセットと呼ぶ）。

【００１２】次に、この状態のまま、垂直シフトレジス
タを駆動し、また端子３６に画素のリセットパルスを印
加することで、各行毎に順次画素のリセットを行い、す
べての画素のバイポーラ型センサＴのベースを一定電
位、かつ逆バイアスにする（ここまでを第２リセットと
呼ぶ。）。

【００１３】次に、光キャリアの蓄積動作を行った後、
端子３４にＬｏｗレベルのパルスを加えて、ＭＯＳトラ
ンジスタ２３をＯＦＦ状態にし、垂直シフトレジスタの
出力によって選択された行毎に、読み出しパルスを端子
３６から印加し、ＭＯＳトランジスタ２５を通して、蓄
積容量２４に信号出力を蓄積する。蓄積容量２４に蓄積
された信号出力は、水平シフトレジスタによって選択さ
れた転送用のＭＯＳトランジスタ２６を通して水平出力
線２７に転送され、プリアンプ２９を通して出力端子３
８から出力される。

【００１４】次に、本発明に係る第２の従来技術につい
て説明する。

【００１５】ここで、説明を行うセンサも前述したバイ
ポーラ型センサの構成を有するセンサである。なお、そ
の構成及び動作については既に説明したので、ここで
は、遮光画素と有効画素との構成の差異を主として説明
する。

【００１６】図３８は従来のバイポーラ型センサの画素
領域の平面図であり、図３９はそのＸ−Ｘ´線断面図で
ある。

【００１７】図３８、図３９において、１０１はベース
であるＰ型領域、１０２はエミッタであるｎ⁺ 型領域、
１０３はコレクタであるｎ^- エピタキシャル層、１０４
はＳｉ基板、１０５はエミッタ出力線であるＡＬ配線、
１０６は垂直出力線であるＡＬ配線、１０７はｐ−ＭＯ
ＳトランジスタのゲートであるポリＳｉ電極、１０８は
ゲート酸化膜であるＳｉＯ₂ 層、１０９は層間絶縁膜、
１１０は表面保護膜、１１１は素子分離領域、１１２は
Ｃ_OX容量、１１３は遮光画素に設けられる遮光層である
ＡＬ層である。

【００１８】図４０は上記バイポーラ型センサの画素及
びその読み出し回路系を表わしている。１つの画素はｎ
ｐｎ型バイポーラトランジスタとベースをリセットする
ためのｐ−ＭＯＳトランジスタとベース上に形成された
容量Ｃ_OXとから構成される。

【００１９】読み出し回路系はエミッタからの出力電圧
を一時的に蓄積しておくための容量Ｃ_T 、垂直出力線と
容量Ｃ_T を接続するための転送ＭＯＳトランジスタ及び
垂直出力線をリセットするためのリセットＭＯＳトラン
ジスタから構成されている。

【００２０】上記バイポーラ型センサにおいて、ベース
電位がエミッタへ読み出されるときの読み出しゲイン
は、

【００２１】

【数２】で表される。ここで、ｈ_FEはｎｐｎトランジスタの電流
増幅率、Ｃ_bcはベースコレクタ容量、Ｃ_V は垂直線容量
である。

【００２２】光電変換画素たる有効画素の垂直線容量Ｃ
_V は、

【００２３】

【数３】で表される。ここでＣ_beはベースエミッタ容量、Ｃ_D は
配線容量、ｎは垂直画素数である。

【００２４】遮光画素の垂直線容量Ｃ_V ´は、

【００２５】

【数４】で表される。ここでＣ_OBは遮光層とエミッタ出力線間の
容量である。

【００２６】

【発明が解決しようとする課題】しかしながら、前述し
た第１の従来技術では、垂直出力線２の寄生容量が無視
できないために次のような課題があった（第１の課
題）。

【００２７】（１）センサ部のショットノイズによるラ
ンダム性ノイズが垂直出力線２の寄生容量により大きく
なっている。

【００２８】（２）センサ出力の、垂直出力線の寄生容
量による損失が大きい。

【００２９】さらに、前述した第１の従来技術では、垂
直方向の画素分離に厚い酸化膜を用いているために、こ
の厚い酸化膜と半導体との界面から発生する暗電流があ
った（第２の課題）。

【００３０】また、前述した第２の従来技術では、有効
画素と遮光画素との読み出しゲインが異なるため、暗時
において出力レベルが一致しない場合があるという課題
があった（第３の課題）。

【００３１】

【課題を解決するための手段】本発明の第１の光電変換
装置は、上記第１の課題を解決するものであって、二次
元に配列した複数の光電変換画素と、一配列方向に配さ
れた複数の光電変換画素を複数のグループに分割し、各
グループの光電変換画素ごとに設けた複数の信号出力線
と、を備えたことを特徴とする。

【００３２】また、本発明の第２の光電変換装置は、上
記第２の課題を解決するものであって、第１導電型の半
導体からなる制御電極領域と該制御電極領域に接して設
けられる第２導電型の半導体からなる第１及び第２の主
電極領域とを有し、光エネルギーを受けることにより該
制御電極領域に生成されたキャリアに基づいて信号を前
記第１の主電極領域より読出す光電変換画素と、前記制
御電極領域と前記第１の主電極領域とを有するととも
に、導電性材料で遮光された遮光画素と、を備えた光電
変換装置において、前記遮光画素の主電極領域の容量を
前記光電変換画素の主電極領域の容量よりも小さくした
ことを特徴とする。

【００３３】また、本発明の第３の光電変換装置は、上
記第３の課題を解決するものであって、第１導電型の半
導体からなる制御電極領域、及び該制御電極領域に接し
て設けられる第２導電型の半導体からなる第１，第２の
主電極領域を有し、光エネルギーを受けることにより該
制御電極領域に生成されたキャリアに基づいて信号を前
記第１の主電極領域より読出す光電変換画素と、第１導
電型の半導体からなる制御電極領域、及び該制御電極領
域に接して設けられる第２導電型の半導体からなる第
１，第２の主電極領域を有し、導電性材料で遮光された
遮光画素と、を備えた光電変換装置において、前記遮光
画素の第１の主電極領域の容量を前記光電変換画素の第
１の主電極領域の容量よりも小さくしたことを特徴とす
る。

【００３４】なお、上記第３の発明の光電変換装置にお
いて、制御電極領域の容量をＣ_B 、該第１の主電極領域
に接続される信号出力線と遮光層との間の容量をＣ_OBと
するとき、遮光画素の第１の主電極領域の容量Ｃ_be´と
光電変換画素の第１の主電極領域の容量Ｃ_beとが、前記
数１の関係になっていることが好ましい。

【００３５】また、本発明の第４の光電変換装置は、上
記第３の課題を解決するものであって、第１導電型の半
導体からなる制御電極領域、及び該制御電極領域に接し
て設けられる第２導電型の半導体からなる第１，第２の
主電極領域を有し、光エネルギーを受けることにより該
制御電極領域に生成されたキャリアに基づいて信号を前
記第１の主電極領域より読出す光電変換画素と、第１導
電型の半導体からなる制御電極領域、及び該制御電極領
域に接して設けられる第２導電型の半導体からなる第
１，第２の主電極領域を有し、導電性材料で遮光された
遮光画素と、を備えた光電変換装置において、遮光画素
の制御電極領域の容量を光電変換画素の制御電極領域の
容量よりも大きくしたことを特徴とする。

【００３６】

【作用】本発明の第１の光電変換装置は、二次元的に
配列された光電変換装置において、信号出力線を１列に
配された光電変換画素群につき複数本設けることによ
り、伝送線の寄生容量を低減するようにしたものであ
る。

【００３７】本発明の第２の光電変換装置は、光電変換
画素の少なくとも一配列方向の制御電極領域間に第２導
電型の半導体領域を設け、この第２導電型の半導体領域
により画素分離を行うことで、厚い酸化膜と半導体の界
面から発生する暗電流を防止するものである。

【００３８】なお、上記本発明の第２の光電変換装置に
おいて、二次元に配列された制御電極領域間の格子状領
域の交差部の領域の一部又は全部に厚い絶縁膜を形成す
ることで、隣接する光電変換画素の画素分離を行うこと
ができる。

【００３９】本発明第３又は第４の光電変換装置は、遮
光画素の第１の主電極領域の容量を光電変換画素の第１
の主電極領域の容量より小さくするか、又は遮光画素の
制御領域の容量を光電変換画素の制御電極領域の容量よ
り大きくすることにより、遮光画素と光電変換画素との
読み出しゲインを等しくし、暗時の出力レベル差を低減
させたものである。

【００４０】

【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。

【００４１】まず、本発明第１の光電変換装置について
説明する。（第１実施例）図１は本発明による光電変換装置の第１
実施例を示す平面図、図２（ａ），（ｂ），（ｃ）は、
図１のＹ−Ｙ′断面図、Ｘ₁ −Ｘ₁ ′断面図、Ｘ₂ −Ｘ
₂ ′断面図である。なお、図３３，図３４と同じ構成部
材については同一符号を付して説明を省略する。

【００４２】本実施例の特徴となる部分は、図１及び図
２（ａ）に示すように、垂直出力線を２層構造のアルミ
配線とし（図中、２，２′はそれぞれ下層、上層の垂直
出力線を示す。以下、垂直出力線２を構成するアルミ配
線をＡＬ₁ 、垂直出力線２′を構成するアルミ配線をＡ
Ｌ₂ とする。）、１列の画素エミッタを２本の垂直出力
線に、交互に接続させ、等価的に垂直出力線の寄生容量
を低減することである。

【００４３】図１に示されるように、垂直出力線２，
２′（ＡＬ₁ ，ＡＬ₂ ）を重ねてパターニングをするこ
とにより、図３３，３４に示した従来の光電変換装置と
同等な開口率が得られる。

【００４４】垂直出力線２（ＡＬ₁ ）に接続される画素
については、図１及び図２（ｂ）に示すように、コンタ
クトホール３を介してエミッタ領域１と垂直出力線２と
が接続されており、垂直出力線２′（ＡＬ₂ ）に接続さ
れる画素については、図１及び図２（ｃ）に示すよう
に、スルーホール１７を介してＡＬ配線（ＡＬ₁ ）１８
と垂直出力線２′（ＡＬ₂ ）とが接続され、さらにコン
タクトホール３′を介してエミッタ領域１とＡＬ配線１
８（ＡＬ₁ ）とが接続されている。又、図１に示すよう
に駆動線５１、容量Ｃ_OX６１、ＭＯＳゲート電極７１
（駆動線５１の一部）のそれぞれのパターンは図３３，
３４の従来例と同様であるが、高速駆動実現のために配
線抵抗を低減すべくｐｏｌｙＳｉにＷ，Ｔｉ等によるシ
リサイド化が図られている。即ち、５１、６１、７１は
それぞれシリサイド化された駆動線、容量Ｃ_OX、ＭＯＳ
ゲート電極を示すものである。なお、本実施例では、シ
リサイド化により配線抵抗の低減化が図られているた
め、図３３のごとき配線１４、スルーホール１５、コン
タクトホール１６は設けられていない。

【００４５】以下、上記光電変換装置の動作について説
明するが、基本動作については、既に図３７を用いて説
明したので、ここでは本発明の特徴となる読出動作につ
いてのみ説明する。

【００４６】図３は上記光電変換装置の読み出し回路の
一構成例を示す回路図である。なお、図３７と同一構成
部材については同一符号を付して説明を省略する。

【００４７】図３に示すように、本実施例では、垂直出
力線が一画素列に対して２本設けられているために（垂
直出力線２，２′）、垂直出力線２，２′に対応して、
二つの転送用ＭＯＳトランジスタ２５、蓄積容量２４，
２４′、転送用ＭＯＳトランジスタ２６，２６′が設け
られ、水平シフトレジスタの出力端子が従来例に比して
２倍になっている。

【００４８】このような読み出し回路において、垂直出
力線２，２′に接続されている二つの転送用ＭＯＳトラ
ンジスタ２５を介して、蓄積容量２４，２４′に各画素
からの信号を転送し、まず、水平シフトレジスタの前半
の出力端子より与えられるパルスにより転送用ＭＯＳト
ランジスタ２６を順次ＯＮさせて、蓄積容量２４に記憶
されている信号を水平出力線２７に順次出力させる。

【００４９】その次に水平帰線期間に相当するブランク
信号を作成するために水平シフトレジスタの動作を停止
する。又は、あらかじめ水平シフトレジスタ出力端子に
マージンを設け、ダミー出力を出力している期間を水平
帰線期間としてもかまわない。

【００５０】その後、水平シフトレジスタの後半の出力
端子より与えられるパルスにより転送用ＭＯＳトランジ
スタ２６′を順次ＯＮさせて、蓄積容量２４′に記憶さ
れている信号を水平出力線２７に順次出力させる。つま
り、２行分のデータが出力端子３８に読み出され、シフ
トレジスタの一周期は完了することになる。

【００５１】この様な構成をとることにより、画素部の
開口面積を低下すること無しに垂直出力線寄生容量を低
減することができ、Ｓ／Ｎ比を向上させることができ
る。

【００５２】なお、本実施例では水平シフトレジスタか
らの配線が複雑になるが、図４１のような構成とすれば
配線を簡易化することができる。

【００５３】図４１においては、シフトレジスタからの
出力線に対して、φ_E ，φ_O （イーブン，オッドフィー
ルドの選択クロック）との論理積をとり、その出力をス
イッチ２６，２６′のゲートに印加する。（第２実施例）図４は図１の光電変換装置の読み出し回
路の他の構成例を示す回路図である。なお、図３と同一
構成部材については同一符号を付して説明を省略する。

【００５４】本実施例の特徴となる部分は、一つの蓄積
容量２４につき、ＭＯＳスイッチ２５，２５´を介して
二本の垂直出力線２、２′を接続しており、蓄積容量２
４へ信号を蓄積する直前でＭＯＳスイッチ２５，２５´
によりいずれか１方の垂直出力線を選択する構成とした
ことである。このＭＯＳスイッチ２５，２５´の切替信
号は、図５に示す様に、ノンインタレースであれば１Ｈ
周期（図５（ａ））、インタレースであれば１フィール
ド周期（図５（ｂ））に切替える様なタイミングとなっ
ている。

【００５５】この様な方式をとることにより、第１実施
例と比べて、シフトレジスタの回路規模、蓄積容量２４
の数の半減化が図れ、容量バラツキ等の低減効果が備わ
り、且つ第１実施例の性能を保つことができる。（第３実施例）図６は本発明による光電変換装置の第３
実施例を示す平面図である。

【００５６】本実施例の特徴となる部分は、図６の様
に、垂直出力線２に接続する画素周辺（上，下，左，
右）には、全て垂直出力線２′に接続した画素が配置さ
れる点である。

【００５７】回路の構成方法は、第１実施例及び、第２
実施例と同様な構成でかまわない。ここでは第１実施例
と同様な回路構成図として図７を示し、回路動作は既に
図３を用いて説明したので、ここでは具体的な説明を省
くものとする。

【００５８】この様に垂直出力線を２，２′と並列化し
たことにより１出力線に接続される画素数が従来の１／
２になり、従来、垂直出力線に欠陥があった場合、線状
の画素欠陥となっていたが、本発明によると、１画素お
きの線状欠陥となり、画質に与える影響は軽減される。（第４実施例）図８は本発明による光電変換装置の第４
実施例を示す平面図であり、図９は図８のＸ−Ｘ′断面
図である。

【００５９】本実施例の特徴となる部分は、駆動線５、
容量Ｃ_OX６、ＭＯＳゲート電極７（駆動線５の一部）に
ｐｏｌｙＳｉを用い、更に駆動線５上に垂直出力線２
（ＡＬ₁ ）と接続しない範囲で配線５２（ＡＬ₁ ）を配
置し、該配線５２と駆動線５とをコンタクトホール３
１′を介して２箇所以上の接続をとった点である。回路
構成は第１実施例又は第２実施例と同様なので説明は省
略する。又、画素配置についても同様なので説明を省略
する。

【００６０】この様な構成をとることにより、シリサイ
ド化によらなくても駆動線の配線抵抗は低減され、シリ
サイド化による駆動線５のストレスによるリーク電流を
防止することができる。（第５実施例）図１０は本発明による光電変換装置の第
５実施例を示す平面図であり、図１１は図１０のＸ₂ −
Ｘ₂ ′断面図である。

【００６１】本実施例の特徴となる部分は、コンタクト
ホール３と、スルーホール１７を別の場所に配置した点
である。１９はエミッタ領域１から垂直出力線２´（Ａ
Ｌ₂）への接続に使うコンタクトホール３、スルーホー
ル１７の中間層であるＡＬ配線（ＡＬ₁ ）である。この
様な構成により、コンタクトホールの直上にスルーホー
ルを設けた場合に比べ、低抵抗で、しかも均一なスルー
ホールを形成することができる。（第６実施例）図１２は本発明による光電変換装置の第
６実施例を示す平面図である。

【００６２】本実施例の特徴となる部分は、同図の様に
垂直出力線２´（ＡＬ₂ ）で接続される画素についての
エミッタ領域１からの配線の配置であり、垂直出力線２
´と接続する引出線２１´（垂直出力線２´と同層のア
ルミ配線ＡＬ₂ で構成される）を垂直出力線２´と平行
に引き出し、駆動線５１上の部分にて接続させる。

【００６３】この様な画素を構成することにより、エミ
ッタ領域１から引出線２１´への接続に使うコンタクト
ホール３、スルーホール１７の中間層であるＡＬ配線１
９と、垂直出力線２とのマージンを緩和することがで
き、第５実施例と同様の効果が得られる。（第７実施例）図１３は本発明による光電変換装置の第
７実施例の読出回路図である。

【００６４】本実施例の特徴となる部分は、垂直出力線
２、及び垂直出力線２´に接続している読出回路系をそ
れぞれ独自に構成する点である。

【００６５】即ち、垂直出力線２については転送用のＭ
ＯＳトランジスタ２５、蓄積容量２４、転送用のＭＯＳ
トランジスタ２６、水平出力線２７、ＭＯＳトランジス
タ２８、プリアンプ２９、出力端子３８が設けられ、垂
直出力線２′については転送用のＭＯＳトランジスタ２
５、蓄積容量２４′、転送用のＭＯＳトランジスタ２
６、水平出力線２７′、ＭＯＳトランジスタ２８′、プ
リアンプ２９′、出力端子３８′が設けられる。

【００６６】水平出力線２７，２７´へ信号を出力する
タイミングは水平シフトレジスタにより、両系統同時に
行なわれる。

【００６７】この様な構成によりＳ／Ｎ比向上を図り、
且つセンサの２行のデータを一括で出力することができ
る。もちろんこの回路構成は、前述した各実施例の画素
構成全てに適用できる。（第８実施例）図１４（ａ）は本発明による光電変換装
置の第８実施例を示す部分平面図であり、図１４（ｂ）
はそのＹ−Ｙ′断面図である。

【００６８】本実施例の特徴となる部分は、駆動線５上
にＡＬ配線５３を重ねて、駆動線の抵抗を低下させ、
又、垂直出力線２については、交差地点（垂直出力線と
駆動線の交差地点）でｐｏｌｙＳｉ２″にスルーホール
を介してコンタクトさせた点である。

【００６９】この様な構成をとることにより、シリサイ
ド化によるストレスのための駆動線リーク無しに、ＡＬ
₁ 、ＡＬ₂ の２線で垂直出力線２，２′が構成できる。
尚本発明はＭＯＳ型センサにも適用できることはいうま
でもない。次に、本発明の第２の光電変換装置について
説明する。

【００７０】なお、光電変換装置の構成及び動作は既に
図３３〜図３７を用いて説明したので、以下の実施例で
は本発明に係る構造部分の特徴についてのみ説明する。（第１実施例）図１５は本発明第２の光電変換装置の第
１実施例のセル構造を示す平面図である。ただし本実施
例でのセル構造については本発明の特徴となる部分につ
いてのみ述べ、また図３５，図３６の従来例と同じ構成
部材については同一符号を付する。

【００７１】本実施例の特徴となる部分は、図１５に示
すようにＡＬ₂ 配線１４の下はｎ⁺層１６を設けること
で、垂直方向の画素分離を実現し、厚い酸化膜８はセル
の四角部分（二次元に配列されたベース領域（制御電極
領域）間の格子状領域の交差部であり、その上にそれぞ
れ垂直出力線２，駆動線１４が配されているため、垂直
出力線２と駆動線１４との交差部でもある）にのみ配置
する点である。図１６（ａ），（ｂ）は図１５のＸ−
Ｘ′，Ｙ−Ｙ′線断面構造図である。図１５、図１６
（ａ），（ｂ）に示されるように、ポリシリコン５及び
ＡＬ₂ 配線１４の下にはｎ⁺ 層１６′が設けられてお
り、垂直方向の画素分離が実現される。またポリシリコ
ン５は一方の画素側へｎ⁺ 層１６′より出ており、ベー
ス領域４との間で、容量Ｃ_OX６を形成している。

【００７２】この様な構成をとることにより、垂直方向
の画素分離を実現し、また厚い酸化膜と半導体との界面
の面積を小さくすることにより、そこから発生する暗電
流の低減が図れる。（第２実施例）図１７は本発明第２の光電変換装置の第
２実施例のセル構造を示す平面図である。本実施例の特
徴となる部分は、厚い酸化膜８をＰＭＯＳゲート電極７
のエッジ７ａ下の付近８ａから水平駆動線ＡＬ₂ １４の
中程に配置した点である。これにより厚い酸化膜と半導
体との界面面積を小さくし暗電流の発生を低減すること
ができる。（第３実施例）図１８は本発明第２の光電変換装置の第
３実施例のセル構造を示す平面図である。本実施例の特
徴となる部分は、画素分離にｎ⁺ 層１６′を用いて、厚
い酸化膜を用いない点である。これにより厚い酸化膜と
半導体との界面から発生する暗電流を完全に無くすこと
ができる。なお、本実施例では、ｎ⁺ 層１６′を垂直出
力線２とポリシリコン５との交差領域を超えて広くとっ
ており、ＰＭＯＳゲート電極７ａのエッジ下付近１６′
ａまで設けている。（第４実施例）図１９は本発明第２の光電変換装置の第
４実施例のセル構造を示す平面図である。図２０
（ａ），（ｂ）は図１９のＸ−Ｘ′，Ｙ−Ｙ′線断面構
造図である。

【００７３】本実施例の特徴となる部分は、図１５〜図
１８の実施例１〜３で用いているポリシリコンをシリサ
イド１７′に変え、同時に水平駆動線であるＡＬ₂ 配線
１４を設けないという点と、垂直方向の画素分離はシリ
サイド１７′の下にｎ⁺ 層１６′を設けることにより実
現し、厚い酸化膜８は各々の画素の四角にのみ配置した
という点である。

【００７４】シリサイド１７′は一方画素側へｎ⁺ 層１
６′より出ており、ベース領域４との間で、容量Ｃ_OX６
を形成している。

【００７５】このような構成により、プロセス工程の簡
略と、良品歩留りの向上が図れ、厚い酸化膜と半導体と
の界面から発生する暗電流の低減ができる。（第５実施例）図２１は本発明第２の光電変換装置の第
５実施例のセル構造を示す平面図である。本実施例の特
徴となる部分は、ポリシリコン５をシリサイド１７′に
置き換え、ＡＬ₂ 配線１４を設けないという点と、垂直
方向の画素分離をｎ⁺ 層１６′で実現し、厚い酸化膜８
はＰＭＯＳゲートのエッジ７ａ下付近８ａからシリサイ
ド１７′中程に配置した点である。

【００７６】このような構成により、プロセス工程の簡
略と、良品歩留りの向上が図れ、厚い酸化膜と半導体と
の界面から発生する暗電流の低減ができる。（第６実施例）図２２は本発明第２の光電変換装置の第
６実施例のセル構造を示す平面図である。本実施例の特
徴となる部分は、ポリシリコン５をシリサイド１７′に
置き換え、ＡＬ₂ 配線１４を設けないという点と、垂直
方向の画素分離をｎ⁺ 層１６′で実現し、厚い酸化膜を
設けないという点である。なお、本実施例では、ｎ⁺ 層
１６′を垂直出力線２とシリサイド１７′との交差領域
を超えて広くとっており、ＰＭＯＳゲート電極のエッジ
７ａを超えた位置１６′ａまで設けている。

【００７７】このような構成により、プロセス工程の簡
略と、良品歩留りの向上が図れ、さらに厚い酸化膜と半
導体との界面から発生する暗電流を完全に無くすことが
できる。（第７実施例）図２３は本発明第２の光電変換装置の第
７実施例のセル構造を示す平面図である。図２４
（ａ），（ｂ）は図２３のＸ−Ｘ′，Ｙ−Ｙ′線断面構
造図である。

【００７８】本実施例の特徴となる部分は、厚い酸
化膜８をＰＭＯＳゲート７のエッジ７ａ下付近８ａから
水平駆動線シリサイド１７の中程に形成した点と、
ベース領域４′を水平駆動線および垂直出力線からある
距離をもって形成し、ベース領域４′と水平駆動線、垂
直出力線との間には濃いｐ⁺ 層１９を浅く形成した点で
ある。

【００７９】上記の構成により厚い酸化膜と半導体と
の界面から発生する暗電流を低減し、上記の構成によ
りベース領域のｐ層４′と、画素分離用のｎ⁺ 層１６′
との間の接合容量が小さくなり感度を向上させることが
できる。（第８実施例）図２５は本発明第２の光電変換装置の第
８実施例のセル構造を示す平面図である。

【００８０】本実施例の特徴となる部分は、ポリシ
リコン５をシリサイド１７′に置き換え、ＡＬ₂ 配線１
４を設けないという点と、厚い酸化膜を全く設け
ず、垂直方向の画素分離はｎ⁺ 層１６′で実現した（な
お、本実施例では、ｎ⁺ 層１６′を垂直出力線２とシリ
サイド１７′との交差領域を超えて広くとっており、Ｐ
ＭＯＳゲート電極のエッジ７ａを超えた位置１６′ａま
で設けている。）点と、ベース領域４′を水平駆動
線および垂直出力線からある距離をもって形成し、ベー
ス領域４′と水平駆動線、垂直出力線との間には濃いｐ
⁺ 層１９を浅く形成した点である。

【００８１】上記の構成により厚い酸化膜と半導体と
の界面から発生する暗電流を低減し、上記の構成によ
りベース領域のｐ層４′と、画素分離用のｎ⁺ 層１６′
との間の接合容量が小さくなり感度を向上させることが
できる。

【００８２】次に、本発明の第３の光電変換装置につい
て説明する。（第１実施例）図２６は本発明の第３の光電変換装置の
第１実施例の平面図であり、図２７は図２６のＸ−Ｘ′
線断面図である。なお図３８及び図３９の構成部材と同
一構成部材については同一符号を付する。

【００８３】図２６，図２７において、１０１はベース
であるｐ型領域、１０２はエミッタであるｎ⁺ 型領域、
１０３はコレクタであるｎ⁺ エピタキシャル層、１０４
はＳｉ基板、１０５はエミッタ出力線であるＡＬ配線、
１０６は垂直出力線であるＡＬ配線、１０７はｐ−ＭＯ
ＳトランジスタのゲートであるポリＳｉ電極、１０８は
ゲート酸化膜であるＳｉＯ₂ 層、１０９は層間絶縁膜、
１１０は表面保護膜、１１１は素子分離領域、１１２は
Ｃ_OX容量、１１３は遮光層、１１４は遮光画素のエミッ
タである。

【００８４】光電変換画素たる有効画素のエミッタ容量
をＣ_be、遮光画素のエミッタ容量Ｃ_be´とすると、それ
ぞれの垂直線容量Ｃ_V ，Ｃ_V ´は

【００８５】

【数５】

【００８６】

【数６】となる、ここでＣ_bcはベースコレクタ容量、Ｃ_OXはＭＯ
Ｓ容量、Ｃ_D は配線容量、Ｃ_OBは遮光層とエミッタ出力
線との間の容量、ｎは垂直画素数である。

【００８７】ここで遮光画素のＣ_be´を

【００８８】

【数７】と設計すればＣ_V ＝Ｃ_V ´となり、遮光画素と有効画素
との垂直線容量は一定となる。

【００８９】この時、画素の読み出しゲインは、

【００９０】

【数８】となり、どの画素でも一定になることがわかる。

【００９１】ここでＣ_T はエミッタ負荷容量、ｈ_FEはバ
イポーラトランジスタの電流増幅率である。

【００９２】本実施例の場合、エミッタサイズを変換す
ることで、遮光画素のエミッタ容量を低減している。数
７を満たす設計値により、遮光画素と有効画素との暗時
出力レベル差を無くすことができた。（第２実施例）図２８は本発明の第３の光電変換装置の
第２実施例の平面図である。

【００９３】第１実施例において、エミッタは有効画
素、遮光画素とも四角形状をしているが、本実施例の場
合、遮光画素のエミッタの四隅を切り、八角形状にする
ことにより、遮光画素エミッタ容量Ｃ_be´を小さくして
いる。本実施例においても、数７の関係を満たすような
条件で、有効画素と遮光画素の出力レベル差を無くすこ
とができる。（第３実施例）図２９は本発明の第３の光電変換装置の
第３実施例の平面図である。

【００９４】本実施例の場合、遮光画素のエミッタを円
形にすることにより、エミッタ容量を減らしている。

【００９５】本実施例においても、数７の関係を満たす
ような条件で、有効画素と遮光画素との出力レベル差を
無くすことができる。

【００９６】又、円形ではなく、２０角形等の円形に近
い多角形にすれば、同様の効果がある。（第４実施例）図３０は本発明の第３の光電変換装置の
第４実施例の平面図であり、図３１はそのＸ−Ｘ′線断
面図である。図３０，図３１において、１１７は、ｐ型
不純物層である。有効画素エミッタ周辺の表面濃度を遮
光画素のエミッタ周辺の表面濃度より濃くすることによ
り、有効画素のエミッタ容量を遮光画素のエミッタ容量
より大きくすることができる。

【００９７】本実施例の場合、ｐ型表面不純物層１１７
の濃度を調節することで、エミッタ形状を変えずに数７
の関係を満たすことができる。

【００９８】次に、本発明の第４の光電変換装置につい
て説明する。

【００９９】図３２は本発明の第４の光電変換装置の一
実施例の平面図である。

【０１００】図３２において、１１６は遮光画素のＭＯ
Ｓ容量Ｃ_OX´である。

【０１０１】本実施例においては、遮光画素のＣ_OX´が
有効画素のＣ_OXより大きくなっているのが特徴である。

【０１０２】数８，数５，数６式より読み出しゲインＧ
_S が等しくなる条件は、以下となる。

【０１０３】

【数９】ここで、Ｃ_B ＝Ｃ_bc＋Ｃ_OXである。つまり、Ｃ_OXではな
くＣ_bcを変えても同様の効果を得ることができる。

【０１０４】本実施例では、ベース容量を変えることに
より、読み出しゲインを等しくし、遮光画素と有効画素
の暗時出力レベル差を無くした。

【０１０５】

【発明の効果】以上詳細に説明したように、本発明第１
の光電変換装置によれば、センサのショットノイズ等の
ランダム性ノイズの低減化及び信号成分の損失の減少が
図れ、Ｓ／Ｎを向上させることができる。

【０１０６】また、本発明第２の光電変換装置によれ
ば、厚い酸化膜と半導体との界面から発生する暗電流を
低減することができる。

【０１０７】また、本発明第３又は第４の光電変換装置
によれば、遮光画素のエミッタ容量あるいはベース容量
を光電変換画素（有効画素）の容量と異らせることによ
り、遮光画素と光電変換画素の暗時出力レベル差を低減
できる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の光電変換装置の第１実施例を示
す平面図である。

【図２】図１のＹ−Ｙ′断面図、Ｘ₁ −Ｘ₁ ′断面図、
Ｘ₂ −Ｘ₂ ′断面図である。

【図３】図１の光電変換装置の読み出し回路の一構成例
を示す回路図である。

【図４】図１の光電変換装置の読み出し回路の他の構成
例を示す回路図である。

【図５】図４の光電変換装置の切替えのタイミングを示
す図である。

【図６】本発明の第１の光電変換装置の第３実施例を示
す平面図である。

【図７】図６の光電変換装置の読み出し回路の一構成例
を示す回路図である。

【図８】本発明の第１の光電変換装置の第４実施例を示
す平面図である。

【図９】図８のＸ−Ｘ′断面図である。

【図１０】本発明の第１の光電変換装置の第５実施例を
示す平面図である。

【図１１】図１０のＸ₂ −Ｘ₂ ′断面図である。

【図１２】本発明の第１の光電変換装置の第６実施例を
示す平面図である。

【図１３】本発明の第１の光電変換装置の第７実施例の
読出回路図である。

【図１４】本発明の第１の光電変換装置の第８実施例を
示す部分平面図、及びそのＹ−Ｙ′断面図である。

【図１５】本発明第２の光電変換装置の第１実施例のセ
ル構造を示す平面図である。

【図１６】図１５のＸ−Ｘ′線，Ｙ−Ｙ′線断面構造図
である。

【図１７】本発明第２の光電変換装置の第２実施例のセ
ル構造を示す平面図である。

【図１８】本発明第２の光電変換装置の第３実施例のセ
ル構造を示す平面図である。

【図１９】本発明第２の光電変換装置の第４実施例のセ
ル構造を示す平面図である。

【図２０】図１９のＸ−Ｘ′線，Ｙ−Ｙ′線断面構造図
である。

【図２１】本発明第２の光電変換装置の第５実施例のセ
ル構造を示す平面図である。

【図２２】本発明第２の光電変換装置の第６実施例のセ
ル構造を示す平面図である。

【図２３】本発明第２の光電変換装置の第７実施例のセ
ル構造を示す平面図である。

【図２４】図２３のＸ−Ｘ′線，Ｙ−Ｙ′線断面構造図
である。

【図２５】本発明第２の光電変換装置の第８実施例のセ
ル構造を示す平面図である。

【図２６】本発明の第３の光電変換装置の第１実施例の
平面図である。

【図２７】図２６のＸ−Ｘ′線断面図である。

【図２８】本発明の第３の光電変換装置の第２実施例の
平面図である。

【図２９】本発明の第３の光電変換装置の第３実施例の
平面図である。

【図３０】本発明の第３の光電変換装置の第４実施例の
平面図である。

【図３１】図３０のＸ−Ｘ′線断面図である。

【図３２】本発明の第４の光電変換装置の一実施例の平
面図である。

【図３３】従来のバイポーラ型センサの画素（８画素）
の一構成例を示す平面図である。

【図３４】図３３をＸ−Ｘ′線で切った時の断面図、及
びＹ−Ｙ′線で切った時の断面図である。

【図３５】従来のバイポーラ型センサの画素（１画素）
の他の構成例を示す平面図である。

【図３６】図３５をＸ−Ｘ′線で切った時の断面図、及
びＹ−Ｙ′線で切った時の断面図である。

【図３７】図３３又は図３５の画素を２次元に並べて構
成したエリアセンサの等価回路図である。

【図３８】従来のバイポーラ型センサの画素領域の平面
図である。

【図３９】図３８の断面図である。

【図４０】上記バイポーラ型センサの画素及びその読み
出し回路系を表わす回路図である。

【図４１】図１の光電変換装置の読み出し回路の他の構
成例を示す回路図である。

【符号の説明】

１エミッタ領域２，２′ 垂直出力線３コンタクトホール４，４′ ベース領域５ｐｏｌｙＳｉ水平駆動線６ｐｏｌｙＳｉＣ_OX ７ｐｏｌｙＳｉＭＯＳゲート電極（駆動線５の一部
分）８厚い酸化膜９薄い酸化膜１０不純物濃度の濃いｎ⁺ 層１１不純物濃度の薄いｎ層１２コレクタ領域１３層間絶縁膜１４アルミ配線１５スルーホール１６コンタクトホール１６′ 濃いｎ⁺ 層１７スルーホール１７′ シリサイド１８ＡＬ配線（ＡＬ１）１８′ ＡＬ₁ 配線１９ＡＬ配線（ＡＬ１）１９′ 濃いｐ⁺ 層２１画素（バイポーラ型センサ）２１´ 引出線２３リセット用ＭＯＳトランジスタ２４，２４′ 蓄積容量２５，２５´ 転送用ＭＯＳトランジスタ２６，２６′ 転送用ＭＯＳトランジスタ２８，２８′ リセット用ＭＯＳトランジスタ２７，２７′ 水平出力線２９，２９′ プリアンプ３０水平駆動線３１バッファ用ＭＯＳトランジスタ３１′ コンタクトホール３２エミッタフォロワ回路３３ＰＭＯＳトランジスタ３４〜３７入力端子３８，３８′ 出力端子５１ポリサイド水平駆動線５２アルミ配線（ＡＬ１）６１ポリサイドＣ_OX ７１ポリサイドＭＯＳゲート電極１０１ｐ型ベース領域１０２ｎ⁺ 型エミッタ領域１０３ｎ^- エピタキシャル層１０４Ｓｉ基板１０５エミッタ出力線１０６垂直出力線１０７ポリＳｉゲート電極１０８ゲート酸化膜１０９層間絶縁膜１１０表面保護膜１１１素子分離領域１１２Ｃ_OX容量１１３遮光層１１４遮光画素エミッタ１１６遮光画素Ｃ_OX １１７ｐ型不純物層

───────────────────────────────────────────────────── フロントページの続き (72)発明者上野勇武東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者宮脇守東京都大田区下丸子３丁目30番２号キヤノン株式会社内

Claims

【特許請求の範囲】

【請求項１】二次元に配列した複数の光電変換画素
と、一配列方向に配された複数の光電変換画素を複数の
グループに分割し、各グループの光電変換画素ごとに設
けた複数の信号出力線と、を備えたことを特徴とする光
電変換装置。
【請求項２】前記複数の信号出力線は絶縁層を介した
積層構造となっていることを特徴とする請求項１記載の
光電変換装置。
【請求項３】半導体基体に、第１導電型の半導体から
なる制御電極領域と、この制御電極領域に接して設けら
れる第２導電型の半導体からなる第１及び第２の主電極
領域とを有し、光エネルギーを受けることにより該制御
電極領域に生成されたキャリアに基づいて信号を前記第
１の主電極領域より読出す光電変換画素が、二次元に配
された光電変換装置において、前記光電変換画素の少なくとも一配列方向の制御電極領
域間に第２導電型の半導体領域を設け、この第２導電型
の半導体領域により画素分離を行うことを特徴とする光
電変換装置。
【請求項４】請求項３記載の光電変換装置において、
二次元に配列された制御電極領域間の格子状領域の交差
部の領域の一部又は全部に厚い絶縁膜を形成したことを
特徴とする光電変換装置。
【請求項５】第１導電型の半導体からなる制御電極領
域、及び該制御電極領域に接して設けられる第２導電型
の半導体からなる第１，第２の主電極領域を有し、光エ
ネルギーを受けることにより該制御電極領域に生成され
たキャリアに基づいて信号を前記第１の主電極領域より
読出す光電変換画素と、第１導電型の半導体からなる制御電極領域、及び該制御
電極領域に接して設けられる第２導電型の半導体からな
る第１，第２の主電極領域を有し、導電性材料で遮光さ
れた遮光画素と、を備えた光電変換装置において、前記遮光画素の第１の主電極領域の容量を前記光電変換
画素の第１の主電極領域の容量よりも小さくしたことを
特徴とする光電変換装置。
【請求項６】請求項５記載の光電変換装置において、
制御電極領域の容量をＣ_B 、該第１の主電極領域に接続
される信号出力線と遮光層との間の容量をＣ_OBとすると
き、遮光画素の第１の主電極領域の容量Ｃ_be´と光電変
換画素の第１の主電極領域の容量Ｃ_beとが、【数１】の関係になっていることを特徴とする光電変換装置。
【請求項７】第１導電型の半導体からなる制御電極領
域、及び該制御電極領域に接して設けられる第２導電型
の半導体からなる第１，第２の主電極領域を有し、光エ
ネルギーを受けることにより該制御電極領域に生成され
たキャリアに基づいて信号を前記第１の主電極領域より
読出す光電変換画素と、第１導電型の半導体からなる制御電極領域、及び該制御
電極領域に接して設けられる第２導電型の半導体からな
る第１，第２の主電極領域を有し、導電性材料で遮光さ
れた遮光画素と、を備えた光電変換装置において、遮光画素の制御電極領域の容量を光電変換画素の制御電
極領域の容量よりも大きくしたことを特徴とする光電変
換装置。