JP3363528B2 - 光電変換装置及びその駆動方法 - Google Patents
光電変換装置及びその駆動方法Info
- Publication number
- JP3363528B2 JP3363528B2 JP17622193A JP17622193A JP3363528B2 JP 3363528 B2 JP3363528 B2 JP 3363528B2 JP 17622193 A JP17622193 A JP 17622193A JP 17622193 A JP17622193 A JP 17622193A JP 3363528 B2 JP3363528 B2 JP 3363528B2
- Authority
- JP
- Japan
- Prior art keywords
- carrier
- transistor
- photoelectric conversion
- signal
- pixels
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 70
- 238000000034 method Methods 0.000 title claims description 28
- 238000003860 storage Methods 0.000 claims description 67
- 239000000969 carrier Substances 0.000 claims description 32
- 238000009825 accumulation Methods 0.000 claims description 28
- 238000011017 operating method Methods 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 29
- 239000010410 layer Substances 0.000 description 24
- 230000003287 optical effect Effects 0.000 description 24
- 238000010586 diagram Methods 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 12
- 230000035945 sensitivity Effects 0.000 description 10
- 230000007423 decrease Effects 0.000 description 8
- 238000001259 photo etching Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 230000003321 amplification Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 101000964052 Rattus norvegicus 5-hydroxytryptamine receptor 5B Proteins 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は光電変換装置及びその駆
動方法に係り、特に光電変換された信号をトランジスタ
構成部で増幅して出力することが可能な増幅型の光電変
換素子を用いた光電変換装置及びその駆動方法に関する
ものである。
動方法に係り、特に光電変換された信号をトランジスタ
構成部で増幅して出力することが可能な増幅型の光電変
換素子を用いた光電変換装置及びその駆動方法に関する
ものである。
【０００２】
【従来の技術】近年、光電変換素子の高精細化に伴っ
て、光電変換信号出力が低下すること等から、光電変換
された信号を増幅して出力することが可能な増幅型の光
電変換素子が注目されている。このような増幅型の光電
変換素子の中には、ユニポーラトランジスタ又はバイポ
ーラトランジスタと同様な構成を有し、制御電極領域と
なるベース又はゲート領域に光照射により生成された電
荷を蓄積し、主電極領域となるエミッタ又はソース領域
から増幅された信号を出力する光電変換素子がある。
て、光電変換信号出力が低下すること等から、光電変換
された信号を増幅して出力することが可能な増幅型の光
電変換素子が注目されている。このような増幅型の光電
変換素子の中には、ユニポーラトランジスタ又はバイポ
ーラトランジスタと同様な構成を有し、制御電極領域と
なるベース又はゲート領域に光照射により生成された電
荷を蓄積し、主電極領域となるエミッタ又はソース領域
から増幅された信号を出力する光電変換素子がある。
【０００３】このうち、図２７は従来のバイポーラ型セ
ンサを用いた画素の平面図である。同図において、２１
はエミッタ領域、２２はＡＬなどで形成される出力線、
２３はエミッタ領域２１と出力線２２とを接続するため
のコンタクトホール、２４は光電荷を蓄積するところの
ベース領域、２５は画素のセンサ動作を行わせるための
ｐｏｌｙＳｉなどで形成される駆動線、２６はベース領
域２４と駆動線２５との間に形成される容量ＣOX、２７
は隣接する画素のベース領域２４をソース、ドレイン領
域として形成されるＰ型ＭＯＳトランジスタのゲート電
極で、駆動線２５の一部分から成る。２８は画素と画素
とを分離するための厚い酸化膜である。
ンサを用いた画素の平面図である。同図において、２１
はエミッタ領域、２２はＡＬなどで形成される出力線、
２３はエミッタ領域２１と出力線２２とを接続するため
のコンタクトホール、２４は光電荷を蓄積するところの
ベース領域、２５は画素のセンサ動作を行わせるための
ｐｏｌｙＳｉなどで形成される駆動線、２６はベース領
域２４と駆動線２５との間に形成される容量ＣOX、２７
は隣接する画素のベース領域２４をソース、ドレイン領
域として形成されるＰ型ＭＯＳトランジスタのゲート電
極で、駆動線２５の一部分から成る。２８は画素と画素
とを分離するための厚い酸化膜である。
【０００４】図２８は図２７をＸ−Ｘ′で切った時の断
面図、図２９は図２７をＹ−Ｙ′で切った時の断面図で
ある。図２８及び図２９において、２９は薄い酸化膜、
３０はＹ−Ｙ′方向の画素信号を分離するために設けら
れた高不純物濃度のｎ+ 層、３１は空乏層が拡がる低不
純物濃度のｎ- 層、３２はコレクタ領域、３３は配線２
２，２５を分離するための層間絶縁膜である。
面図、図２９は図２７をＹ−Ｙ′で切った時の断面図で
ある。図２８及び図２９において、２９は薄い酸化膜、
３０はＹ−Ｙ′方向の画素信号を分離するために設けら
れた高不純物濃度のｎ+ 層、３１は空乏層が拡がる低不
純物濃度のｎ- 層、３２はコレクタ領域、３３は配線２
２，２５を分離するための層間絶縁膜である。
【０００５】なお、図２８に示されるように、リセット
用のＰ型ＭＯＳトランジスタＭ（図中、破線領域）は各
画素の水平分離領域に形成されている。Ｐ型ＭＯＳトラ
ンジスタＭのゲートがＯＮすると隣接する画素のベース
領域２４が導通しリセットが行われる。反対にゲートが
ＯＦＦの時は、Ｐ型ＭＯＳトランジスタＭは画素分離領
域としての役割を担う。
用のＰ型ＭＯＳトランジスタＭ（図中、破線領域）は各
画素の水平分離領域に形成されている。Ｐ型ＭＯＳトラ
ンジスタＭのゲートがＯＮすると隣接する画素のベース
領域２４が導通しリセットが行われる。反対にゲートが
ＯＦＦの時は、Ｐ型ＭＯＳトランジスタＭは画素分離領
域としての役割を担う。
【０００６】さらに、図３０は上記画素を２次元に並べ
て構成した二次元光電変換装置の等価回路図である。
て構成した二次元光電変換装置の等価回路図である。
【０００７】図３０において、４１はバイポーラ型セン
サ（等価的にバイポーラトランジスタ）Ｔ、ベースに接
続する容量ＣOX、Ｐ型ＭＯＳトランジスタＭから成る画
素、４２は画素４１のエミッタに接続する垂直出力線、
４３は垂直出力線４２をリセットするためのＭＯＳトラ
ンジスタ、４４は画素４１からの出力信号を蓄積するた
めの蓄積容量、４５は出力信号を蓄積容量４４へ転送す
るためのＭＯＳトランジスタ、４６は水平シフトレジス
タの出力を受け、出力信号を水平出力線４７へ転送する
ためのＭＯＳトランジスタ、４８は水平出力線２７をリ
セットするためのＭＯＳトランジスタ、４９はプリアン
プ、５０は水平駆動線、５１は垂直シフトレジスタの出
力を受けセンサ駆動パルスを通すバッファ用ＭＯＳトラ
ンジスタ、５２は画素４１のクランプ動作を行うため
に、Ｐ型ＭＯＳトランジスタのソース電位を設定するエ
ミッタフォロワ回路、５３はエミッタフォロワ回路５２
のベース電位を設定するためのＰ型ＭＯＳトランジス
タ、５４はＭＯＳトランジスタ４３のゲートにパルスを
印加するための端子、５５は転送用のＭＯＳトランジス
タ４５のゲートにパルスを印加するための端子、５６は
センサ駆動パルスを印加するための端子、５７はＰ型Ｍ
ＯＳトランジスタ５３のゲートにパルスを印加するため
の端子、５８はプリアンプ４９に接続される出力端子で
ある。
サ（等価的にバイポーラトランジスタ）Ｔ、ベースに接
続する容量ＣOX、Ｐ型ＭＯＳトランジスタＭから成る画
素、４２は画素４１のエミッタに接続する垂直出力線、
４３は垂直出力線４２をリセットするためのＭＯＳトラ
ンジスタ、４４は画素４１からの出力信号を蓄積するた
めの蓄積容量、４５は出力信号を蓄積容量４４へ転送す
るためのＭＯＳトランジスタ、４６は水平シフトレジス
タの出力を受け、出力信号を水平出力線４７へ転送する
ためのＭＯＳトランジスタ、４８は水平出力線２７をリ
セットするためのＭＯＳトランジスタ、４９はプリアン
プ、５０は水平駆動線、５１は垂直シフトレジスタの出
力を受けセンサ駆動パルスを通すバッファ用ＭＯＳトラ
ンジスタ、５２は画素４１のクランプ動作を行うため
に、Ｐ型ＭＯＳトランジスタのソース電位を設定するエ
ミッタフォロワ回路、５３はエミッタフォロワ回路５２
のベース電位を設定するためのＰ型ＭＯＳトランジス
タ、５４はＭＯＳトランジスタ４３のゲートにパルスを
印加するための端子、５５は転送用のＭＯＳトランジス
タ４５のゲートにパルスを印加するための端子、５６は
センサ駆動パルスを印加するための端子、５７はＰ型Ｍ
ＯＳトランジスタ５３のゲートにパルスを印加するため
の端子、５８はプリアンプ４９に接続される出力端子で
ある。
【０００８】図３０に示した二次元固体撮像装置は、全
画素が一度にリセットされるタイプのものであり、スチ
ルビデオ用などに利用することができる。
画素が一度にリセットされるタイプのものであり、スチ
ルビデオ用などに利用することができる。
【０００９】以下、その動作について説明する。
【００１０】最初に、図３０の端子５７にＬｏｗレベル
のパルスを加えてＰ型ＭＯＳトランジスタ５３をＯＮ状
態とし、エミッタフォロワ回路５２の出力を正電位にす
る。このエミッタフォロワ回路５２の出力は画素４１の
Ｐ型ＭＯＳトランジスタＭのソースに接続しており、ソ
ース電位がゲート電位に比べて、Ｐ型ＭＯＳトランジス
タＭを十分ＯＮ状態にするほど高くなれば、Ｐ型ＭＯＳ
トランジスタＭを通して、画素のバイポーラ型センサＴ
のベースにホールが注入される。
のパルスを加えてＰ型ＭＯＳトランジスタ５３をＯＮ状
態とし、エミッタフォロワ回路５２の出力を正電位にす
る。このエミッタフォロワ回路５２の出力は画素４１の
Ｐ型ＭＯＳトランジスタＭのソースに接続しており、ソ
ース電位がゲート電位に比べて、Ｐ型ＭＯＳトランジス
タＭを十分ＯＮ状態にするほど高くなれば、Ｐ型ＭＯＳ
トランジスタＭを通して、画素のバイポーラ型センサＴ
のベースにホールが注入される。
【００１１】次に端子５７にＨｉｇｈレベルのパルスを
加えて、Ｐ型ＭＯＳトランジスタ５３をＯＦＦ状態と
し、エミッタフェロワ回路の５２の出力をＧＮＤとす
る。
加えて、Ｐ型ＭＯＳトランジスタ５３をＯＦＦ状態と
し、エミッタフェロワ回路の５２の出力をＧＮＤとす
る。
【００１２】次に、図３０の端子５４にＨｉｇｈレベル
のパルスを加えてトランジスタ４３をＯＮ状態とし、垂
直出力線４２をＧＮＤとする（ここまでを第１リセット
と呼ぶ）。
のパルスを加えてトランジスタ４３をＯＮ状態とし、垂
直出力線４２をＧＮＤとする（ここまでを第１リセット
と呼ぶ）。
【００１３】次に、この状態のまま、垂直シフトレジス
タを駆動し、また端子５６に画素のリセットパルスを印
加することで、各行毎に順次画素のリセットを行い、す
べての画素のバイポーラ型センサＴのベースを一定電
位、かつ逆バイアス状態にする（ここまでを第２リセッ
トと呼ぶ）。
タを駆動し、また端子５６に画素のリセットパルスを印
加することで、各行毎に順次画素のリセットを行い、す
べての画素のバイポーラ型センサＴのベースを一定電
位、かつ逆バイアス状態にする（ここまでを第２リセッ
トと呼ぶ）。
【００１４】次に、光キャリアの蓄積動作を行った後、
図３０の端子５４にＬｏｗレベルのパルスを加えて、Ｍ
ＯＳトランジスタ４３をＯＦＦ状態にし、垂直シフトレ
ジスタの出力によって選択された行毎に、読み出しパル
スを端子５６から印加し、ＭＯＳトランジスタ４５を通
して、蓄積容量４４に信号出力を蓄積する。蓄積容量４
４に蓄積された信号出力は、水平シフトレジスタによっ
て選択された転送用のＭＯＳトランジスタ４６を通して
水平出力線４７に転送され、プリアンプ４９を通して出
力端子５８から出力される。
図３０の端子５４にＬｏｗレベルのパルスを加えて、Ｍ
ＯＳトランジスタ４３をＯＦＦ状態にし、垂直シフトレ
ジスタの出力によって選択された行毎に、読み出しパル
スを端子５６から印加し、ＭＯＳトランジスタ４５を通
して、蓄積容量４４に信号出力を蓄積する。蓄積容量４
４に蓄積された信号出力は、水平シフトレジスタによっ
て選択された転送用のＭＯＳトランジスタ４６を通して
水平出力線４７に転送され、プリアンプ４９を通して出
力端子５８から出力される。
【００１５】
【発明が解決しようとする課題】まず、上記従来の光電
変換素子の第１の課題について説明する。
変換素子の第１の課題について説明する。
【００１６】上記光電変換素子はその優れた光電変換特
性を利用してカメラ、ＦＡＸ用のセンサー素子として実
用化されている。しかしながらセンサー素子の微細化に
伴って （１）受光部面積の減少に伴う光発生キャリア数の減
少。 （２）寄生容量成分の増加に伴う容量分割比の低下。 が生じ、結果として信号成分の減少を生じＳ／Ｎ比の低
下を招いていた。
性を利用してカメラ、ＦＡＸ用のセンサー素子として実
用化されている。しかしながらセンサー素子の微細化に
伴って （１）受光部面積の減少に伴う光発生キャリア数の減
少。 （２）寄生容量成分の増加に伴う容量分割比の低下。 が生じ、結果として信号成分の減少を生じＳ／Ｎ比の低
下を招いていた。
【００１７】従って更なる微細化を進めていくためには
信号成分を可能な限り大きく維持しなければならない。
上記光電変換素子の感度と寄生容量などには次の式で与
えられる関係がある。
信号成分を可能な限り大きく維持しなければならない。
上記光電変換素子の感度と寄生容量などには次の式で与
えられる関係がある。
【００１８】
【数１】
Ｓ：感度
Ｉｐ：光電流発生密度
Ａｅ：開口面積
ｔｓ：蓄積時間
ＣOX：ＭＩＳゲート電極と制御電極の重なり容量
Ｃbc：ベース・コレクタ間の接合容量
ｈFE：Ｔｒの電流増幅率
ＣT ：一時電荷蓄積容量
Ｃvl：垂直ラインによる寄生容量
（１）式から明らかなように開口面積、光電流発生密
度、蓄積時間、ｈFEが一定であれば感度をできるだけ大
きくするためには前段ではＣbc＋ＣOXをできるだけ小さ
く、後段ではＣvl＋ＣT の値を出来るだけ小さく、Ｃbc
＋ＣOXを前段とは反対にできるだけ大きくすることが望
ましいことが分かる。画素サイズが比較的大きいときは
レイアウトの自由度が高く、各容量値を容易に制御でき
るため、感度は十分高くすることができた。ところが微
細化の進行に伴って画素サイズが小さくなってくるとレ
イアウト自由度はアライメント精度、接合容量成分の増
加などのプロセス的な制約や開口率の低下によって小さ
くなる。デバイス動作上ＣT の値は最終的に読み出す際
の制約から、ＣOXは飽和電圧を決定する点からそれぞれ
下限値が存在し、またＣOXには開口率を維持する点から
上限値が存在している。またＣbcに対しては読み出し時
のベース電位をできるだけ高くするために小さく、読み
出し動作による容量分割による電位低下を最小限にする
ためにはより大きいという矛盾した要求がある。従って
感度を最大にするためには、ＣOX、ＣT 、の値を動作上
の要求から決定し、Ｃbcの最適値を設定し、Ｃvlを最小
にすることが望ましいが従来の構造ではＣvlを決定する
主要因である、Ｃbeはエミッタサイズによって決定され
るためほとんど減少させることができず結果として画素
サイズが小さくなると感度が低下していくという傾向が
あった。
度、蓄積時間、ｈFEが一定であれば感度をできるだけ大
きくするためには前段ではＣbc＋ＣOXをできるだけ小さ
く、後段ではＣvl＋ＣT の値を出来るだけ小さく、Ｃbc
＋ＣOXを前段とは反対にできるだけ大きくすることが望
ましいことが分かる。画素サイズが比較的大きいときは
レイアウトの自由度が高く、各容量値を容易に制御でき
るため、感度は十分高くすることができた。ところが微
細化の進行に伴って画素サイズが小さくなってくるとレ
イアウト自由度はアライメント精度、接合容量成分の増
加などのプロセス的な制約や開口率の低下によって小さ
くなる。デバイス動作上ＣT の値は最終的に読み出す際
の制約から、ＣOXは飽和電圧を決定する点からそれぞれ
下限値が存在し、またＣOXには開口率を維持する点から
上限値が存在している。またＣbcに対しては読み出し時
のベース電位をできるだけ高くするために小さく、読み
出し動作による容量分割による電位低下を最小限にする
ためにはより大きいという矛盾した要求がある。従って
感度を最大にするためには、ＣOX、ＣT 、の値を動作上
の要求から決定し、Ｃbcの最適値を設定し、Ｃvlを最小
にすることが望ましいが従来の構造ではＣvlを決定する
主要因である、Ｃbeはエミッタサイズによって決定され
るためほとんど減少させることができず結果として画素
サイズが小さくなると感度が低下していくという傾向が
あった。
【００１９】次に上記従来の光電変換素子の第２の課題
について説明する。また、図３０に示した二次元光電変
換装置は、既に説明したように、第１のリセットは同時
に行われるが、その後の画素のバイポーラ型センサＴの
ベースを一定電位、かつ逆バイアス状態にする第２のリ
セット動作は各行の画素毎に順次行われるため、蓄積動
作の開始は各行の画素によって異なることになる。また
蓄積動作は読み出し動作の開始直前に終了するが、読み
出し動作は各行の画素毎に順次行われるため、蓄積動作
の終了も各行の画素によって異なることになる。
について説明する。また、図３０に示した二次元光電変
換装置は、既に説明したように、第１のリセットは同時
に行われるが、その後の画素のバイポーラ型センサＴの
ベースを一定電位、かつ逆バイアス状態にする第２のリ
セット動作は各行の画素毎に順次行われるため、蓄積動
作の開始は各行の画素によって異なることになる。また
蓄積動作は読み出し動作の開始直前に終了するが、読み
出し動作は各行の画素毎に順次行われるため、蓄積動作
の終了も各行の画素によって異なることになる。
【００２０】従って、各行毎に蓄積時間の開始時、終了
時にズレを生じ、高速な動画を撮像する場合、出力画素
がゆがむことがあった。特に動画をスチル画像として読
み取る場合、この傾向が著しかった。
時にズレを生じ、高速な動画を撮像する場合、出力画素
がゆがむことがあった。特に動画をスチル画像として読
み取る場合、この傾向が著しかった。
【００２１】
【課題を解決するための手段】本発明は、光エネルギー
を受けることによりキャリアを生成する複数の画素を２
次元状に配置した光電変換装置において、各画素は、前
記キャリアを蓄積するキャリア蓄積領域と、信号読み出
し用トランジスタと、前記キャリア蓄積領域に蓄積され
たキャリアを前記信号読み出し用トランジスタに転送す
る転送スイッチと、を有し、前記転送スイッチによって
前記キャリア蓄積領域に蓄積された前記キャリアを前記
信号読み出し用トランジスタに全画素一括転送させるこ
とを特徴とする。
を受けることによりキャリアを生成する複数の画素を２
次元状に配置した光電変換装置において、各画素は、前
記キャリアを蓄積するキャリア蓄積領域と、信号読み出
し用トランジスタと、前記キャリア蓄積領域に蓄積され
たキャリアを前記信号読み出し用トランジスタに転送す
る転送スイッチと、を有し、前記転送スイッチによって
前記キャリア蓄積領域に蓄積された前記キャリアを前記
信号読み出し用トランジスタに全画素一括転送させるこ
とを特徴とする。
【００２２】
【００２３】また本発明は、光エネルギーを受けること
によりキャリアを生成する複数の画素が２次元状に配置
され、各画素は、前記キャリアを蓄積するキャリア蓄積
領域と、信号読み出し用トランジスタと、前記キャリア
蓄積領域から蓄積されたキャリアを前記信号読み出し用
トランジスタに転送する転送スイッチと、を有する光電
変換装置の駆動方法において、 リセットスイッチと前記
転送スイッチとを導通させて、前記キャリア蓄積領域及
び前記信号読み出し用トランジスタの制御電極領域を初
期電位に全画素一括リセットするリセット動作と、前記
キャリアを前記キャリア蓄積領域に全画素同時に蓄積を
開始する蓄積動作と、前記転送スイッチを導通させて、
前記キャリア蓄積領域に蓄積された前記キャリアを前記
信号読み出し用トランジスタの前記制御電極領域に全画
素一括転送する動作と、転送されたキャリアに基づく信
号を前記信号読み出し用トランジスタから読み出す動作
と、を行うことを特徴とする。
によりキャリアを生成する複数の画素が２次元状に配置
され、各画素は、前記キャリアを蓄積するキャリア蓄積
領域と、信号読み出し用トランジスタと、前記キャリア
蓄積領域から蓄積されたキャリアを前記信号読み出し用
トランジスタに転送する転送スイッチと、を有する光電
変換装置の駆動方法において、 リセットスイッチと前記
転送スイッチとを導通させて、前記キャリア蓄積領域及
び前記信号読み出し用トランジスタの制御電極領域を初
期電位に全画素一括リセットするリセット動作と、前記
キャリアを前記キャリア蓄積領域に全画素同時に蓄積を
開始する蓄積動作と、前記転送スイッチを導通させて、
前記キャリア蓄積領域に蓄積された前記キャリアを前記
信号読み出し用トランジスタの前記制御電極領域に全画
素一括転送する動作と、転送されたキャリアに基づく信
号を前記信号読み出し用トランジスタから読み出す動作
と、を行うことを特徴とする。
【００２４】なお上記本発明の光電変換装置において、
特に上記第２の課題を解決する構成としては、光エネル
ギーを受けることにより生成されるキャリアを蓄積する
光信号蓄積手段（キャリア蓄積領域）と、該光信号蓄積
手段から転送されたキャリアを保持する光信号保持手段
と、該光信号蓄積手段と該光信号保持手段との間の導通
を制御する第１のスイッチ手段（第２のトランジスタ）
と、前記光信号蓄積手段を所定の電圧源に接続する第２
のスイッチ手段（第３のトランジスタ）とを有する光電
変換セルを複数備えるとともに、前記第１のスイッチ手
段を全光電変換セル一括して動作させる第１の制御手段
と、前記第２のスイッチ手段を全光電変換セル一括して
動作させる第２の制御手段と、を備えた光電変換装置で
あって、前記第１の制御手段は前記光信号蓄積手段から
前記光信号保持手段へキャリアを転送する手段であり、
前記第２の制御手段は前記光信号蓄積手段を所定の電位
にリセットする手段である構成が望ましい。
特に上記第２の課題を解決する構成としては、光エネル
ギーを受けることにより生成されるキャリアを蓄積する
光信号蓄積手段（キャリア蓄積領域）と、該光信号蓄積
手段から転送されたキャリアを保持する光信号保持手段
と、該光信号蓄積手段と該光信号保持手段との間の導通
を制御する第１のスイッチ手段（第２のトランジスタ）
と、前記光信号蓄積手段を所定の電圧源に接続する第２
のスイッチ手段（第３のトランジスタ）とを有する光電
変換セルを複数備えるとともに、前記第１のスイッチ手
段を全光電変換セル一括して動作させる第１の制御手段
と、前記第２のスイッチ手段を全光電変換セル一括して
動作させる第２の制御手段と、を備えた光電変換装置で
あって、前記第１の制御手段は前記光信号蓄積手段から
前記光信号保持手段へキャリアを転送する手段であり、
前記第２の制御手段は前記光信号蓄積手段を所定の電位
にリセットする手段である構成が望ましい。
【００２５】
【作 用】本発明は、図２７〜図３０に示したような光
電変換装置の更なる微細化に寄与しようとするものであ
り、従来画素ごとにトランジスタを設けて、制御電極領
域に光発生キャリアを蓄積し、該制御電極領域に接する
主電極領域の一つから信号を読み出していたものを、本
発明では、光発生キャリアを蓄積するキャリア蓄積領域
を、読み出し動作を行うトランジスタの制御電極領域と
は別に設けて、該キャリア蓄積領域に蓄積したキャリア
を該制御電極領域に転送するようにした。ここで、制御
電極領域に対して線対称にキャリア蓄積領域を配置すれ
ば、信号を出力する主電極の数は従来の１／２、つまり
２画素に対して一個の主電極を共用することができ、Ｃ
vlの値は従来に比較して５０〜７０％程度にすることが
可能となる。また従来一画素の中心部分に存在した信号
を出力する主電極領域を画素の分離部にずらすことによ
り有効開口面積が２０〜３０％前後増大する。これらの
効果の集積として感度の上昇が図れる。
電変換装置の更なる微細化に寄与しようとするものであ
り、従来画素ごとにトランジスタを設けて、制御電極領
域に光発生キャリアを蓄積し、該制御電極領域に接する
主電極領域の一つから信号を読み出していたものを、本
発明では、光発生キャリアを蓄積するキャリア蓄積領域
を、読み出し動作を行うトランジスタの制御電極領域と
は別に設けて、該キャリア蓄積領域に蓄積したキャリア
を該制御電極領域に転送するようにした。ここで、制御
電極領域に対して線対称にキャリア蓄積領域を配置すれ
ば、信号を出力する主電極の数は従来の１／２、つまり
２画素に対して一個の主電極を共用することができ、Ｃ
vlの値は従来に比較して５０〜７０％程度にすることが
可能となる。また従来一画素の中心部分に存在した信号
を出力する主電極領域を画素の分離部にずらすことによ
り有効開口面積が２０〜３０％前後増大する。これらの
効果の集積として感度の上昇が図れる。
【００２６】本発明は、 第１のリセット動作で、複
数のキャリア蓄積領域及び前記制御電極領域を初期電位
に設定し、 次の蓄積動作で、光照射により生成され
るキャリアをキャリア蓄積領域に蓄積し、 次の転送
動作で、複数の絶縁ゲート型トランジスタの一つを導通
させて、キャリア蓄積領域の一つに蓄積されたキャリア
を制御電極領域に転送し、 次の読み出し動作で転送
されたキャリアによって一義的に決定される前記制御電
極領域の電位を読み出し、 読み出した後に第２のリ
セット動作で、前記制御電極領域の電位を初期化し、
他のキャリア蓄積領域について、〜の動作によ
り、転送、読み出し、リセットの各動作を行う。
数のキャリア蓄積領域及び前記制御電極領域を初期電位
に設定し、 次の蓄積動作で、光照射により生成され
るキャリアをキャリア蓄積領域に蓄積し、 次の転送
動作で、複数の絶縁ゲート型トランジスタの一つを導通
させて、キャリア蓄積領域の一つに蓄積されたキャリア
を制御電極領域に転送し、 次の読み出し動作で転送
されたキャリアによって一義的に決定される前記制御電
極領域の電位を読み出し、 読み出した後に第２のリ
セット動作で、前記制御電極領域の電位を初期化し、
他のキャリア蓄積領域について、〜の動作によ
り、転送、読み出し、リセットの各動作を行う。
【００２７】本発明において、少なくとも、キャリアを
蓄積する光信号蓄積手段と、該光信号蓄積手段からのキ
ャリアを保持する光信号保持手段と、該光信号蓄積手段
と該光信号保持手段との間の導通を制御する第１のスイ
ッチ手段と、前記光信号蓄積手段を所定の電圧源に接続
する第２のスイッチ手段とで光電変換セルを構成し、第
１の制御手段により前記光信号蓄積手段から前記光信号
保持手段へキャリアを全光電変換セル一括して転送して
蓄積動作を終了させるとともに、前記光信号蓄積手段を
全光電変換セル一括して所定の電位にリセットした後蓄
積動作を開始させることで、蓄積動作の開始と終了とを
全画素一致させることができる。なお、前記光信号保持
手段のリセットは光信号蓄積手段のリセットと同時に行
われても、個別に行われても良い。
蓄積する光信号蓄積手段と、該光信号蓄積手段からのキ
ャリアを保持する光信号保持手段と、該光信号蓄積手段
と該光信号保持手段との間の導通を制御する第１のスイ
ッチ手段と、前記光信号蓄積手段を所定の電圧源に接続
する第２のスイッチ手段とで光電変換セルを構成し、第
１の制御手段により前記光信号蓄積手段から前記光信号
保持手段へキャリアを全光電変換セル一括して転送して
蓄積動作を終了させるとともに、前記光信号蓄積手段を
全光電変換セル一括して所定の電位にリセットした後蓄
積動作を開始させることで、蓄積動作の開始と終了とを
全画素一致させることができる。なお、前記光信号保持
手段のリセットは光信号蓄積手段のリセットと同時に行
われても、個別に行われても良い。
【００２８】以下、本発明の実施態様例について説明す
る。図２４は本発明の一実施態様を示す模式図であり、
（ａ）は光電変換装置の上面を、（ｂ）はＸＸ′線によ
る断面を、（ｃ）は等価回路をそれぞれ示している。受
光部はｐ領域１２とｎ- 領域３とからなるホトダイオー
ドＰＤで構成され、第１のトランジスタはｎ+ 領域２と
ｎ- 領域３とをコレクタ、ｐ領域９をベース、ｎ領域１
０をエミッタとするバイポーラトランジスタＱで構成さ
れている。
る。図２４は本発明の一実施態様を示す模式図であり、
（ａ）は光電変換装置の上面を、（ｂ）はＸＸ′線によ
る断面を、（ｃ）は等価回路をそれぞれ示している。受
光部はｐ領域１２とｎ- 領域３とからなるホトダイオー
ドＰＤで構成され、第１のトランジスタはｎ+ 領域２と
ｎ- 領域３とをコレクタ、ｐ領域９をベース、ｎ領域１
０をエミッタとするバイポーラトランジスタＱで構成さ
れている。
【００２９】そして、ホトダイオードＰＤとバイポーラ
トランジスタＱとは、第２のトランジスタとしてのｐＭ
ＯＳトランジスタＭＴを間に介して選択的に２つのｐ領
域９，１２が導通する。ここで、ＣP は蓄積容量、ＣBC
はベース・コレクタ容量、ＶCCはコレクタ及びホトダイ
オードのカソードを逆バイアスする為の電位を与える基
準電圧源である。
トランジスタＱとは、第２のトランジスタとしてのｐＭ
ＯＳトランジスタＭＴを間に介して選択的に２つのｐ領
域９，１２が導通する。ここで、ＣP は蓄積容量、ＣBC
はベース・コレクタ容量、ＶCCはコレクタ及びホトダイ
オードのカソードを逆バイアスする為の電位を与える基
準電圧源である。
【００３０】次に基本動作について説明すると、トラン
ジスタＭＴがオフ状態で光がホトダイオードに入射する
とホールがｐ領域１２に蓄積される。次にトランジスタ
ＭＴをオンして、光電荷をベースとしてのｐ領域９に転
送する。再びトランジスタＭＴがオフした後は、ベース
に蓄積されたキャリアに基づいて増幅された信号をエミ
ッタより取り出す。
ジスタＭＴがオフ状態で光がホトダイオードに入射する
とホールがｐ領域１２に蓄積される。次にトランジスタ
ＭＴをオンして、光電荷をベースとしてのｐ領域９に転
送する。再びトランジスタＭＴがオフした後は、ベース
に蓄積されたキャリアに基づいて増幅された信号をエミ
ッタより取り出す。
【００３１】本発明に用いられる第１のトランジスタと
してはバイポーラトランジスタやユニポーラトランジス
タが用いられる。特に後者としては接合ゲートを有する
ＦＥＴやＳＩＴが好ましい。本発明に用いられる第２の
トランジスタとしては、絶縁ゲート型トランジスタが好
ましく用いられ、特にＭＯＳトランジスタが望ましい。
してはバイポーラトランジスタやユニポーラトランジス
タが用いられる。特に後者としては接合ゲートを有する
ＦＥＴやＳＩＴが好ましい。本発明に用いられる第２の
トランジスタとしては、絶縁ゲート型トランジスタが好
ましく用いられ、特にＭＯＳトランジスタが望ましい。
【００３２】更に第１のトランジスタや、第２のトラン
ジスタの一部分は遮光されることが好ましい。
ジスタの一部分は遮光されることが好ましい。
【００３３】そしてホトダイオードは１つの第１のトラ
ンジスタに対して複数設けられれば感度を上げ、開口率
を向上させることができる。
ンジスタに対して複数設けられれば感度を上げ、開口率
を向上させることができる。
【００３４】図２５は図２４の光電変換装置を１画素と
して３つの画素をアレイ状に配した装置（ラインセン
サ）である。この画素は図２４の構成に加えてリセット
用のトランジスタが第３のトランジスタとして更に加え
られている。
して３つの画素をアレイ状に配した装置（ラインセン
サ）である。この画素は図２４の構成に加えてリセット
用のトランジスタが第３のトランジスタとして更に加え
られている。
【００３５】第３のトランジスタＭＲはｐ領域１２，２
０をソース・ドレインとし、１１をゲート電極とするｐ
ＭＯＳトランジスタであり、ｐ領域２０はリセット用の
基準電位に保持されている。
０をソース・ドレインとし、１１をゲート電極とするｐ
ＭＯＳトランジスタであり、ｐ領域２０はリセット用の
基準電位に保持されている。
【００３６】この場合も、図２５の（ｂ）に示すよう
に、ホトダイオード以外の領域を絶縁層１４を介して設
けられた遮光層により遮光することが好ましい。
に、ホトダイオード以外の領域を絶縁層１４を介して設
けられた遮光層により遮光することが好ましい。
【００３７】この図２５の例では図２４の例における蓄
積動作の前にゲート電極１１に負電圧を与えてｐＭＯＳ
トランジスタＭＲをオンさせてホトダイオードをリセッ
トすることが望ましい。
積動作の前にゲート電極１１に負電圧を与えてｐＭＯＳ
トランジスタＭＲをオンさせてホトダイオードをリセッ
トすることが望ましい。
【００３８】図２６は図２５の装置の動作を説明する為
の図であり、（ａ）は回路を、（ｂ）はパルスタイミン
グをそれぞれ示している。まずリセット動作として、端
子φ BRS ，φT に負パルスが、φTTに正パルスが印加さ
れて第１リセットが行われる。この時各ホトダイオード
のアノードとバイポーラトランジスタのベースはリセッ
ト用の基準電位ＶBBに保持される。次に端子φERS に正
パルスが印加されてバイポーラトランジスタのエミッタ
及び容量ＣT がリセット用の基準電位ＶEEにリセットさ
れる。こうして、バイポーラトランジスタのベース・エ
ミッタ間が順バイアスされてキャリアがリセットされ
る。この時、ｔｔのように固定パターンノイズを抑える
為にφT のパルスが立上がってから、φERS のパルスを
立下げることが望ましい。
の図であり、（ａ）は回路を、（ｂ）はパルスタイミン
グをそれぞれ示している。まずリセット動作として、端
子φ BRS ，φT に負パルスが、φTTに正パルスが印加さ
れて第１リセットが行われる。この時各ホトダイオード
のアノードとバイポーラトランジスタのベースはリセッ
ト用の基準電位ＶBBに保持される。次に端子φERS に正
パルスが印加されてバイポーラトランジスタのエミッタ
及び容量ＣT がリセット用の基準電位ＶEEにリセットさ
れる。こうして、バイポーラトランジスタのベース・エ
ミッタ間が順バイアスされてキャリアがリセットされ
る。この時、ｔｔのように固定パターンノイズを抑える
為にφT のパルスが立上がってから、φERS のパルスを
立下げることが望ましい。
【００３９】こうして、リセット動作が終ると次は蓄積
動作にはいる。この時はトランジスタＭＲ，ＭＴ1 ・・・
ＭＴ3 ，Ｍ1 ・・・ Ｍ3 ，ＭＶ1 ・・・ ＭＶ3 ，ＭＨ1 ・・・
ＭＨ3 は全てオフしている。
動作にはいる。この時はトランジスタＭＲ，ＭＴ1 ・・・
ＭＴ3 ，Ｍ1 ・・・ Ｍ3 ，ＭＶ1 ・・・ ＭＶ3 ，ＭＨ1 ・・・
ＭＨ3 は全てオフしている。
【００４０】次に読み出し動作にはいると、φT のパル
スによってＭＯＳトランジスタＭＴ1 ・・・ ＭＴ3 がオン
して、バイポーラトランジスタＱ1 ・・・ Ｑ3 のベースに
同時にキャリアが転送される。次にφTTのパルスにより
トランジスタＭ1 ・・・ Ｍ3 がオンするとエミッタは読み
出し容量負荷ＣT に接続され、該容量負荷ＣT にベース
に蓄積されたキャリアに基づく信号が読み出される。そ
の後はシフトレジスタの動作により時系列化された３つ
の信号がアンプAmp を通して出力される。
スによってＭＯＳトランジスタＭＴ1 ・・・ ＭＴ3 がオン
して、バイポーラトランジスタＱ1 ・・・ Ｑ3 のベースに
同時にキャリアが転送される。次にφTTのパルスにより
トランジスタＭ1 ・・・ Ｍ3 がオンするとエミッタは読み
出し容量負荷ＣT に接続され、該容量負荷ＣT にベース
に蓄積されたキャリアに基づく信号が読み出される。そ
の後はシフトレジスタの動作により時系列化された３つ
の信号がアンプAmp を通して出力される。
【００４１】もちろん、画素を２次元に配すればエリア
センサになることは言うまでもない。
センサになることは言うまでもない。
【００４２】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。 （実施例１）図１は本発明による光電変換装置の一実施
例の２画素（２つの光電変換セル）分の平面図、図２は
図１のＡ−Ａ′断面図、図３は図１のＢ−Ｂ′断面図、
図４は図１のＣ−Ｃ′断面図、図５は図１の容量部Ｃ1
及びその近傍の断面図である。また図６は４画素分の等
価回路である。なお図１においては理解の容易化のため
配線、絶縁層等は省略してある。
詳細に説明する。 （実施例１）図１は本発明による光電変換装置の一実施
例の２画素（２つの光電変換セル）分の平面図、図２は
図１のＡ−Ａ′断面図、図３は図１のＢ−Ｂ′断面図、
図４は図１のＣ−Ｃ′断面図、図５は図１の容量部Ｃ1
及びその近傍の断面図である。また図６は４画素分の等
価回路である。なお図１においては理解の容易化のため
配線、絶縁層等は省略してある。
【００４３】本実施例の光電変換装置は、図６に示すよ
うに、二つのキャリア蓄積領域ＰＤ1 ，ＰＤ3 に対応し
て二つの第２のトランジスタＭＴ1 ，ＭＴ3 （絶縁ゲー
ト型トランジスタ、図１，図２に図示）が設けられてお
り、キャリア蓄積領域ＰＤ1，ＰＤ3 にキャリアを蓄積
し、このＭＯＳトランジスタＭＴ1 ，ＭＴ3 を通して蓄
積されたキャリアが順次１つのバイポーラトランジスタ
Ｑ1 のベース領域（制御電極領域）Ｂ3 に送られる。こ
のベース領域Ｂ3 の電位を容量部Ｃ1 ，Ｃ3 を介して制
御することにより、ベース領域Ｂ3 に転送されたキャリ
アに基づく信号がエミッタ領域（第一の主電極領域）１
０、配線１５を介して出力される。キャリア蓄積領域Ｐ
Ｄ1 ，ＰＤ3 の残留電荷はそれぞれ二つの第３のトラン
ジスタＭＲ1 ，ＭＲ3 （絶縁ゲート型トランジスタ）を
ＯＮすることで放電され、所定の電位ＶBGに設定され
る。ＭＯＳトランジスタＭＲ1 ，ＭＲ3 がＯＦＦ状態の
ときはキャリア蓄積領域ＰＤ1 ，ＰＤ3 は互いに電気的
に絶縁された状態となる。
うに、二つのキャリア蓄積領域ＰＤ1 ，ＰＤ3 に対応し
て二つの第２のトランジスタＭＴ1 ，ＭＴ3 （絶縁ゲー
ト型トランジスタ、図１，図２に図示）が設けられてお
り、キャリア蓄積領域ＰＤ1，ＰＤ3 にキャリアを蓄積
し、このＭＯＳトランジスタＭＴ1 ，ＭＴ3 を通して蓄
積されたキャリアが順次１つのバイポーラトランジスタ
Ｑ1 のベース領域（制御電極領域）Ｂ3 に送られる。こ
のベース領域Ｂ3 の電位を容量部Ｃ1 ，Ｃ3 を介して制
御することにより、ベース領域Ｂ3 に転送されたキャリ
アに基づく信号がエミッタ領域（第一の主電極領域）１
０、配線１５を介して出力される。キャリア蓄積領域Ｐ
Ｄ1 ，ＰＤ3 の残留電荷はそれぞれ二つの第３のトラン
ジスタＭＲ1 ，ＭＲ3 （絶縁ゲート型トランジスタ）を
ＯＮすることで放電され、所定の電位ＶBGに設定され
る。ＭＯＳトランジスタＭＲ1 ，ＭＲ3 がＯＦＦ状態の
ときはキャリア蓄積領域ＰＤ1 ，ＰＤ3 は互いに電気的
に絶縁された状態となる。
【００４４】図１〜図５において、１はＮ型半導体基
板、２はＮ型拡散層、３はＮ型エピタキシャル層、４は
素子分離領域であるフィールド酸化膜、７はゲート酸化
膜、８ａ，８ｂはＭＯＳトランジスタＭＴ1 ，ＭＴ3 の
ゲート電極となるポリサイド膜、９はバイポーラトラン
ジスタＱ1 のベース領域となるとともに、ＭＯＳトラン
ジスタＭＴ1 ，ＭＴ3 のソース領域（又はドレイン領
域）となるＰ型領域、１０はバイポーラトランジスタＱ
1 のエミッタ領域となるＮ型領域、１１はＭＯＳトラン
ジスタＭＲ1 ，ＭＲ3 のゲート電極となるとともに、図
５に示すような容量Ｃ1 ，Ｃ3 を構成する電極となる電
極である。また１２はキャリア蓄積領域ＰＤ1 ，ＰＤ3
を構成するＰ型領域、１３は層間絶縁膜（ＢＰＳＧ
膜）、１４は層間絶縁膜（ＰＳＧ膜）、１５は第１ＡＬ
層、１６は第２ＡＬ層、１７はパッシベーション膜であ
る。
板、２はＮ型拡散層、３はＮ型エピタキシャル層、４は
素子分離領域であるフィールド酸化膜、７はゲート酸化
膜、８ａ，８ｂはＭＯＳトランジスタＭＴ1 ，ＭＴ3 の
ゲート電極となるポリサイド膜、９はバイポーラトラン
ジスタＱ1 のベース領域となるとともに、ＭＯＳトラン
ジスタＭＴ1 ，ＭＴ3 のソース領域（又はドレイン領
域）となるＰ型領域、１０はバイポーラトランジスタＱ
1 のエミッタ領域となるＮ型領域、１１はＭＯＳトラン
ジスタＭＲ1 ，ＭＲ3 のゲート電極となるとともに、図
５に示すような容量Ｃ1 ，Ｃ3 を構成する電極となる電
極である。また１２はキャリア蓄積領域ＰＤ1 ，ＰＤ3
を構成するＰ型領域、１３は層間絶縁膜（ＢＰＳＧ
膜）、１４は層間絶縁膜（ＰＳＧ膜）、１５は第１ＡＬ
層、１６は第２ＡＬ層、１７はパッシベーション膜であ
る。
【００４５】以下、上記構成の光電変換セルの製造方法
を図７〜図１７を用いて説明する。なお、図８，図１
１，図１４は図１のＡ−Ａ′断面に対応する図、図９，
図１２，図１５は図１のＢ−Ｂ′断面に対応する図、図
１０，図１３，図１６は図１のＣ−Ｃ′断面に対応する
図である。ここで、図８、図９、図１１、図１２、図１
４、図１５については、簡易化のため素子領域１９の大
きさを縮小して示してある。
を図７〜図１７を用いて説明する。なお、図８，図１
１，図１４は図１のＡ−Ａ′断面に対応する図、図９，
図１２，図１５は図１のＢ−Ｂ′断面に対応する図、図
１０，図１３，図１６は図１のＣ−Ｃ′断面に対応する
図である。ここで、図８、図９、図１１、図１２、図１
４、図１５については、簡易化のため素子領域１９の大
きさを縮小して示してある。
【００４６】Ｎ型の半導体基板１は、比抵抗０．０１Ω
ｃｍ〜１０Ωｃｍのものを用いる。これにまずＮ型の拡
散層２をＡｓを不純物としてイオン注入法と熱拡散法に
よって深さ０．１〜１μｍ、表面濃度１Ｅ１７〜１Ｅ２
０個／ｃｍ3 程度導入する。次にエピタキシャル法を用
いて成長層濃度５Ｅ１３〜５Ｅ１５個／ｃｍ3 、厚さ３
〜１５μｍ程度のＮ型エピタキシャル層３を形成する
（図７）。
ｃｍ〜１０Ωｃｍのものを用いる。これにまずＮ型の拡
散層２をＡｓを不純物としてイオン注入法と熱拡散法に
よって深さ０．１〜１μｍ、表面濃度１Ｅ１７〜１Ｅ２
０個／ｃｍ3 程度導入する。次にエピタキシャル法を用
いて成長層濃度５Ｅ１３〜５Ｅ１５個／ｃｍ3 、厚さ３
〜１５μｍ程度のＮ型エピタキシャル層３を形成する
（図７）。
【００４７】次に、選択酸化法を用いて素子形成領域１
９と素子分離領域であるフィールド酸化膜４を形成す
る。この時のパッド酸化膜５を１００〜５００Å、減圧
ＣＶＤ法による窒化膜を１０００〜３０００Å、フィー
ルド酸化膜４を４０００〜１００００Å程度の厚さとす
る（図８〜図１０）。
９と素子分離領域であるフィールド酸化膜４を形成す
る。この時のパッド酸化膜５を１００〜５００Å、減圧
ＣＶＤ法による窒化膜を１０００〜３０００Å、フィー
ルド酸化膜４を４０００〜１００００Å程度の厚さとす
る（図８〜図１０）。
【００４８】なお周辺駆動回路をＣＭＯＳトランジスタ
で形成するためにウェル拡散が必要な場合や高濃度のＮ
型拡散層が必要な場合は選択酸化法を行う前にこれらの
工程を完了させておくことは言うまでもない。
で形成するためにウェル拡散が必要な場合や高濃度のＮ
型拡散層が必要な場合は選択酸化法を行う前にこれらの
工程を完了させておくことは言うまでもない。
【００４９】次にパッド酸化膜５を除去し素子形成領域
をエッチングにより露出させた後、１０００〜３０００
Å程度の酸化を行い、再びこの酸化膜を除去し、改めて
ゲート酸化膜７を１００〜５００Å程度ドライ酸化によ
って形成する。続いて減圧ＣＶＤ法によってポリシリコ
ン膜を２０００〜４０００Å形成し１０００〜２０００
Å程度のＷ膜を減圧ＣＶＤ法もしくはスパッタ法によっ
て形成し、これらの積層膜を熱処理によってポリサイド
化する。
をエッチングにより露出させた後、１０００〜３０００
Å程度の酸化を行い、再びこの酸化膜を除去し、改めて
ゲート酸化膜７を１００〜５００Å程度ドライ酸化によ
って形成する。続いて減圧ＣＶＤ法によってポリシリコ
ン膜を２０００〜４０００Å形成し１０００〜２０００
Å程度のＷ膜を減圧ＣＶＤ法もしくはスパッタ法によっ
て形成し、これらの積層膜を熱処理によってポリサイド
化する。
【００５０】続いてフォトエッチングによって所望の部
分のみにポリサイド膜８ａ，８ｂが残るようにフォトエ
ッチングで加工し、熱酸化によってポリサイド上に酸化
膜を１００〜１０００Å程度成長させる。次に水平方向
の画素間分離と制御電極の電位制御機能を合わせ持つ電
極１１、及び周辺回路をＣＭＯＳトランジスタで形成す
る場合のゲート電極となるポリシリコン膜を減圧ＣＶＤ
法によって２０００〜４０００Å程度形成する。またポ
リサイド化が必要な場合は続いてＷ膜をやはり減圧ＣＶ
Ｄ法もしくはスパッタ法によって１０００〜２０００Å
形成し、熱処理によるポリサイド化を行ってから所望の
部分を残してフォトエッチング法を用いて除去する。こ
の段階でイオン注入法と熱拡散法を用いてキャリア蓄積
領域となるｐ型領域１２、及びベース領域等となるＰ型
領域９を同時にかつフィールド酸化膜とポリサイド膜に
よって自己整合的に形成する。今回用いた条件は、ホウ
素イオン１Ｅ１２〜４Ｅ１２個／ｃｍ2 を４０ｋｅＶで
イオン注入し１１００℃の不活性気体雰囲気中で１〜３
ｈｒｓ熱処理を行った。続いてフォトリソグラフィ工程
とイオン注入法によってエミッタ領域１０と周辺回路に
ＮＭＯＳトランジスタが存在する場合はＮＭＯＳトラン
ジスタのソース・ドレイン領域を同時に形成する。本実
施例ではＡｓイオンを１Ｅ１５〜１Ｅ１６個／ｃｍ2 程
度を１００ｋｅＶにて注入している（図１１〜図１
３）。
分のみにポリサイド膜８ａ，８ｂが残るようにフォトエ
ッチングで加工し、熱酸化によってポリサイド上に酸化
膜を１００〜１０００Å程度成長させる。次に水平方向
の画素間分離と制御電極の電位制御機能を合わせ持つ電
極１１、及び周辺回路をＣＭＯＳトランジスタで形成す
る場合のゲート電極となるポリシリコン膜を減圧ＣＶＤ
法によって２０００〜４０００Å程度形成する。またポ
リサイド化が必要な場合は続いてＷ膜をやはり減圧ＣＶ
Ｄ法もしくはスパッタ法によって１０００〜２０００Å
形成し、熱処理によるポリサイド化を行ってから所望の
部分を残してフォトエッチング法を用いて除去する。こ
の段階でイオン注入法と熱拡散法を用いてキャリア蓄積
領域となるｐ型領域１２、及びベース領域等となるＰ型
領域９を同時にかつフィールド酸化膜とポリサイド膜に
よって自己整合的に形成する。今回用いた条件は、ホウ
素イオン１Ｅ１２〜４Ｅ１２個／ｃｍ2 を４０ｋｅＶで
イオン注入し１１００℃の不活性気体雰囲気中で１〜３
ｈｒｓ熱処理を行った。続いてフォトリソグラフィ工程
とイオン注入法によってエミッタ領域１０と周辺回路に
ＮＭＯＳトランジスタが存在する場合はＮＭＯＳトラン
ジスタのソース・ドレイン領域を同時に形成する。本実
施例ではＡｓイオンを１Ｅ１５〜１Ｅ１６個／ｃｍ2 程
度を１００ｋｅＶにて注入している（図１１〜図１
３）。
【００５１】また周辺回路をＣＭＯＳトランジスタで作
成する場合のＰＭＯＳトランジスタの形成、Ｐ型の拡散
層へのオーミックコンタクト用高濃度層形成もこれに続
いてイオン注入法によって行う。
成する場合のＰＭＯＳトランジスタの形成、Ｐ型の拡散
層へのオーミックコンタクト用高濃度層形成もこれに続
いてイオン注入法によって行う。
【００５２】次に配線間を絶縁するためのＣＶＤ膜１３
を常圧ＣＶＤ法によって５０００〜９０００Å形成す
る。この工程ではそれに続く配線形成工程に対して有利
なＢＰＳＧ膜が用いられるのが一般的であり、ここでも
ＢＰＳＧ膜を採用している。これに引き続いてリフロー
工程を行って平坦化処理と前の工程で注入したイオンの
活性化を行う。さらにフォトエッチングによってコンタ
クトホールの形成を行い、スパッタによる６０００〜１
００００Å程度のＡＬ−Ｓｉ成膜及び配線パターン１５
の形成をフォトエッチングで行う。アロイ工程を経た
後、常圧ＣＶＤ法によるＰＳＧ膜１４を６０００〜１０
０００Å形成する（図１４〜図１６）。
を常圧ＣＶＤ法によって５０００〜９０００Å形成す
る。この工程ではそれに続く配線形成工程に対して有利
なＢＰＳＧ膜が用いられるのが一般的であり、ここでも
ＢＰＳＧ膜を採用している。これに引き続いてリフロー
工程を行って平坦化処理と前の工程で注入したイオンの
活性化を行う。さらにフォトエッチングによってコンタ
クトホールの形成を行い、スパッタによる６０００〜１
００００Å程度のＡＬ−Ｓｉ成膜及び配線パターン１５
の形成をフォトエッチングで行う。アロイ工程を経た
後、常圧ＣＶＤ法によるＰＳＧ膜１４を６０００〜１０
０００Å形成する（図１４〜図１６）。
【００５３】ふたたびフォトエッチング法を用いてスー
ルーホールを開孔して第２層目と第１層目のＡＬ−Ｓｉ
の接続が所望の部分で行えるようにし、スパッタを用い
て第２層目のＡＬ−Ｓｉ１６を８０００〜１２０００Å
程度成膜し、不要な部分の第２層目のＡＬ−Ｓｉをフォ
トエッチングによって除去した後アロイ工程を行い、最
後にパッシベーション膜であるプラズマ窒化膜１７を６
０００〜１２０００Å程度プラズマＣＶＤ法によって形
成し、ボンディングパッドをフォトエッチングによって
開孔して完成する（図２〜図４、図１７）。
ルーホールを開孔して第２層目と第１層目のＡＬ−Ｓｉ
の接続が所望の部分で行えるようにし、スパッタを用い
て第２層目のＡＬ−Ｓｉ１６を８０００〜１２０００Å
程度成膜し、不要な部分の第２層目のＡＬ−Ｓｉをフォ
トエッチングによって除去した後アロイ工程を行い、最
後にパッシベーション膜であるプラズマ窒化膜１７を６
０００〜１２０００Å程度プラズマＣＶＤ法によって形
成し、ボンディングパッドをフォトエッチングによって
開孔して完成する（図２〜図４、図１７）。
【００５４】以下、上述した光電変換装置の動作につい
て図６の等価回路及び図１８のタイミングチャートを参
照しつつ説明する。
て図６の等価回路及び図１８のタイミングチャートを参
照しつつ説明する。
【００５５】まず、全画素の初期化を行うための第１の
リセット動作を行う（Ｔ１）。φ1，φ2 をハイレベル
とし、容量Ｃ1 ，Ｃ3 を介してベース領域Ｂ3 をエミッ
タ領域に対して順方向にバイアスして、キャリアを放電
させ、その後、φ1 ，φ2 をロウレベルとし、φ3 ，φ
4 をロウレベルとすると光電変換セルのＭＯＳトランジ
スタがＯＮ状態となって全ての画素の電位が一定
（ＶBG）になる。
リセット動作を行う（Ｔ１）。φ1，φ2 をハイレベル
とし、容量Ｃ1 ，Ｃ3 を介してベース領域Ｂ3 をエミッ
タ領域に対して順方向にバイアスして、キャリアを放電
させ、その後、φ1 ，φ2 をロウレベルとし、φ3 ，φ
4 をロウレベルとすると光電変換セルのＭＯＳトランジ
スタがＯＮ状態となって全ての画素の電位が一定
（ＶBG）になる。
【００５６】次に光発生キャリアを蓄積するための蓄積
動作を行う（Ｔ２）この時ＭＯＳトランジスタＭＲ1 ，
ＭＲ3 ，ＭＴ1 ，ＭＴ3 （ＭＲ2 ，ＭＲ4 ，ＭＴ2 ，Ｍ
Ｔ4）は全てオフされており、光によって発生したホー
ルがキャリア蓄積領域ＰＤ1，ＰＤ3 （ＰＤ2 ，ＰＤ
4 ）に蓄積される。以下簡単のため、図の左側二画素分
のみについて説明するが、右側二画素についてもまった
く同等の動作を行っている。
動作を行う（Ｔ２）この時ＭＯＳトランジスタＭＲ1 ，
ＭＲ3 ，ＭＴ1 ，ＭＴ3 （ＭＲ2 ，ＭＲ4 ，ＭＴ2 ，Ｍ
Ｔ4）は全てオフされており、光によって発生したホー
ルがキャリア蓄積領域ＰＤ1，ＰＤ3 （ＰＤ2 ，ＰＤ
4 ）に蓄積される。以下簡単のため、図の左側二画素分
のみについて説明するが、右側二画素についてもまった
く同等の動作を行っている。
【００５７】次にΦ３をロウレベルとして、キャリア蓄
積領域ＰＤ1 で発生したキャリアをＭＯＳトランジスタ
ＭＴ1 を通じてベース領域Ｂ3 へ転送する（Ｔ３）。次
に転送されたキャリアを読み出し用のパルスΦ１によっ
て読み出す（Ｔ４）。この時ＭＯＳトランジスタＭＲ1
は当然オフのままでベース領域と電極との重なり容量Ｃ
1 のみでベース領域Ｂ3 の電位がエミッタ領域に対して
順バイアスされ、バイポーラトランジスタＱ1 のトラン
ジスタ動作が起こる。
積領域ＰＤ1 で発生したキャリアをＭＯＳトランジスタ
ＭＴ1 を通じてベース領域Ｂ3 へ転送する（Ｔ３）。次
に転送されたキャリアを読み出し用のパルスΦ１によっ
て読み出す（Ｔ４）。この時ＭＯＳトランジスタＭＲ1
は当然オフのままでベース領域と電極との重なり容量Ｃ
1 のみでベース領域Ｂ3 の電位がエミッタ領域に対して
順バイアスされ、バイポーラトランジスタＱ1 のトラン
ジスタ動作が起こる。
【００５８】続いてΦ１，Φ３をロウレベルとしてＭＯ
ＳトランジスタＭＲ1 ，ＭＴ1 をオンし、キャリア蓄積
領域ＰＤ1 で発生したキャリアをリセットするための動
作を行う（Ｔ５）。これによりベース領域Ｂ3 は再び初
期電位に設定される。次にキャリア蓄積領域ＰＤ2 で発
生したキャリアをＴ６〜Ｔ８によって同様に転送、読み
出し、リセットを行い一連の動作を完了し再びＴ１に戻
る。
ＳトランジスタＭＲ1 ，ＭＴ1 をオンし、キャリア蓄積
領域ＰＤ1 で発生したキャリアをリセットするための動
作を行う（Ｔ５）。これによりベース領域Ｂ3 は再び初
期電位に設定される。次にキャリア蓄積領域ＰＤ2 で発
生したキャリアをＴ６〜Ｔ８によって同様に転送、読み
出し、リセットを行い一連の動作を完了し再びＴ１に戻
る。
【００５９】なお、以上説明した実施例では、ベース領
域の電位を制御するための容量Ｃ1,Ｃ3 を設けている
が、本発明はかかる容量を設けない場合にも用いること
ができる。
域の電位を制御するための容量Ｃ1,Ｃ3 を設けている
が、本発明はかかる容量を設けない場合にも用いること
ができる。
【００６０】以上のように、本実施例では１つの増幅用
バイポーラトランジスタに対して、複数の光電変換部で
あるホトダイオードを順次選択的に接続することによ
り、開口率を向上させ、感度を高めることができる。 （実施例２）図１９は本発明による光電変換装置の第２
実施例の構成を示す等価回路図である。
バイポーラトランジスタに対して、複数の光電変換部で
あるホトダイオードを順次選択的に接続することによ
り、開口率を向上させ、感度を高めることができる。 （実施例２）図１９は本発明による光電変換装置の第２
実施例の構成を示す等価回路図である。
【００６１】本実施例では、簡便化のため、垂直方向に
２画素、水平方向に２画素の合計４画素の場合について
説明する。
２画素、水平方向に２画素の合計４画素の場合について
説明する。
【００６２】同図に示すように、各画素Ｓ（図中、破線
領域）は、第２のスイッチ手段となるリセット用スイッ
チトランジスタＭＲ11〜ＭＲ22、第１のスイッチ手段と
なる転送用トランジスタＭＴ11〜ＭＴ22、信号読出し用
トランジスタＱ11〜Ｑ22、及びホトダイオード等の光信
号蓄積手段となる光電荷蓄積容量ＣP11 〜ＣP22 、信号
保持容量ＣB11 〜ＣB22 、制御容量ＣOX11〜ＣOX22から
構成されており、これらのうち、光電荷蓄積容量ＣP11
〜ＣP22 の部分は上部から光が照射され、それ以外の部
分は光が進入しない様に遮光されている。なお、信号保
持容量ＣB11 〜ＣB22 、制御容量ＣOX11〜ＣOX22は光信
号保持手段を構成し、ここでは信号保持容量ＣB11 〜Ｃ
B22 は信号読出し用トランジスタＱ11〜Ｑ22のベース容
量である。
領域）は、第２のスイッチ手段となるリセット用スイッ
チトランジスタＭＲ11〜ＭＲ22、第１のスイッチ手段と
なる転送用トランジスタＭＴ11〜ＭＴ22、信号読出し用
トランジスタＱ11〜Ｑ22、及びホトダイオード等の光信
号蓄積手段となる光電荷蓄積容量ＣP11 〜ＣP22 、信号
保持容量ＣB11 〜ＣB22 、制御容量ＣOX11〜ＣOX22から
構成されており、これらのうち、光電荷蓄積容量ＣP11
〜ＣP22 の部分は上部から光が照射され、それ以外の部
分は光が進入しない様に遮光されている。なお、信号保
持容量ＣB11 〜ＣB22 、制御容量ＣOX11〜ＣOX22は光信
号保持手段を構成し、ここでは信号保持容量ＣB11 〜Ｃ
B22 は信号読出し用トランジスタＱ11〜Ｑ22のベース容
量である。
【００６３】以下、上記実施例の光電変換装置の動作に
ついて、図２０のタイミングチャートを用いて説明す
る。
ついて、図２０のタイミングチャートを用いて説明す
る。
【００６４】まず、φT1のパルスをLow レベルにし、Ｐ
ＭＯＳトランジスタＭＴ11〜ＭＴ22をＯＮ状態にし、光
電荷蓄積容量ＣP11 〜ＣP22 と信号保持容量ＣB11 〜Ｃ
B22とを同電位とする。なお、φT1のパルスをＰＭＯＳ
トランジスタＭＴ11〜ＭＴ22に与える共通配線、φT1の
パルス発生手段（不図示）が第１の制御手段を構成す
る。
ＭＯＳトランジスタＭＴ11〜ＭＴ22をＯＮ状態にし、光
電荷蓄積容量ＣP11 〜ＣP22 と信号保持容量ＣB11 〜Ｃ
B22とを同電位とする。なお、φT1のパルスをＰＭＯＳ
トランジスタＭＴ11〜ＭＴ22に与える共通配線、φT1の
パルス発生手段（不図示）が第１の制御手段を構成す
る。
【００６５】次に、φT1のパルスをLow レベルにしたま
ま、φBRのパルスをLow レベルにすると（このとき、Ｖ
BBをこのLow レベルよりＰＭＯＳトランジスタの閾値電
圧以上高く設定しておく）、ＰＭＯＳトランジスタＭＴ
11〜ＭＴ22、及びＭＲ11〜ＭＲ22がＯＮ状態となり、各
画素の光電荷蓄積容量ＣP11 〜ＣP22 、信号保持容量Ｃ
B11 〜ＣB22 は初期電位にリセットされる（第１のリセ
ット）。なお、φBRのパルスをＰＭＯＳトランジスタＭ
Ｒ11〜ＭＲ22に与える共通配線、φBRのパルス発生手段
（不図示）が第２の制御手段を構成する。
ま、φBRのパルスをLow レベルにすると（このとき、Ｖ
BBをこのLow レベルよりＰＭＯＳトランジスタの閾値電
圧以上高く設定しておく）、ＰＭＯＳトランジスタＭＴ
11〜ＭＴ22、及びＭＲ11〜ＭＲ22がＯＮ状態となり、各
画素の光電荷蓄積容量ＣP11 〜ＣP22 、信号保持容量Ｃ
B11 〜ＣB22 は初期電位にリセットされる（第１のリセ
ット）。なお、φBRのパルスをＰＭＯＳトランジスタＭ
Ｒ11〜ＭＲ22に与える共通配線、φBRのパルス発生手段
（不図示）が第２の制御手段を構成する。
【００６６】次に、φVCのパルスをHighレベルにし、Ｎ
ＭＯＳトランジスタＭＶ1 ，ＭＶ2をＯＮ状態にし、各
画素のエミッタ電位をＶVCにする。この状態のまま、下
記のパルス数２によりＭＯＳトランジスタＭＰ1 ，ＭＰ
2 をＯＮ状態として、水平駆動線ＶＬ1 ，ＶＬ2 をＨｉ
ｇｈレベル（電位ＶCC）にし、水平駆動線ＶＬ1 ，ＶＬ
2 を同時にHighレベルまで立上げることで、制御容量Ｃ
OX11〜ＣOX22を介して信号読出し用トランジスタＱ11〜
Ｑ22のベース領域の電位を上昇させて、ベース・エミッ
タ間を順方向にバイアスして残留電荷を放電させ、全画
素同時にリセット動作を行なう。その後φRES によりＭ
ＯＳトランジスタＭＮ1 ，ＭＮ2 をＯＮ状態として、水
平駆動線ＶＬ1 ，ＶＬ2 を同時にLow レベル（ＧＮＤ）
まで立下げ、各画素の光電荷蓄積容量ＣP11 〜ＣP22 、
信号保持容量ＣB11 〜ＣB22 の電位を一定電位、且つ逆
バイアスにする（第２のリセット）。なお、ＮＯＲ回
路、パルスφRES ，パルス数２のパルス発生手段（不図
示）、ＭＯＳトランジスタＭＮ1 ，ＭＮ2 、ＭＯＳトラ
ンジスタＭＰ1 ，ＭＰ2 が第３の制御手段を構成する。
ＭＯＳトランジスタＭＶ1 ，ＭＶ2をＯＮ状態にし、各
画素のエミッタ電位をＶVCにする。この状態のまま、下
記のパルス数２によりＭＯＳトランジスタＭＰ1 ，ＭＰ
2 をＯＮ状態として、水平駆動線ＶＬ1 ，ＶＬ2 をＨｉ
ｇｈレベル（電位ＶCC）にし、水平駆動線ＶＬ1 ，ＶＬ
2 を同時にHighレベルまで立上げることで、制御容量Ｃ
OX11〜ＣOX22を介して信号読出し用トランジスタＱ11〜
Ｑ22のベース領域の電位を上昇させて、ベース・エミッ
タ間を順方向にバイアスして残留電荷を放電させ、全画
素同時にリセット動作を行なう。その後φRES によりＭ
ＯＳトランジスタＭＮ1 ，ＭＮ2 をＯＮ状態として、水
平駆動線ＶＬ1 ，ＶＬ2 を同時にLow レベル（ＧＮＤ）
まで立下げ、各画素の光電荷蓄積容量ＣP11 〜ＣP22 、
信号保持容量ＣB11 〜ＣB22 の電位を一定電位、且つ逆
バイアスにする（第２のリセット）。なお、ＮＯＲ回
路、パルスφRES ，パルス数２のパルス発生手段（不図
示）、ＭＯＳトランジスタＭＮ1 ，ＭＮ2 、ＭＯＳトラ
ンジスタＭＰ1 ，ＭＰ2 が第３の制御手段を構成する。
【００６７】上記第２のリセット終了後、φT1にHighの
パルスを加え、ＰＭＯＳトランジスタＭＴ11〜ＭＴ22を
ＯＦＦ状態とすると、光電荷蓄積容量ＣP11 〜ＣP22 で
表わされるホトダイオード部で光キャリアの蓄積動作が
全画素同時に開始される。
パルスを加え、ＰＭＯＳトランジスタＭＴ11〜ＭＴ22を
ＯＦＦ状態とすると、光電荷蓄積容量ＣP11 〜ＣP22 で
表わされるホトダイオード部で光キャリアの蓄積動作が
全画素同時に開始される。
【００６８】次に蓄積動作終了後、φT1のパルスを一定
期間Low レベルにすることで、光電荷蓄積容量ＣP11 〜
ＣP22 のキャリアが信号保持容量ＣB11 〜ＣB22 に転送
される。
期間Low レベルにすることで、光電荷蓄積容量ＣP11 〜
ＣP22 のキャリアが信号保持容量ＣB11 〜ＣB22 に転送
される。
【００６９】この時の転送効率は、
で表わされる（ｍ，ｎは１又は２）。
【００７０】その後、パルスφR を垂直シフトレジスタ
の出力が印加されるＮＭＯＳトランジスタで選択し、水
平駆動線ＶＬ1 ，ＶＬ2 に印加し、φT2のパルスにより
制御されるＭＯＳトランジスタＭ 1，Ｍ2 を通して、容
量ＣT1，ＣT2に信号を読み出す。
の出力が印加されるＮＭＯＳトランジスタで選択し、水
平駆動線ＶＬ1 ，ＶＬ2 に印加し、φT2のパルスにより
制御されるＭＯＳトランジスタＭ 1，Ｍ2 を通して、容
量ＣT1，ＣT2に信号を読み出す。
【００７１】容量ＣT1，ＣT2に読み出された信号は、水
平シフトレジスタによって選択される転送用のＭＯＳト
ランジスタＭＨ１，ＭＨ２を通して水平出力線１００に
転送され出力アンプ１０１を通して出力端子１０２から
出力される。なお水平出力線１００のリセットはφHRS
のパルスをHighレベルにすることで行われる。
平シフトレジスタによって選択される転送用のＭＯＳト
ランジスタＭＨ１，ＭＨ２を通して水平出力線１００に
転送され出力アンプ１０１を通して出力端子１０２から
出力される。なお水平出力線１００のリセットはφHRS
のパルスをHighレベルにすることで行われる。
【００７２】以上説明したように、本実施例において
は、全画素同時に蓄積動作が行われ、且つ同時に終了す
る。
は、全画素同時に蓄積動作が行われ、且つ同時に終了す
る。
【００７３】なお、本実施例においては、画素数が増大
した場合であっても、垂直シフトレジスタの出力が印加
されるＮＭＯＳトランジスタだけのサイズを大きくして
ＲON（オン抵抗値）を低減させることができるため、垂
直方向の画素ピッチが狭くなったり、水平方向の画素数
が多くなっても、上述したＮＯＲ回路等の第３の制御手
段の占有面積を増大させることはない。 （実施例３）なお、上記第２実施例においては、第２の
リセットが終了し、φT1のパルスを立ち上げてＰＭＯＳ
トランジスタＭＴ11〜ＭＴ22をＯＦＦ状態とした直後
に、全画素の蓄積動作を開始したが、ＰＭＯＳトランジ
スタＭＴ11〜ＭＴ22を蓄積動作中ＯＮ状態とし、蓄積動
作とともに転送動作を行い（即ち、光電荷蓄積容量ＣP1
1 〜ＣP22 で発生したキャリアは、即、信号保持容量Ｃ
B11 〜ＣB22 に転送される。）、蓄積（転送）動作終了
時に、ＰＭＯＳトランジスタＭＴ11〜ＭＴ22をＯＦＦ状
態となる様にパルスφT1を印加しても何ら問題はない。
この時の光電荷蓄積容量ＣP11 〜ＣP22 から信号保持容
量ＣB11 〜ＣB22 への転送効率は１となる。 （実施例４）上記第２実施例では、ＮＯＲ回路、パルス
φRES ，パルス数２のパルス発生手段（不図示）、ＭＯ
ＳトランジスタＭＮ1 ，ＭＮ2 、ＭＯＳトランジスタＭ
Ｐ1，ＭＰ2 で第３の制御手段を構成し、垂直シフトレ
ジスタの出力信号をＮＭＯＳトランジスタとＮＯＲ回路
とに入力していたが、 垂直シフトレジスタの出力はφR のHighレベルより
ＮＭＯＳトランジスタのＶth（スレッシュホールドレベ
ル）分高いレベルとしないと、水平駆動線ＶＬ1 ，ＶＬ
2 にφR のパルスが印加されない。
した場合であっても、垂直シフトレジスタの出力が印加
されるＮＭＯＳトランジスタだけのサイズを大きくして
ＲON（オン抵抗値）を低減させることができるため、垂
直方向の画素ピッチが狭くなったり、水平方向の画素数
が多くなっても、上述したＮＯＲ回路等の第３の制御手
段の占有面積を増大させることはない。 （実施例３）なお、上記第２実施例においては、第２の
リセットが終了し、φT1のパルスを立ち上げてＰＭＯＳ
トランジスタＭＴ11〜ＭＴ22をＯＦＦ状態とした直後
に、全画素の蓄積動作を開始したが、ＰＭＯＳトランジ
スタＭＴ11〜ＭＴ22を蓄積動作中ＯＮ状態とし、蓄積動
作とともに転送動作を行い（即ち、光電荷蓄積容量ＣP1
1 〜ＣP22 で発生したキャリアは、即、信号保持容量Ｃ
B11 〜ＣB22 に転送される。）、蓄積（転送）動作終了
時に、ＰＭＯＳトランジスタＭＴ11〜ＭＴ22をＯＦＦ状
態となる様にパルスφT1を印加しても何ら問題はない。
この時の光電荷蓄積容量ＣP11 〜ＣP22 から信号保持容
量ＣB11 〜ＣB22 への転送効率は１となる。 （実施例４）上記第２実施例では、ＮＯＲ回路、パルス
φRES ，パルス数２のパルス発生手段（不図示）、ＭＯ
ＳトランジスタＭＮ1 ，ＭＮ2 、ＭＯＳトランジスタＭ
Ｐ1，ＭＰ2 で第３の制御手段を構成し、垂直シフトレ
ジスタの出力信号をＮＭＯＳトランジスタとＮＯＲ回路
とに入力していたが、 垂直シフトレジスタの出力はφR のHighレベルより
ＮＭＯＳトランジスタのＶth（スレッシュホールドレベ
ル）分高いレベルとしないと、水平駆動線ＶＬ1 ，ＶＬ
2 にφR のパルスが印加されない。
【００７４】 デバイスの微細化（ＭＯＳのＬ縮少）
が進んだ場合、前記第３の制御手段等の素子数の低減が
望まれる。
が進んだ場合、前記第３の制御手段等の素子数の低減が
望まれる。
【００７５】そこで、本実施例では、図２１に示すよう
に、垂直シフトレジスタの出力信号とパルスφRES とを
ＯＲ回路に入力し、このＯＲ回路を水平駆動線ＶＬ1 ，
ＶＬ2 に接続した。かかる構成において、第２のリセッ
ト時にはφRES のパルスをHighレベルにし、水平駆動線
ＶＬ1 ，ＶＬ2 を同時にHighレベルまで立上げ、φRES
のパルスをLow レベルにして、水平駆動線ＶＬ1 ，ＶＬ
2 をＬＯＷレベルにする。
に、垂直シフトレジスタの出力信号とパルスφRES とを
ＯＲ回路に入力し、このＯＲ回路を水平駆動線ＶＬ1 ，
ＶＬ2 に接続した。かかる構成において、第２のリセッ
ト時にはφRES のパルスをHighレベルにし、水平駆動線
ＶＬ1 ，ＶＬ2 を同時にHighレベルまで立上げ、φRES
のパルスをLow レベルにして、水平駆動線ＶＬ1 ，ＶＬ
2 をＬＯＷレベルにする。
【００７６】また、読み出し時には、垂直シフトレジス
タの出力により、選択された行毎に読み出しパルスＶ1
，Ｖ2 を水平駆動線ＶＬ1 ，ＶＬ2 に印加する。本実
施例の駆動パルスは図２２のようになる。
タの出力により、選択された行毎に読み出しパルスＶ1
，Ｖ2 を水平駆動線ＶＬ1 ，ＶＬ2 に印加する。本実
施例の駆動パルスは図２２のようになる。
【００７７】本実施例によれば、第３の制御手段はＯＲ
回路、パルスφRES のパルス発生手段（不図示）のみで
構成できるとともに、全てのパルスのHighレベルを同一
にすることができる。 （実施例５）上記第４実施例では、例えば、図２１の右
上の画素の強い光が照射された場合、光電荷蓄積容量Ｃ
P12 の電位が上昇し、ある程度以上になると、ＰＭＯＳ
トランジスタＭＲ12又はＭＴ12を通して、ホールが隣接
の信号保持容量ＣB11 又はＣB12 に流入し、電位を上げ
てしまう場合がある。その結果、光が照射されていない
左上の画素が光偽信号を出力してしまうという問題が考
えられる。
回路、パルスφRES のパルス発生手段（不図示）のみで
構成できるとともに、全てのパルスのHighレベルを同一
にすることができる。 （実施例５）上記第４実施例では、例えば、図２１の右
上の画素の強い光が照射された場合、光電荷蓄積容量Ｃ
P12 の電位が上昇し、ある程度以上になると、ＰＭＯＳ
トランジスタＭＲ12又はＭＴ12を通して、ホールが隣接
の信号保持容量ＣB11 又はＣB12 に流入し、電位を上げ
てしまう場合がある。その結果、光が照射されていない
左上の画素が光偽信号を出力してしまうという問題が考
えられる。
【００７８】そのため、本実施例は、図２３に示すよう
に、ＰＭＯＳトランジスタＭＲ11〜ＭＲ22のソース端子
を各画素から配線で引き出す構造にし、さらにベース・
リセット・パルスφBRのＨｉｇｈレベルをＶCC以下の適
当な値に設定することにする。その結果、右上の画素に
強い光が照射され、光電荷蓄積容量ＣP12 の電位が上昇
しても、ＰＭＯＳトランジスタＭＲ12を通過したキャリ
アは電源ＶBBに流入することになり、隣接画素間での偽
信号を防止できる。なお、動作のタイミングは第４実施
例と全く同様である。
に、ＰＭＯＳトランジスタＭＲ11〜ＭＲ22のソース端子
を各画素から配線で引き出す構造にし、さらにベース・
リセット・パルスφBRのＨｉｇｈレベルをＶCC以下の適
当な値に設定することにする。その結果、右上の画素に
強い光が照射され、光電荷蓄積容量ＣP12 の電位が上昇
しても、ＰＭＯＳトランジスタＭＲ12を通過したキャリ
アは電源ＶBBに流入することになり、隣接画素間での偽
信号を防止できる。なお、動作のタイミングは第４実施
例と全く同様である。
【００７９】図３１は本発明の光電変換装置を用いた通
信システム、ファクシミリ、ビデオレコーダー等の信号
処理システムの構成を示すブロック図である。
信システム、ファクシミリ、ビデオレコーダー等の信号
処理システムの構成を示すブロック図である。
【００８０】ＯＲは画像情報等を担持したオリジナル、
６０１は結像レンズ、６０２は本発明の光電変換装置で
ある。装置６０２は簡単な通信システムであれば、単体
デバイスが採用され、ファクシミリ等であればラインセ
ンサー、ビデオレコーダーであればエリアセンサーの構
成を採用する。
６０１は結像レンズ、６０２は本発明の光電変換装置で
ある。装置６０２は簡単な通信システムであれば、単体
デバイスが採用され、ファクシミリ等であればラインセ
ンサー、ビデオレコーダーであればエリアセンサーの構
成を採用する。
【００８１】６０３は中央演算装置を含む制御回路であ
り、入力ライン６１２、出力ライン６１０、電源供給ラ
イン６１１を介して装置６０２に接続されている。６０
４は記録制御回路であり、記録ヘッド６０５と接続され
情報を記録媒体６０６に書き込む。記録ヘッド６０５は
ビデオレコーダーの場合は磁気ヘッドであり、ファクシ
ミリの場合はサーマルヘッドやインクジェットヘッドで
ある。
り、入力ライン６１２、出力ライン６１０、電源供給ラ
イン６１１を介して装置６０２に接続されている。６０
４は記録制御回路であり、記録ヘッド６０５と接続され
情報を記録媒体６０６に書き込む。記録ヘッド６０５は
ビデオレコーダーの場合は磁気ヘッドであり、ファクシ
ミリの場合はサーマルヘッドやインクジェットヘッドで
ある。
【００８２】そして記録ヘッド６０５は通信システムの
場合には、ケーブルを介して別の場所におかれた記録装
置で代用される。
場合には、ケーブルを介して別の場所におかれた記録装
置で代用される。
【００８３】
【発明の効果】以上説明したように、本発明によれば、
従来の工程を変更することなく、信号を出力する主電極
を従来の半分の個数にすることが可能となる。この結果
として信号線の寄生容量Ｃvlの値は従来に比較して５０
〜７０％程度にすることが可能となる。また従来一画素
の中心部分に存在した主電極領域が画素の分離部に移動
し、有効開口面積を２０〜３０％前後増大させることが
できる。
従来の工程を変更することなく、信号を出力する主電極
を従来の半分の個数にすることが可能となる。この結果
として信号線の寄生容量Ｃvlの値は従来に比較して５０
〜７０％程度にすることが可能となる。また従来一画素
の中心部分に存在した主電極領域が画素の分離部に移動
し、有効開口面積を２０〜３０％前後増大させることが
できる。
【００８４】また、この構造を持った光電変換装置を動
作させる本発明によれば、寄生容量Ｃvlの低減、有効開
口面積の増大等の効果の集積として感度を従来に比較し
て約３０〜８０％上昇させることができる。
作させる本発明によれば、寄生容量Ｃvlの低減、有効開
口面積の増大等の効果の集積として感度を従来に比較し
て約３０〜８０％上昇させることができる。
【００８５】また本発明によれば、蓄積動作の開始と終
了とを全画素一致させることができ、高速な動画を撮像
する場合においても、出力画素のゆがみを防ぐことがで
きる。
了とを全画素一致させることができ、高速な動画を撮像
する場合においても、出力画素のゆがみを防ぐことがで
きる。
【図１】本発明による光電変換装置の一実施例の２画素
（２つの光電変換セル）分の平面図である。
（２つの光電変換セル）分の平面図である。
【図２】図１のＡ−Ａ′断面図である。
【図３】図１のＢ−Ｂ′断面図である。
【図４】図１のＣ−Ｃ′断面図である。
【図５】図１の容量部Ｃ1 及びその近傍の断面図であ
る。
る。
【図６】上記実施例の４画素分の等価回路図である。
【図７】上記実施例の光電変換装置の製造方法を示す断
面図である。
面図である。
【図８】上記実施例の光電変換装置の製造方法を示す断
面図である。
面図である。
【図９】上記実施例の光電変換装置の製造方法を示す断
面図である。
面図である。
【図１０】上記実施例の光電変換装置の製造方法を示す
断面図である。
断面図である。
【図１１】上記実施例の光電変換装置の製造方法を示す
断面図である。
断面図である。
【図１２】上記実施例の光電変換装置の製造方法を示す
断面図である。
断面図である。
【図１３】上記実施例の光電変換装置の製造方法を示す
断面図である。
断面図である。
【図１４】上記実施例の光電変換装置の製造方法を示す
断面図である。
断面図である。
【図１５】上記実施例の光電変換装置の製造方法を示す
断面図である。
断面図である。
【図１６】上記実施例の光電変換装置の製造方法を示す
断面図である。
断面図である。
【図１７】上記実施例の光電変換装置の製造方法を示す
平面図である。
平面図である。
【図１８】上記実施例の光電変換装置の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図１９】本発明による光電変換装置の第２実施例の構
成を示す等価回路図である。
成を示す等価回路図である。
【図２０】上記第２実施例の光電変換装置の動作を示す
タイミングチャートである。
タイミングチャートである。
【図２１】本発明による光電変換装置の第４実施例の構
成を示す等価回路図である。
成を示す等価回路図である。
【図２２】上記第４実施例の光電変換装置の動作を示す
タイミングチャートである。
タイミングチャートである。
【図２３】本発明による光電変換装置の第５実施例の構
成を示す等価回路図である。
成を示す等価回路図である。
【図２４】本発明の一実施態様による光電変換装置を説
明する為の模式図である。
明する為の模式図である。
【図２５】本発明の別の実施態様による光電変換装置を
説明する為の模式図である。
説明する為の模式図である。
【図２６】図２５の装置の動作を説明する為の模式図で
ある。
ある。
【図２７】従来のバイポーラ型センサを用いた画素の平
面図である。
面図である。
【図２８】図２７をＸ−Ｘ′で切った時の断面図であ
る。
る。
【図２９】図２７をＹ−Ｙ′で切った時の断面図であ
る。
る。
【図３０】図２７の画素を２次元に並べて構成した二次
元光電変換装置の等価回路図である。
元光電変換装置の等価回路図である。
【図３１】本発明の光電変換装置を用いた信号処理シス
テムのブロック図である。
テムのブロック図である。
ＭＲ1 〜ＭＲ4 ＰＭＯＳトランジスタ
ＭＴ1 〜ＭＴ4 ＰＭＯＳトランジスタ
ＰＤ1 〜ＰＤ4 キャリア蓄積領域
Ｂ3 ベース領域
Ｑ1 ，Ｑ2 バイポーラトランジスタ
１ Ｎ型半導体基板
２ Ｎ型埋め込み層
３ Ｎ型エピタキシャル層
４ フィールド酸化膜
５ パッド酸化膜
７ ゲート酸化膜
８ａ，８ｂ 第一ポリサイド電極
９ Ｐ型領域（ベース領域）
１０ Ｎ型領域（エミッタ領域）
１１ 第二ポリサイド電極
１２ Ｐ型領域（キャリア蓄積領域）
１３ 層間絶縁膜（ＢＰＳＧ）
１４ 層間絶縁膜（ＰＳＧ）
１５ 第一ＡＬ層
１６ 第二ＡＬ層
１７ パッシベーション膜
ＭＲ11〜ＭＲ22 リセット用スイッチトランジスタ
ＭＴ11〜ＭＴ22 転送用トランジスタ
Ｑ11〜Ｑ22 信号読出し用トランジスタ
ＣP11 〜ＣP22 光電荷蓄積容量
ＣB11 〜ＣB22 信号保持容量
ＣOX11〜ＣOX22 制御容量
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−4681（ＪＰ，Ａ)
特開 平３−250983（ＪＰ，Ａ)
特開 平３−218671（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/146
H01L 21/8249
H01L 27/06
H04N 5/335
Claims (5)
- 【請求項１】 光エネルギーを受けることによりキャリ
アを生成する複数の画素を２次元状に配置した光電変換
装置において、 各画素は、前記キャリアを蓄積するキャリア蓄積領域
と、信号読み出し用トランジスタと、前記キャリア蓄積
領域に蓄積されたキャリアを前記信号読み出し用トラン
ジスタに転送する転送スイッチと、を有し、 前記転送スイッチによって前記キャリア蓄積領域に蓄積
された前記キャリアを前記信号読み出し用トランジスタ
に全画素一括転送させることを特徴とする光電変換装
置。 - 【請求項２】 前記全画素のキャリアが前記信号読み出
し用トランジスタに一括転送された後に、前記キャリア
が前記信号読み出し用トランジスタから行毎に読み出さ
れることを特徴とする請求項１に記載の光電変換装置。 - 【請求項３】 各画素は、リセットスイッチを有し、各
画素の前記リセットスイッチは前記キャリア蓄積領域を
所定の電位に全画素一括リセットすることを特徴とする
請求項１又は請求項２に記載の光電変換装置。 - 【請求項４】 前記リセットスイッチ及び前記転送スイ
ッチはＭＯＳ型トランジスタで構成されていることを特
徴とする請求項３に記載の光電変換装置。 - 【請求項５】 光エネルギーを受けることによりキャリ
アを生成する複数の画素が２次元状に配置され、各画素
は、前記キャリアを蓄積するキャリア蓄積領域と、信号
読み出し用トランジスタと、前記キャリア蓄積領域から
蓄積されたキャリアを前記信号読み出し用トランジスタ
に転送する転送スイッチと、を有する光電変換装置の駆
動方法において、 リセットスイッチと前記転送スイッチとを導通させて、
前記キャリア蓄積領域及び前記信号読み出し用トランジ
スタの制御電極領域を初期電位に全画素一括リセットす
るリセット動作と、 前記キャリアを前記キャリア蓄積領域に全画素同時に蓄
積を開始する蓄積動作と、 前記転送スイッチを導通させて、前記キャリア蓄積領域
に蓄積された前記キャリアを前記信号読み出し用トラン
ジスタの前記制御電極領域に全画素一括転送す る動作
と、 転送されたキャリアに基づく信号を前記信号読み出し用
トランジスタから読み出す動作と、 を行うことを特徴とする光電変換装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17622193A JP3363528B2 (ja) | 1992-06-25 | 1993-06-23 | 光電変換装置及びその駆動方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-190303 | 1992-06-25 | ||
| JP19030392 | 1992-06-25 | ||
| JP17622193A JP3363528B2 (ja) | 1992-06-25 | 1993-06-23 | 光電変換装置及びその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677455A JPH0677455A (ja) | 1994-03-18 |
| JP3363528B2 true JP3363528B2 (ja) | 2003-01-08 |
Family
ID=26497227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17622193A Expired - Fee Related JP3363528B2 (ja) | 1992-06-25 | 1993-06-23 | 光電変換装置及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3363528B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179592A (ja) * | 2004-12-21 | 2006-07-06 | Fuji Film Microdevices Co Ltd | 固体撮像素子形成用基板、これを用いた固体撮像素子およびその製造方法 |
| JP5771079B2 (ja) * | 2010-07-01 | 2015-08-26 | 株式会社半導体エネルギー研究所 | 撮像装置 |
| KR101962261B1 (ko) * | 2011-07-15 | 2019-03-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 구동 방법 |
-
1993
- 1993-06-23 JP JP17622193A patent/JP3363528B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0677455A (ja) | 1994-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10404932B2 (en) | Photoelectric conversion device and image-pickup apparatus | |
| US7002626B2 (en) | Image sensor with motion artifact supression and anti-blooming | |
| US7250970B2 (en) | Image pickup apparatus | |
| JP3697769B2 (ja) | 光電変換素子及び光電変換装置 | |
| US5260592A (en) | Integrating photosensor and imaging system having wide dynamic range with varactors | |
| US5324958A (en) | Integrating imaging systgem having wide dynamic range with sample/hold circuits | |
| US4835404A (en) | Photoelectric converting apparatus with a switching circuit and a resetting circuit for reading and resetting a plurality of lines sensors | |
| JP3412390B2 (ja) | 光電変換装置 | |
| US6822213B2 (en) | Image sensors with improved signal to noise ratio | |
| US5854100A (en) | Method of forming a new bipolar/CMOS pixel for high resolution imagers | |
| WO2011105043A1 (ja) | 固体撮像装置およびカメラ | |
| US5386108A (en) | Photoelectric conversion device for amplifying and outputting photoelectrically converted signal, and a method thereof | |
| JPH11177886A (ja) | 増幅型光電変換素子、増幅型固体撮像装置及びその駆動方法 | |
| JP4165250B2 (ja) | 固体撮像装置 | |
| US5566044A (en) | Base capacitor coupled photosensor with emitter tunnel oxide for very wide dynamic range in a contactless imaging array | |
| US6064053A (en) | Operation methods for active BiCMOS pixel for electronic shutter and image-lag elimination | |
| JP4552240B2 (ja) | 固体撮像装置及びその製造方法 | |
| US7045400B2 (en) | Solid-state imaging device and method for manufacturing same | |
| JP3363528B2 (ja) | 光電変換装置及びその駆動方法 | |
| JPH11111960A (ja) | 固体撮像素子 | |
| JPH08130300A (ja) | 固体撮像装置 | |
| JP2898005B2 (ja) | 固体撮像素子 | |
| JPH0294880A (ja) | 固体撮像装置 | |
| JPS61154371A (ja) | 光電変換装置 | |
| JPH08228314A (ja) | 固体撮像素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071025 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081025 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091025 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091025 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101025 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101025 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111025 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111025 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121025 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |