JPH04130665A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH04130665A JPH04130665A JP2251070A JP25107090A JPH04130665A JP H04130665 A JPH04130665 A JP H04130665A JP 2251070 A JP2251070 A JP 2251070A JP 25107090 A JP25107090 A JP 25107090A JP H04130665 A JPH04130665 A JP H04130665A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
光電変換素子で得た信号を増幅した後多重化読出しを行
なう固体撮像装置に関し、 各画素の絶縁分離を行なってクロストークを防止し、集
積度を上げることを目的とし、ショットキー接合を形成
した第１の導電型のベースと、該ベースとは逆の第２の
導電型て所定電圧が印加されるエミッタと、該第２の導
電型のコレクタとで構成される複数の画素と、該各画素
のショットキー接合で光電変換された信号を該コレクタ
より増幅して供給され、多重化読出しを行なう第１の導
電型の転送部とを有し、該転送部が形成される第１の導
電型の基板と、該複数の画素夫々のベースとの間に絶縁
層を形成し、また、該複数の画素及び転送部夫々を絶縁
基板上に形成し、また、第２の導電型の基板上に該複数
の画素及び転送部夫々を形成する第１の導電型のウェル
を形成し、また、該転送部か形成される第１の導電型の
基板上に該複数の画素夫々を形成する第２の導電型のウ
ェルを形成し構成する。
なう固体撮像装置に関し、 各画素の絶縁分離を行なってクロストークを防止し、集
積度を上げることを目的とし、ショットキー接合を形成
した第１の導電型のベースと、該ベースとは逆の第２の
導電型て所定電圧が印加されるエミッタと、該第２の導
電型のコレクタとで構成される複数の画素と、該各画素
のショットキー接合で光電変換された信号を該コレクタ
より増幅して供給され、多重化読出しを行なう第１の導
電型の転送部とを有し、該転送部が形成される第１の導
電型の基板と、該複数の画素夫々のベースとの間に絶縁
層を形成し、また、該複数の画素及び転送部夫々を絶縁
基板上に形成し、また、第２の導電型の基板上に該複数
の画素及び転送部夫々を形成する第１の導電型のウェル
を形成し、また、該転送部か形成される第１の導電型の
基板上に該複数の画素夫々を形成する第２の導電型のウ
ェルを形成し構成する。
本発明は固体撮像装置に関し、光電変換素子で得た信号
を増幅・した後多重化読出しを行なう固体撮像装置に関
する。
を増幅・した後多重化読出しを行なう固体撮像装置に関
する。
従来より、特開昭６２−２０９８５２号公報に記載の如
く、フォトダイオードで光電変換した光電流をこのフォ
トダイオードと同一基板上に形成したトランジスタで増
幅して出力する受光装置かある。
く、フォトダイオードで光電変換した光電流をこのフォ
トダイオードと同一基板上に形成したトランジスタで増
幅して出力する受光装置かある。
上記従来装置は基板上に単一のフォトダイオードと単一
のトランジスタとを形成したものであり、基板上に複数
のフォトダイオードとトランジスタとを画素として集積
し、各画素の信号を順次読出す固体撮像装置の場合には
、各画素の絶縁を行なう必要かあり、また、集積度を高
める必要かある。
のトランジスタとを形成したものであり、基板上に複数
のフォトダイオードとトランジスタとを画素として集積
し、各画素の信号を順次読出す固体撮像装置の場合には
、各画素の絶縁を行なう必要かあり、また、集積度を高
める必要かある。
本発明は上記の点に鑑みなされたもので、各画素の絶縁
分離を行なってクロストークを防止し、集積度の高い固
体撮像素子を提供することを目的とする。
分離を行なってクロストークを防止し、集積度の高い固
体撮像素子を提供することを目的とする。
本発明の固体撮像装置は、
ショットキー接合を形成した第１の導電型のベースと、
ベースとは逆の第２の導電型で所定電圧か印加されるエ
ミッタと、 該第２の導電型のコレクタとで構成される複数の画素と
、 各画素のショットキー接合で充電変換された信号をコレ
クタより増幅して供給され、多重化読出しを行なう第１
の導電型の転送部とを有し、転送部か形成される第１の
導電型の基板と、複数の画素夫々のベースとの間に絶縁
層を形成し、また、複数の画素及び転送部夫々を絶縁基
板上に形成し、 また、第２の導電型の基板上に複数の画素及び転送部夫
々を形成する第１の導電型のウェルを形成し、 また、転送部か形成される第１の導電型の基板上に複数
の画素夫々を形成する第２の導電型のウェルを形成する
。
ミッタと、 該第２の導電型のコレクタとで構成される複数の画素と
、 各画素のショットキー接合で充電変換された信号をコレ
クタより増幅して供給され、多重化読出しを行なう第１
の導電型の転送部とを有し、転送部か形成される第１の
導電型の基板と、複数の画素夫々のベースとの間に絶縁
層を形成し、また、複数の画素及び転送部夫々を絶縁基
板上に形成し、 また、第２の導電型の基板上に複数の画素及び転送部夫
々を形成する第１の導電型のウェルを形成し、 また、転送部か形成される第１の導電型の基板上に複数
の画素夫々を形成する第２の導電型のウェルを形成する
。
本発明においては、第１の導電型の基板に転送部を形成
し、基板と各画素のベースとの間に絶縁層を形成するこ
とによって各画素か絶縁層で分離される。
し、基板と各画素のベースとの間に絶縁層を形成するこ
とによって各画素か絶縁層で分離される。
また、各画素及び転送部を絶縁基板上に形成することに
よって各画素か絶縁基板で分離される。
よって各画素か絶縁基板で分離される。
また、第２の導電型の基板上に形成した第１の導電型の
ウェルに各画素及び転送部を形成することによって、各
画素か第１の導電型のウェルで分離される。
ウェルに各画素及び転送部を形成することによって、各
画素か第１の導電型のウェルで分離される。
また、第１の導電型の基板に形成される第２の導電型の
ウェルに各画素を形成することによって各画素が第２の
導電型のウェルで分離される。
ウェルに各画素を形成することによって各画素が第２の
導電型のウェルで分離される。
第１図（Ａ）、（Ｂ）は本発明装置の第１実施例の平面
図、断面構造図を示す。
図、断面構造図を示す。
同図中、Ｐ型シリコン基板１０には二酸化シリコン（Ｓ
ｉＯｘ）埋込層１１か形成され、この埋込層１１の上層
周縁部にはｎ型のガードリング１２か形成され、上層中
央部にはＰ型頭域１３が形成される。また、ガードリン
ク１２上の一部にはエミッタとなるｎ＋型領領域１４、
コレクタとなるｎ＋型領領域１５形成される。Ｐ要領域
１３上にはプラチナシリサイド層１６か形成されている
。
ｉＯｘ）埋込層１１か形成され、この埋込層１１の上層
周縁部にはｎ型のガードリング１２か形成され、上層中
央部にはＰ型頭域１３が形成される。また、ガードリン
ク１２上の一部にはエミッタとなるｎ＋型領領域１４、
コレクタとなるｎ＋型領領域１５形成される。Ｐ要領域
１３上にはプラチナシリサイド層１６か形成されている
。
ｎ２型領域１５の上部には移送ゲート電極１８が形成さ
れ、また移送ゲート電極１８と隣接して転送電極２０．
２１が形成されている。
れ、また移送ゲート電極１８と隣接して転送電極２０．
２１が形成されている。
第２図は上記装置の製造工程を示す。
まず、第２図（Ａ）に示す如くＰ型基板１０上に５１０
２層３０を形成し、酸素をイオン注入して同図（Ｂ）に
示すＳｉｎ、埋込層１１を形成する。次にレジスト膜３
１をマスクしてリン（Ｐ）をイオン注入して同図（Ｃ）
に示すｎ型のガードリング１２を形成する。更にレジス
ト膜３２のマスクパターンを代えてリンをイオン注入し
て同図（Ｄ）に示すｎ゛型領領域１４１５を形成し、か
つポリシリコンで電極１８．２０を形成する。
２層３０を形成し、酸素をイオン注入して同図（Ｂ）に
示すＳｉｎ、埋込層１１を形成する。次にレジスト膜３
１をマスクしてリン（Ｐ）をイオン注入して同図（Ｃ）
に示すｎ型のガードリング１２を形成する。更にレジス
ト膜３２のマスクパターンを代えてリンをイオン注入し
て同図（Ｄ）に示すｎ゛型領領域１４１５を形成し、か
つポリシリコンで電極１８．２０を形成する。
次にプラチナシリサイド形成部のＳｉＯｘ層３０を除去
して第２図（Ｅ）に示す如くプラチナ３３をデポジット
し、アニールしてプラチナシリサイド層１６を形成した
後、同図（Ｆ）に示す如く不要なプラチナ３３を王水で
除去する。
して第２図（Ｅ）に示す如くプラチナ３３をデポジット
し、アニールしてプラチナシリサイド層１６を形成した
後、同図（Ｆ）に示す如く不要なプラチナ３３を王水で
除去する。
ここで、ｎ０型領域１４には端子２２より例えばアース
レベルのエミッタバイアス電圧ｖ８が印加される。Ｐ型
頭域１３とプラチナシリサイド１６とでショットキーダ
イオードか構成され、Ｐ型頭域１３をベースとし、ｎ０
型領域１４．１５をエミッタ、コレクタとするトランジ
スタか構成される。入射光によりショットキーダイオー
ドで発生した電荷はＰ型頭域１３に注入されてベース電
位を変調する。このため、コレクタ電流はベース電流（
光電流）を増幅した電流となる。コレクタ電流の電荷は
移送ゲート電極１８に電圧か印加されて移送ゲートが開
いたとき転送電極２０下のＰ型シリコン基板１０に形成
されるチャージ・カップルド・デバイス（ＣＣＤ）の転
送部２３（＝移送され、転送電極２０．２１夫々に転送
パルスが印加されることによりＣＣＤ内を転送され出力
される。
レベルのエミッタバイアス電圧ｖ８が印加される。Ｐ型
頭域１３とプラチナシリサイド１６とでショットキーダ
イオードか構成され、Ｐ型頭域１３をベースとし、ｎ０
型領域１４．１５をエミッタ、コレクタとするトランジ
スタか構成される。入射光によりショットキーダイオー
ドで発生した電荷はＰ型頭域１３に注入されてベース電
位を変調する。このため、コレクタ電流はベース電流（
光電流）を増幅した電流となる。コレクタ電流の電荷は
移送ゲート電極１８に電圧か印加されて移送ゲートが開
いたとき転送電極２０下のＰ型シリコン基板１０に形成
されるチャージ・カップルド・デバイス（ＣＣＤ）の転
送部２３（＝移送され、転送電極２０．２１夫々に転送
パルスが印加されることによりＣＣＤ内を転送され出力
される。
ベースとなるＰ型頭域１３は画素毎にＣＯＤの転送部２
３に対して５ｉＯｚ埋込層で絶縁分離され、これによっ
て画素の高密度化が実現できる。
３に対して５ｉＯｚ埋込層で絶縁分離され、これによっ
て画素の高密度化が実現できる。
第３図は本発明装置の第２実施例の断面構造図を示す。
同図中、第１図と同一構成部分には同一符号を付し、そ
の説明を省略する。
の説明を省略する。
第３図中、サファイア基板３５上にシリコンが形成され
、Ｐ型頭域１３．３６及びｎ型のガードリング１２及び
ｎ＋型領領域１４１５か形成されている。Ｐ型頭域１３
上にはプラチナシリサイド層１６か形成され、転送部２
３か形成されるＰ型頭域３６上には移送ゲート電極１８
及び転送電極２０が形成される。
、Ｐ型頭域１３．３６及びｎ型のガードリング１２及び
ｎ＋型領領域１４１５か形成されている。Ｐ型頭域１３
上にはプラチナシリサイド層１６か形成され、転送部２
３か形成されるＰ型頭域３６上には移送ゲート電極１８
及び転送電極２０が形成される。
この実施例はサファイア基板３５上にシリコンか形成さ
れるＳＯ８構造であり、画素毎にＰ型頭域１３がｎ型の
ガードリング１２及びｎ１型領域１４．１５と、サファ
イア基板３６によってＰ型頭域３６に対して絶縁分離さ
れている。
れるＳＯ８構造であり、画素毎にＰ型頭域１３がｎ型の
ガードリング１２及びｎ１型領域１４．１５と、サファ
イア基板３６によってＰ型頭域３６に対して絶縁分離さ
れている。
なお、上記ＳＯ８構造に限らずＳＯＩ構造であっても良
い。
い。
第４図は本発明装置の第３実施例の断面構造図を示す。
同図中、第１図と同一部分には同一符号を付し、その説
明を省略する。
明を省略する。
第４図中、ｎ型シリコン基板４０上にはＰ型ウェル４１
，４２か形成されている。Ｐ型ウェル４１内にはｎ型の
ガードリング１２及びｎ＋型領領域４４形成され、この
ガードリング１２に周縁を囲まれるようにプラチナシリ
サイド層■６か形成される。
，４２か形成されている。Ｐ型ウェル４１内にはｎ型の
ガードリング１２及びｎ＋型領領域４４形成され、この
ガードリング１２に周縁を囲まれるようにプラチナシリ
サイド層■６か形成される。
ガードリンク１２には直接エミッタ電極４３か接続され
、Ｐ型ウェル４１かベースとなり、ｎ゛型領領域４４コ
レクタとなる。ｎ型領域４４は例えばポリシリコンの配
線４５によってＰ型ウェル４２内に形成されたｎ＋型領
領域４６接続されている。Ｐ型ウェル４２上には転送電
極２０か形成され、Ｐ型ウェル４２はＣＣＤとして動作
する。
、Ｐ型ウェル４１かベースとなり、ｎ゛型領領域４４コ
レクタとなる。ｎ型領域４４は例えばポリシリコンの配
線４５によってＰ型ウェル４２内に形成されたｎ＋型領
領域４６接続されている。Ｐ型ウェル４２上には転送電
極２０か形成され、Ｐ型ウェル４２はＣＣＤとして動作
する。
なお、プラチナシリサイド層１６上には絶縁層４７を介
して入射光を反射するためのアルミニウム層４８か設け
られている。
して入射光を反射するためのアルミニウム層４８か設け
られている。
上記のＰ型ウェル４Ｉ内では第５図（Ａ）に示す光電変
換を行なうショットキーダイオードＤ。
換を行なうショットキーダイオードＤ。
（Ｐ型ウェル４１とプラチナシリサイド層１６）と、Ｐ
型ウェルかベースてガードリング１２かエミッタてｎ０
型領域４４がコレクタとなるバイポーラトランジスタＱ
１とか形成されている。
型ウェルかベースてガードリング１２かエミッタてｎ０
型領域４４がコレクタとなるバイポーラトランジスタＱ
１とか形成されている。
ここで、第５図（Ｂ）に示す如くショットキー接合で光
電変換された信号電荷はベース領域に注入されるが、ベ
ース電極はオーブン状態であるため信号電荷（この場合
は正孔）はベース領域に蓄積される。このときショット
キー接合の金属側とエミッタ電極はガートリング１２て
接続されており、ベース領域に蓄積された電荷によって
エミッタ・ベース間は第５図（Ｃ）に示す如く順バイア
スされた形となる。このためベースの電位か下かり、エ
ミッタ側から電子かベース領域に注入され、コレクタ電
極に達する。この電流はエミッタ接地動作の場合の電流
増幅率をｈ□とするとｈｒｔＸ光信号電流（Ｉ２．。１
゜）となり、コレクタから取り出せる電流は（ｈｒｔ−
ｔ）ｘ光信号電流（■２．。、。）となる。エミッタ接
地動作の場合の電流増幅率ｈｙｚは通常１０から１００
０倍程度に出来るから、本発明によってショットキー接
合を用いた光検知器の量子効率を実効的に１０から１０
００倍程度となる。
電変換された信号電荷はベース領域に注入されるが、ベ
ース電極はオーブン状態であるため信号電荷（この場合
は正孔）はベース領域に蓄積される。このときショット
キー接合の金属側とエミッタ電極はガートリング１２て
接続されており、ベース領域に蓄積された電荷によって
エミッタ・ベース間は第５図（Ｃ）に示す如く順バイア
スされた形となる。このためベースの電位か下かり、エ
ミッタ側から電子かベース領域に注入され、コレクタ電
極に達する。この電流はエミッタ接地動作の場合の電流
増幅率をｈ□とするとｈｒｔＸ光信号電流（Ｉ２．。１
゜）となり、コレクタから取り出せる電流は（ｈｒｔ−
ｔ）ｘ光信号電流（■２．。、。）となる。エミッタ接
地動作の場合の電流増幅率ｈｙｚは通常１０から１００
０倍程度に出来るから、本発明によってショットキー接
合を用いた光検知器の量子効率を実効的に１０から１０
００倍程度となる。
この実施例ではｎ型の基板４０上に形成したＰ型のウェ
ル４１．４２に各画素及び転送部を形成することによっ
て、各画素かＰＩ’のウェルで分離される。
ル４１．４２に各画素及び転送部を形成することによっ
て、各画素かＰＩ’のウェルで分離される。
第６図は本発明装置の第４実施例の断面構造図を示す。
同図中、第４図と同一構成部分には同一符号を付し、そ
の説明を省略する。
の説明を省略する。
第６図中、Ｐ型ウェル４１内にはガードリンク１２の他
にｎ＋型領領域４９形成されている。
にｎ＋型領領域４９形成されている。
ｎ４型領域４９はエミッタ電極４３に接続されてエミッ
タとされ、またプラチナシリサイド層１６は配線４５に
よりＰ型ウェル４２内のｎ＋型領領域接続され、ｎ型の
ガードリング１２はコレクタとされる。
タとされ、またプラチナシリサイド層１６は配線４５に
よりＰ型ウェル４２内のｎ＋型領領域接続され、ｎ型の
ガードリング１２はコレクタとされる。
この実施例はコレクタとベースとの間にショットキー接
合を設けたものであるが、動作原理は第３実施例と同じ
であり、その説明を省略する。
合を設けたものであるが、動作原理は第３実施例と同じ
であり、その説明を省略する。
更にｎ型シリコン基板４０の代りにＰ型シリコン基板５
０を用いた場合には第７図に示す如くｎ型ウェル５１を
形成してこの内にＰ型ウェル４１を形成し、ｎ＋型領領
域４９ｎ型ウェル５１上に形成し、またＰ型シリコン基
板５０に直接ｎ１型領域４６は形成しても良い。この場
合にはＰ型の基板５０に形成されるｎ型のウェル５１に
各画素を形成することによって各画素か第２の導電型の
ウェルで分離される。
０を用いた場合には第７図に示す如くｎ型ウェル５１を
形成してこの内にＰ型ウェル４１を形成し、ｎ＋型領領
域４９ｎ型ウェル５１上に形成し、またＰ型シリコン基
板５０に直接ｎ１型領域４６は形成しても良い。この場
合にはＰ型の基板５０に形成されるｎ型のウェル５１に
各画素を形成することによって各画素か第２の導電型の
ウェルで分離される。
第８図は本発明装置の第６実施例の断面構造図を示す。
同図中、第１図及び第７図と同一部分には同一符号を付
し、その説明を省略する。
し、その説明を省略する。
第８図中、ｎ型ウェル４１内にはＰ＋型領域５５とｎ″
壓領領域５６が形成され、ｎ型ウェル５１をエミッタと
しｎ型ウェル４１をベースとしｎ９型領域５６をコレク
タとするトランジスタか形成されている。
壓領領域５６が形成され、ｎ型ウェル５１をエミッタと
しｎ型ウェル４１をベースとしｎ９型領域５６をコレク
タとするトランジスタか形成されている。
また、基板５０とは別体のＰ型シリコン基板６０上にプ
ラチナシリサイド層６１が形成され、基板６０のプラチ
ナシリサイド層６１の周縁部にｎ＋型のガードリング６
２か形成されてショットキーダイオードか構成されてい
る。このガードリング６２は配線６３によってＰ＋型領
域５５と接続されている。
ラチナシリサイド層６１が形成され、基板６０のプラチ
ナシリサイド層６１の周縁部にｎ＋型のガードリング６
２か形成されてショットキーダイオードか構成されてい
る。このガードリング６２は配線６３によってＰ＋型領
域５５と接続されている。
上述の如く、本発明の固体撮像装置によれば、各画素の
絶縁分離を行なってタロストークを防止し、集積度を上
げることかでき、実用上きわめて有用である。
絶縁分離を行なってタロストークを防止し、集積度を上
げることかでき、実用上きわめて有用である。
第１図、第３図、第４図、第６図、第７図、第８図夫々
は本発明装置の各実施例の構造図、第２図は第１図の装
置の製造工程図、 第５図は第４図の装置の動作を説明するための図である
。 図において、 １０は基板、 ｌは絶縁層、 ２はガードリング、 ３はＰ型頭域、 ４．１５，４４．４６．４９はｎ＋型領領域６はプラチ
ナシリサイド、 ２０は転送電極、 ２３は転送部、 ３５はサファイア基板、 ４１．４２はＰ型ウェル、 ５１はｎ型ウェル を示す。
は本発明装置の各実施例の構造図、第２図は第１図の装
置の製造工程図、 第５図は第４図の装置の動作を説明するための図である
。 図において、 １０は基板、 ｌは絶縁層、 ２はガードリング、 ３はＰ型頭域、 ４．１５，４４．４６．４９はｎ＋型領領域６はプラチ
ナシリサイド、 ２０は転送電極、 ２３は転送部、 ３５はサファイア基板、 ４１．４２はＰ型ウェル、 ５１はｎ型ウェル を示す。
Claims (1)
- 【特許請求の範囲】 （１）ショットキー接合を形成した第１の導電型のベー
ス（１３）と、 該ベースとは逆の第２の導電型で所定電圧が印加される
エミッタ（１４）と、 該第２の導電型のコレクタ（１５）とで構成される複数
の画素と、 該各画素のショットキー接合で光電変換された信号を該
コレクタより増幅して供給され、多重化読出しを行なう
第１の導電型の転送部（２３）とを有し、 転送部（２３）が形成される第１の導電型の基板（１０
）と、該複数の画素夫々のベースとの間に絶縁層（１１
）を形成したことを特徴とする固体撮像装置。 （２）ショットキー接合を形成した第１の導電型のベー
ス（１３）と、 該ベースとは逆の第２の導電型で所定電圧か印加される
エミッタ（１４）と、 該第２の導電型のコレクタ（１５）とで構成される複数
の画素と、 該各画素のショットキー接合で光電変換された信号を該
コレクタより増幅して供給され、多重化読出しを行なう
第１の導電型の転送部（２３）とを有し、 該複数の画素及び転送部夫々を絶縁基板 （３５）上に形成したことを特徴とする固体撮像装置。 （３）ショットキー接合を形成した第１の導電型のベー
ス（４１）と、 該ベースとは逆の第２の導電型で所定電圧が印加される
エミッタ（１２）と、 該第２の導電型のコレクタ（４４）とで構成される複数
の画素と、 該各画素のショットキー接合で光電変換された信号を該
コレクタより増幅して供給され、多重化読出しを行なう
第１の導電型の転送部（２３）とを有し、 第２の導電型の基板（４０）上に該複数の画素及び転送
部夫々を形成する第１の導電型のウェル（４１、４２）
を形成したことを特徴とする固体撮像装置。 （４）ショットキー接合を形成した第１の導電型のベー
ス（４１）と、 該ベースとは逆の第２の導電型で所定電圧か印加される
エミッタ（４９）と、 該第２の導電型のコレクタ（１２）とで構成される複数
の画素と、 該各画素のショットキー接合で光電変換された信号を該
コレクタより増幅して供給され、多重化読出しを行なう
第１の導電型の転送部（２３）とを有し、 該転送部が形成される第１の導電型の基板上に該複数の
画素夫々を形成する第２の導電型のウェル（５１）を形
成したことを特徴とする固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251070A JPH04130665A (ja) | 1990-09-20 | 1990-09-20 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251070A JPH04130665A (ja) | 1990-09-20 | 1990-09-20 | 固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04130665A true JPH04130665A (ja) | 1992-05-01 |
Family
ID=17217180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2251070A Pending JPH04130665A (ja) | 1990-09-20 | 1990-09-20 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04130665A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07333348A (ja) * | 1994-06-03 | 1995-12-22 | Toshiba Corp | 放射線検出器およびこれを用いたｘ線ｃｔ装置 |
| JP2006066710A (ja) * | 2004-08-27 | 2006-03-09 | Sony Corp | 固体撮像装置及びその製造方法 |
| JP2011238953A (ja) * | 2011-07-11 | 2011-11-24 | Sony Corp | 固体撮像装置及びその製造方法 |
-
1990
- 1990-09-20 JP JP2251070A patent/JPH04130665A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07333348A (ja) * | 1994-06-03 | 1995-12-22 | Toshiba Corp | 放射線検出器およびこれを用いたｘ線ｃｔ装置 |
| JP2006066710A (ja) * | 2004-08-27 | 2006-03-09 | Sony Corp | 固体撮像装置及びその製造方法 |
| JP2011238953A (ja) * | 2011-07-11 | 2011-11-24 | Sony Corp | 固体撮像装置及びその製造方法 |
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