JP3410016B2 - 増幅型固体撮像装置 - Google Patents
増幅型固体撮像装置Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
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- H04N25/50—Control of the SSIS exposure
- H04N25/57—Control of the dynamic range
- H04N25/571—Control of the dynamic range involving a non-linear response
- H04N25/573—Control of the dynamic range involving a non-linear response the logarithmic type
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ方式で構成
される増幅型固体撮像装置に関する。 【０００２】 【従来の技術】半導体を使用した固体撮像装置は、種々
のものが知られているが、例えばＣＣＤ（Ｃｈａｒｇｅ
Ｃｏｕｐｌｅ Ｄｅｖｉｃｅ）を用いたＣＣＤ方式と
しては、例えば、フォトダイオードと次の行のフォトダ
イオード間に転送用のＣＣＤを設けたインタライン転送
型ＣＣＤが一般的に知られている。 【０００３】図５は、従来のインタライン転送型ＣＣＤ
の概略構成を示すブロック図である。 【０００４】このＣＣＤは、フォトダイオード１０３に
蓄積された電荷を全画素同時に垂直ＣＣＤ１０１−１〜
１０１−ｎに転送し、さらに水平１ラインごとに水平Ｃ
ＣＤ１０４に転送した後、アンプ１０５から各画素を直
列に読み出す。 【０００５】しかし、上記ＣＣＤ方式では、フォトダイ
オード１０３に蓄積した信号電荷の読み出しに１０
［Ｖ］程度の電位が必要であり、さらにＣＣＤによる電
荷転送時には０［Ｖ］電位とマイナス電位が必要となる
ために消費電力が増大するという問題や、ＣＣＤを用い
るためシステムオンチップ化が困難であるという問題が
あった。 【０００６】この点を解決した固体撮像装置として、Ｍ
ＯＳ方式が注目されている。ＭＯＳ方式は、格子状のア
ドレス線で画素を選択する構成において、各画素に、フ
ォトダイオードとＭＯＳ・ＦＥＴからなるスイッチ素子
等を配置したものである。 【０００７】図６は、従来のＭＯＳ式の増幅型固体撮像
装置の構成を示すブロック図である。この固体撮像装置
は、垂直走査回路からの制御信号線３０１，３０２，…
と信号線４０１，４０２，…とが格子状に配置され、そ
の各交差箇所には画素２００がそれぞれ配置されてい
る。各画素２００は、光をキャリアに変換するフォトダ
イオード２０１、読み出し用ＭＯＳ・ＦＥＴ（ＴＧ）２
０２、増幅用ＭＯＳ・ＦＥＴ２０３、ライン選択用ＭＯ
Ｓ・ＦＥＴ２０４、及びリセット用ＭＯＳ・ＦＥＴ２０
５から構成され、その回路構成を図７に示す。 【０００８】同図７中の符号３１１，３１２は、それぞ
れ読み出し用ＭＯＳ・ＦＥＴ（ＴＧ）２０２とリセット
用ＭＯＳ・ＦＥＴ２０５の制御信号線であり、この制御
信号線３１１，３１２には、垂直走査回路３００から制
御信号が送出される。また、４１１はドレイン線であ
り、所定の電圧が印加される。 【０００９】垂直走査回路３００によって選択された画
素２００は、フォトダイオード２０１に蓄積した信号電
荷を読み出し用ＭＯＳ・ＦＥＴ２０２を通して増幅用Ｍ
ＯＳ・ＦＥＴ２０３へ送り、この増幅用ＭＯＳ・ＦＥＴ
２０３で増幅した後に、信号線４０１，４０２，…へ送
出する。 【００１０】水平走査回路５５０は、スイッチ素子５０
１，５０２，…を順次“ＯＮ”し、その結果、水平信号
線５１０に送出された電荷はアンプ５１１を介して外部
へ送出される。 【００１１】図８は、上記図７に示した回路の要部断面
図であり、図７中のフォトダイオード２０１から、読み
出し用ＭＯＳ・ＦＥＴ２０２及び電荷検出ノードＮ１１
を経て増幅用ＭＯＳ・ＦＥＴ２０３に至る部分の断面構
造を示している。 【００１２】同図中の符号６００はＰ型サブ基板（Ｐ−
ＳｕＢ）であり、また６０１は素子分離用のフィールド
酸化膜、６０２，７０２はＰ型ウェル部（Ｐ−Ｗｅｌ
ｌ）である。６０３はフォトダイオードを形成するため
のＮ型拡散層であり、６０４は電荷検出ノードＮ１１に
相当するＮ型拡散層である。そして、ゲート酸化膜６０
５を介してゲート電極６０６が形成され、上記読み出し
用ＭＯＳ・ＦＥＴ２０２が構成されている。 【００１３】一方、７０３，７０４は、Ｐ型ウェル部７
０２に形成されたＮ＋拡散層であり、その上側にゲート
酸化膜７０５を介してゲート電極７０６が形成され、上
記増幅用ＭＯＳ・ＦＥＴ２０３が構成されている。 【００１４】そして、読み出し用ＭＯＳ・ＦＥＴ２０２
のＮ型拡散層６０４と増幅用ＭＯＳ・ＦＥＴ２０３のゲ
ート電極７０６とがアルミ配線６０７で接続され、また
増幅用ＭＯＳ・ＦＥＴ２０３のＮ型拡散層７０４とドレ
イン線４０１がコンタクトされている。 【００１５】また、８０１は層間絶縁膜であり、その上
部には、光取り込み口８０３が開口された遮光板８０２
が設けられている。 【００１６】 【発明が解決しようとする課題】しかしながら、上記従
来の増幅型固体撮像装置では、次のような問題点があっ
た。 【００１７】すなわち、素子の微細化に伴いゲート長が
短くなり、同時にゲート酸化膜も薄くなってきている
が、かかる状況では、短チャネル効果を抑制するため、
素子を形成するウェルの濃度も濃くすることが行われて
いる。光をキャリアに変換するフォトダイオード２０１
は、Ｐ型ウェル部６０２中に形成されるＮ型拡散層６０
３であり、Ｐ型ウェル部６０２の濃度が増加すると、所
定の飽和信号量を得るためには、Ｐウェル濃度に応じて
Ｎ濃度も向上させる必要があり、該Ｎ型拡散層６０３の
濃度も増大する。その結果、接合電界が急峻になり、接
合リークによる白傷画像欠陥が増加する。加えて、接合
が浅くなるため長波長側での分光感度が劣化し、また電
荷の読み出し電圧も高くなるという問題があった。 【００１８】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、微細化ＭＯＳ
・ＦＥＴを用いた場合であっても、短チャネル効果を抑
制することができる増幅型固体撮像装置を提供すること
である。またその他の目的は、白傷画像欠陥、感度劣
化、及び信号読み出し電圧の増加を防止することができ
る増幅型固体撮像装置を提供することである。 【００１９】 【課題を解決するための手段】上記目的を達成するため
に、この発明の特徴は、半導体基板の主面側に形成され
たウェル部と、前記ウェル部の一部表面側に形成され前
記ウェル部と逆導電性を有する光電変換部と、前記光電
変換部から信号電荷を読み出す読み出し用ＭＯＳ・ＦＥ
Ｔと、前記信号電荷を電圧変換する検出部と、前記検出
部の電位を周期的に初期化するリセット用手段と、前記
検出部と入力結合したソースフォロア回路とを備えた増
幅型固体撮像装置において、前記読み出し用ＭＯＳ・Ｆ
ＥＴのゲート長が前記ソースフォロア回路を構成するＭ
ＯＳ・ＦＥＴのゲート長よりも長くなるような構造を有
し、前記読み出し用ＭＯＳ・ＦＥＴ下のウェル部の濃度
は、前記リセット用ＭＯＳ・ＦＥＴ及び前記ソースフォ
ロア回路を構成するＭＯＳ・ＦＥＴ下のウェル部の濃度
よりも低いことにある。 【００２０】この発明によれば、例えば微細化ＭＯＳ・
ＦＥＴにおいても、読み出し用ＭＯＳ・ＦＥＴの短チャ
ネル効果が抑制されると共に、例えば微細化ＭＯＳ・Ｆ
ＥＴを用いても、光電変換部の濃度を増大させなくて済
む。 【００２１】 【００２２】 【００２３】 【発明の実施の形態】以下、本発明に係わる増幅型固体
撮像装置の実施形態について説明する。 【００２４】図１は、本発明の実施形態に係る増幅型固
体撮像装置の要部構成を示す回路図であり、説明を簡単
にするために１ライン分のみ示されている。 【００２５】この増幅型固体撮像装置は、全体的には図
６で示した回路構成と同じであるが、装置を構成する複
数のＭＯＳ・ＦＥＴのうち、フォトダイオードからの信
号を読み出す読み出し用ＭＯＳ・ＦＥＴ１２のゲート長
が、他のＭＯＳ・ＦＥＴのゲート長よりも長くなくな
り、また該読み出し用ＭＯＳ・ＦＥＴ１２下のウェル部
の濃度を他のウェル部よりも低くした点に特徴である。 【００２６】以下、本実施形態の構成及び動作を具体的
に説明する。 【００２７】マトリックス状に配置された各画素１０
は、光をキャリアに変換するフォトダイオード１１を有
し、このフォトダイオード１１には、本発明の特徴を成
す上記の読み出し用ＭＯＳ・ＦＥＴ１２が接続されてい
る。読み出し用ＭＯＳ・ＦＥＴ１２はフォトダイオード
１１に蓄積された信号電荷を電荷検出ノードＮ１へ読み
出すトランスファーゲートの働きをする。電荷検出ノー
ドＮ１は、増幅用ＭＯＳ・ＦＥＴ１３のゲート電極に接
続されている。 【００２８】増幅用ＭＯＳ・ＦＥＴ１３は、垂直信号線
３１とライン選択用ＭＯＳ・ＦＥＴ１４との間に接続さ
れ、またドレイン線３２と増幅用ＭＯＳ・ＦＥＴ１３と
の間にはライン選択用ＭＯＳ・ＦＥＴ１４が接続されて
いる。ライン選択用ＭＯＳ・ＦＥＴ１４は、垂直走査回
路２０から制御信号線２１に出力されたアドレス信号に
従って選択時にオンされる。 【００２９】さらに、ドレイン線３２と電荷検出ノード
Ｎ１との間にはリセット用ＭＯＳ・ＦＥＴ１５が接続さ
れている。リセット用ＭＯＳ・ＦＥＴ１５は、垂直走査
回路２０から制御信号線２２に出力されたリセット信号
に従って周期的にオンし、電荷検出ノードＮ１の電位を
周期的に初期化する。 【００３０】上記画素１０によれば、垂直走査回路２０
により制御信号線２１が選択されると、その信号線に接
続されている画素１０内のアドレス用選択用ＭＯＳ・Ｆ
ＥＴ１４がオンする。続いて、制御信号線２３が活性化
されて読み出し用ＭＯＳ・ＦＥＴ１２をオンする結果、
フォトダイオード１１に蓄積された信号電荷が電荷検出
ノードＮ１へ転送される。 【００３１】このノードＮ１の電位に応じて増幅用ＭＯ
Ｓ・ＦＥＴ１３がオン制御されるため、ドレイン線３２
から垂直信号線３１へ流れる電流量が制御されることに
なる。すなわち、蓄積電荷は、増幅用ＭＯＳ・ＦＥＴ１
３によって増幅されて、垂直信号線３１へ転送される。 【００３２】垂直信号線３１の上端は、ＭＯＳ・ＦＥＴ
で構成される定電流源４１を介して電源電圧ラインＶＤ
Ｄに接続される一方、その下端はキャパシタ４２及び垂
直ライン選択用のＭＯＳ・ＦＥＴ４５を介して水平信号
線４６に接続されている。さらに、キャパシタ４２とＭ
ＯＳ・ＦＥＴ４５との接続点には、キャパシタ４３と信
号線クランプ用のＭＯＳ・ＦＥＴ４４が接続されてい
る。 【００３３】垂直信号線３１へ出力された電荷はキャパ
シタ４３に蓄積され、その電位の変化がＭＯＳ・ＦＥＴ
４５を通して水平信号線４６に伝えられる。水平走査回
路５０は、各ＭＯＳ・ＦＥＴ４５を順次オン／オフ制御
し、その結果、１ラインごとの電荷がアンプ４７から外
部へ送出されることになる。 【００３４】図２は、上記図１に示した回路の要部断面
図であり、図１中のフォトダイオード１１から、読み出
し用ＭＯＳ・ＦＥＴ１２及び電荷検出ノードＮ１を経て
増幅用ＭＯＳ・ＦＥＴ１３に至る部分の断面構造を示し
ている。 【００３５】同図において、Ｐ型サブ基板（Ｐ−Ｓｕ
Ｂ）６０の主表面には、素子分離用のフィールド酸化膜
６１が形成されている。フィールド酸化膜６１によって
分離された素子領域の表面側には、Ｐ型ウェル部（Ｐ−
Ｗｅｌｌ）６２，７２が形成されている。さらに、Ｐ型
ウェル部６２の一部表面側には、フォトダイオード１１
を形成するためのＮ型拡散層６３と、信号電荷を電圧変
換する電荷検出ノードＮ１になるＮ型拡散層６４とが形
成されている。 【００３６】ここで、Ｎ型拡散層６３の形成条件は、例
えばＰ（リン）を３００Ｋｅｖ、ドーズ量を８．０Ｅ１
２ Atom/cm3 とする。そして、ゲート酸化膜６５を介し
てゲート電極６６が形成され、読み出し用ＭＯＳ・ＦＥ
Ｔ１２が構成されている。 【００３７】一方、Ｐ型ウェル部７２の一部表面側に
は、Ｎ＋型拡散層７３，７４が形成されている。そし
て、その上側にゲート酸化膜７５を介してゲート電極７
６が形成され、上記増幅用ＭＯＳ・ＦＥＴ１３が構成さ
れている。 【００３８】読み出し用ＭＯＳ・ＦＥＴ１２のＮ型拡散
層６４のコンタクト部６７と増幅用ＭＯＳ・ＦＥＴ１３
のゲート電極７６とは、アルミ配線６８で接続され、ま
た増幅用ＭＯＳ・ＦＥＴ１３のＮ型拡散層７４がコンタ
クト部７７でドレイン線３２に接続されている。 【００３９】そして、上記各素子が形成された基板６０
上には層間絶縁膜８１が形成され、その上面には、光取
り込み口８３がフォトダイオード１１上で開口された遮
光板８２（例えば４０００〜８０００Åのアルミ膜）が
設けられている。 【００４０】図３は、上記図１に示した回路の他の要部
断面図であり、図１中の電荷検出ノードＮ１からリセッ
ト用ＭＯＳ・ＦＥＴ１５に至る部分の断面構造を示して
いる。 【００４１】図２に示したＰ型ウェル部６２の一部表面
側には、リセット用ＭＯＳ・ＦＥＴ１５を構成すべく、
電荷検出ノードＮ１に相当するＮ型拡散層６４と、Ｎ型
拡散層８４が形成され、その上側にゲート酸化膜８５を
介してゲート電極８６が形成されている。なお、図中の
８０は、図１に示したドレイン線３２に相当し、また８
７は図１に示した制御信号線２２に相当する。 【００４２】なお、図３には表れていないが、拡散層６
４には増幅ＭＯＳゲートの入力するコンタクトと配線が
接続されている。 【００４３】図４は、上記図１に示した回路の他の要部
断面図であり、図１中の垂直信号線３１から、増幅用Ｍ
ＯＳ・ＦＥＴ１３及びライン選択用ＭＯＳ・ＦＥＴ１４
を経て、ドレイン線３２に至る部分の断面構造を示して
いる。 【００４４】図２に示したＰ型ウェル部７２の一部表面
側には、ライン選択用ＭＯＳ・ＦＥＴ１４を構成すべ
く、Ｎ型拡散層９１，９２が形成され、その上側にゲー
ト酸化膜７５を介してゲート電極９３が形成されてい
る。 【００４５】上述したように、１画素内に、読み出し
用、リセット用、増幅用及びライン選択用の４種類のＭ
ＯＳ・ＦＥＴで構成した素子を例にとった場合におい
て、デザインルールを０．４μｍとし、電源電圧ＶＤＤ
が３．０〜２．８ｖでゲート酸化膜６５，７５，８５の
膜厚を７０nmとするとき、読み出し用ＭＯＳ・ＦＥＴ１
２のゲート長のみ０．７μｍとし、他のＭＯＳ・ＦＥＴ
のゲート長は０．４μｍとする。また、電源電圧ＶＤＤ
が３．３ｖでゲート酸化膜６５，７５，８５の膜厚を１
４０nmとするときは、読み出し用ＭＯＳ・ＦＥＴ１２の
ゲート長のみ０．９〜１．１μｍとし、他のＭＯＳ・Ｆ
ＥＴのゲート長は０．６〜０．７μｍとする。 【００４６】さらに、読み出し用ＭＯＳ・ＦＥＴ１２下
のＰ型ウェル部６２濃度のみを例えば５Ｅ１５ｃｍ-3と
し、他のＭＯＳ・ＦＥＴ下のＰ型ウェル部７２は１Ｅ１
８ｍ-3とする。 【００４７】このように本実施形態では、フォトダイオ
ード１１からの信号を読み出す読み出し用ＭＯＳ・ＦＥ
Ｔ１２のゲート長が、他のＭＯＳ・ＦＥＴのゲート長よ
りも長くなるようにしたので、微細化ＭＯＳ・ＦＥＴを
用いる状況にあって、素子を形成するＰ型ウェル部６２
の濃度を濃くしなくても、短チャネル効果を抑制するこ
とが可能になる。これにより、フォトダイオード１１と
なるＮ型拡散層６３の濃度を増大させなくて済むため、
接合リークによる白傷画像欠陥を未然に防ぐことがで
きる、長波長側での分光感度も十分確保することがで
きる、電荷の読み出し電圧を低く抑えることができ
る、といった利点がある。 【００４８】基板はＰ型に限ることなく、Ｎ型基板中に
Ｐウェル構造を形成しても同様の効果がある。また、検
出部をリセットする手段もＭＯＳＦＥＴに限ったもので
はない。さらに、ソースフォロア回路を活性化する手段
もＭＯＳＦＥＴに限ったものではなく、入力ゲートに結
合したキャパシタを用いても良い。 【００４９】 【発明の効果】以上詳細に説明したように本発明によれ
ば、例えば微細化ＭＯＳＦＥＴにおいても、読み出し用
ＭＯＳＦＥＴの短チャネル効果を抑制することができ
る。また、微細化ＭＯＳＦＥＴを用いても、光電変換部
の濃度を増大させなくて済む、という効果がある。 【００５０】
される増幅型固体撮像装置に関する。 【０００２】 【従来の技術】半導体を使用した固体撮像装置は、種々
のものが知られているが、例えばＣＣＤ（Ｃｈａｒｇｅ
Ｃｏｕｐｌｅ Ｄｅｖｉｃｅ）を用いたＣＣＤ方式と
しては、例えば、フォトダイオードと次の行のフォトダ
イオード間に転送用のＣＣＤを設けたインタライン転送
型ＣＣＤが一般的に知られている。 【０００３】図５は、従来のインタライン転送型ＣＣＤ
の概略構成を示すブロック図である。 【０００４】このＣＣＤは、フォトダイオード１０３に
蓄積された電荷を全画素同時に垂直ＣＣＤ１０１−１〜
１０１−ｎに転送し、さらに水平１ラインごとに水平Ｃ
ＣＤ１０４に転送した後、アンプ１０５から各画素を直
列に読み出す。 【０００５】しかし、上記ＣＣＤ方式では、フォトダイ
オード１０３に蓄積した信号電荷の読み出しに１０
［Ｖ］程度の電位が必要であり、さらにＣＣＤによる電
荷転送時には０［Ｖ］電位とマイナス電位が必要となる
ために消費電力が増大するという問題や、ＣＣＤを用い
るためシステムオンチップ化が困難であるという問題が
あった。 【０００６】この点を解決した固体撮像装置として、Ｍ
ＯＳ方式が注目されている。ＭＯＳ方式は、格子状のア
ドレス線で画素を選択する構成において、各画素に、フ
ォトダイオードとＭＯＳ・ＦＥＴからなるスイッチ素子
等を配置したものである。 【０００７】図６は、従来のＭＯＳ式の増幅型固体撮像
装置の構成を示すブロック図である。この固体撮像装置
は、垂直走査回路からの制御信号線３０１，３０２，…
と信号線４０１，４０２，…とが格子状に配置され、そ
の各交差箇所には画素２００がそれぞれ配置されてい
る。各画素２００は、光をキャリアに変換するフォトダ
イオード２０１、読み出し用ＭＯＳ・ＦＥＴ（ＴＧ）２
０２、増幅用ＭＯＳ・ＦＥＴ２０３、ライン選択用ＭＯ
Ｓ・ＦＥＴ２０４、及びリセット用ＭＯＳ・ＦＥＴ２０
５から構成され、その回路構成を図７に示す。 【０００８】同図７中の符号３１１，３１２は、それぞ
れ読み出し用ＭＯＳ・ＦＥＴ（ＴＧ）２０２とリセット
用ＭＯＳ・ＦＥＴ２０５の制御信号線であり、この制御
信号線３１１，３１２には、垂直走査回路３００から制
御信号が送出される。また、４１１はドレイン線であ
り、所定の電圧が印加される。 【０００９】垂直走査回路３００によって選択された画
素２００は、フォトダイオード２０１に蓄積した信号電
荷を読み出し用ＭＯＳ・ＦＥＴ２０２を通して増幅用Ｍ
ＯＳ・ＦＥＴ２０３へ送り、この増幅用ＭＯＳ・ＦＥＴ
２０３で増幅した後に、信号線４０１，４０２，…へ送
出する。 【００１０】水平走査回路５５０は、スイッチ素子５０
１，５０２，…を順次“ＯＮ”し、その結果、水平信号
線５１０に送出された電荷はアンプ５１１を介して外部
へ送出される。 【００１１】図８は、上記図７に示した回路の要部断面
図であり、図７中のフォトダイオード２０１から、読み
出し用ＭＯＳ・ＦＥＴ２０２及び電荷検出ノードＮ１１
を経て増幅用ＭＯＳ・ＦＥＴ２０３に至る部分の断面構
造を示している。 【００１２】同図中の符号６００はＰ型サブ基板（Ｐ−
ＳｕＢ）であり、また６０１は素子分離用のフィールド
酸化膜、６０２，７０２はＰ型ウェル部（Ｐ−Ｗｅｌ
ｌ）である。６０３はフォトダイオードを形成するため
のＮ型拡散層であり、６０４は電荷検出ノードＮ１１に
相当するＮ型拡散層である。そして、ゲート酸化膜６０
５を介してゲート電極６０６が形成され、上記読み出し
用ＭＯＳ・ＦＥＴ２０２が構成されている。 【００１３】一方、７０３，７０４は、Ｐ型ウェル部７
０２に形成されたＮ＋拡散層であり、その上側にゲート
酸化膜７０５を介してゲート電極７０６が形成され、上
記増幅用ＭＯＳ・ＦＥＴ２０３が構成されている。 【００１４】そして、読み出し用ＭＯＳ・ＦＥＴ２０２
のＮ型拡散層６０４と増幅用ＭＯＳ・ＦＥＴ２０３のゲ
ート電極７０６とがアルミ配線６０７で接続され、また
増幅用ＭＯＳ・ＦＥＴ２０３のＮ型拡散層７０４とドレ
イン線４０１がコンタクトされている。 【００１５】また、８０１は層間絶縁膜であり、その上
部には、光取り込み口８０３が開口された遮光板８０２
が設けられている。 【００１６】 【発明が解決しようとする課題】しかしながら、上記従
来の増幅型固体撮像装置では、次のような問題点があっ
た。 【００１７】すなわち、素子の微細化に伴いゲート長が
短くなり、同時にゲート酸化膜も薄くなってきている
が、かかる状況では、短チャネル効果を抑制するため、
素子を形成するウェルの濃度も濃くすることが行われて
いる。光をキャリアに変換するフォトダイオード２０１
は、Ｐ型ウェル部６０２中に形成されるＮ型拡散層６０
３であり、Ｐ型ウェル部６０２の濃度が増加すると、所
定の飽和信号量を得るためには、Ｐウェル濃度に応じて
Ｎ濃度も向上させる必要があり、該Ｎ型拡散層６０３の
濃度も増大する。その結果、接合電界が急峻になり、接
合リークによる白傷画像欠陥が増加する。加えて、接合
が浅くなるため長波長側での分光感度が劣化し、また電
荷の読み出し電圧も高くなるという問題があった。 【００１８】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、微細化ＭＯＳ
・ＦＥＴを用いた場合であっても、短チャネル効果を抑
制することができる増幅型固体撮像装置を提供すること
である。またその他の目的は、白傷画像欠陥、感度劣
化、及び信号読み出し電圧の増加を防止することができ
る増幅型固体撮像装置を提供することである。 【００１９】 【課題を解決するための手段】上記目的を達成するため
に、この発明の特徴は、半導体基板の主面側に形成され
たウェル部と、前記ウェル部の一部表面側に形成され前
記ウェル部と逆導電性を有する光電変換部と、前記光電
変換部から信号電荷を読み出す読み出し用ＭＯＳ・ＦＥ
Ｔと、前記信号電荷を電圧変換する検出部と、前記検出
部の電位を周期的に初期化するリセット用手段と、前記
検出部と入力結合したソースフォロア回路とを備えた増
幅型固体撮像装置において、前記読み出し用ＭＯＳ・Ｆ
ＥＴのゲート長が前記ソースフォロア回路を構成するＭ
ＯＳ・ＦＥＴのゲート長よりも長くなるような構造を有
し、前記読み出し用ＭＯＳ・ＦＥＴ下のウェル部の濃度
は、前記リセット用ＭＯＳ・ＦＥＴ及び前記ソースフォ
ロア回路を構成するＭＯＳ・ＦＥＴ下のウェル部の濃度
よりも低いことにある。 【００２０】この発明によれば、例えば微細化ＭＯＳ・
ＦＥＴにおいても、読み出し用ＭＯＳ・ＦＥＴの短チャ
ネル効果が抑制されると共に、例えば微細化ＭＯＳ・Ｆ
ＥＴを用いても、光電変換部の濃度を増大させなくて済
む。 【００２１】 【００２２】 【００２３】 【発明の実施の形態】以下、本発明に係わる増幅型固体
撮像装置の実施形態について説明する。 【００２４】図１は、本発明の実施形態に係る増幅型固
体撮像装置の要部構成を示す回路図であり、説明を簡単
にするために１ライン分のみ示されている。 【００２５】この増幅型固体撮像装置は、全体的には図
６で示した回路構成と同じであるが、装置を構成する複
数のＭＯＳ・ＦＥＴのうち、フォトダイオードからの信
号を読み出す読み出し用ＭＯＳ・ＦＥＴ１２のゲート長
が、他のＭＯＳ・ＦＥＴのゲート長よりも長くなくな
り、また該読み出し用ＭＯＳ・ＦＥＴ１２下のウェル部
の濃度を他のウェル部よりも低くした点に特徴である。 【００２６】以下、本実施形態の構成及び動作を具体的
に説明する。 【００２７】マトリックス状に配置された各画素１０
は、光をキャリアに変換するフォトダイオード１１を有
し、このフォトダイオード１１には、本発明の特徴を成
す上記の読み出し用ＭＯＳ・ＦＥＴ１２が接続されてい
る。読み出し用ＭＯＳ・ＦＥＴ１２はフォトダイオード
１１に蓄積された信号電荷を電荷検出ノードＮ１へ読み
出すトランスファーゲートの働きをする。電荷検出ノー
ドＮ１は、増幅用ＭＯＳ・ＦＥＴ１３のゲート電極に接
続されている。 【００２８】増幅用ＭＯＳ・ＦＥＴ１３は、垂直信号線
３１とライン選択用ＭＯＳ・ＦＥＴ１４との間に接続さ
れ、またドレイン線３２と増幅用ＭＯＳ・ＦＥＴ１３と
の間にはライン選択用ＭＯＳ・ＦＥＴ１４が接続されて
いる。ライン選択用ＭＯＳ・ＦＥＴ１４は、垂直走査回
路２０から制御信号線２１に出力されたアドレス信号に
従って選択時にオンされる。 【００２９】さらに、ドレイン線３２と電荷検出ノード
Ｎ１との間にはリセット用ＭＯＳ・ＦＥＴ１５が接続さ
れている。リセット用ＭＯＳ・ＦＥＴ１５は、垂直走査
回路２０から制御信号線２２に出力されたリセット信号
に従って周期的にオンし、電荷検出ノードＮ１の電位を
周期的に初期化する。 【００３０】上記画素１０によれば、垂直走査回路２０
により制御信号線２１が選択されると、その信号線に接
続されている画素１０内のアドレス用選択用ＭＯＳ・Ｆ
ＥＴ１４がオンする。続いて、制御信号線２３が活性化
されて読み出し用ＭＯＳ・ＦＥＴ１２をオンする結果、
フォトダイオード１１に蓄積された信号電荷が電荷検出
ノードＮ１へ転送される。 【００３１】このノードＮ１の電位に応じて増幅用ＭＯ
Ｓ・ＦＥＴ１３がオン制御されるため、ドレイン線３２
から垂直信号線３１へ流れる電流量が制御されることに
なる。すなわち、蓄積電荷は、増幅用ＭＯＳ・ＦＥＴ１
３によって増幅されて、垂直信号線３１へ転送される。 【００３２】垂直信号線３１の上端は、ＭＯＳ・ＦＥＴ
で構成される定電流源４１を介して電源電圧ラインＶＤ
Ｄに接続される一方、その下端はキャパシタ４２及び垂
直ライン選択用のＭＯＳ・ＦＥＴ４５を介して水平信号
線４６に接続されている。さらに、キャパシタ４２とＭ
ＯＳ・ＦＥＴ４５との接続点には、キャパシタ４３と信
号線クランプ用のＭＯＳ・ＦＥＴ４４が接続されてい
る。 【００３３】垂直信号線３１へ出力された電荷はキャパ
シタ４３に蓄積され、その電位の変化がＭＯＳ・ＦＥＴ
４５を通して水平信号線４６に伝えられる。水平走査回
路５０は、各ＭＯＳ・ＦＥＴ４５を順次オン／オフ制御
し、その結果、１ラインごとの電荷がアンプ４７から外
部へ送出されることになる。 【００３４】図２は、上記図１に示した回路の要部断面
図であり、図１中のフォトダイオード１１から、読み出
し用ＭＯＳ・ＦＥＴ１２及び電荷検出ノードＮ１を経て
増幅用ＭＯＳ・ＦＥＴ１３に至る部分の断面構造を示し
ている。 【００３５】同図において、Ｐ型サブ基板（Ｐ−Ｓｕ
Ｂ）６０の主表面には、素子分離用のフィールド酸化膜
６１が形成されている。フィールド酸化膜６１によって
分離された素子領域の表面側には、Ｐ型ウェル部（Ｐ−
Ｗｅｌｌ）６２，７２が形成されている。さらに、Ｐ型
ウェル部６２の一部表面側には、フォトダイオード１１
を形成するためのＮ型拡散層６３と、信号電荷を電圧変
換する電荷検出ノードＮ１になるＮ型拡散層６４とが形
成されている。 【００３６】ここで、Ｎ型拡散層６３の形成条件は、例
えばＰ（リン）を３００Ｋｅｖ、ドーズ量を８．０Ｅ１
２ Atom/cm3 とする。そして、ゲート酸化膜６５を介し
てゲート電極６６が形成され、読み出し用ＭＯＳ・ＦＥ
Ｔ１２が構成されている。 【００３７】一方、Ｐ型ウェル部７２の一部表面側に
は、Ｎ＋型拡散層７３，７４が形成されている。そし
て、その上側にゲート酸化膜７５を介してゲート電極７
６が形成され、上記増幅用ＭＯＳ・ＦＥＴ１３が構成さ
れている。 【００３８】読み出し用ＭＯＳ・ＦＥＴ１２のＮ型拡散
層６４のコンタクト部６７と増幅用ＭＯＳ・ＦＥＴ１３
のゲート電極７６とは、アルミ配線６８で接続され、ま
た増幅用ＭＯＳ・ＦＥＴ１３のＮ型拡散層７４がコンタ
クト部７７でドレイン線３２に接続されている。 【００３９】そして、上記各素子が形成された基板６０
上には層間絶縁膜８１が形成され、その上面には、光取
り込み口８３がフォトダイオード１１上で開口された遮
光板８２（例えば４０００〜８０００Åのアルミ膜）が
設けられている。 【００４０】図３は、上記図１に示した回路の他の要部
断面図であり、図１中の電荷検出ノードＮ１からリセッ
ト用ＭＯＳ・ＦＥＴ１５に至る部分の断面構造を示して
いる。 【００４１】図２に示したＰ型ウェル部６２の一部表面
側には、リセット用ＭＯＳ・ＦＥＴ１５を構成すべく、
電荷検出ノードＮ１に相当するＮ型拡散層６４と、Ｎ型
拡散層８４が形成され、その上側にゲート酸化膜８５を
介してゲート電極８６が形成されている。なお、図中の
８０は、図１に示したドレイン線３２に相当し、また８
７は図１に示した制御信号線２２に相当する。 【００４２】なお、図３には表れていないが、拡散層６
４には増幅ＭＯＳゲートの入力するコンタクトと配線が
接続されている。 【００４３】図４は、上記図１に示した回路の他の要部
断面図であり、図１中の垂直信号線３１から、増幅用Ｍ
ＯＳ・ＦＥＴ１３及びライン選択用ＭＯＳ・ＦＥＴ１４
を経て、ドレイン線３２に至る部分の断面構造を示して
いる。 【００４４】図２に示したＰ型ウェル部７２の一部表面
側には、ライン選択用ＭＯＳ・ＦＥＴ１４を構成すべ
く、Ｎ型拡散層９１，９２が形成され、その上側にゲー
ト酸化膜７５を介してゲート電極９３が形成されてい
る。 【００４５】上述したように、１画素内に、読み出し
用、リセット用、増幅用及びライン選択用の４種類のＭ
ＯＳ・ＦＥＴで構成した素子を例にとった場合におい
て、デザインルールを０．４μｍとし、電源電圧ＶＤＤ
が３．０〜２．８ｖでゲート酸化膜６５，７５，８５の
膜厚を７０nmとするとき、読み出し用ＭＯＳ・ＦＥＴ１
２のゲート長のみ０．７μｍとし、他のＭＯＳ・ＦＥＴ
のゲート長は０．４μｍとする。また、電源電圧ＶＤＤ
が３．３ｖでゲート酸化膜６５，７５，８５の膜厚を１
４０nmとするときは、読み出し用ＭＯＳ・ＦＥＴ１２の
ゲート長のみ０．９〜１．１μｍとし、他のＭＯＳ・Ｆ
ＥＴのゲート長は０．６〜０．７μｍとする。 【００４６】さらに、読み出し用ＭＯＳ・ＦＥＴ１２下
のＰ型ウェル部６２濃度のみを例えば５Ｅ１５ｃｍ-3と
し、他のＭＯＳ・ＦＥＴ下のＰ型ウェル部７２は１Ｅ１
８ｍ-3とする。 【００４７】このように本実施形態では、フォトダイオ
ード１１からの信号を読み出す読み出し用ＭＯＳ・ＦＥ
Ｔ１２のゲート長が、他のＭＯＳ・ＦＥＴのゲート長よ
りも長くなるようにしたので、微細化ＭＯＳ・ＦＥＴを
用いる状況にあって、素子を形成するＰ型ウェル部６２
の濃度を濃くしなくても、短チャネル効果を抑制するこ
とが可能になる。これにより、フォトダイオード１１と
なるＮ型拡散層６３の濃度を増大させなくて済むため、
接合リークによる白傷画像欠陥を未然に防ぐことがで
きる、長波長側での分光感度も十分確保することがで
きる、電荷の読み出し電圧を低く抑えることができ
る、といった利点がある。 【００４８】基板はＰ型に限ることなく、Ｎ型基板中に
Ｐウェル構造を形成しても同様の効果がある。また、検
出部をリセットする手段もＭＯＳＦＥＴに限ったもので
はない。さらに、ソースフォロア回路を活性化する手段
もＭＯＳＦＥＴに限ったものではなく、入力ゲートに結
合したキャパシタを用いても良い。 【００４９】 【発明の効果】以上詳細に説明したように本発明によれ
ば、例えば微細化ＭＯＳＦＥＴにおいても、読み出し用
ＭＯＳＦＥＴの短チャネル効果を抑制することができ
る。また、微細化ＭＯＳＦＥＴを用いても、光電変換部
の濃度を増大させなくて済む、という効果がある。 【００５０】
【図面の簡単な説明】
【図１】本発明の実施形態に係る増幅型固体撮像装置の
要部構成を示す回路図である。 【図２】図１に示した回路の要部断面図である。 【図３】図１に示した回路の他の要部断面図である。 【図４】図１に示した回路の他の要部断面図である。 【図５】従来のインタライン転送型ＣＣＤの概略構成を
示すブロック図である。 【図６】従来のＭＯＳ式の増幅型固体撮像装置の構成を
示すブロック図である。 【図７】従来のＭＯＳ式の増幅型固体撮像装置の画素の
構成を示す回路図である。 【図８】図７に示した回路の要部断面図である。 【符号の説明】 １０ 画素 １１ フォトダイオード １２ 読み出し用ＭＯＳ・ＦＥＴ １３ 増幅用ＭＯＳ・ＦＥＴ １４ ライン選択用ＭＯＳ・ＦＥＴ １５ リセット用ＭＯＳ・ＦＥＴ ６０ Ｐ型サブ基板（Ｐ−ＳｕＢ） ６２，７２ Ｐ型ウェル部（Ｐ−Ｗｅｌｌ） ６３，６４ Ｎ型拡散層 ６５ ゲート酸化膜 ７３，７４ Ｎ型拡散層 Ｎ１ 電荷検出ノード
要部構成を示す回路図である。 【図２】図１に示した回路の要部断面図である。 【図３】図１に示した回路の他の要部断面図である。 【図４】図１に示した回路の他の要部断面図である。 【図５】従来のインタライン転送型ＣＣＤの概略構成を
示すブロック図である。 【図６】従来のＭＯＳ式の増幅型固体撮像装置の構成を
示すブロック図である。 【図７】従来のＭＯＳ式の増幅型固体撮像装置の画素の
構成を示す回路図である。 【図８】図７に示した回路の要部断面図である。 【符号の説明】 １０ 画素 １１ フォトダイオード １２ 読み出し用ＭＯＳ・ＦＥＴ １３ 増幅用ＭＯＳ・ＦＥＴ １４ ライン選択用ＭＯＳ・ＦＥＴ １５ リセット用ＭＯＳ・ＦＥＴ ６０ Ｐ型サブ基板（Ｐ−ＳｕＢ） ６２，７２ Ｐ型ウェル部（Ｐ−Ｗｅｌｌ） ６３，６４ Ｎ型拡散層 ６５ ゲート酸化膜 ７３，７４ Ｎ型拡散層 Ｎ１ 電荷検出ノード
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フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/146
H04N 5/335
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 半導体基板の主面側に形成されたウェル
部と、前記ウェル部の一部表面側に形成され前記ウェル
部と逆導電性を有する光電変換部と、前記光電変換部か
ら信号電荷を読み出す読み出し用ＭＯＳ・ＦＥＴと、前
記信号電荷を電圧変換する検出部と、前記検出部の電位
を周期的に初期化するリセット手段と、前記検出部と入
力結合したソースフォロア回路とを備えた増幅型固体撮
像装置において、前記読み出し用ＭＯＳ・ＦＥＴのゲー
ト長が、前記ソースフォロア回路を構成するＭＯＳ・Ｆ
ＥＴのゲート長よりも長くなるような構造を有し、前記
読み出し用ＭＯＳ・ＦＥＴ下のウェル部の濃度は、前記
リセット用ＭＯＳ・ＦＥＴ及び前記ソースフォロア回路
を構成するＭＯＳ・ＦＥＴ下のウェル部の濃度よりも低
いことを特徴とする増幅型固体撮像装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08761398A JP3410016B2 (ja) | 1998-03-31 | 1998-03-31 | 増幅型固体撮像装置 |
| US09/266,007 US6150676A (en) | 1998-03-31 | 1999-03-11 | MOS type image sensor |
| US09/695,989 US6521926B1 (en) | 1998-03-31 | 2000-10-26 | Mos type image sensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08761398A JP3410016B2 (ja) | 1998-03-31 | 1998-03-31 | 増幅型固体撮像装置 |
Publications (2)
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|---|---|
| JPH11284169A JPH11284169A (ja) | 1999-10-15 |
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Family
ID=13919838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08761398A Expired - Lifetime JP3410016B2 (ja) | 1998-03-31 | 1998-03-31 | 増幅型固体撮像装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6150676A (ja) |
| JP (1) | JP3410016B2 (ja) |
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