JP3641260B2 - 固体撮像装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置に関し、特に、ＣＭＯＳセンサ型の固体撮像装置に関する。
【０００２】
【従来の技術】
例えばＣＭＯＳセンサ型の撮像装置は、受けた光を電荷に変換する光電変換部及び得られた電荷に基づく信号を増幅して伝送する部分等を有する画素部（単位セル）が２次元アレイ状に配置された撮像部（セル部）を有する。この撮像部を２次元アレイ状に構成する各画素部を駆動する信号配線の材料としては、一般に、不純物をドープしたポリシリコン（Ｐｏｌｙ−Ｓｉ）が用いられる。
【０００３】
しかしながら、ポリシリコンの抵抗率は、不純物のドーピング条件等によって大きく変わるものの、例えば、１．０×１０−３Ωｃｍと大きいのが普通である。このため、各画素部に上記信号配線を介してクロックパルスを供給する駆動回路（ドライバ回路）から遠く離れた位置にある画素部においては、図８に示されるように、信号配線での電圧降下が大きいため、駆動に十分なパルス電圧を確保できなかった。即ち、駆動回路からの距離が遠くなるにつれて、駆動回路から上記信号配線に供給されたクロックパルスの振幅が小さくなると共に波形も大きく変形するため、駆動回路から遠くの画素部における電荷の読出し感度等が低下するという問題があった。これはシェーディングと称される。
【０００４】
この問題を解決するため、駆動回路からのクロックパルスを各画素部に伝送するポリシリコン配線の幅を太くして抵抗値を下げ、あるいは、各画素部にクロックパルスを供給する駆動回路を撮像部の左右両側に設けるなどの対策を施していた。
【０００５】
【特許文献１】
特開平２−５４７４号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、駆動回路から供給されるクロックパルスを伝送するポリシリコン配線の幅を太くすると、それだけ配線を形成するのに必要な面積が増加して、素子の微細化に不利となる。また、撮像部の両側に駆動回路をそれぞれ設けると、駆動回路２個分の面積をチップ内に確保しなければならず、チップの微小化に反することとなる。
【０００７】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、チップサイズを拡大させることなく各単位セルに、電圧降下及び電圧波形の劣化等の抑制された適正なクロックパルスを供給できる固体撮像装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の一態様としての固体撮像装置は、光電変換素子を含む単位セルが２次元アレイ状に配置された撮像部と、前記撮像部内の同一行における前記単位セルを選択する、ポリシリコンにより形成された選択線と、前記撮像部内の前記同一行における前記単位セルの前記光電変換素子に蓄積された電荷を読み出すための、ポリシリコンにより形成された読出し線と、前記撮像部内の前記同一行における前記単位セルから出力された画素信号を伝送するための信号線と、前記撮像部内の前記同一行における前記単位セル内の不要電荷を排出するための、ポリシリコンにより形成されたリセット線と、前記読出し線、前記選択線、前記リセット線にそれぞれ駆動信号を供給する、前記撮像部の片側に配置された駆動回路と、少なくとも前記読出し線に沿って配置された読出し補助配線であって、前記読出し線よりも低い電気抵抗率を有するとともに、前記撮像部の一方の側の外部と、前記撮像部の他方の側の外部とにおいて、それぞれ前記読出し線と電気的に接続された読出し補助配線と、を備え、前記読出し補助配線は、前記読出し線の真上に層間絶縁膜を介して形成された固体撮像装置。
【０００９】
本発明の一態様としての固体撮像装置は、第１及び第２の光電変換素子を含む単位セルが２次元アレイ状に配置された撮像部と、前記撮像部内の同一行における前記単位セルを選択する、ポリシリコンにより形成された選択線と、前記撮像部内の前記同一行における前記単位セルの前記第１及び第２の光電変換素子に蓄積された電荷を読み出す、ポリシリコンにより形成された第１及び第２の読出し線と、前記撮像部内の前記同一行における前記単位セルから出力された画素信号を伝送するための信号線と、前記撮像部内の前記同一行における前記単位セル内の不要電荷を排出するための、ポリシリコンにより形成されたリセット線と、前記第１及び第２の読出し線、前記選択線、前記リセット線にそれぞれ駆動信号を供給する、前記撮像部の片側に配置された駆動回路と、前記第１及び第２の読出し線、前記選択線、前記リセット線に沿って配置された第１及び第２の読出し補助配線、選択補助配線、リセット補助配線であって、前記第１及び第２の読出し線、前記選択線、前記リセット線よりも低い電気抵抗率を有するとともに、前記第１及び第２の読出し線、前記選択線、前記リセット線に対し、前記撮像部の一方の側の外部と、他方の側の外部とにおいて電気的に接続された第１及び第２の読出し補助配線、選択補助配線、リセット補助配線と、を備え、平面的に見て、前記第１及び第２の読出し線、前記選択線、前記リセット線のうち、ある隣り合う２本の駆動線の間に前記第１の光電変換素子は配置され、前記ある隣り合う２本の駆動線は同一層において形成され且つ前記第１の光電変換素子に対して対称に配置され、平面的に見て、前記第１及び第２の読出し線、前記選択線、前記リセット線のうち前記ある隣り合う２本の駆動線を除く他の隣り合う２本の駆動線の間に前記第２の光電変換素子は配置され、前記他の隣り合う２本の駆動線は同一層において形成され且つ前記第２の光電変換素子に対して対称に配置され、前記ある隣り合う２本の駆動線に対応する、前記第１及び第２の読出し補助配線、前記選択補助配線、前記リセット補助配線のうちの２本の補助配線は、前記ある隣り合う２本の駆動線の真上に層間絶縁膜を介して同一層に形成され且つ前記第１の光電変換素子に対して対称に配置され、前記他の隣り合う２本の駆動線に対応する、前記第１及び第２の読出し補助配線、前記選択補助配線、前記リセット補助配線のうちの２本の補助配線は、前記他の隣り合う２本の駆動線の真上に層間絶縁膜を介して同一層に形成され且つ前記第２の光電変換素子に対して対称に配置された、ことを特徴とする
【００１０】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について詳しく説明する。
【００１１】
図１は、本発明を適用したＣＭＯＳセンサの実施の形態（第１の実施の形態）を示す等価回路図である。
【００１２】
図１に示すように、ＣＭＯＳセンサ１は、各フォトダイオード（光電変換素子）８に蓄積された電荷を駆動回路によって読み出した後、垂直信号線及び水平信号線上を伝送して順次外部に取り出そうとするものである。
【００１３】
まず、このＣＭＯＳセンサ１の構成について説明する。
【００１４】
ＣＭＯＳセンサ１は、フォトダイオード（光電変換素子）８を含む単位セル（画素部）２が２次元アレイ状に配列されたセル部（撮像部）３を有する。図中、画素部２ａ、２ｂは、セル部３の中心部に位置している画素部を示す。各画素部２は、外部からの入射光を光電変換して信号電荷として蓄積するフォトダイオード８を例えば１つ備える。また、各画素部２は、図１に示すように、例えば４つのトランジスタ９、１０、１１、１２からなる信号検出回路を有する。つまり、この信号検出回路は、画素部２内の不要電荷を排出するためのリセットトランジスタ９と、フォトダイオード８に蓄積された電荷を読み出すための読出しトランジスタ１０と、読出しトランジスタ１０によって読み出された電荷を増幅して画素信号として垂直信号線６に出力させるための増幅トランジスタ１１と、画素信号を読み出すべき画素部を選択するための垂直選択トランジスタ１２とを備える。
【００１５】
この信号検出回路の構成についてより詳しく述べると以下の通りである。
【００１６】
即ち、読出しトランジスタ１０の一端側はフォトダイオード８のカソードに接続されており、読出しトランジスタ１０の他端側は、フォトダイオード８に蓄積された電荷を検出するためのｎ＋領域である検出部７に接続されている。フォトダイード８のアノードは設置されている。検出部７は、増幅トランジスタ１１のゲート電極に接続され、検出部７における検出電荷が増幅トランジスタ１１のゲート電極に供給されるようになっている。この検出部７には、リセットトランジスタ９の一端側が接続され、リセットランジスタ９の他端側は、所定の基準電位に接続されている。このような構成により、リセットトランジスタ９は、検出部７及びフォトダイオード８内の不要電荷を放出するようになっている。
【００１７】
また、上記基準電位には、垂直選択トランジスタ１２の一端が接続され、垂直選択トランジスタ１２の他端側は、増幅トランジスタ１１の一端側に接続されている。この垂直選択トランジスタ１２がオンされることにより、増幅トランジスタ１１の一端側に基準電位を供給する。
【００１８】
上記構成を有する画素部２が２次元アレイ状に配列されたセル部３内には、同一行の各リセットトランジスタ９のゲート電極に共通に接続されたリセット線１３が設けられている。また、同一行の各読出しトランジスタ１０のゲート電極に共通に接続された読出し線１４、同一行の各垂直選択トランジスタ１２のゲート電極に共通に接続された選択線（アドレス線）１５が設けられている。これらリセット線１３、読出し線１４、選択線１５の材料には不純物がドープされたポリシリコンが用いられている。また、セル部３内には、各画素部２のフォトダイオード８から取り出され、増幅された画素信号を、セル部３の図中下方の水平信号線１８に伝送するための垂直信号線６が、同一列の画素部に共通に接続されるよう、各画素部列ごとに設けられている。
【００１９】
上のような構成を有するセル部３の図中左側には、上記リセット線１３、読出し線１４、選択線１５にクロックパルスを供給するためのクロックドライバ５が設けられている。クロックドライバ５には、各画素部２を行単位に順次選択するための垂直レジスタ４ａが設けられている。つまり、垂直レジスタ４ａによって行指定がなされ、指定された行のクロックドライバが作動して、該当する駆動線にクロックパルスを供給するようになっている。ここで、高抵抗率の読出し線１４の全長にわたって平行に、低抵抗率のアルミニウム補助配線１９が配設されており、この補助配線は、セル部３の左右外側において、読出し線１４と電気的に接続されている。このように低抵抗率のアルミニウムによる配線を、高抵抗率の読出し線１４に沿って配設し、これらの両端部で電気的に接続させることで、読出し線１４のセル部３両端における電位をほぼ同電位とし、読出し線１４に接続された各読出しトランジスタ１０に、十分な電圧及び波形を有するクロックパルスを供給できるようになっている。
【００２０】
上記セル部３の図中下側には、同一列の画素部２から垂直信号線６へ読み出された画素信号を外部に伝送するための水平信号線１８が設けられている。各垂直信号線６と水平信号線１８との間には水平選択トランジスタ１６がそれぞれ設けられており、各水平選択トランジスタ１６のゲート電極は、所定のクロックパルスに従って順次各水平選択トランジスタ１６を選択する水平レジスタ４ｂに接続されている。
【００２１】
次に、以上のような構成における動作について説明する。
【００２２】
まず、選択行における各画素部２のフォトダイオード８及び検出部７内の不要電荷を排出する。より詳しくは、選択行の各読出しトランジスタ１０とリセットトランジスタ９にクロックドライバ５からのクロックパルスが一定期間与えられ、各読出しトランジスタ１０及びリセットトランジスタ９がオンにされる。これにより、各フォトダイオード８内の不要電荷は、各読出しトランジスタ１０及びリセットトランジスタ９を介して、各検出部７内の不要電荷は各リセットトランジスタ９を介して、各リセットトランジスタ９に接続された基準電位に排出される。
【００２３】
次に、各フォトダイオード８の受光動作を開始させ、各フォトダイオード８へ入射された光を光電変換して、信号電荷として蓄積する。
【００２４】
次に、選択行の選択線１５にクロックドライバ５からのクロックパルスが与えられ、この選択線１５に接続された各垂直選択トランジスタ１２がオン状態にされる。各垂直選択トランジスタ１２がオンにされると、各垂直選択トランジスタ１２の一端に接続されていた基準電位が、各垂直選択トランジスタ１２の他端側に接続された各増幅トランジスタ１１の一端に供給される。
【００２５】
次に、選択行の各画素部２のフォトダイオード８の蓄積電荷が読み出される。より詳しくは、選択行の読出し線１４に、クロックドライバ５からのクロックパルスが一定期間供給されて、読出し線１４に接続された各読出しトランジスタ１０がオン状態にされる。各読出しトランジスタ１０がオン状態にされると、各読出しトランジスタ１０の一端側に接続された各フォトダイオード８の蓄積電荷が各読出しトランジスタ１０を介して取り出される。上述したように、各読出しトランジスタ１０に共通に接続されている読出し線１４の両端部はアルミニウム補助配線１９によって電圧降下がなく、ほぼ同電位となっているので、各読出しトランジスタ１０には、各フォトダイオード８内の蓄積電荷を読み出すのに十分な電圧及び適正な波形を有するクロックパルスが供給される。この結果、各フォトダイオード８の蓄積電荷は、各読出しトランジスタ１０によって確実に読み出される。
【００２６】
各読出しトランジスタ１０によって読み出された各フォトダイオード８の蓄積電荷は、選択行の各増幅トランジスタ１１のゲートに転送される。これにより、各増幅トランジスタ１１のゲート電位が変動し、電位の変化に応じた電圧信号（画素信号）が、各増幅トランジスタ１１の他端側に接続されている各垂直信号線６に出力される。
【００２７】
各増幅トランジスタ１１から各垂直信号線６に出力された各画素信号は、各垂直信号線６の一端側に接続された各水平選択トランジスタ１６を介して順次水平信号線１８へ伝送される。即ち、各水平選択トランジスタ１６のゲートに接続された水平レジスタ４ｂからのクロックパルスによって各水平選択トランジスタ１６が順次選択され、これにより各垂直信号線６からの画素信号が順次水平信号線１８へ伝送される。各垂直信号線６から水平信号線１８に伝送された画素信号は、水平信号線１８の画素信号の取り出し側に接続された図示しない増幅回路等を介して最終的に外部に取り出される。
【００２８】
図２は、図１におけるアルミニウム補助配線を含む要部２０を具体化した構造を示す平面図である。
【００２９】
図３（ａ）は、図２のＢ１−Ｂ２線に沿った縦断面図、図３（ｂ）は、Ａ１−Ａ２線に沿った縦断面図を示す。
【００３０】
図２に示すように、読出し線１４とこれの全長に沿って配設されたアルミニウム補助配線１９とはセル部３の両外側のコンタクト２１（１）、２１（２）を介して電気的に接続されている。即ち、図２のＡ１−Ａ２線の断面図としての図３（ｂ）に示すように、読出し線１４の全長に沿って配設されたアルミニウム補助配線１９の一端部が、層間絶縁膜としてのシリコン酸化膜２３に埋め込み形成されたタングステンプラグ２５によって読出し線１４と電気的に接続されている。一方、アルミニウム補助配線１９の他端部もこれと同様の構成によって読出し線１４と電気的に接続されている。このアルミニウム補助配線は、図２のＢ１−Ｂ２線に沿った断面図としての図３（ａ）に示すように、フォトダイオード８の受光に影響を与えないよう、読出し線１４の上方に配設されている。ここで、図３（ａ）に示す読出しトランジスタ１０の構造について簡単に説明する。
【００３１】
ｐ型基板２２内に形成されたフォトダイオード８とｎ＋型の検出部７との間の上にシリコン酸化膜２３を介して読出し線１４が配置されている。この読出し線１４は、読出しトランジスタ１０のゲート電極を兼ねたものとして構成されている。そして、上記のように、この読出し線１４の真上には、シリコン酸化膜２３を介してアルミニウム補助配線１９が設けられ、このアルミニウム補助配線１９を覆うようにさらにシリコン酸化膜２４が形成されている。
【００３２】
このように読出し線１４の全長に沿ってアルミニウム補助配線１９を配設した構成によれば、読出し線１４に供給されるクロックパルスの電圧が最も低下する位置は、図４に示すように、セル部３の中央部となる。より詳しくは以下の通りである。
【００３３】
即ち、読出し線１４に沿って配設したアルミニウム線の抵抗率は、例えば２．６５５×１０−６Ωｃｍと低いため、全長にわたってほとんど電圧降下がない。このため、アルミニウム補助配線１９とセル部３の両側でコンタクトのとられた読出し線１４の両端はほぼ同電位となる。よって、読出し線１４において最もクロックパルスの電圧が降下する位置は、アルミニウム補助配線１９と読出し線１４とのコンタクト２１（１）（２）（図２参照）からの中間の位置となる。つまり、最も低い電圧が供給される画素部はセル部３の中央に位置する画素部２ａ、２ｂ（図１参照）となる。これらの画素部２ａ、２ｂに供給される最小電圧は、図８及び図４から分かるように、従来のＣＭＯＳセンサの画素部に供給されるものよりも電圧降下はほぼ半分となり、電荷の読出しに十分な電圧といえる。
【００３４】
以上のように、本発明の第１の実施の形態によれば、高抵抗率の読出し線１４に沿って低抵抗率のアルミニウム補助配線を配設し、セル部３の両外側においてこれらの配線を電気的に接続させるようにしたので、セル部３の左右両側にそれぞれドライバ回路を実際に配置した場合とほぼ同等な特性を確保することができる。つまり、本ＣＭＯＳセンサにおいては、クロック波形の劣化が最も大きくなるセル部の中央部においても十分なクロックパルスの振幅及び矩形を維持させることができる。従って、高速駆動にあっても適正な信号の伝送を行うことが可能となる。また、アルミニウム補助配線を読出し線１４の真上に配置したので、つまり、フォトダイオード８の受光効率にできるだけ影響を与えない位置にアルミニウム補助配線を配置したので、フォトダイオード８の受光効率を大きく低下させることもない。
【００３５】
上述した第１の実施の形態においては、読出し線１４に対してアルミニウム補助配線１９を配設したが、他の駆動配線、例えばリセット線１３や選択線１５対して配設してもよい。特に、このリセット線１３に接続されたリセットトランジスタ９は、読出しトランジスタ１０の駆動電圧１〜１．２Ｖに対して、例えば２．８Ｖと、比較的大きな電圧を駆動に要する。従って、より大きな駆動電圧を要するリセット線１３に対してアルミニウム補助配線を電気的に接続して配設することで、信号特性に優れたＣＭＯＳセンサを効果的に得ることができる。
【００３６】
図５は、第１の実施の形態とは別のタイプのＣＭＯＳセンサに本発明を適用した場合の画素部の例（第２の実施の形態）を示す等価回路図である。即ち、このＣＭＯＳセンサは、各画素部内に２つのフォトダイオード及び読出しトランジスタを有するタイプのものである。本実施の形態は、このようなＣＭＯＳセンサに本発明を効果的に適用することで、各画素部のフォトダイードへの光の入射角度による影響を極力なくそうとしたものである。
【００３７】
図６は、図５の画素部の要部２０の構造を具体的したものの平面図である。
【００３８】
図７は、図６のＣ−Ｃ線における縦断面図を示す。
【００３９】
このＣＭＯＳセンサの画素部２の構造について簡単に説明する。
【００４０】
即ち、図５に示すように、このＣＭＯＳセンサの画素部２は、受光素子として２つのフォトダイオード８（１）、８（２）を備えている。これら２つののフォトダイオード８（１）、８（２）の蓄積電荷を読み出すために２つの読出しトランジスタ１０（１）、１０（２）が設けられている。これらの読出しトランジスタ１０（１）、１０（２）を駆動するために２つの読出し線１４（１）、１４（２）が設けられている。読出しトランジスタ１０（１）、１０（２）に共通に接続されて検出部７が設けられている。以上の構成により、各フォトダイオード８（１）、８（２）から読み出された電荷はこの検出部７で合成されて、検出部７に接続された増幅トランジスタ１１のゲートに信号電荷として供給されるようになっている。この画素部２を駆動する各駆動配線、つまり、読出し線１４（１）、１４（２）、リセット線１３、選択線１５に沿って各アルミニウム補助配線１９（１）〜１９（４）がセル部３の両側で電気的に接続されて配設されている。その他の部分の構造及び動作については図１と同様であるので説明を省略する。
【００４１】
上記各駆動配線、つまり、読出し線１４（１）、１４（２）、リセット線１３、選択線１５の具体的な配置について説明すると以下の通りである。
【００４２】
即ち、図６に示すように、リセット線１３と読出し線１４（１）とがフォトダイオード８（１）を挟んで互いに対称に、読出し線１４（２）と選択線１５とがフォトダイオード８（２）を挟んで対称に配置されている。このため、当然に、各アルミニウム補助配線１９（１）〜１９（４）も、それぞれに対応する各駆動配線の配置に従って対称配置される。また、図７に示すように、読出し線１４（１）、読出し線１４（２）、リセット線１３、選択線１５、及び各アルミニウム補助配線１９（１）〜１９（４）は、同じ階層に配置されている。以上のような構成により、フォトダイード８（１）の両側及びフォトダイオード８（２）の両側の構造はそれぞれ対称となり、各フォトダイード８（１）、８（２）への光の入射角度による受光効率への影響が抑えられる。
【００４３】
例えば、図７に示すように、各フォトダイード８（１）、８（２）に、ある特定方向からの光３０が入射した場合、光路に設けられたアルミニウム補助配線１９（１）、１９（４）によって光３０の一部が反射して（遮られて）入射する。他方、光３０と中心軸を挟んでほぼ反対の方からの別の光３１が各フォトダイード８（１）、８（２）に対して入射した場合も、光３０と同様の形にて一部が遮られて入射する。即ち、各フォトダイオード８（１）、８（２）の両側でそれぞれほぼ同一の受光効率を有し、光の入射角度による受光効率への影響が抑えられる。
【００４４】
また、各フォトダイード８（１）、８（２）の両側で構造の対称性が保たれていないと、例えば、層間膜２３、２４を堆積したときに、層間膜２３、２４の下地に配線があるところとないところでの膜厚に差が生じて平坦性が損なわれ、入射光の角度による影響が生じる。即ち、感度にばらつきが生じ、光学的特性劣化を招き、画質が低下する。よって、このような観点からも、フォトダイードの両側で対称性を保つことで、光の入射角度による影響を可及的を抑えて、光学的特性の劣化を防ぐことができる。
【００４５】
以上のように、本発明の第２の実施の形態によれば、フォトダイオードを挟んで駆動配線及びアルミニウム補助配線を対称配置するようにしたので、感度ばらつきに優れた高感度なＣＭＯＳセンサを、クロック波形の劣化が抑制された、適正な信号の伝送が可能なものとしつつ提供することができる。
【００４６】
以上から分かるように、本発明の実施の形態によれば、以下の効果を得ることができる。
【００４７】
即ち、セル部（撮像部）の片側だけにドライバ回路（垂直レジスタ及びクロックドライバ）を配置した構成を採用しつつも、実際にセル部の両側にドライバ回路を配置したのと同等のクロックパルス振幅を確保することができる。つまり、ドライバ回路が配置された側と反対側における画素部に、電圧降下が可及的に抑制されたパルスを、チップ面積の拡大を招くことなく供給できる。
【００４８】
また、セル部内でシャント配線を行う等の複雑な処理をする必要がないので、多数のコンタクト形成等のプロセス上の負荷を増大させることもなく、プロセス上の歩留を維持することができる。
【００４９】
【発明の効果】
本発明によれば、光電変換素子を含む単位セルが２次元アレイ状に配置された撮像部の片側に駆動回路を配置した構成を有しつつも、各行の単位セルを駆動する駆動配線に沿ってこれと電気的に接続された低抵抗の補助配線を設けたので、駆動配線に接続された各単位セルにクロック波形の劣化が可及的に抑えられたクロックパルスを供給することができ、従って、チップ面積の増大を可及的に抑えつつ、高速駆動の可能な装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態としてのＣＭＯＳセンサの等価回路図を示す。
【図２】図１のＣＭＯＳセンサの要部の具体的な構造を示す平面図である。
【図３】図２のＡ１−Ａ２線、Ｂ１−Ｂ２線で切断した縦断面図を示す。
【図４】上記ＣＭＯＳセンサのセル部において駆動回路からの距離と供給電圧との関係を示す図である。
【図５】本発明の第２の実施の形態としてのＣＭＯＳセンサにおけるある一画素部例を示す等価回路図である。
【図６】上記ある一画素部の要部を具体的な構造を示す平面図である。
【図７】図６のＣ−Ｃ線で切断した縦断面図を示す。
【図８】従来のＣＭＯＳセンサのセル部において駆動回路からの距離と供給電圧との関係を示す図である。
【符号の説明】
１ ＣＭＯＳセンサ
２ 画素部（単位セル）
３ セル部（撮像部）
４ａ 垂直レジスタ（駆動回路）
４ｂ 水平レジスタ
５ クロックドライバ（駆動回路）
６ 垂直信号線
７ 検出部
８ フォトダイオード（光電変換素子）
９ リセットトランジスタ
１０ 読出しトランジスタ
１１ 増幅トランジスタ
１２ 垂直選択トランジスタ
１３ リセット線
１４ 読出し線
１５ 選択線
１６ 水平選択トランジスタ
１８ 水平信号線
１９ アルミニウム補助配線
２０ 要部
２１ コンタクトホール
２２ ｐ型基板
２３、２４ シリコン酸化膜
２５ タングステンプラグ
【発明の属する技術分野】
本発明は、固体撮像装置に関し、特に、ＣＭＯＳセンサ型の固体撮像装置に関する。
【０００２】
【従来の技術】
例えばＣＭＯＳセンサ型の撮像装置は、受けた光を電荷に変換する光電変換部及び得られた電荷に基づく信号を増幅して伝送する部分等を有する画素部（単位セル）が２次元アレイ状に配置された撮像部（セル部）を有する。この撮像部を２次元アレイ状に構成する各画素部を駆動する信号配線の材料としては、一般に、不純物をドープしたポリシリコン（Ｐｏｌｙ−Ｓｉ）が用いられる。
【０００３】
しかしながら、ポリシリコンの抵抗率は、不純物のドーピング条件等によって大きく変わるものの、例えば、１．０×１０−３Ωｃｍと大きいのが普通である。このため、各画素部に上記信号配線を介してクロックパルスを供給する駆動回路（ドライバ回路）から遠く離れた位置にある画素部においては、図８に示されるように、信号配線での電圧降下が大きいため、駆動に十分なパルス電圧を確保できなかった。即ち、駆動回路からの距離が遠くなるにつれて、駆動回路から上記信号配線に供給されたクロックパルスの振幅が小さくなると共に波形も大きく変形するため、駆動回路から遠くの画素部における電荷の読出し感度等が低下するという問題があった。これはシェーディングと称される。
【０００４】
この問題を解決するため、駆動回路からのクロックパルスを各画素部に伝送するポリシリコン配線の幅を太くして抵抗値を下げ、あるいは、各画素部にクロックパルスを供給する駆動回路を撮像部の左右両側に設けるなどの対策を施していた。
【０００５】
【特許文献１】
特開平２−５４７４号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、駆動回路から供給されるクロックパルスを伝送するポリシリコン配線の幅を太くすると、それだけ配線を形成するのに必要な面積が増加して、素子の微細化に不利となる。また、撮像部の両側に駆動回路をそれぞれ設けると、駆動回路２個分の面積をチップ内に確保しなければならず、チップの微小化に反することとなる。
【０００７】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、チップサイズを拡大させることなく各単位セルに、電圧降下及び電圧波形の劣化等の抑制された適正なクロックパルスを供給できる固体撮像装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の一態様としての固体撮像装置は、光電変換素子を含む単位セルが２次元アレイ状に配置された撮像部と、前記撮像部内の同一行における前記単位セルを選択する、ポリシリコンにより形成された選択線と、前記撮像部内の前記同一行における前記単位セルの前記光電変換素子に蓄積された電荷を読み出すための、ポリシリコンにより形成された読出し線と、前記撮像部内の前記同一行における前記単位セルから出力された画素信号を伝送するための信号線と、前記撮像部内の前記同一行における前記単位セル内の不要電荷を排出するための、ポリシリコンにより形成されたリセット線と、前記読出し線、前記選択線、前記リセット線にそれぞれ駆動信号を供給する、前記撮像部の片側に配置された駆動回路と、少なくとも前記読出し線に沿って配置された読出し補助配線であって、前記読出し線よりも低い電気抵抗率を有するとともに、前記撮像部の一方の側の外部と、前記撮像部の他方の側の外部とにおいて、それぞれ前記読出し線と電気的に接続された読出し補助配線と、を備え、前記読出し補助配線は、前記読出し線の真上に層間絶縁膜を介して形成された固体撮像装置。
【０００９】
本発明の一態様としての固体撮像装置は、第１及び第２の光電変換素子を含む単位セルが２次元アレイ状に配置された撮像部と、前記撮像部内の同一行における前記単位セルを選択する、ポリシリコンにより形成された選択線と、前記撮像部内の前記同一行における前記単位セルの前記第１及び第２の光電変換素子に蓄積された電荷を読み出す、ポリシリコンにより形成された第１及び第２の読出し線と、前記撮像部内の前記同一行における前記単位セルから出力された画素信号を伝送するための信号線と、前記撮像部内の前記同一行における前記単位セル内の不要電荷を排出するための、ポリシリコンにより形成されたリセット線と、前記第１及び第２の読出し線、前記選択線、前記リセット線にそれぞれ駆動信号を供給する、前記撮像部の片側に配置された駆動回路と、前記第１及び第２の読出し線、前記選択線、前記リセット線に沿って配置された第１及び第２の読出し補助配線、選択補助配線、リセット補助配線であって、前記第１及び第２の読出し線、前記選択線、前記リセット線よりも低い電気抵抗率を有するとともに、前記第１及び第２の読出し線、前記選択線、前記リセット線に対し、前記撮像部の一方の側の外部と、他方の側の外部とにおいて電気的に接続された第１及び第２の読出し補助配線、選択補助配線、リセット補助配線と、を備え、平面的に見て、前記第１及び第２の読出し線、前記選択線、前記リセット線のうち、ある隣り合う２本の駆動線の間に前記第１の光電変換素子は配置され、前記ある隣り合う２本の駆動線は同一層において形成され且つ前記第１の光電変換素子に対して対称に配置され、平面的に見て、前記第１及び第２の読出し線、前記選択線、前記リセット線のうち前記ある隣り合う２本の駆動線を除く他の隣り合う２本の駆動線の間に前記第２の光電変換素子は配置され、前記他の隣り合う２本の駆動線は同一層において形成され且つ前記第２の光電変換素子に対して対称に配置され、前記ある隣り合う２本の駆動線に対応する、前記第１及び第２の読出し補助配線、前記選択補助配線、前記リセット補助配線のうちの２本の補助配線は、前記ある隣り合う２本の駆動線の真上に層間絶縁膜を介して同一層に形成され且つ前記第１の光電変換素子に対して対称に配置され、前記他の隣り合う２本の駆動線に対応する、前記第１及び第２の読出し補助配線、前記選択補助配線、前記リセット補助配線のうちの２本の補助配線は、前記他の隣り合う２本の駆動線の真上に層間絶縁膜を介して同一層に形成され且つ前記第２の光電変換素子に対して対称に配置された、ことを特徴とする
【００１０】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について詳しく説明する。
【００１１】
図１は、本発明を適用したＣＭＯＳセンサの実施の形態（第１の実施の形態）を示す等価回路図である。
【００１２】
図１に示すように、ＣＭＯＳセンサ１は、各フォトダイオード（光電変換素子）８に蓄積された電荷を駆動回路によって読み出した後、垂直信号線及び水平信号線上を伝送して順次外部に取り出そうとするものである。
【００１３】
まず、このＣＭＯＳセンサ１の構成について説明する。
【００１４】
ＣＭＯＳセンサ１は、フォトダイオード（光電変換素子）８を含む単位セル（画素部）２が２次元アレイ状に配列されたセル部（撮像部）３を有する。図中、画素部２ａ、２ｂは、セル部３の中心部に位置している画素部を示す。各画素部２は、外部からの入射光を光電変換して信号電荷として蓄積するフォトダイオード８を例えば１つ備える。また、各画素部２は、図１に示すように、例えば４つのトランジスタ９、１０、１１、１２からなる信号検出回路を有する。つまり、この信号検出回路は、画素部２内の不要電荷を排出するためのリセットトランジスタ９と、フォトダイオード８に蓄積された電荷を読み出すための読出しトランジスタ１０と、読出しトランジスタ１０によって読み出された電荷を増幅して画素信号として垂直信号線６に出力させるための増幅トランジスタ１１と、画素信号を読み出すべき画素部を選択するための垂直選択トランジスタ１２とを備える。
【００１５】
この信号検出回路の構成についてより詳しく述べると以下の通りである。
【００１６】
即ち、読出しトランジスタ１０の一端側はフォトダイオード８のカソードに接続されており、読出しトランジスタ１０の他端側は、フォトダイオード８に蓄積された電荷を検出するためのｎ＋領域である検出部７に接続されている。フォトダイード８のアノードは設置されている。検出部７は、増幅トランジスタ１１のゲート電極に接続され、検出部７における検出電荷が増幅トランジスタ１１のゲート電極に供給されるようになっている。この検出部７には、リセットトランジスタ９の一端側が接続され、リセットランジスタ９の他端側は、所定の基準電位に接続されている。このような構成により、リセットトランジスタ９は、検出部７及びフォトダイオード８内の不要電荷を放出するようになっている。
【００１７】
また、上記基準電位には、垂直選択トランジスタ１２の一端が接続され、垂直選択トランジスタ１２の他端側は、増幅トランジスタ１１の一端側に接続されている。この垂直選択トランジスタ１２がオンされることにより、増幅トランジスタ１１の一端側に基準電位を供給する。
【００１８】
上記構成を有する画素部２が２次元アレイ状に配列されたセル部３内には、同一行の各リセットトランジスタ９のゲート電極に共通に接続されたリセット線１３が設けられている。また、同一行の各読出しトランジスタ１０のゲート電極に共通に接続された読出し線１４、同一行の各垂直選択トランジスタ１２のゲート電極に共通に接続された選択線（アドレス線）１５が設けられている。これらリセット線１３、読出し線１４、選択線１５の材料には不純物がドープされたポリシリコンが用いられている。また、セル部３内には、各画素部２のフォトダイオード８から取り出され、増幅された画素信号を、セル部３の図中下方の水平信号線１８に伝送するための垂直信号線６が、同一列の画素部に共通に接続されるよう、各画素部列ごとに設けられている。
【００１９】
上のような構成を有するセル部３の図中左側には、上記リセット線１３、読出し線１４、選択線１５にクロックパルスを供給するためのクロックドライバ５が設けられている。クロックドライバ５には、各画素部２を行単位に順次選択するための垂直レジスタ４ａが設けられている。つまり、垂直レジスタ４ａによって行指定がなされ、指定された行のクロックドライバが作動して、該当する駆動線にクロックパルスを供給するようになっている。ここで、高抵抗率の読出し線１４の全長にわたって平行に、低抵抗率のアルミニウム補助配線１９が配設されており、この補助配線は、セル部３の左右外側において、読出し線１４と電気的に接続されている。このように低抵抗率のアルミニウムによる配線を、高抵抗率の読出し線１４に沿って配設し、これらの両端部で電気的に接続させることで、読出し線１４のセル部３両端における電位をほぼ同電位とし、読出し線１４に接続された各読出しトランジスタ１０に、十分な電圧及び波形を有するクロックパルスを供給できるようになっている。
【００２０】
上記セル部３の図中下側には、同一列の画素部２から垂直信号線６へ読み出された画素信号を外部に伝送するための水平信号線１８が設けられている。各垂直信号線６と水平信号線１８との間には水平選択トランジスタ１６がそれぞれ設けられており、各水平選択トランジスタ１６のゲート電極は、所定のクロックパルスに従って順次各水平選択トランジスタ１６を選択する水平レジスタ４ｂに接続されている。
【００２１】
次に、以上のような構成における動作について説明する。
【００２２】
まず、選択行における各画素部２のフォトダイオード８及び検出部７内の不要電荷を排出する。より詳しくは、選択行の各読出しトランジスタ１０とリセットトランジスタ９にクロックドライバ５からのクロックパルスが一定期間与えられ、各読出しトランジスタ１０及びリセットトランジスタ９がオンにされる。これにより、各フォトダイオード８内の不要電荷は、各読出しトランジスタ１０及びリセットトランジスタ９を介して、各検出部７内の不要電荷は各リセットトランジスタ９を介して、各リセットトランジスタ９に接続された基準電位に排出される。
【００２３】
次に、各フォトダイオード８の受光動作を開始させ、各フォトダイオード８へ入射された光を光電変換して、信号電荷として蓄積する。
【００２４】
次に、選択行の選択線１５にクロックドライバ５からのクロックパルスが与えられ、この選択線１５に接続された各垂直選択トランジスタ１２がオン状態にされる。各垂直選択トランジスタ１２がオンにされると、各垂直選択トランジスタ１２の一端に接続されていた基準電位が、各垂直選択トランジスタ１２の他端側に接続された各増幅トランジスタ１１の一端に供給される。
【００２５】
次に、選択行の各画素部２のフォトダイオード８の蓄積電荷が読み出される。より詳しくは、選択行の読出し線１４に、クロックドライバ５からのクロックパルスが一定期間供給されて、読出し線１４に接続された各読出しトランジスタ１０がオン状態にされる。各読出しトランジスタ１０がオン状態にされると、各読出しトランジスタ１０の一端側に接続された各フォトダイオード８の蓄積電荷が各読出しトランジスタ１０を介して取り出される。上述したように、各読出しトランジスタ１０に共通に接続されている読出し線１４の両端部はアルミニウム補助配線１９によって電圧降下がなく、ほぼ同電位となっているので、各読出しトランジスタ１０には、各フォトダイオード８内の蓄積電荷を読み出すのに十分な電圧及び適正な波形を有するクロックパルスが供給される。この結果、各フォトダイオード８の蓄積電荷は、各読出しトランジスタ１０によって確実に読み出される。
【００２６】
各読出しトランジスタ１０によって読み出された各フォトダイオード８の蓄積電荷は、選択行の各増幅トランジスタ１１のゲートに転送される。これにより、各増幅トランジスタ１１のゲート電位が変動し、電位の変化に応じた電圧信号（画素信号）が、各増幅トランジスタ１１の他端側に接続されている各垂直信号線６に出力される。
【００２７】
各増幅トランジスタ１１から各垂直信号線６に出力された各画素信号は、各垂直信号線６の一端側に接続された各水平選択トランジスタ１６を介して順次水平信号線１８へ伝送される。即ち、各水平選択トランジスタ１６のゲートに接続された水平レジスタ４ｂからのクロックパルスによって各水平選択トランジスタ１６が順次選択され、これにより各垂直信号線６からの画素信号が順次水平信号線１８へ伝送される。各垂直信号線６から水平信号線１８に伝送された画素信号は、水平信号線１８の画素信号の取り出し側に接続された図示しない増幅回路等を介して最終的に外部に取り出される。
【００２８】
図２は、図１におけるアルミニウム補助配線を含む要部２０を具体化した構造を示す平面図である。
【００２９】
図３（ａ）は、図２のＢ１−Ｂ２線に沿った縦断面図、図３（ｂ）は、Ａ１−Ａ２線に沿った縦断面図を示す。
【００３０】
図２に示すように、読出し線１４とこれの全長に沿って配設されたアルミニウム補助配線１９とはセル部３の両外側のコンタクト２１（１）、２１（２）を介して電気的に接続されている。即ち、図２のＡ１−Ａ２線の断面図としての図３（ｂ）に示すように、読出し線１４の全長に沿って配設されたアルミニウム補助配線１９の一端部が、層間絶縁膜としてのシリコン酸化膜２３に埋め込み形成されたタングステンプラグ２５によって読出し線１４と電気的に接続されている。一方、アルミニウム補助配線１９の他端部もこれと同様の構成によって読出し線１４と電気的に接続されている。このアルミニウム補助配線は、図２のＢ１−Ｂ２線に沿った断面図としての図３（ａ）に示すように、フォトダイオード８の受光に影響を与えないよう、読出し線１４の上方に配設されている。ここで、図３（ａ）に示す読出しトランジスタ１０の構造について簡単に説明する。
【００３１】
ｐ型基板２２内に形成されたフォトダイオード８とｎ＋型の検出部７との間の上にシリコン酸化膜２３を介して読出し線１４が配置されている。この読出し線１４は、読出しトランジスタ１０のゲート電極を兼ねたものとして構成されている。そして、上記のように、この読出し線１４の真上には、シリコン酸化膜２３を介してアルミニウム補助配線１９が設けられ、このアルミニウム補助配線１９を覆うようにさらにシリコン酸化膜２４が形成されている。
【００３２】
このように読出し線１４の全長に沿ってアルミニウム補助配線１９を配設した構成によれば、読出し線１４に供給されるクロックパルスの電圧が最も低下する位置は、図４に示すように、セル部３の中央部となる。より詳しくは以下の通りである。
【００３３】
即ち、読出し線１４に沿って配設したアルミニウム線の抵抗率は、例えば２．６５５×１０−６Ωｃｍと低いため、全長にわたってほとんど電圧降下がない。このため、アルミニウム補助配線１９とセル部３の両側でコンタクトのとられた読出し線１４の両端はほぼ同電位となる。よって、読出し線１４において最もクロックパルスの電圧が降下する位置は、アルミニウム補助配線１９と読出し線１４とのコンタクト２１（１）（２）（図２参照）からの中間の位置となる。つまり、最も低い電圧が供給される画素部はセル部３の中央に位置する画素部２ａ、２ｂ（図１参照）となる。これらの画素部２ａ、２ｂに供給される最小電圧は、図８及び図４から分かるように、従来のＣＭＯＳセンサの画素部に供給されるものよりも電圧降下はほぼ半分となり、電荷の読出しに十分な電圧といえる。
【００３４】
以上のように、本発明の第１の実施の形態によれば、高抵抗率の読出し線１４に沿って低抵抗率のアルミニウム補助配線を配設し、セル部３の両外側においてこれらの配線を電気的に接続させるようにしたので、セル部３の左右両側にそれぞれドライバ回路を実際に配置した場合とほぼ同等な特性を確保することができる。つまり、本ＣＭＯＳセンサにおいては、クロック波形の劣化が最も大きくなるセル部の中央部においても十分なクロックパルスの振幅及び矩形を維持させることができる。従って、高速駆動にあっても適正な信号の伝送を行うことが可能となる。また、アルミニウム補助配線を読出し線１４の真上に配置したので、つまり、フォトダイオード８の受光効率にできるだけ影響を与えない位置にアルミニウム補助配線を配置したので、フォトダイオード８の受光効率を大きく低下させることもない。
【００３５】
上述した第１の実施の形態においては、読出し線１４に対してアルミニウム補助配線１９を配設したが、他の駆動配線、例えばリセット線１３や選択線１５対して配設してもよい。特に、このリセット線１３に接続されたリセットトランジスタ９は、読出しトランジスタ１０の駆動電圧１〜１．２Ｖに対して、例えば２．８Ｖと、比較的大きな電圧を駆動に要する。従って、より大きな駆動電圧を要するリセット線１３に対してアルミニウム補助配線を電気的に接続して配設することで、信号特性に優れたＣＭＯＳセンサを効果的に得ることができる。
【００３６】
図５は、第１の実施の形態とは別のタイプのＣＭＯＳセンサに本発明を適用した場合の画素部の例（第２の実施の形態）を示す等価回路図である。即ち、このＣＭＯＳセンサは、各画素部内に２つのフォトダイオード及び読出しトランジスタを有するタイプのものである。本実施の形態は、このようなＣＭＯＳセンサに本発明を効果的に適用することで、各画素部のフォトダイードへの光の入射角度による影響を極力なくそうとしたものである。
【００３７】
図６は、図５の画素部の要部２０の構造を具体的したものの平面図である。
【００３８】
図７は、図６のＣ−Ｃ線における縦断面図を示す。
【００３９】
このＣＭＯＳセンサの画素部２の構造について簡単に説明する。
【００４０】
即ち、図５に示すように、このＣＭＯＳセンサの画素部２は、受光素子として２つのフォトダイオード８（１）、８（２）を備えている。これら２つののフォトダイオード８（１）、８（２）の蓄積電荷を読み出すために２つの読出しトランジスタ１０（１）、１０（２）が設けられている。これらの読出しトランジスタ１０（１）、１０（２）を駆動するために２つの読出し線１４（１）、１４（２）が設けられている。読出しトランジスタ１０（１）、１０（２）に共通に接続されて検出部７が設けられている。以上の構成により、各フォトダイオード８（１）、８（２）から読み出された電荷はこの検出部７で合成されて、検出部７に接続された増幅トランジスタ１１のゲートに信号電荷として供給されるようになっている。この画素部２を駆動する各駆動配線、つまり、読出し線１４（１）、１４（２）、リセット線１３、選択線１５に沿って各アルミニウム補助配線１９（１）〜１９（４）がセル部３の両側で電気的に接続されて配設されている。その他の部分の構造及び動作については図１と同様であるので説明を省略する。
【００４１】
上記各駆動配線、つまり、読出し線１４（１）、１４（２）、リセット線１３、選択線１５の具体的な配置について説明すると以下の通りである。
【００４２】
即ち、図６に示すように、リセット線１３と読出し線１４（１）とがフォトダイオード８（１）を挟んで互いに対称に、読出し線１４（２）と選択線１５とがフォトダイオード８（２）を挟んで対称に配置されている。このため、当然に、各アルミニウム補助配線１９（１）〜１９（４）も、それぞれに対応する各駆動配線の配置に従って対称配置される。また、図７に示すように、読出し線１４（１）、読出し線１４（２）、リセット線１３、選択線１５、及び各アルミニウム補助配線１９（１）〜１９（４）は、同じ階層に配置されている。以上のような構成により、フォトダイード８（１）の両側及びフォトダイオード８（２）の両側の構造はそれぞれ対称となり、各フォトダイード８（１）、８（２）への光の入射角度による受光効率への影響が抑えられる。
【００４３】
例えば、図７に示すように、各フォトダイード８（１）、８（２）に、ある特定方向からの光３０が入射した場合、光路に設けられたアルミニウム補助配線１９（１）、１９（４）によって光３０の一部が反射して（遮られて）入射する。他方、光３０と中心軸を挟んでほぼ反対の方からの別の光３１が各フォトダイード８（１）、８（２）に対して入射した場合も、光３０と同様の形にて一部が遮られて入射する。即ち、各フォトダイオード８（１）、８（２）の両側でそれぞれほぼ同一の受光効率を有し、光の入射角度による受光効率への影響が抑えられる。
【００４４】
また、各フォトダイード８（１）、８（２）の両側で構造の対称性が保たれていないと、例えば、層間膜２３、２４を堆積したときに、層間膜２３、２４の下地に配線があるところとないところでの膜厚に差が生じて平坦性が損なわれ、入射光の角度による影響が生じる。即ち、感度にばらつきが生じ、光学的特性劣化を招き、画質が低下する。よって、このような観点からも、フォトダイードの両側で対称性を保つことで、光の入射角度による影響を可及的を抑えて、光学的特性の劣化を防ぐことができる。
【００４５】
以上のように、本発明の第２の実施の形態によれば、フォトダイオードを挟んで駆動配線及びアルミニウム補助配線を対称配置するようにしたので、感度ばらつきに優れた高感度なＣＭＯＳセンサを、クロック波形の劣化が抑制された、適正な信号の伝送が可能なものとしつつ提供することができる。
【００４６】
以上から分かるように、本発明の実施の形態によれば、以下の効果を得ることができる。
【００４７】
即ち、セル部（撮像部）の片側だけにドライバ回路（垂直レジスタ及びクロックドライバ）を配置した構成を採用しつつも、実際にセル部の両側にドライバ回路を配置したのと同等のクロックパルス振幅を確保することができる。つまり、ドライバ回路が配置された側と反対側における画素部に、電圧降下が可及的に抑制されたパルスを、チップ面積の拡大を招くことなく供給できる。
【００４８】
また、セル部内でシャント配線を行う等の複雑な処理をする必要がないので、多数のコンタクト形成等のプロセス上の負荷を増大させることもなく、プロセス上の歩留を維持することができる。
【００４９】
【発明の効果】
本発明によれば、光電変換素子を含む単位セルが２次元アレイ状に配置された撮像部の片側に駆動回路を配置した構成を有しつつも、各行の単位セルを駆動する駆動配線に沿ってこれと電気的に接続された低抵抗の補助配線を設けたので、駆動配線に接続された各単位セルにクロック波形の劣化が可及的に抑えられたクロックパルスを供給することができ、従って、チップ面積の増大を可及的に抑えつつ、高速駆動の可能な装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態としてのＣＭＯＳセンサの等価回路図を示す。
【図２】図１のＣＭＯＳセンサの要部の具体的な構造を示す平面図である。
【図３】図２のＡ１−Ａ２線、Ｂ１−Ｂ２線で切断した縦断面図を示す。
【図４】上記ＣＭＯＳセンサのセル部において駆動回路からの距離と供給電圧との関係を示す図である。
【図５】本発明の第２の実施の形態としてのＣＭＯＳセンサにおけるある一画素部例を示す等価回路図である。
【図６】上記ある一画素部の要部を具体的な構造を示す平面図である。
【図７】図６のＣ−Ｃ線で切断した縦断面図を示す。
【図８】従来のＣＭＯＳセンサのセル部において駆動回路からの距離と供給電圧との関係を示す図である。
【符号の説明】
１ ＣＭＯＳセンサ
２ 画素部（単位セル）
３ セル部（撮像部）
４ａ 垂直レジスタ（駆動回路）
４ｂ 水平レジスタ
５ クロックドライバ（駆動回路）
６ 垂直信号線
７ 検出部
８ フォトダイオード（光電変換素子）
９ リセットトランジスタ
１０ 読出しトランジスタ
１１ 増幅トランジスタ
１２ 垂直選択トランジスタ
１３ リセット線
１４ 読出し線
１５ 選択線
１６ 水平選択トランジスタ
１８ 水平信号線
１９ アルミニウム補助配線
２０ 要部
２１ コンタクトホール
２２ ｐ型基板
２３、２４ シリコン酸化膜
２５ タングステンプラグ
Claims (3)
- 光電変換素子を含む単位セルが２次元アレイ状に配置された撮像部と、
前記撮像部内の同一行における前記単位セルを選択する、ポリシリコンにより形成された選択線と、
前記撮像部内の前記同一行における前記単位セルの前記光電変換素子に蓄積された電荷を読み出すための、ポリシリコンにより形成された読出し線と、
前記撮像部内の前記同一行における前記単位セルから出力された画素信号を伝送するための信号線と、
前記撮像部内の前記同一行における前記単位セル内の不要電荷を排出するための、ポリシリコンにより形成されたリセット線と、
前記読出し線、前記選択線、前記リセット線にそれぞれ駆動信号を供給する、前記撮像部の片側に配置された駆動回路と、
少なくとも前記読出し線に沿って配置された読出し補助配線であって、前記読出し線よりも低い電気抵抗率を有するとともに、前記撮像部の一方の側の外部と、前記撮像部の他方の側の外部とにおいて、それぞれ前記読出し線と電気的に接続された読出し補助配線と、
を備え、
前記読出し補助配線は、前記読出し線の真上に層間絶縁膜を介して形成された、
固体撮像装置。 - 前記選択線又は前記リセット線又はこれらの両方に沿って選択補助配線又はリセット補助配線又はこれらの両方が配置されており、
前記選択補助配線又は前記リセット補助配線又はこれらの両方は、前記選択線又は前記リセット線又はこれらの両方よりも低い電気抵抗率を有しており、前記選択線又は前記リセット線又はこれらの両方に対し、前記撮像部の一方の側の外部と、前記撮像部の他方の側の外部とにおいて、電気的に接続されている、
ことを特徴とする請求項１に記載の固体撮像装置。 - 第１及び第２の光電変換素子を含む単位セルが２次元アレイ状に配置された撮像部と、
前記撮像部内の同一行における前記単位セルを選択する、ポリシリコンにより形成された選択線と、
前記撮像部内の前記同一行における前記単位セルの前記第１及び第２の光電変換素子に蓄積された電荷を読み出す、ポリシリコンにより形成された第１及び第２の読出し線と、
前記撮像部内の前記同一行における前記単位セルから出力された画素信号を伝送するための信号線と、
前記撮像部内の前記同一行における前記単位セル内の不要電荷を排出するための、ポリシリコンにより形成されたリセット線と、
前記第１及び第２の読出し線、前記選択線、前記リセット線にそれぞれ駆動信号を供給する、前記撮像部の片側に配置された駆動回路と、
前記第１及び第２の読出し線、前記選択線、前記リセット線に沿って配置された第１及び第２の読出し補助配線、選択補助配線、リセット補助配線であって、前記第１及び第２の読出し線、前記選択線、前記リセット線よりも低い電気抵抗率を有するとともに、前記第１及び第２の読出し線、前記選択線、前記リセット線に対し、前記撮像部の一方の側の外部と、他方の側の外部とにおいて電気的に接続された第１及び第２の読出し補助配線、選択補助配線、リセット補助配線と、
を備え、
平面的に見て、前記第１及び第２の読出し線、前記選択線、前記リセット線のうち、ある隣り合う２本の駆動線の間に前記第１の光電変換素子は配置され、前記ある隣り合う２本の駆動線は同一層において形成され且つ前記第１の光電変換素子に対して対称に配置され、
平面的に見て、前記第１及び第２の読出し線、前記選択線、前記リセット線のうち前記ある隣り合う２本の駆動線を除く他の隣り合う２本の駆動線の間に前記第２の光電変換素子は配置され、前記他の隣り合う２本の駆動線は同一層において形成され且つ前記第２の光電変換素子に対して対称に配置され、
前記ある隣り合う２本の駆動線に対応する、前記第１及び第２の読出し補助配線、前記選択補助配線、前記リセット補助配線のうちの２本の補助配線は、前記ある隣り合う２本の駆動線の真上に層間絶縁膜を介して同一層に形成され且つ前記第１の光電変換素子に対して対称に配置され、
前記他の隣り合う２本の駆動線に対応する、前記第１及び第２の読出し補助配線、前記選択補助配線、前記リセット補助配線のうちの２本の補助配線は、前記他の隣り合う２本の駆動線の真上に層間絶縁膜を介して同一層に形成され且つ前記第２の光電変換素子に対して対称に配置された、
ことを特徴とする固体撮像装置。
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