JP7178597B2 - 固体撮像素子 - Google Patents

Description

本開示は固体撮像素子に関し、より詳細には、複数の画素セルを備える固体撮像素子に関する。

特許文献１には、固体撮像装置が開示されている。この固体撮像装置は、光電変換機能を有する受光素子と、受光素子を繰り返しリセットするリセット手段と、受光素子をリセットするリセットパルスの間に入射フォトンが有ったか否かの情報を検出する検出手段と、を備えている。固体撮像装置は、更に、検出手段の検出パルスを所定の期間計数する計数値保持手段と、計数値保持手段の計数値を所定の期間毎に読み出す読み出し手段と、を備えている。

特開平７－６７０４３号公報

特許文献１に記載されている固体撮像装置のような固体撮像素子の分野において、受光素子（受光部）を含む画素セル等の高感度化と高集積化が望まれる場合がある。

本開示は、高感度化と高集積化に適した固体撮像素子を提供することを目的とする。

本開示の一態様に係る固体撮像素子は、半導体基板の一表面に形成された複数の画素セルを備える。前記複数の画素セルのうちの少なくとも１つの画素セルは、受光部と、画素回路と、第２トランジスタと、を備える。前記受光部は、入射光を受光して電荷を生成する。前記画素回路は、複数の第１トランジスタと、前記受光部で生成された前記電荷を保持するための電荷保持部と、を有する。前記画素回路は、前記受光部で生成される前記電荷に応じた受光信号を出力する。前記第２トランジスタは、前記電荷を蓄積するためのメモリ部と前記電荷保持部とを接続する。前記少なくとも１つの画素セルでは、前記半導体基板の厚さ方向に沿った平面視において、前記複数の第１トランジスタが並んでいる第１方向に直交する第２方向において、前記第２トランジスタが前記複数の第１トランジスタから離れている。

図１は、一実施形態の固体撮像素子に含まれる複数の画素セルの配置を説明するための説明図である。 図２は、同上の固体撮像素子に含まれる画素セルの、受光部、第１トランジスタ、及び第２トランジスタの配置を説明するための説明図である。 図３は、同上の画素セルの回路図である。 図４は、同上の固体撮像素子に含まれる複数の画素セルの配置を説明するための説明図である。 図５は、同上の固体撮像素子に含まれる複数の画素セルを示し、図４のＶ－Ｖ線断面図である。 図６は、一変形例の固体撮像素子に含まれる画素セルの、第１回路と第２回路との接続を説明するための説明図である。 図７は、一変形例の固体撮像素子に含まれる複数の画素セルの配置を説明するための説明図である。

以下、本開示の実施形態に係る固体撮像素子について、図面を用いて説明する。ただし、下記の実施形態は、本開示の様々な実施形態の一部に過ぎない。下記の実施形態は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。また、下記の実施形態において説明する各図は、模式的な図であり、図中の各構成要素の大きさ及び厚さそれぞれの比が必ずしも実際の寸法比を反映しているとは限らない。

（１）実施形態
（１．１）概要
本実施形態の固体撮像素子１は、例えば、TOF法（TOF: Time Of Flight）を利用して、対象空間の距離画像を取得する測距システムに用いられる。

測距システムは、例えば、パルス光を出力する送波モジュールと、送波モジュールから出力されて対象物で反射されたパルス光（反射光）を受光する受波モジュールと、受波モジュールで受光した反射光に基づいて対象物までの距離を求める処理部と、を備えている。処理部は、送波モジュールがパルス光を出力したタイミングと、受波モジュールが反射光を受光したタイミングとに基づいて、対象物までの距離を求めることができる。

送波モジュールから出力されるパルス光は、単色光であり、パルス幅が比較的短く、ピーク強度が比較的高いことが好ましい。また、測距システムを市街地等で利用することを考慮して、パルス光の波長は、人間の視感度が低く、太陽光からの外乱光の影響を受けにくい近赤外帯の波長域であることが好ましい。

このような測距システムは、例えば、自動車に搭載され障害物を検知する物体認識システム、物体（人）等を検知する監視カメラ、セキュリティカメラ等に利用することができる。

本実施形態の固体撮像素子１は、例えば、上述の測距システムの受波モジュールに用いられる。

図１に示すように、固体撮像素子１は、複数の画素セル１０を備えている。複数の画素セル１０は、半導体基板１００に形成されている。複数の画素セル１０は、半導体基板１００の厚さ方向の一表面２００（図５参照）に、２次元アレイ状に形成されている。

より詳細には、複数の画素セル１０では、一方向（図１の左右方向）に沿って等間隔で配置された複数の画素セル１０からなる画素セル群が、上記一方向と直交する他方向（図１の上下方向）に、複数並んで配置されている。上記他方向において隣り合う画素セル群のうちの一方の画素セル群の画素セル１０は、他方の画素セル群の画素セル１０に対して、上記一方向において画素セル１０の半分の寸法だけずれて配置されている。すなわち、複数の画素セル１０は、いわゆる千鳥配置されている。なお、説明の便宜上、図１では、受光部２と第１回路３０とを接続する配線６０、第１回路３０と第２回路４０とを接続する配線６１等の図示を省略している。

図２に示すように、複数の画素セル１０のうちの少なくとも１つの画素セル１０（ここでは、複数の画素セル１０の各々）は、受光部２と、画素回路（以下、「第１回路」ともいう）３０と、第２回路４０と、を備えている。

受光部２は、半導体基板１００に形成されている。受光部２は、入射光を受光して電荷を生成する光電変換部である。受光部２は、画素セル１０の第１領域１２に形成されている。

第１回路（画素回路）３０は、受光部２で生成される電荷に応じた受光信号を出力するための回路である。第１回路３０は、画素セル１０の第１領域１２とは異なる第２領域１３に形成されている。

第１回路３０は、複数の第１トランジスタ３を有している。複数の第１トランジスタ３は、半導体基板１００に形成されている。複数の第１トランジスタ３（より詳細には、複数の第１トランジスタ３それぞれのゲート電極）は、半導体基板１００の厚さ方向と直交する第１方向Ｄ１に並んでいる。

第１回路３０は、電荷保持部５を有している。電荷保持部５は、第１トランジスタ３（後述の転送用トランジスタ３１）を介して配線６０により、受光部２に接続されている。電荷保持部５は、受光部２で生成された電荷を保持（蓄積）する。

第２回路４０は、画素セル１０の、第１領域１２及び第２領域１３とは異なる第３領域１４に形成されている。第２回路４０は、第２トランジスタ４を有する。第２トランジスタ４は、半導体基板１００に形成されている。第２トランジスタ４は、第１回路３０の電荷保持部５と、電荷を蓄積するためのメモリ部６（図３参照）と、を接続する。第２トランジスタ４は、配線６１により、電荷保持部５に接続されている。

図２に示すように、第２トランジスタ４は、半導体基板１００の厚さ方向及び第１方向Ｄ１の両方と直交する第２方向Ｄ２において、複数の第１トランジスタ３から離れている。すなわち、複数の画素セル１０のうちの少なくとも１つの画素セル１０（ここでは、複数の画素セル１０の各々）では、半導体基板１００の厚さ方向に沿った平面視において（図２の紙面に垂直な方向から見たとき）、複数の第１トランジスタ３が並んでいる第１方向Ｄ１に直交する第２方向Ｄ２において、第２トランジスタ４が複数の第１トランジスタ３から離れている。ここでは、第２トランジスタ４は、第２方向Ｄ２において、第１トランジスタ３と並んでいる。

本実施形態の固体撮像素子１によれば、１つの画素セル１０において第２トランジスタ４が第２方向Ｄ２において複数の第１トランジスタ３と離れていない場合、言い換えれば、第２トランジスタ４が第１方向Ｄ１において複数の第１トランジスタ３と並んでいる場合と比べて、第２トランジスタ４と電荷保持部５とを接続する配線６１の長さを短くすることが可能となる。そのため、配線６１の寄生容量が低減され高い光電変換ゲインを得ることができ高感度化が可能となる。また、配線６１の寄生抵抗を低減することができ電荷転送時の高応答化が可能となる。更には、隣接する画素セル１０間で第１回路３０及び第２回路４０を近接配置できる構成となるため高集積化が可能となる。

（１．２）詳細
本実施形態の固体撮像素子１について、図１～図５を参照して、より詳細に説明する。

図１に示すように、固体撮像素子１は、半導体基板１００を備える。半導体基板１００には、複数の画素セル１０が形成されている。すなわち、固体撮像素子１は、複数の画素セル１０を備えている。複数の画素セル１０は、半導体基板１００に、２次元アレイ状に形成されている。

（１．２．１）画素セルの回路構成
まず、画素セル１０の回路構成について、図３を参照して説明する。

図３に示すように、画素セル１０は、受光部２と、複数の第１トランジスタ３と、第２トランジスタ４と、電荷保持部５と、メモリ部６と、を備えている。複数の第１トランジスタ３と電荷保持部５とは、第１回路３０に含まれる。第２トランジスタ４は、第２回路４０に含まれる。

受光部２は、半導体基板１００内で一表面２００側の表面領域に形成されているフォトダイオードからなる。フォトダイオードは、ここではアバランシェフォトダイオード（以下、「ＡＰＤ」ともいう）２０である。ＡＰＤ２０は、ｐ型の半導体基板１００内に形成されたｎ型の拡散領域を備える。

ＡＰＤ２０は、動作モードとして第１モードと第２モードとを有する。ＡＰＤ２０は、降伏電圧より小さな逆バイアス電圧が印加された状態において光を受光すると、光電変換を引き起こす光子の数に略比例する電荷量の電荷を、カソードに集電する（第１モード）。また、ＡＰＤ２０は、降伏電圧以上の逆バイアス電圧が印加された状態において光を受光すると、１つの光子による光電変換に起因して、飽和電荷量の電荷をカソードに集電する（第２モード）。ＡＰＤ２０は、アノードに接続されているバイアス電極１０１の電位を変化させることで、動作モードを変更可能である。

電荷保持部５は、受光部２で生成された電荷を保持する。ここで、拡散領域５０（以下、「第１拡散領域」ともいう）は、いわゆるフローティングディフュージョン（FD：floating diffusion）部である。

複数の第１トランジスタ３は、転送用トランジスタ３１と、第１リセット用トランジスタ３２と、増幅用トランジスタ３３と、を含む。本実施形態では、複数の第１トランジスタ３は、第２リセット用トランジスタ３４と、選択用トランジスタ３５と、を更に含む。

転送用トランジスタ３１は、半導体基板１００にそれぞれ形成された２つの不純物拡散領域と、ゲート電極３１０と、を有している。転送用トランジスタ３１の不純物拡散領域のうちの一方は、ＡＰＤ２０のカソードに接続されており、他方は、拡散領域（第１拡散領域）５０に接続されている。

転送用トランジスタ３１は、ゲート電極３１０に電圧が印加されてオンすることで、ＡＰＤ２０のカソードに集電されていた電荷を、第１拡散領域５０へと移動（転送）させる。

第１リセット用トランジスタ３２は、半導体基板１００にそれぞれ形成された２つの不純物拡散領域と、ゲート電極３２０と、を有している。第１リセット用トランジスタ３２の不純物拡散領域のうちの一方には、第１リセットドレイン電極１０２が接続されている。第１リセット用トランジスタ３２の不純物拡散領域のうちの他方は、拡散領域（第１拡散領域）５０に接続されている。

第１リセット用トランジスタ３２は、ゲート電極３２０に電圧が印加されてオンすることで、第１拡散領域５０に蓄積されていた電荷を第１リセットドレイン電極１０２へと排出させる（第１拡散領域５０をリセットする）。

増幅用トランジスタ３３は、半導体基板１００にそれぞれ形成された２つの不純物拡散領域と、ゲート電極３３０と、を有している。増幅用トランジスタ３３の不純物拡散領域のうちの一方には、増幅用電極１０３が接続されており、他方は、選択用トランジスタ３５を介して信号線１１０に接続されている。増幅用トランジスタ３３のゲート電極３３０は、第１拡散領域５０に接続されている。

増幅用トランジスタ３３は、第１拡散領域５０に蓄積されている電荷の電荷量に応じた電圧を出力する。増幅用トランジスタ３３からの出力電圧が、画素セル１０から出力される受光信号（受光部２で生成される電荷に応じた受光信号）である。

選択用トランジスタ３５は、半導体基板１００にそれぞれ形成された２つの不純物拡散領域と、ゲート電極３５０と、を有している。選択用トランジスタ３５の不純物拡散領域のうちの一方は、増幅用トランジスタ３３の不純物拡散領域に接続されており、他方は、信号線１１０に接続されている。

選択用トランジスタ３５は、ゲート電極３５０に電圧が印加されてオンしている場合にのみ、増幅用トランジスタ３３からの電圧（受光信号）を信号線１１０に出力させる。

第２リセット用トランジスタ３４は、半導体基板１００にそれぞれ形成された２つの不純物拡散領域と、ゲート電極３４０と、を有している。第２リセット用トランジスタ３４の不純物拡散領域のうちの一方には、第２リセットドレイン電極１０４が接続されている。第２リセット用トランジスタ３４の不純物拡散領域のうちの他方は、ＡＰＤ２０のカソードに接続されている。

第２リセット用トランジスタ３４は、ゲート電極３４０に電圧が印加されてオンされることで、ＡＰＤ２０のカソードに蓄積されていた電荷を第２リセットドレイン電極１０４へと排出させる（ＡＰＤ２０のカソードをリセットする）。

メモリ部６は、電荷を蓄積するキャパシタにより実現され得る。メモリ部６は、例えば、一対の電極と、その間に挟まれた絶縁層と、を備える積層構造を有する。メモリ部６は、電極と、半導体層と、その間に挟まれた絶縁層と、の積層構造を有してもよい。メモリ部６は、例えば、半導体基板１００の一表面２００上に、絶縁層を介して配置されている。

第２トランジスタ４（以下では、「カウントトランジスタ４１」ともいう）は、半導体基板１００にそれぞれ形成された２つの不純物拡散領域と、ゲート電極４１０と、を有している。

カウントトランジスタ４１は、第１拡散領域５０とメモリ部６との間に接続されている。カウントトランジスタ４１の不純物拡散領域のうちの一方は、第１拡散領域５０に接続されており、他方は、メモリ部６に接続されている。

カウントトランジスタ４１は、ゲート電極４１０に電圧が印加されずオフの場合には、第１拡散領域５０とメモリ部６との間で電荷が移動するのを禁止する。カウントトランジスタ４１は、ゲート電極４１０に電圧が印加されてオンされると、第１拡散領域５０とメモリ部６との間で電荷を移動させる。

（１．２．２）動作
次に、固体撮像素子１の受光動作について、説明する。固体撮像素子１は、画素セル１０の動作を制御する制御部（制御回路）を備えている。制御部は、バイアス電極１０１に印加される電圧、画素セル１０の第１トランジスタ３のゲート電極それぞれに印加される電圧、第２トランジスタ４のゲート電極に印加される電圧等を制御することで、画素セル１０の動作を制御する。

固体撮像素子１の制御部は、動作モードとして、第１受光モードと第２受光モードとを有する。第１受光モードでは、制御部は、画素セル１０のＡＰＤ２０を第１モードで動作させる（ＡＰＤ２０が第１モードで動作するように、バイアス電極１０１に印加する電圧を調整する）。第２受光モードでは、固体撮像素子１は、画素セル１０のＡＰＤ２０を第２モードで動作させる（ＡＰＤ２０が第２モードで動作するように、バイアス電極１０１に印加する電圧を調整する）。第２受光モードは、第１受光モードよりも、微弱な光を検出するのに適したモードである。

第１受光モードにおいて、固体撮像素子１は、以下のように動作する。

はじめに、固体撮像素子１の制御部は、第１リセット用トランジスタ３２と第２リセット用トランジスタ３４とカウントトランジスタ４１とをオンして、ＡＰＤ２０のカソードと、電荷保持部５（第１拡散領域５０）と、メモリ部６と、を初期化（蓄積されている電荷を排出）する。なお、このとき、転送用トランジスタ３１はオフにされている。

次に、制御部は、第１リセット用トランジスタ３２と、第２リセット用トランジスタ３４と、カウントトランジスタ４１と、をオフにする。この状態が、画素セル１０のいわゆる露光状態である。ＡＰＤ２０は、露光状態において光を受光すると、光電変換を引き起こす光子の数に略比例する電荷量の電荷を、カソードに集電する。

ここで、第２リセット用トランジスタ３４のオフレベルの電位は、転送用トランジスタ３１のオフレベルの電位よりも低い。そのため、ＡＰＤ２０のカソードで集電する電荷の量が、カソードの飽和レベルに達すると、飽和レベルを超えた電荷は、第２リセット用トランジスタ３４のポテンシャル障壁を超えて第２リセットドレイン電極１０４へとオーバーフローする。

次に、制御部は、第１リセット用トランジスタ３２をオンすることで、電荷保持部５を初期化する。また、制御部は、第１リセット用トランジスタ３２をオフする。そして制御部は、転送用トランジスタ３１をオンして、ＡＰＤ２０のカソードと電荷保持部５を接続する。これにより、ＡＰＤ２０のカソードに集電された電荷が、電荷保持部５（第１拡散領域５０）に転送されて蓄積される。

電荷保持部５に蓄積された電荷は、ゲート電極３３０が電荷保持部５に接続されている増幅用トランジスタ３３によって、蓄積された電荷の電荷量に応じた受光信号に変換される。

固体撮像素子１の制御部は、所望の画素セル１０の選択用トランジスタ３５をオンすることで、この画素セル１０から、受光信号を信号線１１０に出力させる。

第２受光モードにおいて、固体撮像素子１は、以下のように動作する。すなわち、第２受光モードにおいて、制御部は、所定の測定期間を、複数の露光期間を含むように分割する。そして、制御部は、各露光期間に対応する露光工程で光電変換が起こったか否かに基づいて、測定期間内において受光部２に到達した光子の数をカウントする。

より詳細には、制御部の第２受光モードにおいて、固体撮像素子１の制御部は、画素セル１０を以下のように動作させる。

はじめに、固体撮像素子１の制御部は、測定期間の開始時点において、第１リセット用トランジスタ３２と第２リセット用トランジスタ３４とカウントトランジスタ４１とをオンして、ＡＰＤ２０のカソードと、電荷保持部５（第１拡散領域５０）と、メモリ部６と、を初期化（リセット）する。なお、このとき、転送用トランジスタ３１は、オフにされている。

次に、制御部は、各露光工程の露光期間の開始時点で、第１リセット用トランジスタ３２と、第２リセット用トランジスタ３４と、カウントトランジスタ４１と、をオフする。この状態が、画素セル１０の露光状態である。ＡＰＤ２０は、露光状態において光を受光すると、１つの光子による光電変換に起因して飽和レベル（飽和電荷量）の電荷をカソードに集電する。なお、上述のように、第２リセット用トランジスタ３４のオフレベルの電位は、転送用トランジスタ３１のオフレベルの電位よりも低い。そのため、ＡＰＤ２０のカソードの飽和レベルを超えて集電された電荷は、第２リセット用トランジスタ３４のポテンシャル障壁を超えて第２リセットドレイン電極１０４へとオーバーフローする。そのため、第２モードにおいてＡＰＤ２０のカソードに蓄電される電荷量（１つの光子が光電変換を起こした場合においてカソードに蓄電される電荷量）は、毎回ほぼ同じ（カソードの飽和レベルに対応する電荷量）になる。

次に、制御部は、転送用トランジスタ３１をオンにしてＡＰＤ２０のカソードと電荷保持部５（第１拡散領域５０）とを接続する。これにより、ＡＰＤ２０のカソードに蓄電された電荷が、ＡＰＤ２０のカソードと電荷保持部５（第１拡散領域５０）とに分配される。

次に、制御部は、転送用トランジスタ３１をオフにする。これにより、電荷保持部５には、ＡＰＤ２０のカソードに集電された電荷の一部であって電荷保持部５に分配された電荷が保持される。

続いて、制御部は、カウントトランジスタ４１をオンして、電荷保持部５に蓄積された電荷を、電荷保持部５とメモリ部６とに再分配する。つまり、制御部は、電荷保持部５に蓄積された電荷（の一部）をメモリ部６へ転送する。これにより、受光部２が光電変換により生成した電荷の一部が、メモリ部６へと移動して、メモリ部６の電荷量が増加する。

一方、露光期間内にＡＰＤ２０が光を受光しなかった場合には、ＡＰＤ２０は光電変換を起こさずカソードに電荷を集電しない。そのため、制御部が転送用トランジスタ３１をオンしても、ＡＰＤ２０のカソードから電荷保持部５への電荷の移動は起こらず、その後にカウントトランジスタ４１がオンされても、メモリ部６の電荷量は増加しない。

制御部は、上記の動作を、露光工程の回数だけ繰り返す。これにより、１回の測定期間に含まれる複数の露光工程のうち、ＡＰＤ２０が光を受光した露光工程の回数に応じた量の電荷が、メモリ部６に蓄積される。

なお、実際には、例えば１回目の露光工程でＡＰＤ２０が光を受光している場合、２回目以降の露光工程では、メモリ部６に既に電荷が蓄積されている。そのため、２回目以降の露光工程で増加するメモリ部６の電荷量は、１回目の露光工程のそれとは異なる。また、２回目以降の露光工程では、露光工程の開始時点で必ずしも第１リセット用トランジスタ３２をオフする必要は無い。ただし、これらの点は、本開示の趣旨ではないため、詳細な説明は省略する。

測定期間の最後（複数の露光工程が全て終了した後）において、制御部は、カウントトランジスタ４１をオンしてメモリ部６と電荷保持部５とを接続し、メモリ部６に蓄積された電荷をメモリ部６と電荷保持部５とに分配する。メモリ部６から電荷保持部５に分配された電荷は、ゲート電極３３０が電荷保持部５に接続されている増幅用トランジスタ３３によって、電荷量に応じた（つまり、ＡＰＤ２０が光を受光した露光工程の回数に応じた）受光信号に変換される。

固体撮像素子１の制御部は、所望の画素セル１０の選択用トランジスタ３５をオンすることで、この画素セル１０から、受光信号を信号線１１０に出力させる。

（１．２．３）配置
次に、本実施形態の固体撮像素子１における複数の画素セル１０のレイアウト、及び各画素セル１０のレイアウトについて、図１、図２、図４、図５を参照して説明する。

図１に示すように、複数の画素セル１０は、半導体基板１００に、２次元アレイ状に形成されている。

半導体基板１００は、例えばｐ型のシリコン基板である。半導体基板１００の一表面２００（厚さ方向の一表面）には、ｎ型ウェル領域８が一方向（図１の左右方向）に長く形成されている。ｎ型ウェル領域８内には、ｐ型ウェル領域９がｎ型ウェル領域８の長手方向に沿って長く形成されている。

各画素セル１０のうち、第１回路３０及び第２回路４０は、ｐ型ウェル領域９内に形成されている。各画素セル１０のうち、受光部２は、半導体基板１００においてｎ型ウェル領域８の外側のｐ型の領域に形成されている。

１つのｐ型ウェル領域９の長手方向に延びる一方の辺に沿って、複数（図１の例では、３つ）の画素セル１０（「第１の画素セル群」という）が並んで配置されている。また、このｐ型ウェル領域９の長手方向に延びる他方の辺に沿って、複数（図１の例では、３つ）の画素セル１０（「第２の画素セル群」という）が並んで配置されている。このｐ型ウェル領域９内には、第１の画素セル群の画素セル１０それぞれの第１回路３０及び第２回路４０と、第２の画素セル群の画素セル１０それぞれの第１回路３０及び第２回路４０と、が形成されている。図１の例では、１つのｐ型ウェル領域９内に、第１の画素セル群及び第２の画素セル群の６つの画素セル１０の第１回路３０及び第２回路４０が形成されているが、これに限られない。第１の画素セル群は、１，２又は４以上の画素セル１０を含んでもよいし、第２の画素セル群は、１，２又は４以上の画素セル１０を含んでもよい。第２の画素セル群に含まれる画素セル１０の数は、第１の画素セル群に含まれる画素セル１０の数と同じであってもよいし異なっていてもよい。

図１に示すように、複数の画素セル１０は、半導体基板１００の厚さ方向に沿った平面視において（図１の紙面に垂直な方向から見たとき）、互いに同一の形状を有している。図１の例では、第１の画素セル群に含まれる複数の画素セル１０は、互いに同一の形状を有しており、第２の画素セル群に含まれる複数の画素セル１０は、互いに同一の形状を有している。さらに、第１の画素セル群に含まれる画素セル１０と、第２の画素セル群に含まれる画素セル１０も、互いに同一の形状を有している。このように、複数の画素セル１０の形状が互いに同一であれば、複数の画素セル１０の間で配線６０，６１の形状をほぼ同じにできる。そのため、複数の画素セル１０の間で、配線６０，６１の長さを均一化することが可能となり、配線６０，６１の寄生抵抗および寄生容量を均一化することが可能となる。ひいては、複数の画素セル１０の間で、特性のばらつきを低減することが可能となる。

また、半導体基板１００の厚さ方向に沿った平面視において、複数の画素セル１０のうちで第２方向Ｄ２（ｐ型ウェルの短手方向；図１の上下方向）に隣り合って配置される２つの画素セル１０は、受光部２同士が隣接している又は第１回路（画素回路）３０同士が隣接している。

図２に示すように、受光部２は第１領域１２に形成され、第１回路３０は第２領域１３に形成され、第２回路４０は第３領域１４に形成されている。第１領域１２、第２領域１３、第３領域１４は、第２方向Ｄ２において、この順に並んでいる。

図２、図４、図５に示すように、各画素セル１０の第１回路３０は、第１方向Ｄ１に並ぶ複数（ここでは、６つ）の拡散領域５０～５５と、第１方向Ｄ１に並ぶ複数のゲート電極３１０～３５０と、を備えている。

複数の拡散領域５０～５５の各々は、ｐ型ウェル領域９内に形成されたｎ型の拡散領域である。図２に示すように、拡散領域５１，５２，５０，５３，５４，５５は、第１方向Ｄ１において、この順に並んでいる。

複数のゲート電極３１０～３５０の各々は、半導体基板１００の厚さ方向及び第１方向Ｄ１の両方と直交する第２方向Ｄ２に、長く形成されている。複数のゲート電極３１０～３５０の幅（第１方向Ｄ１の寸法）は互いに等しく、長さ（第２方向Ｄ２の寸法）は互いに等しい。ゲート電極３４０，３１０，３２０，３３０，３５０は、第１方向Ｄ１において、この順に並んでいる。

複数のゲート電極３１０～３５０の各々は、酸化シリコン等からなるゲート絶縁膜（図示せず）を介して、半導体基板１００の一表面２００上に形成されている。複数のゲート電極３１０～３５０の各々は、第１方向Ｄ１において隣り合う２つの拡散領域の端同士を架け渡すように、半導体基板１００の一表面２００上に形成されている。隣り合う２つの拡散領域と、その間を架け渡すゲート電極と、ゲート絶縁膜とで、第１トランジスタ３が構成されている。すなわち、複数の第１トランジスタ３は、第１方向Ｄ１に並んでいる。

より詳細には、複数の第１トランジスタ３は、第２リセット用トランジスタ３４と、転送用トランジスタ３１と、第１リセット用トランジスタ３２と、増幅用トランジスタ３３と、選択用トランジスタ３５と、を含んでいる。

第２リセット用トランジスタ３４は、ゲート電極３４０と、拡散領域５１，５２と、により構成されている。すなわち、第２リセット用トランジスタ３４の２つの不純物拡散領域は、拡散領域５１，５２から構成されている。

転送用トランジスタ３１は、ゲート電極３１０と、拡散領域５２，５０と、により構成されている。すなわち、転送用トランジスタ３１の不純物拡散領域の一方は、拡散領域５２から構成されており、第２リセット用トランジスタ３４の不純物拡散領域と共有されている。転送用トランジスタ３１の不純物拡散領域の他方は、拡散領域（第１拡散領域）５０から構成されている。

第１リセット用トランジスタ３２は、ゲート電極３２０と、拡散領域５０，５３と、により構成されている。すなわち、第１リセット用トランジスタ３２の不純物拡散領域の一方は、拡散領域５３から構成されている。第１リセット用トランジスタ３２の不純物拡散領域の他方は、拡散領域（第１拡散領域）５０から構成されており、転送用トランジスタ３１の不純物拡散領域と共有されている。

増幅用トランジスタ３３は、ゲート電極３３０と、拡散領域５３，５４と、により構成されている。すなわち、増幅用トランジスタ３３の不純物拡散領域の一方は、拡散領域５３から構成されており、第１リセット用トランジスタ３２の不純物拡散領域と共有されている。増幅用トランジスタ３３の不純物拡散領域の他方は、拡散領域５４から構成されている。

選択用トランジスタ３５は、ゲート電極３５０と、拡散領域５４，５５と、により構成されている。すなわち、選択用トランジスタ３５の不純物拡散領域の一方は、拡散領域５４から構成されており、増幅用トランジスタ３３の不純物拡散領域と共有されている。選択用トランジスタ３５の不純物拡散領域の他方は、拡散領域５５から構成される。

複数のゲート電極３１０～３５０は、第１方向Ｄ１において、等間隔で配置されている。すなわち、第２リセット用トランジスタ３４のゲート電極３４０、転送用トランジスタ３１のゲート電極３１０、第１リセット用トランジスタ３２のゲート電極３２０、増幅用トランジスタ３３のゲート電極３３０、選択用トランジスタ３５のゲート電極３５０が、第１方向Ｄ１において、等間隔に配置されている（図４、図５参照）。

言い換えれば、複数の第１トランジスタ３それぞれのゲート電極は、第１方向Ｄ１に並んでいる。そして、第１トランジスタ３それぞれのゲート電極のうちで第１方向Ｄ１の両端に位置する２つのゲート電極（ゲート電極３４０，３５０）を結ぶ線分を、複数に等分した位置にある仮想点上に、複数の第１トランジスタ３のうち第１方向Ｄ１の両端の第１トランジスタ３以外の第１トランジスタ３のゲート電極が位置している。

図４に示すように、拡散領域５１（第２リセット用トランジスタ３４の不純物拡散領域）には、第２リセットドレイン電極１０４が接続されている。拡散領域５３（第１リセット用トランジスタ３２の不純物拡散領域、及び増幅用トランジスタ３３の不純物拡散領域）には、第１リセットドレイン電極１０２及び増幅用電極１０３が接続されている。

なお、第１リセットドレイン電極１０２と増幅用電極１０３とは、共用されていてもよい。また、第２リセットドレイン電極１０４は、第１リセットドレイン電極１０２と増幅用電極１０３とのうちの少なくとも一方と共用されてもよい。本実施形態では、第１リセットドレイン電極１０２、増幅用電極１０３、及び第２リセットドレイン電極１０４は、共有（互いに接続）されており、共通の電源が接続される。

また、拡散領域５２は、配線６０により、受光部２に接続されている。配線６０は、例えば金属配線である。増幅用トランジスタ３３のゲート電極３３０は、配線６１により、第１拡散領域５０に接続されている。配線６１は、例えば金属配線である。

図２、図４、図５に示すように、各画素セル１０の第２回路４０の第２トランジスタ４は、第１方向Ｄ１に並ぶ２つの拡散領域５６，５７と、ゲート電極４１０と、を備えている。すなわち、第２トランジスタ４の不純物拡散領域の一方は、拡散領域５６から構成されており、他方は、拡散領域５７から構成されている。

２つの拡散領域５６，５７の各々は、ｐ型ウェル領域９内に形成されたｎ型の拡散領域である。第２回路４０の２つの拡散領域５６，５７は、第１回路３０の複数の拡散領域５０～５５が並ぶのと同じ方向（第１方向Ｄ１）に、並んでいる。

ゲート電極４１０の幅（第１方向Ｄ１の寸法）は、複数のゲート電極３１０～３５０の各々の幅と等しく、長さ（第２方向Ｄ２の寸法）は、複数のゲート電極３１０～３５０の各々の長さと等しい。ゲート電極４１０は、酸化シリコン等からなるゲート絶縁膜（図示せず）を介して、半導体基板１００の一表面２００上に形成されている。ゲート電極４１０は、２つの拡散領域５６，５７の端同士を架け渡すように、半導体基板１００の一表面２００上に形成されている。２つの拡散領域５６，５７と、その間を架け渡すゲート電極４１０と、ゲート絶縁膜とで、第２トランジスタ４（カウントトランジスタ４１）が構成される。

第２回路４０の第２トランジスタ４の一方の拡散領域（以下、「第２拡散領域」ともいう）５６は、第１回路３０の拡散領域（第１拡散領域）５０（電荷保持部５）と、配線６１により接続されている。すなわち、第２トランジスタ４（カウントトランジスタ４１）は、第１拡散領域５０に接続される拡散領域（第２拡散領域）５６を備えている。第２拡散領域５６は、フローティングディフュージョン部である。第２拡散領域５６は、半導体基板１００に対してフローティングされた電位を有している。第２拡散領域５６は、配線６１（例えば金属配線）により、第１拡散領域５０に接続されている。

また、図４に示すように、拡散領域（第２拡散領域）５６の少なくとも一部は、複数の第１トランジスタ３が並んでいる第１方向Ｄ１に直交する第２方向Ｄ２から見て、第１回路３０の第１拡散領域５０の少なくとも一部と重複している。より詳細には、第１拡散領域５０の幅（第１方向Ｄ１における寸法）と第２拡散領域５６の幅とは等しい。そして、第２方向Ｄ２から見て、第１拡散領域５０と第２拡散領域５６とのうちの一方の全体が、第１拡散領域５０と第２拡散領域５６とのうちの他方と重複している。

このように、画素セル１０では、第１回路３０のうちで第２回路４０と接続される部分（第１拡散領域５０）と、第２回路４０のうちで第１回路３０と接続される部分（第２拡散領域５６）とが、第２方向Ｄ２において対向している。そのため、第１回路３０と第２回路４０とを接続する配線６１の長さを短くすることが可能となる。さらに、配線６０と第１回路３０及び第２回路４０との接続部分の幅（第１方向Ｄ１の寸法）を広くすることが可能となり、配線６１の抵抗を小さくすることが可能となる。

また、図４に示すように、（図４の上下方向において）隣り合う２つの画素セル１０（以下では、「第１画素セル」、「第２画素セル」ともいう）において、第１画素セルの複数の第１トランジスタ３それぞれのゲート電極、及び第２画素セルの第２トランジスタ４のゲート電極は、第１方向Ｄ１に並んでいる（図４のゲート電極３４０，３１０，３２０，３３０，３５０，４１０の並びを参照）。そして、第１画素セルの複数の第１トランジスタ３それぞれのゲート電極及び第２画素セルの第２トランジスタ４のゲート電極のうちで、第１方向Ｄ１の両端に位置する２つのゲート電極（ゲート電極３４０，４１０）を結ぶ線分を、複数に等分した位置にある仮想点上に、第１画素セルの複数の第１トランジスタ３それぞれのゲート電極及び第２画素セルの第２トランジスタ４のゲート電極のうち第１方向Ｄ１の両端のトランジスタ以外のトランジスタのゲート電極が、位置している。このような配置とすることで、第１画素セル及び第２画素セルを形成する際に、第１画素セルの第１回路３０の拡散領域５０～５５と、第２画素セルの第２回路４０の拡散領域５６，５７とを、第１方向Ｄ１に沿って並んで形成することが可能となる。また、第１画素セルの複数の第１トランジスタ３のゲート電極及び第２画素セルの第２トランジスタ４のゲート電極を、第１方向Ｄ１に沿って並んで形成することが可能となる。

図４に示す例では、さらに、第２画素セルの複数の第１トランジスタ３それぞれのゲート電極、及び第１画素セルの第２トランジスタ４のゲート電極は、第１方向Ｄ１に並んでいる。そして、第２画素セルの複数の第１トランジスタ３それぞれのゲート電極及び第１画素セルの第２トランジスタ４のゲート電極のうちで、第１方向Ｄ１の両端に位置する２つのゲート電極（ゲート電極３４０，４１０）を結ぶ線分を、複数に等分した位置にある仮想点上に、第２画素セルの複数の第１トランジスタ３それぞれのゲート電極及び第１画素セルの第２トランジスタ４のゲート電極のうち第１方向Ｄ１の両端のトランジスタ以外のトランジスタのゲート電極が、位置している。このような配置とすることで、第１画素セル及び第２画素セルを形成する際に、第２画素セルの第１回路３０の拡散領域５０～５５と、第１画素セルの第２回路４０の拡散領域５６，５７とを、第１方向Ｄ１に沿って並んで形成することが可能となる。また、第２画素セルの複数の第１トランジスタ３のゲート電極及び第１画素セルの第２トランジスタ４のゲート電極を、第１方向Ｄ１に沿って並んで形成することが可能となる。そのため、第１画素セルの第１回路３０及び第２回路４０と第２画素セルの第２回路４０及び第１回路３０を近接した配置することが可能となり、小さな領域内に、第１画素セルの第１回路３０及び第２回路４０と第２画素セルの第１回路３０及び第２回路４０とを配置することが可能となる。

ここでは、第１画素セルの複数の第１トランジスタ３のゲート電極３１０～３５０は、第１方向Ｄ１において等間隔で並んでいる。そして、第１方向Ｄ１において隣り合う第１トランジスタ３のゲート電極の中心の間の間隔を「Ａ１」とすると、第２画素セルの第２トランジスタ４のゲート電極４１０の中心と、第１方向Ｄ１においてこれに隣り合う第１画素セルの第１トランジスタ３のゲート電極（３４０又は３５０）の中心と、の間の第１方向Ｄ１における間隔は、上記の間隔Ａ１の２倍（２×Ａ１）である。

また、第２画素セルの複数の第１トランジスタ３のゲート電極３１０～３５０は、第１方向Ｄ１において等間隔で並んでいる。そして、第１方向Ｄ１において隣り合う第１トランジスタ３のゲート電極の中心の間の間隔を「Ａ２」とすると、第１画素セルの第２トランジスタ４のゲート電極４１－の中心と、第１方向Ｄ１においてこれに隣り合う第２画素セルの第１トランジスタ３のゲート電極（３４０又は３５０）の中心と、の間の第１方向Ｄ１における間隔は、上記の間隔Ａ２の２倍（２×Ａ２）である。ここでは、「Ａ１」と「Ａ２」とは、等しい。

なお、図４、図５において、破線の枠で囲まれた部分には、例えばゲート電極材料から形成されるダミー部材が配置されていてもよい。

（２）変形例
上述の実施形態は、本開示の様々な実施形態の一つに過ぎない。上述の実施形態は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。

一変形例の固体撮像素子１において、図６に示すように、画素セル１０において、第１拡散領域５０と第２拡散領域５６とは、半導体基板１００に形成された拡散層配線５８により接続されていてもよい。ここでの拡散層配線５８は、ｐ型ウェル領域９内に形成されたｎ型の拡散領域である。拡散層配線５８の一端は、第１拡散領域５０につながっており、他端は第２拡散領域５６につながっている。より詳細には、第１拡散領域５０、第２拡散領域５６、及び拡散層配線５８は、一体に形成されている。

一変形例の固体撮像素子１において、図７に示すように、ｐ型ウェル領域９を挟んで対向する２つの画素セル１０の受光部２の、第１方向Ｄ１における端部同士は、第２方向Ｄ２に延びる同一の直線上に位置していてもよい。この場合、複数の画素セル１０の受光部２を、マトリクス状に配置することが可能となる。

画素セル１０は、第２リセット用トランジスタ３４を備えていなくてもよい。画素セル１０は、選択用トランジスタ３５を備えていなくてもよい。

１つの画素セル１０において、第２拡散領域５６は、第２方向Ｄ２において、第１拡散領域５０と対向していなくてもよい。例えば、第２拡散領域５６が、第１拡散領域５０と対向しないように複数の第１トランジスタ３から第２方向Ｄ２において離れて配置されている場合であっても、第２トランジスタ４が第１方向Ｄ１において複数の第１トランジスタ３と並んでいる場合と比べて、第１拡散領域５０と第２拡散領域５６とを接続する配線６１（或いは、拡散層配線５８）の長さを短くすることが可能となる。

固体撮像素子１の制御部は、画素セル１０を第１受光モードで動作させなくてもよく、第２受光モードのみで動作させてもよい。

第１トランジスタ３、第２トランジスタ４の不純物拡散領域の導電型は、ｐ型であってもよい。例えば、第１トランジスタ３、第トランジスタ４の不純物拡散領域は、ｎ型ウェル領域に形成されたｐ型の拡散領域であってもよい。

（３）まとめ
以上説明した実施形態及び変形例等から以下の態様が開示されている。

第１の態様に係る固体撮像素子（１）は、半導体基板（１００）に２次元アレイ状に形成された複数の画素セル（１０）を備える。複数の画素セル（１０）のうちの少なくとも１つの画素セル（１０）は、受光部（２）と、画素回路（３０）と、第２トランジスタ（４）と、を備える。受光部（２）は、入射光を受光して電荷を生成する。画素回路（３０）は、複数の第１トランジスタ（３）と、電荷保持部（５）と、を有する。電荷保持部（５）は、受光部（２）で生成された電荷を保持する。画素回路（３０）は、受光部（２）で生成される電荷に応じた受光信号を出力する。第２トランジスタ（４）は、電荷を蓄積するためのメモリ部（６）と電荷保持部（５）とを接続する。画素セル（１０）では、半導体基板（１００）の厚さ方向に沿った平面視において、複数の第１トランジスタ（３）が並んでいる第１方向（Ｄ１）に直交する第２方向（Ｄ２）において、第２トランジスタ（４）が複数の第１トランジスタ（３）から離れている。

この態様によれば、第２トランジスタ（４）が第１方向（Ｄ１）において複数の第１トランジスタ（３）と並んでいる場合と比べて、第２トランジスタ（４）と電荷保持部（５）とを接続する配線（６１）の長さを短くすることが可能となる。そのため、配線（６１）の寄生容量が低減され高い光電変換ゲインを得ることができ高感度化が可能となる。また、配線（６１）の寄生抵抗が低減することができ電荷転送時の高応答化が可能となる。更には、隣接する画素セル（１０）間で第１回路（３０）及び第２回路（４０）を近接配置できる構成となるため高集積化が可能となる。

第２の態様の固体撮像素子（１）は、第１の態様に基づく。第２の態様では、画素セル（１０）において、電荷保持部（５）は、フローティング電位となる拡散領域（５０）から構成される。複数の第１トランジスタ（３）は、受光部（２）で生成される電荷を拡散領域（５０）へ転送するための転送用トランジスタ（３１）と、拡散領域（５０）に蓄積される電荷をリセットするためのリセット用トランジスタ（３２）と、拡散領域（５０）と電気的に接続されたゲート電極（３３０）を有する増幅用トランジスタ（３３）と、を含む。

この態様によれば、転送用トランジスタ（３１）、リセット用トランジスタ（３２）、及び増幅用トランジスタ（３３）を含む画素回路（３０）によって、受光部（２）で受光した光に応じた受光信号を生成することが可能となる。

第３の態様の固体撮像素子（１）は、第２の態様に基づく。第３の態様では、画素セル（１０）において、拡散領域（５０）は第１拡散領域（５０）である。第２トランジスタ（４）は、フローティング電位となる第２拡散領域（５６）を有する。第１拡散領域（５０）と第２拡散領域（５６）とが接続される。第２方向（Ｄ２）から見て、第１拡散領域（５０）の少なくとも一部が、第２拡散領域（５６）の少なくとも一部と重複する。

この態様によれば、第１拡散領域（５０）と第２拡散領域（５６）との直線距離が短くなり、第１拡散領域（５０）と第２拡散領域（５６）とを接続する配線（６１）の長さを短くすることができ寄生容量を小さくすることが可能となる。

第４の態様の固体撮像素子（１）は、第３の態様に基づく。第４の態様では、画素セル（１０）において、第２方向（Ｄ２）から見て、第１拡散領域（５０）と第２拡散領域（５６）とのうちの一方の全体が、第１拡散領域（５０）と第２拡散領域（５６）とのうちの他方と重複する。

この態様によれば、第１拡散領域（５０）と第２拡散領域（５６）とのうちの一方において他方に対向する辺の全長を、他方との接続に用いることが可能となる。これにより、第１拡散領域（５０）と第２拡散領域（５６）とを接続する配線の幅を広くすることが可能となり、配線の抵抗を小さくすることが可能となる。

第５の態様の固体撮像素子（１）は、第３又は第４の態様に基づく。第５の態様では、画素セル（１０）において、第１拡散領域（５０）と第２拡散領域（５６）とは、金属配線により接続されている。

この態様によれば、配線層により第１拡散領域（５０）と第２拡散領域（５６）とが接続されるので、例えば第１拡散領域（５０）と第２拡散領域（５６）を単純な矩形とすることができるため製造工程に起因する特性ばらつきを小さくすることが可能となる。

第６の態様の固体撮像素子（１）は、第３又は第４の態様に基づく。第６の態様では、画素セル（１０）において、第１拡散領域（５０）と第２拡散領域（５６）とは、半導体基板（１００）に形成された拡散層配線（５８）により接続されている。

この態様によれば、拡散層配線（５８）により第１拡散領域（５０）と第２拡散領域（５６）とが接続されるので、例えば配線層で接続される場合に比べて、接続部における単位長さ当たりの寄生容量を小さくすることが可能となる。

第７の態様の固体撮像素子（１）は、第１～第６のいずれか１つの態様に基づく。第７の態様では、画素セル（１０）において、複数の第１トランジスタ（３）の各々はゲート電極を有する。複数の第１トランジスタ（３）それぞれのゲート電極は、第１方向（Ｄ１）に並ぶ。複数の第１トランジスタ（３）それぞれのゲート電極のうちで第１方向（Ｄ１）の両端に位置する２つのゲート電極を結ぶ線分を、複数に等分した位置にある仮想点上に、複数の第１トランジスタ（３）のうち第１方向（Ｄ１）の両端の第１トランジスタ（３）以外の第１トランジスタ（３）のゲート電極が位置している。

この態様によれば、複数の第１トランジスタ（３）のゲート電極は、等間隔の仮想点上に形成される。そのため、複数の第１トランジスタ（３）のゲート電極を実質的に等間隔で配置することができ製造工程に起因する特性ばらつきを小さくすることが可能となる。

第８の態様の固体撮像素子（１）は、第１～第７のいずれか１つの態様に基づく。第８の態様では、複数の画素セル（１０）は、半導体基板（１００）の厚さ方向に沿った平面視において、互いに同一の形状を有する。

この態様によれば、複数の画素セル（１０）において、配線（６０，６１）の形状をほぼ同じにできる。そのため、複数の画素セル（１０）の間で、配線（６０，６１）の長さを均一化することが可能となり、配線（６０，６１）の寄生抵抗および寄生容量を均一化することが可能となる。

第９の態様の固体撮像素子（１）は、第１～第８のいずれか１つの態様に基づく。第９の態様では、複数の画素セル（１０）は、第１方向（Ｄ１）において隣り合って配置される第１画素セルと第２画素セルとを含む。第１画素セルの複数の第１トランジスタ（３）の各々はゲート電極を有する。第２画素セルの第２トランジスタ（４）はゲート電極を有する。第１画素セルの複数の第１トランジスタ（３）それぞれのゲート電極、及び第２画素セルの第２トランジスタ（４）のゲート電極は、第１方向に並ぶ。第１画素セルの複数の第１トランジスタ（３）それぞれのゲート電極及び第２画素セルの第２トランジスタ（４）のゲート電極のうちで第１方向（Ｄ１）の両端に位置する２つのゲート電極を結ぶ線分を、複数に等分した位置にある仮想点上に、第１画素セルの複数の第１トランジスタ（３）それぞれのゲート電極及び第２画素セルの第２トランジスタ（４）のゲート電極のうち第１方向（Ｄ１）の両端のトランジスタ以外のトランジスタのゲート電極が、位置している。

この態様によれば、第１画素セルの複数の第１トランジスタ（３）のゲート電極及び第２画素セルの第２トランジスタ（４）のゲート電極は、等間隔の仮想点上に形成される。そのため、これらのゲート電極を実質的に等間隔で配置することができ製造工程に起因する特性ばらつきを小さくすることが可能となる。

第１０の態様の固体撮像素子（１）は、第１～第９のいずれか１つの態様に基づく。第１０の態様では、半導体基板（１００）の厚さ方向に沿った平面視において、複数の画素セル（１０）のうちで第２方向（Ｄ２）に隣り合って配置される２つの画素セル（１０）は、受光部（２）同士が隣接する又は画素回路（３０）同士が隣接する。

この態様によれば、第２方向（Ｄ２）に隣り合って配置される２つの画素セル（１０）の画素回路（３０）を、例えば共通のウェル領域内に配置することが可能となる。そのため、例えば、第２方向（Ｄ２）に隣り合って配置される２つの画素セル（１０）において受光部（２）と画素回路（３０）とが隣接する場合に比べて、複数の画素セル（１０）で重複するウェル領域を共有化することができるため高集積化が可能となる。

１ 固体撮像素子
１０ 画素セル
２ 受光部
３ 第１トランジスタ
３０ 画素回路
３１ 転送用トランジスタ
３２ リセット用トランジスタ
３３ 増幅用トランジスタ
３３０ ゲート電極
４ 第２トランジスタ
５ 電荷保持部
５０ 拡散領域（第１拡散領域）
５６ 第２拡散領域
５８ 拡散層配線
１００ 半導体基板
Ｄ１ 第１方向
Ｄ２ 第２方向

Claims (10)

1. 半導体基板に２次元アレイ状に形成された複数の画素セルを備え、
   前記複数の画素セルのうちの少なくとも１つの画素セルは、
   入射光を受光して電荷を生成する受光部と、
   複数の第１トランジスタと、前記受光部で生成された前記電荷を保持するための電荷保持部と、を有し、前記受光部で生成される前記電荷に応じた受光信号を出力する画素回路と、
   前記電荷を蓄積するためのメモリ部と前記電荷保持部とを接続する第２トランジスタと、
   を備え、
   前記少なくとも１つの画素セルでは、前記半導体基板の厚さ方向に沿った平面視において、前記複数の第１トランジスタが並んでいる第１方向に直交する第２方向において、前記第２トランジスタが前記複数の第１トランジスタから離れている、
   固体撮像素子。
2. 前記少なくとも１つの画素セルにおいて、
   前記電荷保持部は、フローティング電位となる拡散領域を備え、
   前記複数の第１トランジスタは、
   前記受光部で生成される前記電荷を前記拡散領域へ転送するための転送用トランジスタと、
   前記拡散領域に蓄積される前記電荷をリセットするためのリセット用トランジスタと、
   前記拡散領域と電気的に接続されたゲート電極を有する増幅用トランジスタと、
   を含む、
   請求項１に記載の固体撮像素子。
3. 前記少なくとも１つの画素セルにおいて、
   前記拡散領域は第１拡散領域であり、
   前記第２トランジスタは、フローティング電位となる第２拡散領域を有し、
   前記第１拡散領域と前記第２拡散領域とが接続され、
   前記第２方向から見て、前記第１拡散領域の少なくとも一部が、前記第２拡散領域の少なくとも一部と重複する、
   請求項２に記載の固体撮像素子。
4. 前記少なくとも１つの画素セルにおいて、
   前記第２方向から見て、前記第１拡散領域と前記第２拡散領域とのうちの一方の全体が、前記第１拡散領域と前記第２拡散領域とのうちの他方と重複する、
   請求項３に記載の固体撮像素子。
5. 前記少なくとも１つの画素セルにおいて、
   前記第１拡散領域と前記第２拡散領域とは、金属配線により接続されている、
   請求項３又は４に記載の固体撮像素子。
6. 前記少なくとも１つの画素セルにおいて、
   前記第１拡散領域と前記第２拡散領域とは、前記半導体基板に形成された拡散層配線により接続されている、
   請求項３又は４に記載の固体撮像素子。
7. 前記少なくとも１つの画素セルにおいて、
   前記複数の第１トランジスタの各々はゲート電極を有し、前記複数の第１トランジスタそれぞれの前記ゲート電極は、前記第１方向に並び、
   前記複数の第１トランジスタそれぞれの前記ゲート電極のうちで前記第１方向の両端に位置する２つのゲート電極を結ぶ線分を、複数に等分した位置にある仮想点上に、前記複数の第１トランジスタのうち前記第１方向の両端の第１トランジスタ以外の第１トランジスタの前記ゲート電極が位置している、
   請求項１～６のいずれか１項に記載の固体撮像素子。
8. 前記複数の画素セルは、前記半導体基板の前記厚さ方向に沿った前記平面視において、互いに同一の形状を有する、
   請求項１～７のいずれか１項に記載の固体撮像素子。
9. 前記複数の画素セルは、隣り合って配置される第１画素セルと第２画素セルとを含み、
   前記第１画素セルの前記複数の第１トランジスタの各々はゲート電極を有し、
   前記第２画素セルの前記第２トランジスタはゲート電極を有し、
   前記第１画素セルの前記複数の第１トランジスタそれぞれの前記ゲート電極、及び前記第２画素セルの前記第２トランジスタの前記ゲート電極は、前記第１方向に並び、
   前記第１画素セルの前記複数の第１トランジスタそれぞれの前記ゲート電極及び前記第２画素セルの前記第２トランジスタの前記ゲート電極のうちで前記第１方向の両端に位置する２つのゲート電極を結ぶ線分を、複数に等分した位置にある仮想点上に、前記第１画素セルの前記複数の第１トランジスタそれぞれの前記ゲート電極及び前記第２画素セルの前記第２トランジスタの前記ゲート電極のうち前記第１方向の両端のトランジスタ以外のトランジスタの前記ゲート電極が、位置している、
   請求項１～８のいずれか１項に記載の固体撮像素子。
10. 前記半導体基板の前記厚さ方向に沿った前記平面視において、前記複数の画素セルのうちで前記第２方向に隣り合って配置される２つの画素セルは、前記受光部同士が隣接する又は前記画素回路同士が隣接する、
    請求項１～９のいずれか１項に記載の固体撮像素子。
    

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