JP4968227B2 - イメージセンサ及びその駆動方法 - Google Patents

Description

本発明は、リモートセンシング等の分野で用いられるイメージセンサ、及びその駆動方法に関するに関する。

半導体基板上に多数の光検出器をアレイ状に配置し、同一基板上に信号電荷の読出回路や出力アンプを備えたイメージセンサが多数開発されている。リモートセンシングにおいては、光検出器を１列に配置したリニアイメージセンサを人工衛星等に搭載して、光検出器の列方向と垂直な方向を衛星の進行方向に一致させることによって地表の２次元画像を撮影する。しかし、画像解像度を向上させるには画素ピッチをできるだけ小さくすることが望ましいが、光検出器の面積が縮小する分だけ入射光量が減少し、Ｓ／Ｎが劣化するという課題があった。

そこで、Ｓ／Ｎを改善するための巧妙な手段としてＴＤＩ方式（Time Delay and Integration）のイメージセンサが開発された。ＴＤＩ方式は、２次元イメージセンサであるＦＦＴ（フル・フレーム・トランスファ）型ＣＣＤ（Charge Coupled Devices）を用い、電荷転送のタイミングを被写体像の移動タイミングに同期させることでＳ／Ｎを改善するＣＣＤイメージセンサの読出し方式である。この方式をリモートセンシングに適用する場合、垂直方向の電荷転送を衛星の移動速度に合わせることでＴＤＩ動作が実現できる。垂直ＣＣＤでＭ段のＴＤＩ動作を行うと、蓄積時間が実効的にＭ倍となるため、感度がＭ倍向上し、Ｓ／Ｎは√Ｍ倍に改善される。

ＴＤＩ方式のイメージセンサはＴＤＩ段数に比例して感度が変わるため、被写体の輝度に応じてＴＤＩ段数を切り替えられることが望ましい。このようなＴＤＩ段数切り替え機能を実現する方法の一つとして、例えば特許文献１記載の方法が提案された。特許文献１においては、画素エリアを垂直方向に数段ずつの複数のグループに分割し、垂直転送電極を画素エリア内のグループごとに独立配線とし、供給する垂直転送クロックをグループごとに異なるようにしていた。これにより、垂直転送方向（順方向または逆方向）をグループごとに独立して制御することができ、その結果、ＴＤＩ段数をグループ単位で切り替えて、ＴＤＩ段数を切り替えることを可能にしていた。

特開平１１−２９８８０５号公報

しかしながら、特許文献１に示した従来のＴＤＩ方式のイメージセンサのＴＤＩ段数切替方法では、以下のような問題があった。
特許文献１に示したＴＤＩ方式のイメージセンサにおいてＴＤＩ段数を２通りに切り替えようとすると、画素エリア内の垂直転送電極を所望の段数で２つのグループに分け、互いを電気的に独立して配線しておく必要がある。例えば、垂直転送に４相ＣＣＤを使用する場合、垂直転送はφＶ１〜φＶ４の４つのクロックを供給することで行われ、このうちφＶ１とφＶ３は２つのグループ間で共通にすることができるが、φＶ２とφＶ４とは２つのグループ間で独立に転送クロックを供給する必要がある。このため、垂直転送に必要なクロックピンはφＶ１、φＶ３、φＶ２−１、φＶ４−１、φＶ２−２、φＶ４−２と、ＴＤＩ段数切替を行わない場合に比べてピン数が２本増加する。同様にして、ＴＤＩ段数をＮ通りに切り替えようとすると、画素エリア内の垂直転送電極を所望の段数でＮ個のグループに分けて独立に配線しておく必要がある。このとき、垂直転送に必要なクロックピンはφＶ１、φＶ３、φＶ２−１、φＶ４−１、φＶ２−２、φＶ４−２、・・・、φＶ２−Ｎ、φＶ４−Ｎと、ＴＤＩ段数切替を行わない場合に比べてピン数が（２Ｎ−２）本増加する。このように、ＴＤＩ段数を何通りに切り替えられるかといった場合の数（以下、ＴＤＩ段数切替数と記す。）が増すにつれ、入力クロックピン数が増加する。

一般に、ＴＤＩ段数を増やすことでイメージセンサの感度を高めることができるが、ＴＤＩ段数を増やした場合には、同時にＴＤＩ段数切替数も増やして、きめ細かに感度調節を行うことが要求される。ところが、特許文献１に示した従来の方法では、ＴＤＩ段数切替数を増やそうとすると、クロックピン数が増加してしまうという問題があった。言い換えれば、許容できるクロックピン数の上限によって、ＴＤＩ段数切替数が制約されてしまうという問題があった。

本発明は、上記のような問題点を解決するためになされたものであり、入力クロックピン数を増加させることなく、任意の段数にＴＤＩ段数を切り替える機能を有したＴＤＩ方式のイメージセンサ、及びその駆動方法を提供することを目的としている。

本発明に係るイメージセンサは、光電変換を行ない、発生した電荷を時間遅延積分して垂直転送するための転送電極を有する画素が２次元配置された画素群と、転送電極の各々に接続された複数の選択線と、選択線と接続され、複相の転送クロックを所定の選択線に接続するためのライン選択回路と、ライン選択回路での前記転送クロックの接続状態を決定する所定の選択信号をライン選択回路に書き込む垂直シフトレジスタと、時間遅延積分された電荷を水平転送する水平転送部と、を備えたことを特徴とする。

また、本発明に係るイメージセンサの駆動方法は、上記イメージセンサに所定の選択信号を用いて時間遅延積分の段数を制御することを特徴とする。

この発明によるイメージセンサによれば、選択信号によってＴＤＩ段数を設定するため、ＴＤＩ段数やＴＤＩ段数切替数が増加しても入力クロックピン数はＴＤＩ段数に依存して増加することは無く、また、選択信号を変えるだけでＴＤＩ段数を任意の段数に設定することが可能になる。

実施の形態１．
図１は、図１は本発明の実施の形態１によるＴＤＩ方式のリニアイメージセンサの回路構成を示す素子平面図である。図２〜図４は同センサに供給する転送クロックによって生ずるＣＣＤ転送チャネルのポテンシャル変化を説明するための模式図であって、図２は４相駆動ＣＣＤに供給する垂直転送クロックのタイミングチャート、図３は４相駆動ＣＣＤの電荷転送方向に沿った断面構造と、同断面における転送チャネルのポテンシャル変化のようすを時系列に表した模式図である。また、図４は図３と同様の図であるが、転送電極に供給する転送クロックが図３と異なる場合について示したものである。図５は、図１に示したＴＤＩ方式リニアイメージセンサのライン選択回路１５の単位セル回路１２の構成を示した回路図である。図６は、図１に示したＴＤＩ方式リニアイメージセンサのシフトレジスタ回路２０の単位セル回路１７の構成を示した回路図である。

以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、同一の符号を付したものは、同一またはこれに相当するものであり、このことは明細書の全文において共通する。

まず、ＴＤＩ方式のリニアイメージセンサの全体構成について説明する。
図１を参照して、リニアイメージセンサの基板表面上に画素１が水平方向に１０画素、垂直方向に８画素が２次元アレイ状に配列されて、２次元配置された画素群を構成している。図１中の破線の太枠で示した領域は、画素１同士の境界を模式的に示した境界線である。なお、ここでいう画素とは、画像信号を発生させるものであり、リニアイメージセンサ上に配列された垂直転送電極６や分離領域７等の配列の最小の繰返し単位である。

さらに、２次元アレイ状に配列された画素群の横（図１の下方向）には電荷蓄積部３を介して水平転送部である水平ＣＣＤ２が配置されている。また、時間遅延積分された信号電荷は、水平ＣＣＤ２に向かって垂直方向（図面下方）へと転送され、さらに水平ＣＣＤ２で水平方向（図面右方）へと転送されて、出力アンプ５から読み出される。

また、水平ＣＣＤ２が配置されている側と反対側の画素群の横（図１の上方向）には、不要な電荷を排出するための電荷排出ドレイン４が設けられている。

垂直方向（図１においては図面の下方向）のＴＤＩ転送には４相駆動ＣＣＤが用いられており、４本１組の転送電極６によって画素１を構成している。画素１では、Ｓｉ基板上にポリシリコンからなる転送電極６ａ、６ｂ、６ｃおよび６ｄが順に配置され、その下に転送チャネル（図示せず）が形成されている。転送チャネルはＳｉ基板と逆導電型の不純物領域からなる分離領域７で電気的に分離されている。

転送電極６ａと６ｃは、選択線である金属配線８ａおよび８ｃ、コンタクトホール９ａおよび９ｃ、金属配線１０ａおよび１０ｃを介して、クロック入力ピン１１ａ（＝φＶ１）および１１ｃ（＝φＶ３）に接続されている。一方、転送電極６ｂと６ｄは、画素１アレイに隣接して設けられた垂直走査回路２１に選択線である金属配線８ｂおよび８ｄを介して、クロック入力ピン１４ｂおよび１４ｄに接続されている。

垂直走査回路２１は、シフトレジスタ回路２０とライン選択回路１５とで構成されている。シフトレジスタ回路２０は、シフトレジスタの単位セル回路１７を垂直画素数分だけ並べたもので、φＴ１、φＴ２およびφＴＳの３つのクロック入力ピン１９に接続されている。ライン選択回路１５は選択用ＭＯＳトランジスタ群からなる単位セル回路１２を垂直画素数分だけ並べたもので、クロック入力ピン１４ｂおよび１４ｄに接続されている。

以下、本実施形態によるＴＤＩ方式リニアイメージセンサの動作を説明する。まず、垂直方向の転送動作について図２〜図４面を参照しつつ説明する。

４相駆動ＣＣＤの駆動クロックとして図２に示す転送クロックφＶ１〜φＶ４を各転送電極に供給する。ここで、図３は、４つの転送電極６ａ、６ｂ、６ｃ、６ｄに対し、順にφＶ１、φＶ２、φＶ３、φＶ４を供給する場合の時刻ｔ１〜ｔ５における転送チャネルのポテンシャル分布である。また図４は、φＶ２とφＶ４を入れ替えて、転送電極６ａ、６ｂ、６ｃ、６ｄに対し、順にφＶ１、φＶ４、φＶ３、φＶ２を供給する場合の時刻ｔ１〜ｔ５における転送チャネルのポテンシャル分布である。なお、以下の説明ではφＶ１〜φＶ４のＨｉｇｈ電圧を”Ｈ”、Ｌｏｗ電圧を”Ｌ”で示て説明する。

図３および図４に示すように、４つの転送電極６のうち電圧”Ｈ”が印加されたゲートの下にポテンシャル井戸２９が形成される。例えば光入射によって発生した信号電荷を２８とすると、図３の場合は、ＣＣＤの転送動作によってポテンシャル井戸２９が図面右方へと移動するのに伴って、信号電荷２８が図面右方へと電荷転送される。このとき、被写体像の移動速度とＣＣＤ転送速度とを一致させることによりＴＤＩ動作が実現でき、電荷転送と電荷積分とが同時に行われる。同様に図３の場合は、ＣＣＤの転送動作によってポテンシャル井戸２９が図面左方へと移動するのに伴って、信号電荷２８が図面左方へと電荷転送される。したがって、４相駆動ＣＣＤでは、４つの転送電極６ａ、６ｂ、６ｃ、６ｄに供給する転送クロックのうち、例えばφＶ２とφＶ４とを入れ替えることによって、垂直転送の方向を反転させることができる。

つぎに、垂直転送の方向を切替える垂直走査回路２１内のライン選択回路１５の構成と動作について図５を参照しつつ説明する。ライン選択回路１５中の単位セル回路１２は、１個のＮＭＯＳトランジスタ２２と１個のＰＭＯＳトランジスタ２３が対になって、１組のトランスミッションゲートを構成している。いま、１本の転送電極６ｂに接続される１本の金属配線８ｂに対して、２組のトランスミッションゲート２４ａと２４ｂの一端が接続され、２４ａの他端が金属配線１３ｂを介して入力ピン１４ｂ（＝φＶ２）に接続され、２４ｂの他端が金属配線１３ｄを介して入力ピン１４ｄ（＝φＶ４）に接続されている。シフトレジスタ回路２０のライン出力１６（以下、シフトレジスタ出力と記す。ライン選択回路の入力に相当。）は、トランスミッションゲート２４ａのＮＭＯＳトランジスタ２２ａの入力ゲートに接続されると同時に、ライン出力１６はインバータ２５ａを経由してトランスミッションゲート２４ａのＰＭＯＳトランジスタ２３ａの入力ゲートに接続されている。このため、シフトレジスタ出力１６が”Ｈ”のとき、トランスミッションゲート２４ａがＯＮとなり、入力ピン１４ｂが金属配線８ｂに接続され、転送電極６ｂにφＶ２クロックが供給される。また、シフトレジスタ出力１６は、トランスミッションゲート２４ｂのＰＭＯＳトランジスタ２３ｂの入力ゲートに接続されると同時に、インバータ２５ａを経由してトランスミッションゲート２４ｂのＮＭＯＳトランジスタ２２ｂの入力ゲートに接続されている。このため、シフトレジスタ出力１６が”Ｌ”のとき、トランスミッションゲート２４ｂがＯＮとなり、入力ピン１４ｄが金属配線８ｂに接続され、転送電極６ｂにφＶ４クロックが供給される。

一方で、１本の転送電極６ｄに接続される１本の金属配線８ｄに対して、２組のトランスミッションゲート２４ｃと２４ｄの一端が接続され、２４ｃの他端が金属配線１３ｄを介して入力ピン１４ｄに接続され、２４ｄの他端が金属配線１３ｂを介して入力ピン１４ｂに接続されている。シフトレジスタ出力１６は、トランスミッションゲート２４ｃのＮＭＯＳトランジスタ２２ｃの入力ゲートに接続されると同時に、インバータ２５ｃを経由してトランスミッションゲート２４ｃのＰＭＯＳトランジスタ２３ｃの入力ゲートに接続されている。このため、シフトレジスタ出力１６が”Ｈ”のとき、トランスミッションゲート２４ｃがＯＮとなり、入力ピン１４ｄが金属配線８ｄに接続され、転送電極６ｄにφＶ４クロックが供給される。

また、シフトレジスタ出力１６は、トランスミッションゲート２４ｄのＰＭＯＳトランジスタ２３ｄの入力ゲートに接続されると同時に、インバータ２５ｃを経由してトランスミッションゲート２４ｄのＮＭＯＳトランジスタ２２ｄの入力ゲートに接続されている。このため、シフトレジスタ出力１６が”Ｌ”のとき、トランスミッションゲート２４ｄがＯＮとなり、入力ピン１４ｂが金属配線８ｄに接続され、転送電極６ｄにφＶ２クロックが供給される。

すなわち、ライン選択回路１５の単位セル回路１２は、シフトレジスタ出力１６が”Ｈ”か”Ｌ”かで、転送電極（６ｂ、６ｄ）に供給するクロック（φＶ２、φＶ４）を入れ替えるように作用する。

次に、上述したシフトレジスタ出力１６に係るシフトレジスタ回路２０の構成と動作について説明する。

シフトレジスタ回路２０の単位セル回路１７の構成を示した回路図である図６を参照して、単位セル回路１７は、ＮＭＯＳトランジスタからなる２個の伝達ゲート２６ａ、２６ｂとインバータ２７ａ、２７ｂとが、交互に直列に接続されたものである。シフトレジスタ回路２０の単位セル回路１７において、入力ピン１９ａに供給するクロック（＝φＴ１）を”Ｈ”にすると、伝達ゲート２６ａがＯＮして前段の出力がインバータ２７ａに入力され、２７ａの出力は前段の反転出力となる。なお、単位セル回路１７が１段目の場合は、前段の出力ではなく入力ピン１９ｃに供給するクロック（＝φＴＳ）がインバータ２７ａに入力され、２７ａの出力はφＴＳの反転出力となる。次に、φＴ１を”Ｌ”にすると伝達ゲート２６ａがＯＦＦとなり、インバータ２７ａの入力および出力はそのままの状態で保持される。次に、入力ピン１９ｂに供給するクロック（＝φＴ２）を”Ｈ”にすると、伝達ゲート２６ｂがＯＮしてインバータ２７ａの出力がインバータ２７ｂに入力され、２７ｂの出力はインバータ２７ａの反転出力となる。これがシフトレジスタ出力１６として、ライン選択回路１５の単位セル回路１２へと伝達される。次に、φＴ２を”Ｌ”にすると伝達ゲート２６ｂがＯＦＦとなり、インバータ２７ｂの入力および出力はそのままの状態で保持される。さらにφＴ１を”Ｈ”にすると、これまでの一連の動作が繰り返される。

以上のように、シフトレジスタ回路２０では、φＴＳから入力したクロックパルスが１段ずつ順に次段へと伝達されて、ライン出力１６から出力される。

次に、本実施形態によるＴＤＩ方式リニアイメージセンサのＴＤＩ段数設定方法について、具体例を挙げて説明する。一例として、図１に示した垂直８画素×水平１０画素のＴＤＩ方式リニアイメージセンサにおいて、ＴＤＩ段数を５段に設定する場合について説明する。

まず、ＴＤＩ段数の設定を撮像前に実施（段数設定モード）する。具体的には、垂直走査回路のシフトレジスタを動作させることによって、ＴＤＩ段数を設定する。ＴＤＩ段数を５段に設定する場合のシフトレジスタ駆動クロックの一例を図７に示す。また、図７に示した駆動クロックを供給した場合の、時刻ｔ＝０、１、２、５、６、８におけるシフトレジスタ出力の変化の模様を図９に示す。なお、駆動クロックのφＴＳが選択信号に相当する。

垂直シフトレジスタ２０は、図７に示すφＴ１、φＴ２、φＴＳの３つのクロックパルスを供給して駆動する。図７中に示した期間０はシフトレジスタ回路２０を初期化する期間で、φＴＳを”Ｌ”にしたまま、φＴ１とφＴ２とを同時に”Ｈ”にする。その結果、時刻ｔ＝０では全ラインのシフトレジスタ出力１６が”Ｌ”にリセットされる。

次に、期間１〜期間５においては、φＴＳを”Ｈ”にしたまま、φＴ１とφＴ２を交互に”Ｈ”にしてシフトレジスタ回路を動作させる。図９の時刻ｔ＝１〜５に示すように、この動作によって前段の単位セル回路１２の信号が次段の単位セル回路１２へと伝達され、各ラインのシフトレジスタ出力１６が１段ずつ下方へとシフトする。次に、期間６〜期間８においては、φＴＳを”Ｌ”にしたまま、φＴ１とφＴ２を交互に”Ｈ”にしてシフトレジスタ回路を動作させる。

図９のｔ＝６〜８に示すように、この動作によって５ライン分の”Ｈ”出力が一群となって１段ずつ下方へとシフトしていく。その後、ｔ＝８においてφＴ１、φＴ２、φＴＳの３つのクロックパルスを停止すると、各ラインのシフトレジスタ出力１６は図中下側から５ライン分の出力が”Ｈ”に、その他のラインの出力が”Ｌ”に保持される。以上の一連の動作によってＴＤＩ段数設定モードが完了し、次いでＴＤＩ撮像モードに移行する。

なお、期間１〜期間５においてφＴＳに”Ｈ”を入力する場合は、φＴＳの”Ｈ”期間がφＴ１の”Ｈ”期間を包含するように設定する。このとき、図７に示すように、φＴＳクロックを期間ごとにいったん”Ｌ”に設定しても良く、あるいは図８に示すように、φＴＳクロックを期間１〜期間５で”Ｈ”一定に設定しても良い。

つぎに、ＴＤＩ撮像モードにおける動作を図１０を用いて説明する。図１０は、ＴＤＩ段数を５段に設定完了した状態における垂直走査回路各部の電圧と、垂直転送電極の転送方向との関係を示したものであり、図１に示した本発明の実施の形態１によるＴＤＩ方式リニアイメージセンサの回路構成から、一部を抜粋して示したものである。

垂直シフトレジスタ２０に対し、図７あるいは図８に示すクロックパルスを供給してＴＤＩ段数を５段に設定すると、図１０に示したＴＤＩ方式リニアイメージセンサの各ラインのシフトレジスタ出力１６は、同図下方より１段目から５段目までが”Ｈ”、同図下方より６段目から８段目までが”Ｌ”にセットされる。このとき、前述した選択回路１５の選択動作によって、１段目から５段目までの金属配線８ｂはφＶ２クロックに接続され、１段目から５段目までの金属配線８ｄはφＶ４クロックに接続される。また、６段目から８段目までの金属配線８ｂはφＶ４クロックに接続され、６段目から８段目までの金属配線８ｄはφＶ２クロックに接続される。

ここで、垂直シフトレジスタを停止したままの状態で、次に図２に示す転送クロックφＶ１〜φＶ４を供給すると、図１０（あるいは図１）に示したＴＤＩ方式リニアイメージセンサは、同図下方より１段目から５段目までは垂直転送が図面下向き（順方向）となり、同図下方より６段目から８段目までは垂直転送が図面の上方向（逆方向）となる。このとき、垂直ＣＣＤの転送速度と被写体像の移動速度を一致させると、同図下方より５段分の画素信号が時間遅延積分される。

以上の例ではＴＤＩ段数を５段に設定してＴＤＩ撮像する場合について示したが、垂直シフトレジスタ２０に供給するクロックパルスφＴＳを変更するだけで、ＴＤＩ段数を任意の段数に設定することが可能である。すなわち、図７または図８に示すシフトレジスタ駆動クロックにおいて、期間１〜期間Ｍ（Ｍは垂直ＣＣＤの転送段数以下の自然数）の間はφＴＳクロックが”Ｈ”であるようにすると、ＴＤＩ段数がＭ段に設定される。

また、φＴＳクロックが常に”Ｌ”となるようにすれば、画素アレイ全体にわたって垂直転送方向が逆になるため、水平ＣＣＤ２および電荷蓄積部３の暗時出力成分のみを読み出すことができ、このデータは画素出力のオフセット補正等に利用できる。

また、以上の例では画素数として垂直８画素の場合について示したが、これを垂直方向に数十〜数百画素を有する大規模アレイとしてＴＤＩ段数を大幅に増加させることも可能である。この場合、垂直走査回路内の単位セル回路１２および１７を画素数分だけ増やすだけで良く、入出力ピン数は全く増加しない。すなわち、入力クロックピン数を増加させることなく、ＴＤＩ段数を大幅に増加させて感度向上を図ると同時に、ＴＤＩ段数切替数を増やしてきめ細かな感度調節を行うことが可能になる。

すなわち、本実施形態のイメージセンサによれば、垂直シフトレジスタを用いたクロック入力によってＴＤＩ段数を設定するため、ＴＤＩ段数やＴＤＩ段数切替数が増加しても入力クロックピン数はＴＤＩ段数に依存して増加することは無く、また、入力クロックを変えるだけでＴＤＩ段数を任意の段数に設定することが可能になる。

以上の実施例では垂直転送に４相駆動ＣＣＤを用いる場合について示したが、３相駆動ＣＣＤといった他の相数のＣＣＤを用いる場合についても同様である。例えば、垂直転送に３相駆動ＣＣＤを用いてφＶ１、φＶ２、φＶ３の３つのクロックを供給する場合を考える。この場合は、転送電極の１つにφＶ２クロックを供給し、残り２つの転送電極に垂直走査回路を介してφＶ１クロックとφＶ３クロックを供給する。このとき、設定したＴＤＩ段数に応じた画素を境に、垂直転送電極に供給するφＶ１クロックとφＶ３クロックを入れ替えることで、垂直転送方向を順方向と逆方向に切り替えて撮像することができる。その結果、４相駆動ＣＣＤ の場合と同様に、入力クロックピン数を増加させることなく、φＴＳクロックの与え方によってＴＤＩ段数を任意に設定することが可能になる。

実施の形態２．
上述の実施の形態１では、φＴＳクロックに”Ｈ”信号を書き込むことによってＴＤＩ段数を任意に設定する例を示したが、本実施形態ではこれとは別のＴＤＩ段数の設定方法を用いた例を説明する。例として、実施の形態１と同様に図１に示した垂直８画素×水平１０画素のＴＤＩ方式リニアイメージセンサにおいてＴＤＩ段数を５段に設定する場合について説明する。

本実施形態による方法を用いてＴＤＩ段数を５段に設定する場合のシフトレジスタ駆動クロックを図１１に示す。また、図１１に示した駆動クロックを供給した場合の時刻ｔ＝０、１、２、３におけるシフトレジスタ出力の変化の模様を図１２に示す。

垂直シフトレジスタ２０は、図１１に示すφＴ１、φＴ２、φＴＳの３つのクロックパルスによって駆動される。図１１において、期間０はシフトレジスタ回路２０を初期化する期間で、φＴＳを”Ｈ”にしたまま、φＴ１とφＴ２とを同時に”Ｈ”にする。その結果、時刻ｔ＝０では全ラインのシフトレジスタ出力１６が”Ｈ”にリセットされる。次に、期間１以降においては、φＴＳを”Ｌ”にしたまま、φＴ１とφＴ２を交互に”Ｈ”にしてシフトレジスタ回路を動作させる。図１２中の時刻ｔ＝１〜３に示すように、この動作によって前段の単位セル回路１２の信号が次段の単位セル回路１２へと伝達され、各ラインのシフトレジスタ出力１６が１段ずつ下方へとシフトする。その後、ｔ＝３においてφＴ１、φＴ２、φＴＳの３つのクロックパルスを停止すると、各ラインのシフトレジスタ出力１６は図中下側から５ライン分の出力が”Ｈ”に、その他のラインの出力が”Ｌ”に保持される。

ここで、図１２における時刻ｔ＝３の状態は、実施の形態１で説明した図９における時刻ｔ＝８の状態と同じであり、以上の一連の動作によってＴＤＩ段数設定モードが完了する。ＴＤＩ段数設定モードの完了後、次いでＴＤＩ撮像モードに移行する。

その後のＴＤＩ撮像モードにおける動作については、前述の実施の形態１によるＴＤＩ方式リニアイメージセンサの動作と同様である。以後の動作については実施の形態１と同様であるので説明の重複を避けるため省略する。

本実施形態によるＴＤＩ方式リニアイメージセンサのＴＤＩ段数設定方法では、垂直シフトレジスタ２０を用いてＴＤＩ段数を設定する場合の所要時間が短縮される。前述の実施の形態１の例では、垂直８画素を有する画素アレイに対してＴＤＩ段数を５段に設定する場合、実施の形態１による方法では所要時間が８期間であったものが、本実施形態による方法では３（＝８−５）期間に短縮される。したがって、特に垂直画素数が数十画素以上の大規模アレイで、かつＴＤＩ設定段数が比較的多い場合には、ＴＤＩ設定の所要時間短縮の効果が大きい。

なお、上述した本実施形態に特有の構成に起因する効果の他に、実施の形態１と同様の構成の部分については実施の形態１と同様の効果も奏する。

実施の形態３．
上述の実施の形態１では、垂直走査回路２１がシフトレジスタ回路２０とライン選択回路１５とで構成されている例を示したが、本実施形態ではこれとは別の形態の垂直走査回路を用いた例を説明する。

図１３は本発明の実施の形態３によるＴＤＩ方式リニアイメージセンサの回路構成を示す素子平面図である。図１３の回路構成では、垂直シフトレジスタ回路２０とライン選択回路１５の間に、ＮＭＯＳトランジスタからなる伝達ゲート３０群が設けられ、伝達ゲート３０の入力ゲートはコンタクトホール３１、金属配線３２を介してクロック入力ピン３３に接続されている。その他の構成は、図１に示した本発明の実施の形態１によるＴＤＩ方式リニアイメージセンサの回路構成と同様である。

つぎに、図１３に示した本実施形態によるＴＤＩ方式リニアイメージセンサにおけるＴＤＩ段数設定モードと撮像モードの動作について説明する。

ＴＤＩ段数設定モードでは、まず入力ピン３３に入力されるφＦクロックを”Ｌ”として伝達ゲート３０群をすべてＯＦＦにした状態で垂直シフトレジスタ２０を動作させる。このときの垂直シフトレジスタ２０の駆動方法は、本発明の実施の形態１または実施の形態２で説明した駆動方法と同様である。垂直シフトレジスタ２０の走査が完了した段階で、φＦクロックをいったん”Ｈ”として伝達ゲート３０をすべてＯＮにする。このとき、垂直シフトレジスタ２０の各ライン出力がライン選択回路１５の入力部へと伝えられ、ＴＤＩ設定段数に応じて、垂直転送クロックφＶ２とφＶ４が転送ゲート６ｂと６ｄに振り分けられる。次に、φＦクロックを”Ｌ”として伝達ゲート３０をすべてＯＦＦすると、ＴＤＩ段数設定モードが完了する。

ＴＤＩ段数設定モードに続く撮像モードでは、常にφＦクロックを”Ｌ”として伝達ゲート３０がＯＦＦの状態を保持しておき、実施の形態１によるＴＤＩ方式リニアイメージセンサの場合と同様にしてＴＤＩ撮像を行う。以後の動作については実施の形態１と同様である。実施の形態１と同様であるので説明の重複を避けるため省略する。

上述したように、本実施形態によるＴＤＩ方式リニアイメージセンサの場合は、ＴＤＩ撮像を行っている最中にＴＤＩ段数設定を並行して進めておくことが可能である。すなわち、伝達ゲート３０をＯＦＦとして垂直シフトレジスタ２０とライン選択回路１５を電気的に切り離すことにより、ＴＤＩ撮像を実施しながら、ＴＤＩ段数設定動作のうち垂直シフトレジスタ２０の走査までを完了させておくことができる。この状態で、φＦクロックをいったん”Ｈ”にして、その後すぐに”Ｌ”とすれば、画素アレイの垂直転送方向の切り替わり位置が直ちに変更される。

上述した構成によれば、ＴＤＩ段数設定の所要時間がさらに短縮されるため、リモートセンシング等で用いる場合には、撮像の機動性が向上するといった優れた効果がある。

なお、以上の説明では、伝達ゲート３０をＮＭＯＳトランジスタで構成した場合を示したが、これをトランスミッションゲート等で構成する場合についても同様の効果を奏する。また、上述した本実施形態に特有の構成に起因する効果の他に、実施の形態１と同様の構成の部分については実施の形態１と同様の効果も奏する。

実施の形態４．
上述の実施の形態３では、実施の形態１とは異なる垂直走査回路を用いた例を示したが、本実施形態では更に別の形態の垂直走査回路を用いた例を説明する。

図１４は本実施形態によるＴＤＩ方式リニアイメージセンサの回路構成を示す素子平面図である。

図１４の回路構成では、垂直シフトレジスタ回路２０内の単位セル回路１７が垂直２画素ごとに設けられている。このとき、単位セル回路１７の１つのシフトレジスタ出力１６は、コンタクトホール３４と金属配線３５を介して、ライン選択回路１５内の２つの単位セル回路１２の入力ゲートに接続されている。その他の構成は、図１に示した実施の形態１によるＴＤＩ方式リニアイメージセンサの回路構成と同様である。

図１４に示した本発明の実施の形態４によるＴＤＩ方式リニアイメージセンサの場合、設定できるＴＤＩ段数は１段おきで、本発明の実施の形態１の場合に比べて約半分となるが、垂直シフトレジスタ回路２０の回路規模を小さくできる。垂直画素数が数十画素以上となる大規模アレイＴＤＩセンサでは、用途によってはＴＤＩ段数を１段刻みに細かく設定する必要がない場合もある。このような場合、図１４に示したＴＤＩ方式リニアイメージセンサのように、垂直シフトレジスタの単位セル回路１７を間引くことでＴＤＩ段数切替数を減らし、その分だけ回路規模を小さくしてチップサイズを縮小させることができる。

また図１５は、本実施形態の変形例を説明するための図で、ＴＤＩ方式リニアイメージセンサの回路構成を示す素子平面図である。

図１５の回路構成は、図１４の回路構成と同様に垂直シフトレジスタの単位セル回路１７を間引くものであるが、その間引き方が図１４の場合とは異なっている。すなわち、図１４は設定可能なＴＤＩ段数を２段、４段、６段、８段と等間隔にしたものであり、一方、図１５は設定可能なＴＤＩ段数を１段、２段、４段、８段と順に倍増させたものである。

図１５の回路構成で示したＴＤＩ方式リニアイメージセンサも同様に、垂直シフトレジスタの単位セル回路１７を間引くことでＴＤＩ段数を減らし、その分だけ回路規模を小さくしてチップサイズを縮小させることができる。

以上の例では、単位セル回路１７の間引き方の例として２つの場合について示したが、どの段の単位セル回路１７をいくつ間引くかは任意であり、用途に応じた設計が可能である。

なお、上述した本実施形態に特有の構成に起因する効果の他に、実施の形態１と同様の構成の部分については実施の形態１と同様の効果も奏する。

実施の形態５．
上述の実施の形態１では、入力クロックが４相の例を示したが、本実施形態ではより少ない相数で駆動できる回路例を説明する。

図１６は本実施形態によるＴＤＩ方式リニアイメージセンサの素子平面図である。図１７は４相駆動ＣＣＤに供給する垂直転送クロックのタイミングチャートである。ここで、４相クロックのうちの２相（φＶ１とφＶ２）は外部から供給される。図１８は、図１６に示した本実施形態によるＴＤＩ方式リニアイメージセンサのライン選択回路１５の単位セル回路３８の構成を示した回路図である。

図１６に示したＴＤＩ方式リニアイメージセンサは、垂直転送クロックのクロックドライバ回路をチップ上に形成したものである。図１６において、垂直転送電極６ａは、クロックドライバ３６ａを介してクロック入力ピン１１に接続されている。一方、垂直転送電極６ｂは、クロックドライバ３６ｂとインバータ３７を介してクロック入力ピン１１に接続されている。また、垂直転送電極６ｃと６ｄは、それぞれクロックドライバ３６ｃと３６ｄを介して垂直走査回路２１内のライン選択回路１５に接続されている。ライン選択回路１５は単位セル回路３８を垂直画素数分だけ並べたもので、クロック入力ピン１４に接続されている。その他の構成は、図１に示した実施の形態１によるＴＤＩ方式リニアイメージセンサの回路構成と同様である。

次に、本実施形態によるＴＤＩ方式リニアイメージセンサのＴＤＩ段数設定動作および撮像動作について説明する。

図１７の垂直転送クロックのタイミングチャートに示されるように、４相クロックのうちの２相（φＶ１とφＶ２）を外部から供給する。このとき、残りの２相（φＶ３とφＶ４）はチップ上のインバータ回路によって、φＶ１の逆相クロックとφＶ２の逆相クロックを内部発生させる。その結果、垂直転送電極６ａ〜６ｄに供給される転送クロックが図２に示した転送クロックと同等になる。この場合の垂直方向の転送動作は、実施の形態１の場合と同様である。

さらに、本実施形態のＴＤＩ段数設定動作について詳述する。まず、段数設定動作のうち垂直走査回路２１内の垂直シフトレジスタ２０の駆動方法および動作は、本発明の実施の形態１の場合と同様である。

はじめに、垂直走査回路２１内のライン選択回路１５での構成と動作について説明する。図１８を参照して、ＴＤＩ方式リニアイメージセンサのライン選択回路１５の単位セル回路３８において、１個のＮＭＯＳトランジスタ３９と１個のＰＭＯＳトランジスタ４０が対になって、１組のトランスミッションゲート４１を構成している。ここで、１本の転送電極６ｂに接続された１本の金属配線８ｂに対して、２組のトランスミッションゲート４１ａと４１ｂの一端が接続される。４１ａの他端は金属配線１３を介して入力ピン１４（＝φＶ２）に接続され、４１ｂの他端はインバータ４３を挟んで金属配線１３ｄを介して入力ピン１４（＝φＶ２）に接続されている。シフトレジス出力１６は、トランスミッションゲート４１ａのＮＭＯＳトランジスタ３９ａの入力ゲートに接続されると同時に、ライン出力１６はインバータ４２を経由してトランスミッションゲート４１ａのＰＭＯＳトランジスタ４０ａの入力ゲートに接続されている。このため、シフトレジスタ出力１６が”Ｈ”のとき、トランスミッションゲート４１ａがＯＮとなり、入力ピン１４が金属配線８ｂに接続され、転送電極６ｂにφＶ２クロックが供給される。

また、シフトレジスタ出力１６は、トランスミッションゲート４１ｂのＰＭＯＳトランジスタ４０ｂの入力ゲートに接続されると同時に、インバータ４２を経由してトランスミッションゲート４１ｂのＮＭＯＳトランジスタ３９ｂの入力ゲートに接続されている。このため、シフトレジスタ出力１６が”Ｌ”のとき、トランスミッションゲート４１ｂがＯＮとなり、インバータ４３の出力が金属配線８ｂに接続され、転送電極６ｂにφＶ２の逆相クロックが供給される。

一方、１本の転送電極６ｄに接続された１本の金属配線８ｄに対して、インバータ４４を挟んで、２組のトランスミッションゲート４１ａと４１ｂの一端が接続されている。そのため、インバータ４４の作用により、転送電極６ｄに供給されるクロックは転送電極６ｂに供給されるクロックの逆相クロックとなる。すなわち、シフトレジスタ出力１６が”Ｈ”のときは転送電極６ｄにφＶ２の逆相クロックが供給され、シフトレジスタ出力１６が”Ｌ”のときは転送電極６ｄにφＶ２クロックが供給される。

以上説明したように、ライン選択回路１５の単位セル回路３８は、シフトレジスタ出力１６が”Ｈ”か”Ｌ”かで、転送電極（６ｂ、６ｄ）に供給するクロックを入れ替えるように作用する。すなわち、本発明の実施の形態５によるライン選択動作は、本発明の実施の形態１によるライン選択動作と同じ結果をもたらす。

したがって、図１６に示したような本実施形態によるＴＤＩ方式リニアイメージセンサは、図１に示した実施の形態１によるＴＤＩ方式リニアイメージセンサの場合と同様の方法でＴＤＩ段数を設定することが可能で、このときの段数設定動作とＴＤＩ撮像動作も実施の形態１の場合と同様である。

また、本実施形態によるＴＤＩ方式リニアイメージセンサは、垂直転送クロックのクロックドライバ回路をチップ上に形成するなどしたため、垂直転送に要する入力クロックピン数が低減される利点がある。さらに、クロックドライバ回路で昇圧を行うため、クロック入力ピンに供給する垂直転送クロック電圧を低減することができ、外部の駆動回路とのインターフェースが容易になるといった効果がある。

実施の形態６．
図１９は実施の形態６によるＴＤＩ方式リニアイメージセンサの回路構成を示す素子平面図である。また、本実施形態の画素レイアウトの例を図２０に示す。

リモートセンシングでは、高解像度でかつ広い観測幅を持たせるために、水平画素数が非常に多いリニアイメージセンサが用いられる。このとき、垂直転送電極6の水平方向長さは長いもので数十mmに達する。転送電極6はポリシリコン薄膜からなるため、両端間の配線抵抗は数百kΩ以上と極めて高い値になる。このような場合、転送電極の左右端から駆動クロック電圧を供給しただけでは、配線の時定数が大きいために駆動クロック波形がなまり、正常な電荷転送が行えない。その対策として、金属の裏打ち配線を施すことによって配線抵抗を下げる手法を用いる。ここで、裏打ち配線とは、転送電極の上層に金属配線を配置してビアホールで両者を結線し、電気的に一体の配線としたものをいう。

図１９は、本発明によるＴＤＩ段数切替方法を、金属の裏打ち配線を施したＴＤＩ方式リニアイメージセンサに適用する場合の実施例を示すものであり、垂直走査回路２１を画素アレイ４５の左右ではなく、図面上方側（電荷排出ドレイン４の外側）に配置する。このとき、垂直走査回路２１は水平画素数に応じて複数個を配置し、垂直転送クロックを供給するための画素内金属配線４６および４７によって垂直転送電極６を裏打ちする。また、複数個の垂直走査回路２１に対して、垂直シフトレジスタ回路のスタートクロックΦＴＳが同時に供給されるように回路が構成されている。

図２０は、上述した金属配線によって転送電極を裏打ちする場合の画素レイアウトの例である。図２０に示すように、画素内金属配線４６および４７と、垂直転送電極６ａ〜６ｄとは、画素内のコンタクトホール４８によって所定の箇所で電気的に接続される。

以上のレイアウトにより、本実施形態によるＴＤＩ方式リニアイメージセンサは、１本の垂直転送電極６が複数個所のコンタクトホール４８で金属配線によって裏打ちされる。その結果、配線抵抗が低減され、水平方向長が数十ｍｍ以上の長尺イメージセンサにおいても、正常な垂直転送動作を行うことができる。

また、上述のレイアウトを採用すると、水平画素数をどれだけ増加させても、配置される垂直転送回路２１の個数と垂直転送電極６への裏打ち箇所が増えるだけで、入力ピン数は全く増加しない。すなわち、入力クロックピン数を増加させることなく、ＴＤＩ段数を任意に切替可能で、水平画素数が非常に多いＴＤＩ方式リニアイメージセンサが実現できる。

実施の形態７．
図２１は実施の形態７によるＴＤＩ方式リニアイメージセンサの回路構成を示す素子平面図である。図２１に示した本発明の実施の形態７によるＴＤＩ方式リニアイメージセンサは、画素エリアの上側と下側に、水平ＣＣＤ２および水平ＣＣＤ５０、電荷蓄積部３および電荷蓄積部５１、出力アンプ５および出力アンプ５２を、それぞれ２組ずつ形成したものである。

リモートセンシングに用いるＴＤＩリニアイメージセンサでは、垂直転送方向を切り替えて信号を読み出す、いわゆる双方向ＴＤＩセンサが用いられる場合がある。そこで、本実施形態によるＴＤＩ方式リニアイメージセンサは、双方向ＴＤＩに対して垂直走査回路を用いたＴＤＩ段数設定方法を適用したものである。このレイアウトにより、いずれの方向にＴＤＩ動作を行う場合でも、垂直走査回路２１への入力クロックによってＴＤＩ段数を任意に設定することができる。

上述した本実施形態の例においては、垂直転送に４相駆動ＣＣＤを用い、転送電極に与えるφＶ２クロックとφＶ４クロックを入れ替えてＴＤＩ転送段数を制御する場合について示したが、φＶ１クロックとφＶ３クロックを入れ替えてＴＤＩ転送段数を制御する場合についても同様である。また、４つの垂直転送クロックのうち、２つは垂直走査回路を介して駆動し、残りの２つはクロック入力ピンから直接駆動したが、４つのクロック全てを垂直走査回路を介して駆動するような回路構成にしても良い。また、４相駆動ＣＣＤ以外の、３相や６相といった他の相数のＣＣＤに適用する場合についても同様である。また、垂直シフトレジスタ回路としてＣＭＯＳシフトレジスタ回路を用いた場合について示したが、ＮＭＯＳのみで構成したシフトレジスタ回路などの他の回路を用いた場合についても同様である。

なお、上述した実施の形態、構成要素の形容等はあくまで例示であって、これらの記載に本願発明の技術的範囲が限定されるものではない。本願発明の範囲は、特許請求の範囲によって示された範囲は無論、特許請求の範囲と均等の範囲内でのすべての変更を含むものである。

本発明の実施形態１におけるリニアイメージセンサの素子の平面図である。 本発明の実施形態１における４相駆動ＣＣＤの転送動作を示す図である。 本発明の実施形態１における４相駆動ＣＣＤの転送動作を示す図である。 本発明の実施形態１における４相駆動ＣＣＤの転送動作を示す図である。 本発明の実施形態１におけるリニアイメージセンサ中のライン選択回路を構成する単位セルの回路図である。 本発明の実施形態１におけるリニアイメージセンサ中のシフトレジスタ回路を構成する単位セルの回路図である。 本発明の実施形態１におけるリニアイメージセンサのシフトレジスタ駆動クロックのタイミング図である。 本発明の実施形態１におけるリニアイメージセンサのシフトレジスタ駆動クロックのタイミング図である。 本発明の実施形態１におけるリニアイメージセンサのシフトレジスタ回路の出力を示す模式図である。 本発明の実施の形態１におけるリニアイメージセンサのＴＤＩ段数切替方法を示す模式図である。 本発明の実施形態２におけるリニアイメージセンサのシフトレジスタ駆動クロックのタイミング図である。 本発明の実施の形態２におけるリニアイメージセンサのシフトレジスタ回路出力を示す模式図である。 本発明の実施の形態３におけるリニアイメージセンサの素子平面図である。 本発明の実施の形態４におけるリニアイメージセンサの一実施例を示す素子平面図である。 本発明の実施の形態４におけるリニアイメージセンサの他の実施例を示す素子平面図である。 本発明の実施の形態５におけるリニアイメージセンサの素子平面図である。 本発明の実施の形態５におけるリニアイメージセンサの垂直転送クロックのタイミング図である。 本発明の実施の形態５におけるリニアイメージセンサのライン選択回路を構成する単位セルの回路図である。 本発明の実施の形態６におけるリニアイメージセンサの素子平面図である。 本発明の実施の形態６におけるリニアイメージセンサの画素レイアウトを示す素子平面図である。 本発明の実施の形態７におけるリニアイメージセンサの素子平面図である。

符号の説明

１ 画素、２ 水平CCD、３ 電荷蓄積部、４ 電荷排出ドレイン、５ 出力アンプ、６ 垂直転送電極、７ 分離領域、８ 金属配線、９ コンタクト、１０ 金属配線、１１ 入力ピン、１２ 単位セル、１３ 金属配線、１４ 入力ピン、１５ ライン選択回路、１６ 金属配線、１７ 単位セル回路、１８ 金属配線、１９ 入力ピン、２０ 垂直シフトレジスタ回路、２１ 垂直走査回路、２２ NMOSトランジスタ、２３ PMOSトランジスタ、２４ トランスミッションゲート、２５ インバータ、２６ 伝達ゲート、 ２７ インバータ、２８ 信号電荷、２９ ポテンシャル井戸、３０ 伝達ゲート、３１ コンタクト、３２ 金属配線、３３ 入力ピン、３４ コンタクト、３５ 金属配線、３６ クロックドライバ回路、３７ インバータ、３８ 単位セル回路、３９ NMOSトランジスタ、４０ PMOSトランジスタ、４１ トランスミッションゲート、４２ インバータ、４３ インバータ、４４ インバータ、４５ 画素アレイ、４６ 画素内金属配線、４７ 画素内金属配線、４８ 画素内コンタクトホール、４９ コンタクト、５０ 水平CCD、５１ 電荷蓄積部、５２ 出力アンプ。

Claims (10)

1. 光電変換を行ない、発生した電荷を時間遅延積分して垂直転送するための転送電極を有する画素が２次元配置された画素群と、
   前記転送電極の各々に接続された複数の選択線と、
   前記選択線と接続され、複相の転送クロックを所定の前記選択線に接続するためのライン選択回路と、
   前記ライン選択回路での前記転送クロックの接続状態を決定する所定の選択信号を前記ライン選択回路に書き込む垂直シフトレジスタと、
   時間遅延積分された電荷を水平転送する水平転送部と、
   を備えたイメージセンサ。
2. ＨｉｇｈとＬｏｗからなる２値の信号である選択信号によって、複相の転送クロックのいずれかの相を入れ替えて逆相の転送クロックを作るライン選択回路を備えた請求項１に記載のイメージセンサ。
3. 垂直シフトレジスタとライン選択回路との間に、選択信号を保持するための伝達ゲートを備えた請求項１に記載のイメージセンサ。
4. ライン選択回路は複数の単位セル回路から構成され、垂直シフトレジスタの段数は前記単位セル回路の数よりも少なく、所定数の互いに隣接する前記単位セル回路の入力が纏まって垂直シフトレジスタの一の出力段に接続された請求項１に記載のイメージセンサ。
5. ライン選択回路と選択線とが、クロックドライバ回路を介して接続された請求項１に記載のイメージセンサ。
6. 水平転送部とライン選択回路とを画素群を挟んで水平転送方向に平行に配置し、前記水平転送方向と平行に画素の転送電極を延伸させ、前記転送電極と交差するようにライン選択回路から選択線を各々引き出して、前記転送電極にそれぞれ接続した請求項１に記載のイメージセンサ。
7. ２つの水平転送部を画素群を挟んで互いに逆方向に水平転送するように配置し、時間遅延積分された電荷をそれぞれの水平転送部で受け得る請求項１に記載のイメージセンサ。
8. 所定の選択信号を用い、時間遅延積分の段数を制御する請求項１に記載のイメージセンサの駆動方法。
9. 所定の時間遅延積分の段数に応じた連続したＨｉｇｈ信号と連続したＬｏｗ信号とを組み合わせた選択信号を用い、時間遅延積分の段数を制御する請求項２に記載のイメージセンサの駆動方法。
10. 時間遅延積分動作中に次の選択信号を垂直シフトレジスタから伝達ゲートに予め書き込み、その後ライン選択回路に前記次の選択信号を転送する請求項３に記載のイメージセンサの駆動方法。

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