JP6732043B2 - Tdi方式リニアイメージセンサ - Google Patents
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Description
図1は、本発明の実施の形態1に係るTDI方式リニアイメージセンサの概略構造を示す斜視図である。
図6は、本発明の実施の形態2に係るTDI方式リニアイメージセンサの第1の半導体基板1Aの回路配置を示す図である。図6において、図3のものと同じ符号は、図3のものと同様の構成要素を示す。
本発明の実施の形態3に係るTDI方式リニアイメージセンサでは、画素アレイの領域を複数に分割し、分割された各画素領域の画像信号を別個に処理し、TDI方式リニアイメージセンサの外部に別個に読み出す。
図12は本発明の実施の形態4に係るTDI方式リニアイメージセンサの概略構造を示す斜視図である。図12において、図1のものと同じ符号は、図1のものと同様の構成要素を示す。
次に、図16は本発明の実施の形態5に係るTDI方式リニアイメージセンサの第1の半導体基板1Dの回路配置を示す図であり、画素アレイの領域を複数に分割して信号を読み出す際の、分割された1つの領域の左端付近の垂直CCDの最終段付近における回路配置を示す図である。これは、図15に示した本発明の実施の形態4に係るTDI方式リニアイメージセンサの場合から、垂直CCDの最終段付近の回路配置の一部を変更したものである。
図17は、本発明の実施の形態6に係るTDI方式リニアイメージセンサの第1の半導体基板1Eの回路配置を示す図である。また、図18は、本発明の実施の形態6に係るTDI方式リニアイメージセンサの断面構造図である。図18は、図17の第1の半導体基板1E及び第2の半導体基板2をパッケージ23上に実装した場合における断面を示す。図17及び図18において、図14及び図13のものと同じ符号は、図14及び図13のものと同様の構成要素を示す。
次に、図19は本発明の実施の形態7に係るTDI方式リニアイメージセンサアレイの第1の半導体基板1Fの回路配置を示す図である。図19において、図17のものと同じ符号は、図17のものと同様の構成要素を示す。
次に、図20は本発明の実施の形態8に係るTDI方式リニアイメージセンサの第1の半導体基板1Gの回路配置を示す図である。図20において、図17のものと同じ符号は、図17のものと同様の構成要素を示す。
本発明の実施の形態に係るTDI方式リニアイメージセンサは、画素アレイ、複数の転送素子、少なくとも1つの第1の信号処理回路、少なくとも1つの第1の出力パッド、1つの第1の半導体基板、及び少なくとも1つの第2の半導体基板とを備える。画素アレイは、光電変換を行う複数の画素を、第1の方向及び第2の方向を有する2次元アレイ状に配置している。複数の転送素子は、複数の画素で発生した電荷を時間遅延積分して第1の方向にそれぞれ転送し、第2の方向において互いに隣接している。少なくとも1つの第1の信号処理回路は、複数の転送素子により転送された電荷をそれぞれ示す複数の信号のうちの1つを逐次に選択して出力する。少なくとも1つの第1の出力パッドは、第1の信号処理回路の出力信号を出力する。1つの第1の半導体基板には、画素アレイ、複数の転送素子、及び第1の出力パッドが形成されている。少なくとも1つの第2の半導体基板には、第1の信号処理回路が形成されている。1つの第1の半導体基板に対して少なくとも1つの第2の半導体基板が電気的に接続される。
Claims (7)
- 光電変換を行う複数の画素を、第1の方向及び第2の方向を有する2次元アレイ状に配置した画素アレイと、
前記複数の画素で発生した電荷を時間遅延積分して前記第1の方向にそれぞれ転送する複数の転送素子であって、前記第2の方向において互いに隣接した複数の転送素子と、
前記複数の転送素子により転送された電荷をそれぞれ示す複数の信号のうちの1つを逐次に選択して出力する少なくとも1つの第1の信号処理回路と、
前記第1の信号処理回路の出力信号を出力する少なくとも1つの第1の出力パッドと、
前記画素アレイ、前記複数の転送素子、及び前記第1の出力パッドが形成された1つの第1の半導体基板と、
前記第1の信号処理回路が形成された少なくとも1つの第2の半導体基板とを備え、
前記1つの第1の半導体基板に対して前記少なくとも1つの第2の半導体基板が電気的に接続されたTDI方式リニアイメージセンサであって、
前記TDI方式リニアイメージセンサは、
N1が2以上の整数であるとき、第1の端部及び第2の端部を有し、前記転送した電荷を前記第1の端部から出力するN1個の前記転送素子と、
N2が2以上かつN1以下の整数であるとき、前記N1個の転送素子のうちの少なくとも1つの転送素子ごとに1つずつ設けられたN2個の第1の信号前処理回路であって、前記少なくとも1つの転送素子の前記第1の端部にそれぞれ接続され、前記少なくとも1つの転送素子の出力信号をそれぞれ処理するN2個の第1の信号前処理回路とを備え、
前記第1の信号前処理回路は前記第1の半導体基板上に形成され、
前記第1の信号処理回路は、前記N2個の第1の信号前処理回路の出力信号のうちの1つを逐次に選択して出力し、
前記第1の半導体基板上の前記N2個の第1の信号前処理回路の出力端子が、第1の電気的コネクタによって、前記少なくとも1つの第2の半導体基板上の前記少なくとも1つの第1の信号処理回路の入力端子へ電気的に接続され、
前記少なくとも1つの第2の半導体基板上の前記少なくとも1つの第1の信号処理回路の出力端子が、第2の電気的コネクタによって、前記第1の半導体基板上の前記少なくとも1つの第1の出力パッドへ電気的に接続される、
ことを特徴とするTDI方式リニアイメージセンサ。 - 前記N2個の第1の信号前処理回路は、N1が4以上の整数であり、N3が2以上の整数であるとき、前記N1個の転送素子のうちの互いに隣接したN3個の転送素子ごとに1つずつ設けられ、
前記N2個の第1の信号前処理回路のうちの各1つの第1の信号前処理回路に接続されたN3個の転送素子の出力信号は、当該1つの第1の信号前処理回路へ逐次に転送される、
ことを特徴とする請求項1記載のTDI方式リニアイメージセンサ。 - N2が4以上の整数であり、N4が2以上の整数であるとき、前記N2個の第1の信号前処理回路のうちのN4個の第1の信号前処理回路の出力信号のうちの1つをそれぞれ逐次に選択して出力する複数の第1の信号処理回路を備える、
ことを特徴とする請求項1又は2記載のTDI方式リニアイメージセンサ。 - 前記複数の第1の信号処理回路のうちの少なくとも1つの第1の信号処理回路がそれぞれ形成された複数の第2の半導体基板を備える、
ことを特徴とする請求項3記載のTDI方式リニアイメージセンサ。 - 前記複数の第2の半導体基板のうちの各1つの第2の半導体基板について、当該第2の半導体基板上の前記第1の信号処理回路に接続される前記第1の信号前処理回路が前記第1の半導体基板上に形成された領域の前記第2の方向における全長に比較して、前記第1の電気的コネクタが配置される領域の前記第2の方向における全長が短くなるように、前記第1の電気的コネクタが配置される、
ことを特徴とする請求項4記載のTDI方式リニアイメージセンサ。 - 前記N1個の転送素子の転送ゲートに接続されてTDI段数を制御するTDI段数制御回路をさらに備え、
前記TDI段数制御回路は、前記第1の半導体基板上において、前記N2個の第1の信号前処理回路を挟んで前記画素アレイの反対側に形成される、
ことを特徴とする請求項1〜5のうちの1つに記載のTDI方式リニアイメージセンサ。 - 前記N1個の転送素子のうちの少なくとも1つの転送素子ごとに1つずつ設けられたN2個の第2の信号前処理回路であって、前記少なくとも1つの転送素子の前記第2の端部にそれぞれ接続され、前記少なくとも1つの転送素子の出力信号をそれぞれ処理するN2個の第2の信号前処理回路と、
前記N2個の第2の信号前処理回路の出力信号のうちの1つを逐次に選択して出力する少なくとも1つの第2の信号処理回路と、
前記少なくとも1つの第2の信号処理回路の出力信号を出力する少なくとも1つの第2の出力パッドと、
前記少なくとも1つの第2の信号処理回路が形成された少なくとも1つの第3の半導体基板と、
をさらに備え、
前記N2個の第2の信号前処理回路及び前記少なくとも1つの第2の出力パッドは、前記第1の半導体基板上に形成され、
前記第1の半導体基板上の前記N2個の第2の信号前処理回路の出力端子が、第3の電気的コネクタによって、前記少なくとも1つの第3の半導体基板上の前記少なくとも1つの第2の信号処理回路の入力端子へ電気的に接続され、
前記少なくとも1つの第3の半導体基板上の前記少なくとも1つの第2の信号処理回路の出力端子が、第4の電気的コネクタによって、前記第1の半導体基板上の前記少なくとも1つの第2の出力パッドへ電気的に接続される、
ことを特徴とする請求項1〜6のうちの1つに記載のTDI方式リニアイメージセンサ。
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