JP2004128193A - Ｃｍｏｓイメージセンサ - Google Patents
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Abstract
【課題】画素部の素子や配線等の効率的配置により集積度を向上させ、水平、垂直方向の解像度を向上させることができるＣＭＯＳイメージセンサを提供する。
【解決手段】対をなす２つのフォトダイオードＰＤａ，ＰＤｂを有する複数のユニットセルＣｅを、二次元的に水平方向、垂直方向それぞれに配列ピッチＰｈ０，Ｐｖ０で略格子状に配置してなるもので、一方のフォトダイオードＰＤａを二次元的に水平方向、垂直方向それぞれに画素ピッチＰｈ０，Ｐｖ０で略格子状に配置すると共に、一方のフォトダイオードＰＤａに対し水平方向、垂直方向共に前記画素ピッチＰｈ０，Ｐｖ０の略半分（Ｐｈ０／２，Ｐｖ０／２）だけ水平方向、垂直方向にずらした状態で他方のフォトダイオードＰＤｂを二次元的に略格子状に配置し、対をなす２つのフォトダイオードＰＤａ，ＰＤｂを斜め方向に隣接させるようにする。
【選択図】 図１
【解決手段】対をなす２つのフォトダイオードＰＤａ，ＰＤｂを有する複数のユニットセルＣｅを、二次元的に水平方向、垂直方向それぞれに配列ピッチＰｈ０，Ｐｖ０で略格子状に配置してなるもので、一方のフォトダイオードＰＤａを二次元的に水平方向、垂直方向それぞれに画素ピッチＰｈ０，Ｐｖ０で略格子状に配置すると共に、一方のフォトダイオードＰＤａに対し水平方向、垂直方向共に前記画素ピッチＰｈ０，Ｐｖ０の略半分（Ｐｈ０／２，Ｐｖ０／２）だけ水平方向、垂直方向にずらした状態で他方のフォトダイオードＰＤｂを二次元的に略格子状に配置し、対をなす２つのフォトダイオードＰＤａ，ＰＤｂを斜め方向に隣接させるようにする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、例えばディジタルカメラやモバイル機器等のカメラシステムの固体撮像装置に好適する１ユニットセルを２つの画素で構成するＣＭＯＳイメージセンサに関する。
【０００２】
【従来の技術】
周知の通り、ＣＭＯＳイメージセンサは、半導体装置として多用されているＣＭＯＳ技術によって製造でき、低消費電力で小型化が可能で、信号処理部等の周辺回路を共に１つのチップ上に構成することが可能であることから、従来画像入力デバイスとして用いられていたＣＣＤに代わるものとして注目されている。
【０００３】
以下、こうしたＣＭＯＳイメージセンサを、図７の概略を示す構成図及び図８の要部の回路図を参照して説明する。図７及び図８において、ＣＭＯＳイメージセンサ１は、１つのユニットセルＣｅを２つのフォトダイオードＰＤａ，ＰＤｂでなる画素２と画素アンプ３で構成し、さらに複数のユニットセルＣｅを二次元的に水平方向、垂直方向にそれぞれ所定の配列ピッチＰｈ，２Ｐｖで略格子状に配置し、複数の画素列を設けて画素部４を構成し、また画素部４の周辺部にタイミング発生回路５と、垂直ライン走査回路６、ノイズキャンセル回路７、さらに水平ライン走査回路８、出力アンプ９を有する読み出し部１０を配置したものとなっている。
【０００４】
また、画素部４は、図８に要部の回路図を示すように、１つのユニットセルＣｅが、対をなす２つのフォトダイオードＰＤａ，ＰＤｂと、２つのフォトダイオードＰＤａ，ＰＤｂに対応する２つの転送トランジスタＴａ，Ｔｂを有し、さらに、リセットトランジスタＲ、駆動トランジスタＤ、アドレストランジスタＡを１つずつ有する構成となっている。そして、画素部４の隣り合う画素列の２ラインは、水平方向に配列されたユニットセルＣｅの一方のフォトダイオードＰＤａで１ラインを形成し、他方のフォトダイオードＰＤｂで残りの１ラインを形成している。なお、フォトダイオードＰＤａ，ＰＤｂの水平方向及び垂直方向の配列ピッチ、すなわち画素ピッチは、それぞれＰｈ，Ｐｖの所定のピッチで、画素２の配列は略格子状となっている。
【０００５】
また、複数のユニットセルＣｅ１１，Ｃｅ１２，……，Ｃｅ２１，Ｃｅ２２，……，……は、各対応する部位を転送配線ＴＧＬ１ａ，ＴＧＬ１ｂ，ＴＧＬ２ａ，ＴＧＬ２ｂ，……、リセット配線ＲＳＬ１，ＲＳＬ２，……、アドレス配線ＡＤＬ１，ＡＤＬ２，……、リセットドレイン電圧線ＲＤＬ１，ＲＤＬ２，……、信号出力線ＳＬ１，ＳＬ２，……に接続したものとなっている。
【０００６】
さらに、こうしたＣＭＯＳイメージセンサ１の概略の動作は、図示しない光学レンズ系等で画素部４に集光、結像され、各画素２のフォトダイオードＰＤａ，ＰＤｂで光電変換がなされ、それに応じた信号が出力される。これは、先ず、画素部４の画素列の１ライン目を形成するユニットセルＣｅ１１，Ｃｅ１２，……のフォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……のうち、例えば、フォトダイオードＰＤ１１ａで生成された信号電荷は、転送トランジスタＴ１１ａのゲートＴＧ１１ａに転送配線ＴＧＬ１ａを通じて転送パルスを印加し、転送ゲートＴＧ１１ａ下にチャネル形成する、すなわち転送ゲートＴＧ１１ａを開くことにより、転送トランジスタＴ１１ａと駆動トランジスタＤ１１のゲートＤＲ１１との接合部のフローティングジャンクションＦＪ１１に転送され蓄積される。
【０００７】
同様にして、各フォトダイオードＰＤ１２ａ，ＰＤ１３ａ，……で生成された信号電荷も、転送配線ＴＧＬ１ａを通じて転送パルスが印加されることで、転送トランジスタＴ１２ａ，Ｔ１３ａ，……のゲートＴＧ１２ａ，ＴＧ１３ａ，……が開き、フローティングジャンクションＦＪ１２，ＦＪ１３，……に転送され蓄積される。
【０００８】
こうした信号電荷の蓄積によって、各フォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……毎に、その受光量に応じた電位が発生し、この電位が各画素２毎の画素信号となる。なお、信号電荷の転送に先立って、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……は、リセットトランジスタＲ１１，Ｒ１２，……のゲートＲＳ１１，ＲＳ１２，……にリセット配線ＲＳＬ１を通じてリセットパルスを印加することによって、リセットドレイン領域ＲＤ１１，ＲＤ１２，……にリセットドレイン電圧線ＲＤＬ１，ＲＤＬ２，……の電圧が印加され、所定のリセットドレイン電圧にリセットされている。そして、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……の電圧レベルは、各フォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……からの信号電荷が流入することで変化する。
【０００９】
また、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……が、駆動トランジスタＤ１１，Ｄ１２，……のゲートＤＲ１１，ＤＲ１２，……に接続されているので、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……の電位変化は、駆動トランジスタＤ１１，Ｄ１２，……下のチャネル電位の変調を引き起こすことになる。
【００１０】
次に、アドレストランジスタＡ１１，Ａ１２，……のゲートＡＤ１１，ＡＤ１２，……に、アドレス配線ＡＤＬ１を通じてアドレスパルスを印加し、アドレストランジスタＡ１１，Ａ１２，……を選択し、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……の電位変化によりチャネル電位変調されている駆動トランジスタＤ１１，Ｄ１２，……を、信号出力線ＳＬ１，ＳＬ２，……にて図示しない負荷トランジスタに接続し、信号電荷に対応した信号を読み出し部１０を通じて外部に時系列的に出力する。
【００１１】
そして、フォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……で形成された画素列の１ライン目の読み出しが完了した後、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……は、再びリセットトランジスタＲ１１，Ｒ１２，……のゲートＲＳ１１，ＲＳ１２，……にリセット配線ＲＳＬ１を通じてリセットパルスを印加することによって、リセットドレイン電圧線ＲＤＬ１，ＲＤＬ２，……の所定のリセットドレイン電圧にリセットされる。
【００１２】
その後、転送トランジスタＴ１１ｂのゲートＴＧ１１ｂに転送配線ＴＧＬ１ｂを通じて転送パルスを印加し、画素列の２ライン目を形成するフォトダイオードＰＤ１１ｂ，ＰＤ１２ｂ，ＰＤ１３ｂ，……で生成された信号電荷を、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……に転送し蓄積する。そして、上記の１ライン目と同様の動作を繰り返すことで、２ライン目の信号電荷に対応した信号の読み出しを行う。
【００１３】
さらに、画素列の３ライン目、４ライン目を形成するユニットセルＣｅ２１，Ｃｅ２２，……の各フォトダイオードＰＤ２１ａ，ＰＤ２２ａ，ＰＤ２３ａ，……，ＰＤ２１ｂ，ＰＤ２２ｂ，ＰＤ２３ｂ，……についても、信号電荷の読み出しをフローティングジャンクションＦＪ２１，ＦＪ２２，ＦＪ２３，……を共通にして、上記１ライン目、２ライン目と同様にして行う。またさらに、それ以降の各画素列についても同様に繰り返すことで、全画素２の読み出しを行う。
【００１４】
しかしながら上記の従来技術においては、画素部４を形成するユニットセルＣｅが、２つのフォトダイオードＰＤａ，ＰＤｂを有し、また、これらフォトダイオードＰＤａ，ＰＤｂに対し、１つのフローティングジャンクションＦＪを共通に使用するものであるから高集積化に適するものであるが、画素ピッチが水平方向及び垂直方向それぞれＰｈ，Ｐｖで、画素２は格子状に配列されたものとなっているので、水平方向及び垂直方向の画素２の間に間隔が広く生じ、この広い画素２間の情報を拾い出すことができない。このため、センサの解像度を向上させるべく高集積化を図ろうとした場合、その実現は画素部４を構成する素子や配線等を小さくしたり、細線化したりしない限り難しく、自ずと解像度向上には限界があった。
【００１５】
【発明が解決しようとする課題】
上記のような状況に鑑みて本発明はなされたもので、その目的とするところは画素部を構成する素子や配線等を効率的に配置し、素子や配線等を小さくしたり、細線化したりすることなく集積度を上げて、水平方向、垂直方向の解像度を向上させることができるＣＭＯＳイメージセンサを提供することにある。
【００１６】
【課題を解決するための手段】
本発明のＣＭＯＳイメージセンサは、対をなす２つの画素を有する複数のユニットセルを、二次元的に水平方向、垂直方向それぞれに所定ピッチで略格子状に配置してなるＣＭＯＳイメージセンサにおいて、前記画素の一方の画素を二次元的に水平方向、垂直方向それぞれに所定画素ピッチで略格子状に配置すると共に、前記一方の画素に対し水平方向、垂直方向共に前記画素ピッチの略半分だけ水平方向、垂直方向にずらした状態で前記画素の他方の画素を二次元的に略格子状に配置し、対をなす２つの前記画素を斜め方向に隣接させるようにしたことを特徴とするものであり、
さらに、対をなす２つの前記画素の信号の読み出しを、それぞれに対応して設けた転送トランジスタを切替動作させて行うようにしたことを特徴とするものであり、
さらに、前記ユニットセルの斜め方向に隣接する対をなす前記画素間で、該ユニットセルに設けられたフローティングジャンクション、リセットドレイン領域、リセットトランジスタ、駆動トランジスタ、アドレストランジスタ、駆動トランジスタとアドレストランジスタ間のジャンクション領域及び駆動トランジスタと信号出力線との接続部の拡散領域を共通に使用して、対をなす前記画素の一方の画素でなる第１の画素列と、他方の画素でなる第２の画素列の信号の読み出しをそれぞれ独立に行うようにしたことを特徴とするものであり、
さらに、垂直方向に隣接する２つの前記ユニットセルの片方のユニットセルに設けられた一方の前記画素の読み出しを行うための転送トランジスタのゲートと、他方のユニットセルに設けられた他方の前記画素の読み出しを行うための転送トランジスタのゲートとを接続すると共に、２つの前記ユニットセルに対応して信号出力線をそれぞれ設け、かつ各信号出力線と対応する前記ユニットセルの駆動トランジスタとを拡散領域で接続して、２つの前記ユニットセルに対応する各信号出力線から同時に前記画素の信号の読み出しを行うようにしたことを特徴とするものであり、
さらに、垂直方向に隣接する２つの前記ユニットセルの片方のユニットセルに設けられたアドレストランジスタのゲートと、他方のユニットセルに設けられたリセットトランジスタのゲートとを接続し、片方のユニットセルに設けられた前記画素からの信号の読み出しを行っている間に、次に読み出す他方のユニットセルに設けられたフローティングジャンクションをリセットすることを可能にしたことを特徴とするものである。
【００１７】
【発明の実施の形態】
以下本発明の実施の形態を、図面を参照して説明する。
【００１８】
先ず第１の実施形態を図１及び図２により説明する。図１は要部の回路図であり、図２は要部のパターンを示す図である。なお、従来と同一部分には同一符号を付して説明を省略し、従来と異なる本実施形態の構成について説明する。
【００１９】
図１及び図２において、画素部１１は、図７に示すＣＭＯＳイメージセンサ１の画素部４に対応するもので、この画素部１１の周辺部に、図示しないが図７と同様にタイミング発生回路、垂直ライン走査回路、ノイズキャンセル回路、さらに水平ライン走査回路、出力アンプを有する読み出し部が配置されて、ＣＭＯＳイメージセンサが構成される。そして、画素部１１は、フォトダイオードＰＤａ，ＰＤｂを画素信号を生成する画素とした複数のユニットセルＣｅを、二次元的に水平方向、垂直方向にそれぞれ所定の配列ピッチＰｈ０，Ｐｖ０で略格子状に配置し、複数の画素列を設けることによって構成され、例えばセンサ基板である半導体基板に、フォトダイオードＰＤａ，ＰＤｂを同一面内に設けるようにして形成されている。
【００２０】
また、画素部１１の基本構成は、１つのユニットセルＣｅが、対をなす２つのフォトダイオードＰＤａ，ＰＤｂと、２つのフォトダイオードＰＤａ，ＰＤｂに対応する２つの転送トランジスタＴａ，Ｔｂを有し、さらに、リセットトランジスタＲ、駆動トランジスタＤ、アドレストランジスタＡを１つずつ有する構成となっている。
【００２１】
すなわち、図１に示すように、２つのフォトダイオードＰＤａ，ＰＤｂは、それぞれ対応する転送トランジスタＴａ，Ｔｂのソースに接続されており、両転送トランジスタＴａ，ＴｂのゲートＴＧａ，ＴＧｂには、画素信号を読み出すための転送パルスがそれぞれ転送配線ＴＧＬａ，ＴＧＬｂから印加可能となっている。また両転送トランジスタＴａ，ＴｂのドレインであるフローティングジャンクションＦＪは、リセットトランジスタＲのソースと、駆動トランジスタＤのゲートＤＲとに接続されている。さらにまたリセットトランジスタＲは、ドレインがリセットドレイン電圧線ＲＤＬに接続され、ゲートＲＳがリセット配線ＲＳＬに接続されており、ゲートＲＳにフローティングジャンクションＦＪを所定のリセットドレイン電圧にリセットするためのリセットパルスが印加可能となっている。
【００２２】
また、駆動トランジスタＤは、ソースが信号出力線ＳＬに接続され、ドレインがジャンクション領域Ｊを介してアドレストランジスタＡのソースに接続されている。またアドレストランジスタＡは、ドレインがリセットドレイン電圧線ＲＤＬに接続され、ゲートＡＤがアドレス配線ＡＤＬに接続されており、ゲートＡＤに水平方向に配列されたアドレストランジスタＡを選択するためのアドレスパルスが印加可能となっている。そして、アドレストランジスタＡの選択によって、対応する駆動トランジスタＤを通じて信号出力線ＳＬに画素信号が出力される。
【００２３】
また、画素部１１の各画素であるフォトダイオードＰＤａ，ＰＤｂは、隣り合う画素列の２ラインのうち、一方の１ラインを水平方向に配列されたユニットセルＣｅの一方のフォトダイオードＰＤａによる第１の画素列で形成し、残りの１ラインを他方のフォトダイオードＰＤｂによる第２の画素列で形成し、さらに、形成した第１の画素列と第２の画素列とを、垂直方向に繰り返す配置となっている。
【００２４】
また、第１の画素列のフォトダイオードＰＤａは、水平方向、垂直方向にユニットセルＣｅの配列ピッチと同じ、所定の画素ピッチＰｈ０，Ｐｖ０で配列され、第２の画素列のフォトダイオードＰＤｂも、水平方向、垂直方向にユニットセルＣｅの配列ピッチと同じ、所定の画素ピッチＰｈ０，Ｐｖ０で配列されている。
【００２５】
そして、第１の画素列のフォトダイオードＰＤａに対し、第２の画素列のフォトダイオードＰＤｂは、垂直方向に隣り合う第１の画素列の間に、水平方向、垂直方向共にＰｈ０／２、Ｐｖ０／２だけずれた位置に配置され、市松状の配置となっている。なお、ユニットセルＣｅが正方格子状に配置されている場合には、Ｐｈ０＝Ｐｖ０となって、水平方向と垂直方向の画素ピッチが等しくなり、フォトダイオードＰＤａに対し、フォトダイオードＰＤｂは、斜め４５度方向にずれた位置に設けられることになる。
【００２６】
また、こうしたＣＭＯＳイメージセンサのレイアウトは、図２に要部のパターンを示すように、例えばユニットセルＣｅ２２についてみると、水平方向にはユニットセルＣｅ２１とユニットセルＣｅ２３が両側に隣接し、垂直方向にはユニットセルＣｅ１２とユニットセルＣｅ３２が両側に隣接している。そして、ユニットセルＣｅ２２の対をなす２つのフォトダイオードＰＤ２２ａ，ＰＤ２２ｂは、水平方向、垂直方向にＰｈ０／２、Ｐｖ０／２だけずれた位置に離間配置され、それぞれずれ方向に傾いた長方形状をなすものとなっている。
【００２７】
また、２つのフォトダイオードＰＤ２２ａ，ＰＤ２２ｂの間には、それぞれに対応する転送トランジスタＴ２２ａ，Ｔ２２ｂの各ゲートＴＧ２２ａ，ＴＧ２２ｂを隣接するように設け、それらの間にフローティングジャンクションＦＪ２２を挟むように設けて配置されている。さらに、２つのフォトダイオードＰＤ２２ａ，ＰＤ２２ｂの間のユニットセルＣｅ１２側には、フローティングジャンクションＦＪ２２にソースが接続されるリセットトランジスタＲ２２のゲートＲＳ２２が、フローティングジャンクションＦＪ２２に隣接するよう配置されている。
【００２８】
また、２つのフォトダイオードＰＤ２２ａ，ＰＤ２２ｂの片側には、これらと斜めに並んだユニットセルＣｅ１２，Ｃｅ２１のフォトダイオードＰＤ１２ｂ，ＰＤ２１ａとの間に、リセットトランジスタＲ２２のゲートＲＳ２２に隣接して、リセットトランジスタＲ２２のドレインが接続されるリセットドレイン領域ＲＤ２２が配置されている。
【００２９】
一方、２つのフォトダイオードＰＤ２２ａ，ＰＤ２２ｂの他側には、これらと斜めに並んだユニットセルＣｅ２３，Ｃｅ３２のフォトダイオードＰＤ２３ｂ，ＰＤ３２ａとの間に、フォトダイオードＰＤ２２ａ側に駆動トランジスタＤ２２のソースと信号出力線Ｓ２との接続部分の拡散領域Ｓ２２と、これに隣接して駆動トランジスタＤ２２のゲートＤＲ２２が配置され、また、駆動トランジスタＤ２２のゲートＤＲ２２に隣接して、駆動トランジスタＤ２２のドレインとアドレストランジスタＡ２２のソースと間のジャンクション領域Ｊ２２が配置されている。さらにジャンクション領域Ｊ２２に隣接して、フォトダイオードＰＤ２２ｂ側には、垂直方向下側のユニットセルＣｅ３２のリセットドレイン領域ＲＤ３２とドレインが接続されるアドレストランジスタＡ２２のゲートＡＤ２２が、配置されている。
【００３０】
また、フローティングジャンクションＦＪ２２と駆動トランジスタＤ２２のゲートＤＲ２２が、アルミニウム等による金属配線ＡＬによって接続されている。
【００３１】
そして、その他の複数のユニットセルＣｅ１１，Ｃｅ１２，……も、上記と同様に配置されて画素部１１が構成される。さらに、図２には図示しないが、図１に示す回路図のように各対応する部位に、アルミニウム等による金属配線でなる転送配線ＴＧＬ１ａ，ＴＧＬ１ｂ，ＴＧＬ２ａ，ＴＧＬ２ｂ，……、リセット配線ＲＳＬ１，ＲＳＬ２，……、アドレス配線ＡＤＬ１，ＡＤＬ２，……、リセットドレイン電圧線ＲＤＬ１，ＲＤＬ２，……、信号出力線ＳＬ１，ＳＬ２，……が接続される。
【００３２】
こうしたＣＭＯＳイメージセンサの概略の動作は、図示しない光学レンズ系等で画素部１１に集光、結像され、各画素のフォトダイオードＰＤａ，ＰＤｂで光電変換がなされ、それに応じた画素信号が出力される。これは、先ず、画素部１１の画素列の１ライン目を形成するユニットセルＣｅ１１，Ｃｅ１２，Ｃｅ１３，……のフォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……のうち、例えば、フォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……で生成された信号電荷は、転送配線ＴＧＬ１ａを通じて転送パルスが印加されることで、転送トランジスタＴ１１ａ，Ｔ１２ａ，Ｔ１３ａ，……のゲートＴＧ１１ａ，ＴＧ１２ａ，ＴＧ１３ａ，……が開き、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……に転送され蓄積される。
【００３３】
また、こうした信号電荷の転送に先立って、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……は、リセットトランジスタＲ１１，Ｒ１２，……のゲートＲＳ１１，ＲＳ１２，……にリセット配線ＲＳＬ１を通じてリセットパルスを印加することによって、リセットドレイン電圧線ＲＤＬ１，ＲＤＬ２，……の所定のリセットドレイン電圧にリセットされている。
【００３４】
また、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……の電圧レベルは、各フォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……からの信号電荷が流入することで変化する。そして、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……が、駆動トランジスタＤ１１，Ｄ１２，Ｄ１３，……のゲートＤＲ１１，ＤＲ１２，ＤＲ１３，……に接続されているので、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……の電位変化は、駆動トランジスタＤ１１，Ｄ１２，Ｄ１３，……下のチャネル電位の変調を引き起こすことになる。
【００３５】
次に、アドレストランジスタＡ１１，Ａ１２，Ａ１３，……のゲートＡＤ１１，ＡＤ１２，ＡＤ１３，……に、アドレス配線ＡＤＬ１を通じてアドレスパルスを印加し、アドレストランジスタＡ１１，Ａ１２，Ａ１３，……を選択し、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……の電位変化によりチャネル電位変調されている駆動トランジスタＤ１１，Ｄ１２，Ｄ１３，……を、信号出力線ＳＬ１，ＳＬ２，……にて図示しない負荷トランジスタに接続し、信号電荷に対応した信号を読み出し部１０を通じて外部に時系列的に出力する。
【００３６】
そして、フォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……で形成された画素列の１ライン目の読み出しが完了した後、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……は、再びリセットトランジスタＲ１１，Ｒ１２，……のゲートＲＳ１１，ＲＳ１２，……にリセット配線ＲＳＬ１を通じてリセットパルスを印加することによって、リセットドレイン電圧線ＲＤＬ１，ＲＤＬ２，……の所定のリセットドレイン電圧にリセットされる。
【００３７】
その後、転送トランジスタＴ１１ｂのゲートＴＧ１１ｂに転送配線ＴＧＬ１ｂを通じて転送パルスを印加し、画素列の２ライン目を形成するフォトダイオードＰＤ１１ｂ，ＰＤ１２ｂ，ＰＤ１３ｂ，……で生成された信号電荷を、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……に転送し蓄積する。そして、上記の１ライン目と同様の動作を繰り返すことで、２ライン目の信号電荷に対応した信号の読み出しを行う。
【００３８】
さらに、画素列の３ライン目、４ライン目を形成するユニットセルＣｅ２１，Ｃｅ２２，……の各フォトダイオードＰＤ２１ａ，ＰＤ２２ａ，ＰＤ２３ａ，……，ＰＤ１１ｂ，ＰＤ１２ｂ，ＰＤ１３ｂ，……についても、信号電荷の読み出しをフローティングジャンクションＦＪ２１，ＦＪ２２，ＦＪ２３，……を共通にして、上記１ライン目、２ライン目と同様にして行う。またさらに、それ以降の各画素列についても同様に繰り返すことで、画素部１１の全て画素信号の読み出しを行う。
【００３９】
そして、以上の通りフォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……，ＰＤ１１ｂ，ＰＤ１２ｂ，ＰＤ１３ｂ，……を市松状に配置して画素部１１を構成し、対をなす２つの例えばフォトダイオードＰＤ２２ａ，ＰＤ２２ｂの間に対応する転送トランジスタＴ２２ａ，Ｔ２２ｂの各ゲートＴＧ２２ａ，ＴＧ２２ｂと、フローティングジャンクションＦＪ２２、リセットトランジスタＲ２２のゲートＲＳ２２を配置し、さらに、隣接するユニットセルＣｅ１２，Ｃｅ２１，Ｃｅ２３，Ｃｅ３２との間に、回路接続の近いリセットドレイン領域ＲＤ２２と、拡散領域Ｓ２２、駆動トランジスタＤ２２のゲートＤＲ２２、ジャンクション領域Ｊ２２、アドレストランジスタＡ２２のゲートＡＤ２２を隣接するように配置することによって、より集積度を向上させることができる。
【００４０】
また市松状に配置したフォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……，ＰＤ１１ｂ，ＰＤ１２ｂ，ＰＤ１３ｂ，……によって、その垂直方向、水平方向の配列ピッチが、格子状にフォトダイオードＰＤを配置した場合に比べ、垂直方向、水平方向共に約半分の配列ピッチとすることができることになり、これらの方向の解像度向上を図ることができる。なお、この場合は斜め方向の解像度が落ちるが、人間の目の解像度は、垂直、水平方向には高くて斜め方向には低く、また通常の被写体は、垂直方向、水平方向の成分が多いことから、特に、通常の被写体を対象にする場合には、良好な性能を有することになる。
【００４１】
次に第２の実施形態を図３及び図４により説明する。図３は要部の回路図であり、図４は要部のパターンを示す図である。なお、第１の実施形態と同一部分には同一符号を付して説明を省略し、第１の実施形態と異なる本実施形態の構成について説明する。
【００４２】
図３及び図４において、画素部１２は、上記の第１の実施形態の画素部１１と同様に、図７に示すＣＭＯＳイメージセンサ１の画素部４に対応するもので、この画素部１２の周辺部に、図示しないが図７と同様にタイミング発生回路、垂直ライン走査回路、ノイズキャンセル回路、さらに水平ライン走査回路、出力アンプを有する読み出し部が配置されて、ＣＭＯＳイメージセンサが構成される。そして、画素部１２は、フォトダイオードＰＤを画素とする複数のユニットセルＣｅを、二次元的に水平方向、垂直方向にそれぞれ所定の配列ピッチＰｈ０，Ｐｖ０で略格子状に配置し、複数の画素列を設けることによって構成され、例えばセンサ基板である半導体基板に、フォトダイオードＰＤを同一面内に設けるようにして形成されている。
【００４３】
また、画素部１２の基本構成は、上記第１の実施形態と同様に、１つのユニットセルＣｅが、各画素である対をなす２つのフォトダイオードＰＤａ，ＰＤｂと、２つの転送トランジスタＴａ，Ｔｂ、各１つのリセットトランジスタＲ、駆動トランジスタＤ、アドレストランジスタＡを有する構成となっている。また画素部１２は、隣り合う画素列の２ラインのうち、一方の１ラインが水平方向に配列されたユニットセルＣｅの一方のフォトダイオードＰＤａによる第１の画素列よって形成され、残りの１ラインが他方のフォトダイオードＰＤｂによる第２の画素列よって形成され、さらに形成した第１の画素列と第２の画素列とを、垂直方向に繰り返し配置したものとなっている。
【００４４】
また、第１の画素列のフォトダイオードＰＤａは、水平方向、垂直方向にユニットセルＣｅの配列ピッチと同じ、所定の画素ピッチＰｈ０，Ｐｖ０で配列され、第２の画素列のフォトダイオードＰＤｂも、水平方向、垂直方向にユニットセルＣｅの配列ピッチと同じ、所定の画素ピッチＰｈ０，Ｐｖ０で配列されている。そして、第１の画素列のフォトダイオードＰＤａに対し、第２の画素列のフォトダイオードＰＤｂは、垂直方向に隣り合う第１の画素列の間に、水平方向、垂直方向共にＰｈ０／２、Ｐｖ０／２だけずれた位置に配置され、市松状の配置となっている。
【００４５】
また、こうしたＣＭＯＳイメージセンサのレイアウトは、図４に要部のパターンを示すように、ユニットセルＣｅ１１，Ｃｅ１２，Ｃｅ１３，……及び各ユニットセルＣｅを構成するフォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……等の配置は、上記第１の実施形態と同じものとなっている。そして、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……と、対応する駆動トランジスタＤ１１，Ｄ１２，Ｄ１３，……のゲートＤＲ１１，ＤＲ１２，ＤＲ１３，……が、アルミニウム等による第１の金属配線ＡＬ１によって接続されている。
【００４６】
また、これと同様に、本実施形態では、例えばユニットセルＣｅ２２においては、垂直方向に隣接するユニットセルＣｅ１２，Ｃｅ３２との間で、ユニットセルＣｅ２２のフォトダイオードＰＤ２２ａの読み出しを行うための転送トランジスタＴ２２ａのゲートＴＧ２２ａが、ユニットセルＣｅ１２のフォトダイオードＰＤ１２ｂの読み出しを行うための転送トランジスタＴ１２ｂのゲートＴＧ１２ｂと、アルミニウム等による第２の金属配線ＡＬ２によって接続されている。
【００４７】
同様に、フォトダイオードＰＤ２２ｂの読み出しを行うための転送トランジスタＴ２２ｂのゲートＴＧ２２ｂは、ユニットセルＣｅ３２のフォトダイオードＰＤ３２ａの読み出しを行うための転送トランジスタＴ３２ａのゲートＴＧ３２ａと、アルミニウム等による第２の金属配線ＡＬ２によって接続されている。そして、その他の複数のユニットセルＣｅにおいても、同様の接続が行なわれている。
【００４８】
さらに、図４には図示しないが、図３に示すように各対応する部位に、アルミニウム等による金属配線でなる転送配線ＴＧＬ１ａ，ＴＧＬ１ｂ，ＴＧＬ２ａ，ＴＧＬ２ｂ，……、リセット配線ＲＳＬ１，ＲＳＬ２，……、アドレス配線ＡＤＬ１，ＡＤＬ２，……、リセットドレイン電圧線ＲＤＬ１，ＲＤＬ２，……が、第１の実施形態と同様に接続される。
【００４９】
またさらに、本実施形態では、信号出力線ＳＬｏ１，ＳＬｏ２，……，ＳＬｅ１，ＳＬｅ２，……が設けられていて、信号出力線ＳＬｏ１，ＳＬｏ２，……は、垂直方向に１つ置きに配列されたユニットセルＣｅ１１，Ｃｅ１２，Ｃｅ１３，……，Ｃｅ３１，Ｃｅ３２，Ｃｅ３３，……，……の駆動トランジスタＤ１１，Ｄ１２，Ｄ１３，……，Ｄ３１，Ｄ３２，Ｄ３３，……，……との接続部分である拡散領域Ｓ１１，Ｓ１２，Ｓ１３，……，Ｓ３１，Ｓ３２，Ｓ３３，……，……に接続される。
【００５０】
また、同じ様に、信号出力線ＳＬｅ１，ＳＬｅ２，……は、一部ユニットセルＣｅ４１，Ｃｅ４２，Ｃｅ４３に関しては図示しないが、垂直方向に１つ置きに配列されたユニットセルＣｅ２１，Ｃｅ２２，Ｃｅ２３，……，Ｃｅ４１，Ｃｅ４２，Ｃｅ４３，……，……の駆動トランジスタＤ２１，Ｄ２２，Ｄ２３，……，Ｄ４１，Ｄ４２，Ｄ４３，……，……との接続部分である拡散領域Ｓ２１，Ｓ２２，Ｓ２３，……，Ｓ４１，Ｓ４２，Ｓ４３，……，……に接続される。
【００５１】
こうしたＣＭＯＳイメージセンサの概略の動作は、上記第１の実施形態と同様のものとなるが、垂直方向に１つ置きに配列されたユニットセルＣｅ１１，Ｃｅ１２，Ｃｅ１３，……，Ｃｅ３１，Ｃｅ３２，Ｃｅ３３，……，……に対し、信号出力線ＳＬｏ１，ＳＬｏ２，……を設け、さらにユニットセルＣｅ１１，Ｃｅ１２，Ｃｅ１３，……，Ｃｅ３１，Ｃｅ３２，Ｃｅ３３，……，……の間に配列された同じく垂直方向に１つ置きに配列されたユニットセルＣｅ２１，Ｃｅ２２，Ｃｅ２３，……，Ｃｅ４１，Ｃｅ４２，Ｃｅ４３，……，……に対し、信号出力線ＳＬｅ１，ＳＬｅ２，……を設けることによって、画素信号の読み出しは、次のようになる。
【００５２】
すなわち、１ライン目となる第１の画素列のフォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……については、上記と同じ動作過程で信号電荷に対応した信号の読み出しが行なわれる。そして、続く２ライン目となる第２の画素列のフォトダイオードＰＤ１１ｂ，ＰＤ１２ｂ，ＰＤ１３ｂ，……と、３ライン目となる第１の画素列のフォトダイオードＰＤ２１ａ，ＰＤ２２ａ，ＰＤ２３ａ，……については、転送トランジスタＴ１１ｂ，Ｔ１２ｂ，Ｔ１３ｂ，……のゲートＴＧ１１ｂ，ＴＧ１２ｂ，ＴＧ１３ｂ，……と、転送トランジスタＴ２１ａ，Ｔ２２ａ，Ｔ２３ａ，……のゲートＴＧ２１ａ，ＴＧ２２ａ，ＴＧ２３ａ，……が接続されており、読み出しを行うために転送配線ＴＧＬ１ｂと転送配線ＴＧＬ２ａとに印加される転送パルスは、同時に印加されることになる。
【００５３】
この結果、フォトダイオードＰＤ１１ｂ，ＰＤ１２ｂ，ＰＤ１３ｂ，……とフォトダイオードＰＤ２１ａ，ＰＤ２２ａ，ＰＤ２３ａ，……とからは、ジグザグ状の画素信号が連続して信号出力線ＳＬｅ１，ＳＬｅ２，……と信号出力線ＳＬｏ１，ＳＬｏ２，……とに同時に出力される。これにより、２ラインの読み出しが同時に行えることになり、画面形成に際し要していた１水平走査期間前のラインの信号と合体して信号ラインを作成する操作が不要になり、水平ライン走査回路等の外部回路の構成が簡単なものとなる。
【００５４】
このように、本実施形態によれば、外部回路の構成が簡単なものとなると共に、第１の実施形態と同様に、より集積度を向上させることができ、また垂直方向、水平方向の解像度向上を図ることができて、通常の被写体を対象にする場合には、良好な性能を有するものとなる。
【００５５】
次に第３の実施形態を図５及び図６により説明する。図５は要部の回路図であり、図６は要部のパターンを示す図である。なお、第１の実施形態と同一部分には同一符号を付して説明を省略し、第１の実施形態と異なる本実施形態の構成について説明する。
【００５６】
図５及び図６において、画素部１３は、上記の第１の実施形態の画素部１１と同様に、図７に示すＣＭＯＳイメージセンサ１の画素部４に対応するもので、この画素部１３の周辺部に、図示しないが図７と同様にタイミング発生回路、垂直ライン走査回路、ノイズキャンセル回路、さらに水平ライン走査回路、出力アンプを有する読み出し部が配置されて、ＣＭＯＳイメージセンサが構成される。そして、画素部１３は、フォトダイオードＰＤを画素とする複数のユニットセルＣｅを、二次元的に水平方向、垂直方向にそれぞれ所定の配列ピッチＰｈ０，Ｐｖ０で略格子状に配置し、複数の画素列を設けることによって構成され、例えばセンサ基板である半導体基板に、フォトダイオードＰＤを同一面内に設けるようにして形成されている。
【００５７】
また、画素部１３の基本構成は、上記第１の実施形態と同様に、１つのユニットセルＣｅが、各画素である対をなす２つのフォトダイオードＰＤａ，ＰＤｂと、２つの転送トランジスタＴａ，Ｔｂ、各１つのリセットトランジスタＲ、駆動トランジスタＤ、アドレストランジスタＡを有する構成となっている。また画素部１３は、隣り合う画素列の２ラインのうち、一方の１ラインが水平方向に配列されたユニットセルＣｅの一方のフォトダイオードＰＤａによる第１の画素列よって形成され、残りの１ラインが他方のフォトダイオードＰＤｂによる第２の画素列よって形成され、さらに形成した第１の画素列と第２の画素列とを、垂直方向に繰り返し配置したものとなっている。
【００５８】
また、第１の画素列のフォトダイオードＰＤａは、水平方向、垂直方向にユニットセルＣｅの配列ピッチと同じ、所定の画素ピッチＰｈ０，Ｐｖ０で配列され、第２の画素列のフォトダイオードＰＤｂも、水平方向、垂直方向にユニットセルＣｅの配列ピッチと同じ、所定の画素ピッチＰｈ０，Ｐｖ０で配列されている。そして、第１の画素列のフォトダイオードＰＤａに対し、第２の画素列のフォトダイオードＰＤｂは、垂直方向に隣り合う第１の画素列の間に、水平方向、垂直方向共にＰｈ０／２、Ｐｖ０／２だけずれた位置に配置され、市松状の配置となっている。
【００５９】
また、こうしたＣＭＯＳイメージセンサのレイアウトは、図４に要部のパターンを示すように、ユニットセルＣｅ１１，Ｃｅ１２，Ｃｅ１３，……及び各ユニットセルＣｅを構成するフォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……等の配置は、上記第１の実施形態と同じものとなっている。さらに、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……と、対応する駆動トランジスタＤ１１，Ｄ１２，Ｄ１３，……のゲートＤＲ１１，ＤＲ１２，ＤＲ１３，……が、アルミニウム等による金属配線ＡＬによって、同様に接続されている。
【００６０】
そして、本実施形態では、例えばユニットセルＣｅ２２においては、垂直方向に隣接するユニットセルＣｅ１２，Ｃｅ３２との間で、リセットトランジスタＲ２２のゲートＲＳ２２と、これに隣接するユニットセルＣｅ１２のアドレストランジスタＡ１２のゲートＡＤ１２とが、パターン上で接続されており、またアドレストランジスタＡ２２のゲートＡＤ２２については、これに隣接するユニットセルＣｅ３２のリセットトランジスタＲ３２のゲートＲＳ３２と、パターン上で接続されている。なお、その他の複数のユニットセルＣｅにおいても、同様のパターンとなっている。
【００６１】
さらに、図６には図示しないが、図５に示すように各対応する部位に、アルミニウム等による金属配線でなる転送配線ＴＧＬ１ａ，ＴＧＬ１ｂ，ＴＧＬ２ａ，ＴＧＬ２ｂ，……、リセット配線ＲＳＬ１，ＲＳＬ２，……、アドレス配線ＡＤＬ１，ＡＤＬ２，……、リセットドレイン電圧線ＲＤＬ１，ＲＤＬ２，……が、第１の実施形態と同様に接続される。
【００６２】
こうしたＣＭＯＳイメージセンサの概略の動作は、上記第１の実施形態と同様のものとなるが、ユニットセルＣｅ１１，Ｃｅ１２，Ｃｅ１３，……のアドレストランジスタＡ１１，Ａ１２，Ａ１３，……のゲートＡＤ１１，ＡＤ１２，ＡＤ１３，……が、それぞれ垂直方向下側のユニットセルＣｅ２１，Ｃｅ２２，Ｃｅ２３，……のリセットトランジスタＲ２１，Ｒ２２，Ｒ２３，……のゲートＲＳ２１，ＲＳ２２，ＲＳ２３，……と接続されていることによって、画素信号読み出しの際の動作は、次のようになる。
【００６３】
すなわち、例えば１ライン目となるユニットセルＣｅ１１，Ｃｅ１２，Ｃｅ１３，……のフォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……の画素信号を信号出力線ＳＬ１，ＳＬ２，ＳＬ３，……に読み出した後、続いて２ライン目のフォトダイオードＰＤ１１ｂ，ＰＤ１２ｂ，ＰＤ１３ｂ，……の読み出しが行なわれる。そして、その動作過程で、転送トランジスタＴ１１ｂ，Ｔ１２ｂ，Ｔ１３ｂ，……のゲートＴＧ１１ｂ，ＴＧ１２ｂ，ＴＧ１３ｂ，……が開かれ、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……に信号電荷が転送され、さらにアドレストランジスタＡ１１，Ａ１２，Ａ１３，……のゲートＡＤ１１，ＡＤ１２，ＡＤ１３，……が開かれ、さらに信号出力線ＳＬ１，ＳＬ２，ＳＬ３，……に、拡散領域Ｓ１１，Ｓ１２，Ｓ１３，……を通じ信号電荷に対応した信号が出力される。
【００６４】
また、これと同時に、アドレストランジスタＡ１１，Ａ１２，Ａ１３，……のゲートＡＤ１１，ＡＤ１２，ＡＤ１３，……が接続されているリセットトランジスタＲ２１，Ｒ２２，Ｒ２３，……のゲートＲＳ２１，ＲＳ２２，ＲＳ２３，……は、アドレスパルスがリセットパルスとなって開き、次の３ライン目の読み出しを行うために、直ちにフローティングジャンクションＦＪ２１，ＦＪ２２，ＦＪ２３，……が、所定のリセットドレイン電圧にリセットされる。以下各ラインの読み出しに際し、上記の過程が同様に行なわれる。
【００６５】
以上の通り、本実施形態によれば、垂直方向に隣接するユニットセルＣｅ１１，Ｃｅ１２，Ｃｅ１３，……において、アドレストランジスタＡ１１，Ａ１２，Ａ１３，……のゲートＡＤ１１，ＡＤ１２，ＡＤ１３，……とリセットトランジスタＲ２１，Ｒ２２，Ｒ２３，……のゲートＲＳ２１，ＲＳ２２，ＲＳ２３，……を、金属配線を設けて接続するることなく、パターン上で簡単に接続したものとすることができると共に、第１の実施形態と同様に、より集積度を向上させることができ、また垂直方向、水平方向の解像度向上を図ることができて、通常の被写体を対象にする場合には、良好な性能を有するものとなる。
【００６６】
【発明の効果】
以上の説明から明らかなように、本発明によれば、画素部を構成する素子や配線等を効率的に配置することができ、素子や配線等を小さくしたり、細線化したりすることなく集積度を向上させることができ、また水平方向、垂直方向の解像度を向上させることができる等の効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における要部の回路図である。
【図２】本発明の第１の実施形態における要部のパターンを示す図である。
【図３】本発明の第２の実施形態における要部の回路図である。
【図４】本発明の第２の実施形態における要部のパターンを示す図である。
【図５】本発明の第３の実施形態における要部の回路図である。
【図６】本発明の第３の実施形態における要部のパターンを示す図である。
【図７】ＣＭＯＳイメージセンサの概略を示す構成図である。
【図８】従来例における要部の回路図である。
【符号の説明】
Ａ…アドレストランジスタ
ＡＤ…アドレストランジスタのゲート
ＡＤＬ…アドレス配線
Ｃｅ…ユニットセル
Ｄ…駆動トランジスタ
ＦＪ…フローティングジャンクション
Ｊ…ジャンクション領域
ＰＤａ，ＰＤｂ…フォトダイオード
Ｐｈ０…水平方向の画素ピッチ、ユニットセル配列ピッチ
Ｐｖ０…垂直方向の画素ピッチ、ユニットセル配列ピッチ
Ｒ…リセットトランジスタ
ＲＤ…リセットドレイン領域
ＲＤＬ…リセットドレイン電圧線
ＲＳ…リセットトランジスタのゲート
ＲＳＬ…リセット配線
Ｓ…拡散領域
ＳＬ，ＳＬｏ，ＳＬｅ…信号出力線
Ｔａ，Ｔｂ…転送トランジスタ
ＴＧａ，ＴＧｂ…転送トランジスタのゲート
ＴＧＬａ，ＴＧＬｂ…転送配線
【発明の属する技術分野】
本発明は、例えばディジタルカメラやモバイル機器等のカメラシステムの固体撮像装置に好適する１ユニットセルを２つの画素で構成するＣＭＯＳイメージセンサに関する。
【０００２】
【従来の技術】
周知の通り、ＣＭＯＳイメージセンサは、半導体装置として多用されているＣＭＯＳ技術によって製造でき、低消費電力で小型化が可能で、信号処理部等の周辺回路を共に１つのチップ上に構成することが可能であることから、従来画像入力デバイスとして用いられていたＣＣＤに代わるものとして注目されている。
【０００３】
以下、こうしたＣＭＯＳイメージセンサを、図７の概略を示す構成図及び図８の要部の回路図を参照して説明する。図７及び図８において、ＣＭＯＳイメージセンサ１は、１つのユニットセルＣｅを２つのフォトダイオードＰＤａ，ＰＤｂでなる画素２と画素アンプ３で構成し、さらに複数のユニットセルＣｅを二次元的に水平方向、垂直方向にそれぞれ所定の配列ピッチＰｈ，２Ｐｖで略格子状に配置し、複数の画素列を設けて画素部４を構成し、また画素部４の周辺部にタイミング発生回路５と、垂直ライン走査回路６、ノイズキャンセル回路７、さらに水平ライン走査回路８、出力アンプ９を有する読み出し部１０を配置したものとなっている。
【０００４】
また、画素部４は、図８に要部の回路図を示すように、１つのユニットセルＣｅが、対をなす２つのフォトダイオードＰＤａ，ＰＤｂと、２つのフォトダイオードＰＤａ，ＰＤｂに対応する２つの転送トランジスタＴａ，Ｔｂを有し、さらに、リセットトランジスタＲ、駆動トランジスタＤ、アドレストランジスタＡを１つずつ有する構成となっている。そして、画素部４の隣り合う画素列の２ラインは、水平方向に配列されたユニットセルＣｅの一方のフォトダイオードＰＤａで１ラインを形成し、他方のフォトダイオードＰＤｂで残りの１ラインを形成している。なお、フォトダイオードＰＤａ，ＰＤｂの水平方向及び垂直方向の配列ピッチ、すなわち画素ピッチは、それぞれＰｈ，Ｐｖの所定のピッチで、画素２の配列は略格子状となっている。
【０００５】
また、複数のユニットセルＣｅ１１，Ｃｅ１２，……，Ｃｅ２１，Ｃｅ２２，……，……は、各対応する部位を転送配線ＴＧＬ１ａ，ＴＧＬ１ｂ，ＴＧＬ２ａ，ＴＧＬ２ｂ，……、リセット配線ＲＳＬ１，ＲＳＬ２，……、アドレス配線ＡＤＬ１，ＡＤＬ２，……、リセットドレイン電圧線ＲＤＬ１，ＲＤＬ２，……、信号出力線ＳＬ１，ＳＬ２，……に接続したものとなっている。
【０００６】
さらに、こうしたＣＭＯＳイメージセンサ１の概略の動作は、図示しない光学レンズ系等で画素部４に集光、結像され、各画素２のフォトダイオードＰＤａ，ＰＤｂで光電変換がなされ、それに応じた信号が出力される。これは、先ず、画素部４の画素列の１ライン目を形成するユニットセルＣｅ１１，Ｃｅ１２，……のフォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……のうち、例えば、フォトダイオードＰＤ１１ａで生成された信号電荷は、転送トランジスタＴ１１ａのゲートＴＧ１１ａに転送配線ＴＧＬ１ａを通じて転送パルスを印加し、転送ゲートＴＧ１１ａ下にチャネル形成する、すなわち転送ゲートＴＧ１１ａを開くことにより、転送トランジスタＴ１１ａと駆動トランジスタＤ１１のゲートＤＲ１１との接合部のフローティングジャンクションＦＪ１１に転送され蓄積される。
【０００７】
同様にして、各フォトダイオードＰＤ１２ａ，ＰＤ１３ａ，……で生成された信号電荷も、転送配線ＴＧＬ１ａを通じて転送パルスが印加されることで、転送トランジスタＴ１２ａ，Ｔ１３ａ，……のゲートＴＧ１２ａ，ＴＧ１３ａ，……が開き、フローティングジャンクションＦＪ１２，ＦＪ１３，……に転送され蓄積される。
【０００８】
こうした信号電荷の蓄積によって、各フォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……毎に、その受光量に応じた電位が発生し、この電位が各画素２毎の画素信号となる。なお、信号電荷の転送に先立って、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……は、リセットトランジスタＲ１１，Ｒ１２，……のゲートＲＳ１１，ＲＳ１２，……にリセット配線ＲＳＬ１を通じてリセットパルスを印加することによって、リセットドレイン領域ＲＤ１１，ＲＤ１２，……にリセットドレイン電圧線ＲＤＬ１，ＲＤＬ２，……の電圧が印加され、所定のリセットドレイン電圧にリセットされている。そして、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……の電圧レベルは、各フォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……からの信号電荷が流入することで変化する。
【０００９】
また、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……が、駆動トランジスタＤ１１，Ｄ１２，……のゲートＤＲ１１，ＤＲ１２，……に接続されているので、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……の電位変化は、駆動トランジスタＤ１１，Ｄ１２，……下のチャネル電位の変調を引き起こすことになる。
【００１０】
次に、アドレストランジスタＡ１１，Ａ１２，……のゲートＡＤ１１，ＡＤ１２，……に、アドレス配線ＡＤＬ１を通じてアドレスパルスを印加し、アドレストランジスタＡ１１，Ａ１２，……を選択し、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……の電位変化によりチャネル電位変調されている駆動トランジスタＤ１１，Ｄ１２，……を、信号出力線ＳＬ１，ＳＬ２，……にて図示しない負荷トランジスタに接続し、信号電荷に対応した信号を読み出し部１０を通じて外部に時系列的に出力する。
【００１１】
そして、フォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……で形成された画素列の１ライン目の読み出しが完了した後、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……は、再びリセットトランジスタＲ１１，Ｒ１２，……のゲートＲＳ１１，ＲＳ１２，……にリセット配線ＲＳＬ１を通じてリセットパルスを印加することによって、リセットドレイン電圧線ＲＤＬ１，ＲＤＬ２，……の所定のリセットドレイン電圧にリセットされる。
【００１２】
その後、転送トランジスタＴ１１ｂのゲートＴＧ１１ｂに転送配線ＴＧＬ１ｂを通じて転送パルスを印加し、画素列の２ライン目を形成するフォトダイオードＰＤ１１ｂ，ＰＤ１２ｂ，ＰＤ１３ｂ，……で生成された信号電荷を、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……に転送し蓄積する。そして、上記の１ライン目と同様の動作を繰り返すことで、２ライン目の信号電荷に対応した信号の読み出しを行う。
【００１３】
さらに、画素列の３ライン目、４ライン目を形成するユニットセルＣｅ２１，Ｃｅ２２，……の各フォトダイオードＰＤ２１ａ，ＰＤ２２ａ，ＰＤ２３ａ，……，ＰＤ２１ｂ，ＰＤ２２ｂ，ＰＤ２３ｂ，……についても、信号電荷の読み出しをフローティングジャンクションＦＪ２１，ＦＪ２２，ＦＪ２３，……を共通にして、上記１ライン目、２ライン目と同様にして行う。またさらに、それ以降の各画素列についても同様に繰り返すことで、全画素２の読み出しを行う。
【００１４】
しかしながら上記の従来技術においては、画素部４を形成するユニットセルＣｅが、２つのフォトダイオードＰＤａ，ＰＤｂを有し、また、これらフォトダイオードＰＤａ，ＰＤｂに対し、１つのフローティングジャンクションＦＪを共通に使用するものであるから高集積化に適するものであるが、画素ピッチが水平方向及び垂直方向それぞれＰｈ，Ｐｖで、画素２は格子状に配列されたものとなっているので、水平方向及び垂直方向の画素２の間に間隔が広く生じ、この広い画素２間の情報を拾い出すことができない。このため、センサの解像度を向上させるべく高集積化を図ろうとした場合、その実現は画素部４を構成する素子や配線等を小さくしたり、細線化したりしない限り難しく、自ずと解像度向上には限界があった。
【００１５】
【発明が解決しようとする課題】
上記のような状況に鑑みて本発明はなされたもので、その目的とするところは画素部を構成する素子や配線等を効率的に配置し、素子や配線等を小さくしたり、細線化したりすることなく集積度を上げて、水平方向、垂直方向の解像度を向上させることができるＣＭＯＳイメージセンサを提供することにある。
【００１６】
【課題を解決するための手段】
本発明のＣＭＯＳイメージセンサは、対をなす２つの画素を有する複数のユニットセルを、二次元的に水平方向、垂直方向それぞれに所定ピッチで略格子状に配置してなるＣＭＯＳイメージセンサにおいて、前記画素の一方の画素を二次元的に水平方向、垂直方向それぞれに所定画素ピッチで略格子状に配置すると共に、前記一方の画素に対し水平方向、垂直方向共に前記画素ピッチの略半分だけ水平方向、垂直方向にずらした状態で前記画素の他方の画素を二次元的に略格子状に配置し、対をなす２つの前記画素を斜め方向に隣接させるようにしたことを特徴とするものであり、
さらに、対をなす２つの前記画素の信号の読み出しを、それぞれに対応して設けた転送トランジスタを切替動作させて行うようにしたことを特徴とするものであり、
さらに、前記ユニットセルの斜め方向に隣接する対をなす前記画素間で、該ユニットセルに設けられたフローティングジャンクション、リセットドレイン領域、リセットトランジスタ、駆動トランジスタ、アドレストランジスタ、駆動トランジスタとアドレストランジスタ間のジャンクション領域及び駆動トランジスタと信号出力線との接続部の拡散領域を共通に使用して、対をなす前記画素の一方の画素でなる第１の画素列と、他方の画素でなる第２の画素列の信号の読み出しをそれぞれ独立に行うようにしたことを特徴とするものであり、
さらに、垂直方向に隣接する２つの前記ユニットセルの片方のユニットセルに設けられた一方の前記画素の読み出しを行うための転送トランジスタのゲートと、他方のユニットセルに設けられた他方の前記画素の読み出しを行うための転送トランジスタのゲートとを接続すると共に、２つの前記ユニットセルに対応して信号出力線をそれぞれ設け、かつ各信号出力線と対応する前記ユニットセルの駆動トランジスタとを拡散領域で接続して、２つの前記ユニットセルに対応する各信号出力線から同時に前記画素の信号の読み出しを行うようにしたことを特徴とするものであり、
さらに、垂直方向に隣接する２つの前記ユニットセルの片方のユニットセルに設けられたアドレストランジスタのゲートと、他方のユニットセルに設けられたリセットトランジスタのゲートとを接続し、片方のユニットセルに設けられた前記画素からの信号の読み出しを行っている間に、次に読み出す他方のユニットセルに設けられたフローティングジャンクションをリセットすることを可能にしたことを特徴とするものである。
【００１７】
【発明の実施の形態】
以下本発明の実施の形態を、図面を参照して説明する。
【００１８】
先ず第１の実施形態を図１及び図２により説明する。図１は要部の回路図であり、図２は要部のパターンを示す図である。なお、従来と同一部分には同一符号を付して説明を省略し、従来と異なる本実施形態の構成について説明する。
【００１９】
図１及び図２において、画素部１１は、図７に示すＣＭＯＳイメージセンサ１の画素部４に対応するもので、この画素部１１の周辺部に、図示しないが図７と同様にタイミング発生回路、垂直ライン走査回路、ノイズキャンセル回路、さらに水平ライン走査回路、出力アンプを有する読み出し部が配置されて、ＣＭＯＳイメージセンサが構成される。そして、画素部１１は、フォトダイオードＰＤａ，ＰＤｂを画素信号を生成する画素とした複数のユニットセルＣｅを、二次元的に水平方向、垂直方向にそれぞれ所定の配列ピッチＰｈ０，Ｐｖ０で略格子状に配置し、複数の画素列を設けることによって構成され、例えばセンサ基板である半導体基板に、フォトダイオードＰＤａ，ＰＤｂを同一面内に設けるようにして形成されている。
【００２０】
また、画素部１１の基本構成は、１つのユニットセルＣｅが、対をなす２つのフォトダイオードＰＤａ，ＰＤｂと、２つのフォトダイオードＰＤａ，ＰＤｂに対応する２つの転送トランジスタＴａ，Ｔｂを有し、さらに、リセットトランジスタＲ、駆動トランジスタＤ、アドレストランジスタＡを１つずつ有する構成となっている。
【００２１】
すなわち、図１に示すように、２つのフォトダイオードＰＤａ，ＰＤｂは、それぞれ対応する転送トランジスタＴａ，Ｔｂのソースに接続されており、両転送トランジスタＴａ，ＴｂのゲートＴＧａ，ＴＧｂには、画素信号を読み出すための転送パルスがそれぞれ転送配線ＴＧＬａ，ＴＧＬｂから印加可能となっている。また両転送トランジスタＴａ，ＴｂのドレインであるフローティングジャンクションＦＪは、リセットトランジスタＲのソースと、駆動トランジスタＤのゲートＤＲとに接続されている。さらにまたリセットトランジスタＲは、ドレインがリセットドレイン電圧線ＲＤＬに接続され、ゲートＲＳがリセット配線ＲＳＬに接続されており、ゲートＲＳにフローティングジャンクションＦＪを所定のリセットドレイン電圧にリセットするためのリセットパルスが印加可能となっている。
【００２２】
また、駆動トランジスタＤは、ソースが信号出力線ＳＬに接続され、ドレインがジャンクション領域Ｊを介してアドレストランジスタＡのソースに接続されている。またアドレストランジスタＡは、ドレインがリセットドレイン電圧線ＲＤＬに接続され、ゲートＡＤがアドレス配線ＡＤＬに接続されており、ゲートＡＤに水平方向に配列されたアドレストランジスタＡを選択するためのアドレスパルスが印加可能となっている。そして、アドレストランジスタＡの選択によって、対応する駆動トランジスタＤを通じて信号出力線ＳＬに画素信号が出力される。
【００２３】
また、画素部１１の各画素であるフォトダイオードＰＤａ，ＰＤｂは、隣り合う画素列の２ラインのうち、一方の１ラインを水平方向に配列されたユニットセルＣｅの一方のフォトダイオードＰＤａによる第１の画素列で形成し、残りの１ラインを他方のフォトダイオードＰＤｂによる第２の画素列で形成し、さらに、形成した第１の画素列と第２の画素列とを、垂直方向に繰り返す配置となっている。
【００２４】
また、第１の画素列のフォトダイオードＰＤａは、水平方向、垂直方向にユニットセルＣｅの配列ピッチと同じ、所定の画素ピッチＰｈ０，Ｐｖ０で配列され、第２の画素列のフォトダイオードＰＤｂも、水平方向、垂直方向にユニットセルＣｅの配列ピッチと同じ、所定の画素ピッチＰｈ０，Ｐｖ０で配列されている。
【００２５】
そして、第１の画素列のフォトダイオードＰＤａに対し、第２の画素列のフォトダイオードＰＤｂは、垂直方向に隣り合う第１の画素列の間に、水平方向、垂直方向共にＰｈ０／２、Ｐｖ０／２だけずれた位置に配置され、市松状の配置となっている。なお、ユニットセルＣｅが正方格子状に配置されている場合には、Ｐｈ０＝Ｐｖ０となって、水平方向と垂直方向の画素ピッチが等しくなり、フォトダイオードＰＤａに対し、フォトダイオードＰＤｂは、斜め４５度方向にずれた位置に設けられることになる。
【００２６】
また、こうしたＣＭＯＳイメージセンサのレイアウトは、図２に要部のパターンを示すように、例えばユニットセルＣｅ２２についてみると、水平方向にはユニットセルＣｅ２１とユニットセルＣｅ２３が両側に隣接し、垂直方向にはユニットセルＣｅ１２とユニットセルＣｅ３２が両側に隣接している。そして、ユニットセルＣｅ２２の対をなす２つのフォトダイオードＰＤ２２ａ，ＰＤ２２ｂは、水平方向、垂直方向にＰｈ０／２、Ｐｖ０／２だけずれた位置に離間配置され、それぞれずれ方向に傾いた長方形状をなすものとなっている。
【００２７】
また、２つのフォトダイオードＰＤ２２ａ，ＰＤ２２ｂの間には、それぞれに対応する転送トランジスタＴ２２ａ，Ｔ２２ｂの各ゲートＴＧ２２ａ，ＴＧ２２ｂを隣接するように設け、それらの間にフローティングジャンクションＦＪ２２を挟むように設けて配置されている。さらに、２つのフォトダイオードＰＤ２２ａ，ＰＤ２２ｂの間のユニットセルＣｅ１２側には、フローティングジャンクションＦＪ２２にソースが接続されるリセットトランジスタＲ２２のゲートＲＳ２２が、フローティングジャンクションＦＪ２２に隣接するよう配置されている。
【００２８】
また、２つのフォトダイオードＰＤ２２ａ，ＰＤ２２ｂの片側には、これらと斜めに並んだユニットセルＣｅ１２，Ｃｅ２１のフォトダイオードＰＤ１２ｂ，ＰＤ２１ａとの間に、リセットトランジスタＲ２２のゲートＲＳ２２に隣接して、リセットトランジスタＲ２２のドレインが接続されるリセットドレイン領域ＲＤ２２が配置されている。
【００２９】
一方、２つのフォトダイオードＰＤ２２ａ，ＰＤ２２ｂの他側には、これらと斜めに並んだユニットセルＣｅ２３，Ｃｅ３２のフォトダイオードＰＤ２３ｂ，ＰＤ３２ａとの間に、フォトダイオードＰＤ２２ａ側に駆動トランジスタＤ２２のソースと信号出力線Ｓ２との接続部分の拡散領域Ｓ２２と、これに隣接して駆動トランジスタＤ２２のゲートＤＲ２２が配置され、また、駆動トランジスタＤ２２のゲートＤＲ２２に隣接して、駆動トランジスタＤ２２のドレインとアドレストランジスタＡ２２のソースと間のジャンクション領域Ｊ２２が配置されている。さらにジャンクション領域Ｊ２２に隣接して、フォトダイオードＰＤ２２ｂ側には、垂直方向下側のユニットセルＣｅ３２のリセットドレイン領域ＲＤ３２とドレインが接続されるアドレストランジスタＡ２２のゲートＡＤ２２が、配置されている。
【００３０】
また、フローティングジャンクションＦＪ２２と駆動トランジスタＤ２２のゲートＤＲ２２が、アルミニウム等による金属配線ＡＬによって接続されている。
【００３１】
そして、その他の複数のユニットセルＣｅ１１，Ｃｅ１２，……も、上記と同様に配置されて画素部１１が構成される。さらに、図２には図示しないが、図１に示す回路図のように各対応する部位に、アルミニウム等による金属配線でなる転送配線ＴＧＬ１ａ，ＴＧＬ１ｂ，ＴＧＬ２ａ，ＴＧＬ２ｂ，……、リセット配線ＲＳＬ１，ＲＳＬ２，……、アドレス配線ＡＤＬ１，ＡＤＬ２，……、リセットドレイン電圧線ＲＤＬ１，ＲＤＬ２，……、信号出力線ＳＬ１，ＳＬ２，……が接続される。
【００３２】
こうしたＣＭＯＳイメージセンサの概略の動作は、図示しない光学レンズ系等で画素部１１に集光、結像され、各画素のフォトダイオードＰＤａ，ＰＤｂで光電変換がなされ、それに応じた画素信号が出力される。これは、先ず、画素部１１の画素列の１ライン目を形成するユニットセルＣｅ１１，Ｃｅ１２，Ｃｅ１３，……のフォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……のうち、例えば、フォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……で生成された信号電荷は、転送配線ＴＧＬ１ａを通じて転送パルスが印加されることで、転送トランジスタＴ１１ａ，Ｔ１２ａ，Ｔ１３ａ，……のゲートＴＧ１１ａ，ＴＧ１２ａ，ＴＧ１３ａ，……が開き、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……に転送され蓄積される。
【００３３】
また、こうした信号電荷の転送に先立って、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……は、リセットトランジスタＲ１１，Ｒ１２，……のゲートＲＳ１１，ＲＳ１２，……にリセット配線ＲＳＬ１を通じてリセットパルスを印加することによって、リセットドレイン電圧線ＲＤＬ１，ＲＤＬ２，……の所定のリセットドレイン電圧にリセットされている。
【００３４】
また、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……の電圧レベルは、各フォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……からの信号電荷が流入することで変化する。そして、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……が、駆動トランジスタＤ１１，Ｄ１２，Ｄ１３，……のゲートＤＲ１１，ＤＲ１２，ＤＲ１３，……に接続されているので、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……の電位変化は、駆動トランジスタＤ１１，Ｄ１２，Ｄ１３，……下のチャネル電位の変調を引き起こすことになる。
【００３５】
次に、アドレストランジスタＡ１１，Ａ１２，Ａ１３，……のゲートＡＤ１１，ＡＤ１２，ＡＤ１３，……に、アドレス配線ＡＤＬ１を通じてアドレスパルスを印加し、アドレストランジスタＡ１１，Ａ１２，Ａ１３，……を選択し、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……の電位変化によりチャネル電位変調されている駆動トランジスタＤ１１，Ｄ１２，Ｄ１３，……を、信号出力線ＳＬ１，ＳＬ２，……にて図示しない負荷トランジスタに接続し、信号電荷に対応した信号を読み出し部１０を通じて外部に時系列的に出力する。
【００３６】
そして、フォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……で形成された画素列の１ライン目の読み出しが完了した後、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……は、再びリセットトランジスタＲ１１，Ｒ１２，……のゲートＲＳ１１，ＲＳ１２，……にリセット配線ＲＳＬ１を通じてリセットパルスを印加することによって、リセットドレイン電圧線ＲＤＬ１，ＲＤＬ２，……の所定のリセットドレイン電圧にリセットされる。
【００３７】
その後、転送トランジスタＴ１１ｂのゲートＴＧ１１ｂに転送配線ＴＧＬ１ｂを通じて転送パルスを印加し、画素列の２ライン目を形成するフォトダイオードＰＤ１１ｂ，ＰＤ１２ｂ，ＰＤ１３ｂ，……で生成された信号電荷を、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……に転送し蓄積する。そして、上記の１ライン目と同様の動作を繰り返すことで、２ライン目の信号電荷に対応した信号の読み出しを行う。
【００３８】
さらに、画素列の３ライン目、４ライン目を形成するユニットセルＣｅ２１，Ｃｅ２２，……の各フォトダイオードＰＤ２１ａ，ＰＤ２２ａ，ＰＤ２３ａ，……，ＰＤ１１ｂ，ＰＤ１２ｂ，ＰＤ１３ｂ，……についても、信号電荷の読み出しをフローティングジャンクションＦＪ２１，ＦＪ２２，ＦＪ２３，……を共通にして、上記１ライン目、２ライン目と同様にして行う。またさらに、それ以降の各画素列についても同様に繰り返すことで、画素部１１の全て画素信号の読み出しを行う。
【００３９】
そして、以上の通りフォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……，ＰＤ１１ｂ，ＰＤ１２ｂ，ＰＤ１３ｂ，……を市松状に配置して画素部１１を構成し、対をなす２つの例えばフォトダイオードＰＤ２２ａ，ＰＤ２２ｂの間に対応する転送トランジスタＴ２２ａ，Ｔ２２ｂの各ゲートＴＧ２２ａ，ＴＧ２２ｂと、フローティングジャンクションＦＪ２２、リセットトランジスタＲ２２のゲートＲＳ２２を配置し、さらに、隣接するユニットセルＣｅ１２，Ｃｅ２１，Ｃｅ２３，Ｃｅ３２との間に、回路接続の近いリセットドレイン領域ＲＤ２２と、拡散領域Ｓ２２、駆動トランジスタＤ２２のゲートＤＲ２２、ジャンクション領域Ｊ２２、アドレストランジスタＡ２２のゲートＡＤ２２を隣接するように配置することによって、より集積度を向上させることができる。
【００４０】
また市松状に配置したフォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……，ＰＤ１１ｂ，ＰＤ１２ｂ，ＰＤ１３ｂ，……によって、その垂直方向、水平方向の配列ピッチが、格子状にフォトダイオードＰＤを配置した場合に比べ、垂直方向、水平方向共に約半分の配列ピッチとすることができることになり、これらの方向の解像度向上を図ることができる。なお、この場合は斜め方向の解像度が落ちるが、人間の目の解像度は、垂直、水平方向には高くて斜め方向には低く、また通常の被写体は、垂直方向、水平方向の成分が多いことから、特に、通常の被写体を対象にする場合には、良好な性能を有することになる。
【００４１】
次に第２の実施形態を図３及び図４により説明する。図３は要部の回路図であり、図４は要部のパターンを示す図である。なお、第１の実施形態と同一部分には同一符号を付して説明を省略し、第１の実施形態と異なる本実施形態の構成について説明する。
【００４２】
図３及び図４において、画素部１２は、上記の第１の実施形態の画素部１１と同様に、図７に示すＣＭＯＳイメージセンサ１の画素部４に対応するもので、この画素部１２の周辺部に、図示しないが図７と同様にタイミング発生回路、垂直ライン走査回路、ノイズキャンセル回路、さらに水平ライン走査回路、出力アンプを有する読み出し部が配置されて、ＣＭＯＳイメージセンサが構成される。そして、画素部１２は、フォトダイオードＰＤを画素とする複数のユニットセルＣｅを、二次元的に水平方向、垂直方向にそれぞれ所定の配列ピッチＰｈ０，Ｐｖ０で略格子状に配置し、複数の画素列を設けることによって構成され、例えばセンサ基板である半導体基板に、フォトダイオードＰＤを同一面内に設けるようにして形成されている。
【００４３】
また、画素部１２の基本構成は、上記第１の実施形態と同様に、１つのユニットセルＣｅが、各画素である対をなす２つのフォトダイオードＰＤａ，ＰＤｂと、２つの転送トランジスタＴａ，Ｔｂ、各１つのリセットトランジスタＲ、駆動トランジスタＤ、アドレストランジスタＡを有する構成となっている。また画素部１２は、隣り合う画素列の２ラインのうち、一方の１ラインが水平方向に配列されたユニットセルＣｅの一方のフォトダイオードＰＤａによる第１の画素列よって形成され、残りの１ラインが他方のフォトダイオードＰＤｂによる第２の画素列よって形成され、さらに形成した第１の画素列と第２の画素列とを、垂直方向に繰り返し配置したものとなっている。
【００４４】
また、第１の画素列のフォトダイオードＰＤａは、水平方向、垂直方向にユニットセルＣｅの配列ピッチと同じ、所定の画素ピッチＰｈ０，Ｐｖ０で配列され、第２の画素列のフォトダイオードＰＤｂも、水平方向、垂直方向にユニットセルＣｅの配列ピッチと同じ、所定の画素ピッチＰｈ０，Ｐｖ０で配列されている。そして、第１の画素列のフォトダイオードＰＤａに対し、第２の画素列のフォトダイオードＰＤｂは、垂直方向に隣り合う第１の画素列の間に、水平方向、垂直方向共にＰｈ０／２、Ｐｖ０／２だけずれた位置に配置され、市松状の配置となっている。
【００４５】
また、こうしたＣＭＯＳイメージセンサのレイアウトは、図４に要部のパターンを示すように、ユニットセルＣｅ１１，Ｃｅ１２，Ｃｅ１３，……及び各ユニットセルＣｅを構成するフォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……等の配置は、上記第１の実施形態と同じものとなっている。そして、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……と、対応する駆動トランジスタＤ１１，Ｄ１２，Ｄ１３，……のゲートＤＲ１１，ＤＲ１２，ＤＲ１３，……が、アルミニウム等による第１の金属配線ＡＬ１によって接続されている。
【００４６】
また、これと同様に、本実施形態では、例えばユニットセルＣｅ２２においては、垂直方向に隣接するユニットセルＣｅ１２，Ｃｅ３２との間で、ユニットセルＣｅ２２のフォトダイオードＰＤ２２ａの読み出しを行うための転送トランジスタＴ２２ａのゲートＴＧ２２ａが、ユニットセルＣｅ１２のフォトダイオードＰＤ１２ｂの読み出しを行うための転送トランジスタＴ１２ｂのゲートＴＧ１２ｂと、アルミニウム等による第２の金属配線ＡＬ２によって接続されている。
【００４７】
同様に、フォトダイオードＰＤ２２ｂの読み出しを行うための転送トランジスタＴ２２ｂのゲートＴＧ２２ｂは、ユニットセルＣｅ３２のフォトダイオードＰＤ３２ａの読み出しを行うための転送トランジスタＴ３２ａのゲートＴＧ３２ａと、アルミニウム等による第２の金属配線ＡＬ２によって接続されている。そして、その他の複数のユニットセルＣｅにおいても、同様の接続が行なわれている。
【００４８】
さらに、図４には図示しないが、図３に示すように各対応する部位に、アルミニウム等による金属配線でなる転送配線ＴＧＬ１ａ，ＴＧＬ１ｂ，ＴＧＬ２ａ，ＴＧＬ２ｂ，……、リセット配線ＲＳＬ１，ＲＳＬ２，……、アドレス配線ＡＤＬ１，ＡＤＬ２，……、リセットドレイン電圧線ＲＤＬ１，ＲＤＬ２，……が、第１の実施形態と同様に接続される。
【００４９】
またさらに、本実施形態では、信号出力線ＳＬｏ１，ＳＬｏ２，……，ＳＬｅ１，ＳＬｅ２，……が設けられていて、信号出力線ＳＬｏ１，ＳＬｏ２，……は、垂直方向に１つ置きに配列されたユニットセルＣｅ１１，Ｃｅ１２，Ｃｅ１３，……，Ｃｅ３１，Ｃｅ３２，Ｃｅ３３，……，……の駆動トランジスタＤ１１，Ｄ１２，Ｄ１３，……，Ｄ３１，Ｄ３２，Ｄ３３，……，……との接続部分である拡散領域Ｓ１１，Ｓ１２，Ｓ１３，……，Ｓ３１，Ｓ３２，Ｓ３３，……，……に接続される。
【００５０】
また、同じ様に、信号出力線ＳＬｅ１，ＳＬｅ２，……は、一部ユニットセルＣｅ４１，Ｃｅ４２，Ｃｅ４３に関しては図示しないが、垂直方向に１つ置きに配列されたユニットセルＣｅ２１，Ｃｅ２２，Ｃｅ２３，……，Ｃｅ４１，Ｃｅ４２，Ｃｅ４３，……，……の駆動トランジスタＤ２１，Ｄ２２，Ｄ２３，……，Ｄ４１，Ｄ４２，Ｄ４３，……，……との接続部分である拡散領域Ｓ２１，Ｓ２２，Ｓ２３，……，Ｓ４１，Ｓ４２，Ｓ４３，……，……に接続される。
【００５１】
こうしたＣＭＯＳイメージセンサの概略の動作は、上記第１の実施形態と同様のものとなるが、垂直方向に１つ置きに配列されたユニットセルＣｅ１１，Ｃｅ１２，Ｃｅ１３，……，Ｃｅ３１，Ｃｅ３２，Ｃｅ３３，……，……に対し、信号出力線ＳＬｏ１，ＳＬｏ２，……を設け、さらにユニットセルＣｅ１１，Ｃｅ１２，Ｃｅ１３，……，Ｃｅ３１，Ｃｅ３２，Ｃｅ３３，……，……の間に配列された同じく垂直方向に１つ置きに配列されたユニットセルＣｅ２１，Ｃｅ２２，Ｃｅ２３，……，Ｃｅ４１，Ｃｅ４２，Ｃｅ４３，……，……に対し、信号出力線ＳＬｅ１，ＳＬｅ２，……を設けることによって、画素信号の読み出しは、次のようになる。
【００５２】
すなわち、１ライン目となる第１の画素列のフォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……については、上記と同じ動作過程で信号電荷に対応した信号の読み出しが行なわれる。そして、続く２ライン目となる第２の画素列のフォトダイオードＰＤ１１ｂ，ＰＤ１２ｂ，ＰＤ１３ｂ，……と、３ライン目となる第１の画素列のフォトダイオードＰＤ２１ａ，ＰＤ２２ａ，ＰＤ２３ａ，……については、転送トランジスタＴ１１ｂ，Ｔ１２ｂ，Ｔ１３ｂ，……のゲートＴＧ１１ｂ，ＴＧ１２ｂ，ＴＧ１３ｂ，……と、転送トランジスタＴ２１ａ，Ｔ２２ａ，Ｔ２３ａ，……のゲートＴＧ２１ａ，ＴＧ２２ａ，ＴＧ２３ａ，……が接続されており、読み出しを行うために転送配線ＴＧＬ１ｂと転送配線ＴＧＬ２ａとに印加される転送パルスは、同時に印加されることになる。
【００５３】
この結果、フォトダイオードＰＤ１１ｂ，ＰＤ１２ｂ，ＰＤ１３ｂ，……とフォトダイオードＰＤ２１ａ，ＰＤ２２ａ，ＰＤ２３ａ，……とからは、ジグザグ状の画素信号が連続して信号出力線ＳＬｅ１，ＳＬｅ２，……と信号出力線ＳＬｏ１，ＳＬｏ２，……とに同時に出力される。これにより、２ラインの読み出しが同時に行えることになり、画面形成に際し要していた１水平走査期間前のラインの信号と合体して信号ラインを作成する操作が不要になり、水平ライン走査回路等の外部回路の構成が簡単なものとなる。
【００５４】
このように、本実施形態によれば、外部回路の構成が簡単なものとなると共に、第１の実施形態と同様に、より集積度を向上させることができ、また垂直方向、水平方向の解像度向上を図ることができて、通常の被写体を対象にする場合には、良好な性能を有するものとなる。
【００５５】
次に第３の実施形態を図５及び図６により説明する。図５は要部の回路図であり、図６は要部のパターンを示す図である。なお、第１の実施形態と同一部分には同一符号を付して説明を省略し、第１の実施形態と異なる本実施形態の構成について説明する。
【００５６】
図５及び図６において、画素部１３は、上記の第１の実施形態の画素部１１と同様に、図７に示すＣＭＯＳイメージセンサ１の画素部４に対応するもので、この画素部１３の周辺部に、図示しないが図７と同様にタイミング発生回路、垂直ライン走査回路、ノイズキャンセル回路、さらに水平ライン走査回路、出力アンプを有する読み出し部が配置されて、ＣＭＯＳイメージセンサが構成される。そして、画素部１３は、フォトダイオードＰＤを画素とする複数のユニットセルＣｅを、二次元的に水平方向、垂直方向にそれぞれ所定の配列ピッチＰｈ０，Ｐｖ０で略格子状に配置し、複数の画素列を設けることによって構成され、例えばセンサ基板である半導体基板に、フォトダイオードＰＤを同一面内に設けるようにして形成されている。
【００５７】
また、画素部１３の基本構成は、上記第１の実施形態と同様に、１つのユニットセルＣｅが、各画素である対をなす２つのフォトダイオードＰＤａ，ＰＤｂと、２つの転送トランジスタＴａ，Ｔｂ、各１つのリセットトランジスタＲ、駆動トランジスタＤ、アドレストランジスタＡを有する構成となっている。また画素部１３は、隣り合う画素列の２ラインのうち、一方の１ラインが水平方向に配列されたユニットセルＣｅの一方のフォトダイオードＰＤａによる第１の画素列よって形成され、残りの１ラインが他方のフォトダイオードＰＤｂによる第２の画素列よって形成され、さらに形成した第１の画素列と第２の画素列とを、垂直方向に繰り返し配置したものとなっている。
【００５８】
また、第１の画素列のフォトダイオードＰＤａは、水平方向、垂直方向にユニットセルＣｅの配列ピッチと同じ、所定の画素ピッチＰｈ０，Ｐｖ０で配列され、第２の画素列のフォトダイオードＰＤｂも、水平方向、垂直方向にユニットセルＣｅの配列ピッチと同じ、所定の画素ピッチＰｈ０，Ｐｖ０で配列されている。そして、第１の画素列のフォトダイオードＰＤａに対し、第２の画素列のフォトダイオードＰＤｂは、垂直方向に隣り合う第１の画素列の間に、水平方向、垂直方向共にＰｈ０／２、Ｐｖ０／２だけずれた位置に配置され、市松状の配置となっている。
【００５９】
また、こうしたＣＭＯＳイメージセンサのレイアウトは、図４に要部のパターンを示すように、ユニットセルＣｅ１１，Ｃｅ１２，Ｃｅ１３，……及び各ユニットセルＣｅを構成するフォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……等の配置は、上記第１の実施形態と同じものとなっている。さらに、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……と、対応する駆動トランジスタＤ１１，Ｄ１２，Ｄ１３，……のゲートＤＲ１１，ＤＲ１２，ＤＲ１３，……が、アルミニウム等による金属配線ＡＬによって、同様に接続されている。
【００６０】
そして、本実施形態では、例えばユニットセルＣｅ２２においては、垂直方向に隣接するユニットセルＣｅ１２，Ｃｅ３２との間で、リセットトランジスタＲ２２のゲートＲＳ２２と、これに隣接するユニットセルＣｅ１２のアドレストランジスタＡ１２のゲートＡＤ１２とが、パターン上で接続されており、またアドレストランジスタＡ２２のゲートＡＤ２２については、これに隣接するユニットセルＣｅ３２のリセットトランジスタＲ３２のゲートＲＳ３２と、パターン上で接続されている。なお、その他の複数のユニットセルＣｅにおいても、同様のパターンとなっている。
【００６１】
さらに、図６には図示しないが、図５に示すように各対応する部位に、アルミニウム等による金属配線でなる転送配線ＴＧＬ１ａ，ＴＧＬ１ｂ，ＴＧＬ２ａ，ＴＧＬ２ｂ，……、リセット配線ＲＳＬ１，ＲＳＬ２，……、アドレス配線ＡＤＬ１，ＡＤＬ２，……、リセットドレイン電圧線ＲＤＬ１，ＲＤＬ２，……が、第１の実施形態と同様に接続される。
【００６２】
こうしたＣＭＯＳイメージセンサの概略の動作は、上記第１の実施形態と同様のものとなるが、ユニットセルＣｅ１１，Ｃｅ１２，Ｃｅ１３，……のアドレストランジスタＡ１１，Ａ１２，Ａ１３，……のゲートＡＤ１１，ＡＤ１２，ＡＤ１３，……が、それぞれ垂直方向下側のユニットセルＣｅ２１，Ｃｅ２２，Ｃｅ２３，……のリセットトランジスタＲ２１，Ｒ２２，Ｒ２３，……のゲートＲＳ２１，ＲＳ２２，ＲＳ２３，……と接続されていることによって、画素信号読み出しの際の動作は、次のようになる。
【００６３】
すなわち、例えば１ライン目となるユニットセルＣｅ１１，Ｃｅ１２，Ｃｅ１３，……のフォトダイオードＰＤ１１ａ，ＰＤ１２ａ，ＰＤ１３ａ，……の画素信号を信号出力線ＳＬ１，ＳＬ２，ＳＬ３，……に読み出した後、続いて２ライン目のフォトダイオードＰＤ１１ｂ，ＰＤ１２ｂ，ＰＤ１３ｂ，……の読み出しが行なわれる。そして、その動作過程で、転送トランジスタＴ１１ｂ，Ｔ１２ｂ，Ｔ１３ｂ，……のゲートＴＧ１１ｂ，ＴＧ１２ｂ，ＴＧ１３ｂ，……が開かれ、フローティングジャンクションＦＪ１１，ＦＪ１２，ＦＪ１３，……に信号電荷が転送され、さらにアドレストランジスタＡ１１，Ａ１２，Ａ１３，……のゲートＡＤ１１，ＡＤ１２，ＡＤ１３，……が開かれ、さらに信号出力線ＳＬ１，ＳＬ２，ＳＬ３，……に、拡散領域Ｓ１１，Ｓ１２，Ｓ１３，……を通じ信号電荷に対応した信号が出力される。
【００６４】
また、これと同時に、アドレストランジスタＡ１１，Ａ１２，Ａ１３，……のゲートＡＤ１１，ＡＤ１２，ＡＤ１３，……が接続されているリセットトランジスタＲ２１，Ｒ２２，Ｒ２３，……のゲートＲＳ２１，ＲＳ２２，ＲＳ２３，……は、アドレスパルスがリセットパルスとなって開き、次の３ライン目の読み出しを行うために、直ちにフローティングジャンクションＦＪ２１，ＦＪ２２，ＦＪ２３，……が、所定のリセットドレイン電圧にリセットされる。以下各ラインの読み出しに際し、上記の過程が同様に行なわれる。
【００６５】
以上の通り、本実施形態によれば、垂直方向に隣接するユニットセルＣｅ１１，Ｃｅ１２，Ｃｅ１３，……において、アドレストランジスタＡ１１，Ａ１２，Ａ１３，……のゲートＡＤ１１，ＡＤ１２，ＡＤ１３，……とリセットトランジスタＲ２１，Ｒ２２，Ｒ２３，……のゲートＲＳ２１，ＲＳ２２，ＲＳ２３，……を、金属配線を設けて接続するることなく、パターン上で簡単に接続したものとすることができると共に、第１の実施形態と同様に、より集積度を向上させることができ、また垂直方向、水平方向の解像度向上を図ることができて、通常の被写体を対象にする場合には、良好な性能を有するものとなる。
【００６６】
【発明の効果】
以上の説明から明らかなように、本発明によれば、画素部を構成する素子や配線等を効率的に配置することができ、素子や配線等を小さくしたり、細線化したりすることなく集積度を向上させることができ、また水平方向、垂直方向の解像度を向上させることができる等の効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における要部の回路図である。
【図２】本発明の第１の実施形態における要部のパターンを示す図である。
【図３】本発明の第２の実施形態における要部の回路図である。
【図４】本発明の第２の実施形態における要部のパターンを示す図である。
【図５】本発明の第３の実施形態における要部の回路図である。
【図６】本発明の第３の実施形態における要部のパターンを示す図である。
【図７】ＣＭＯＳイメージセンサの概略を示す構成図である。
【図８】従来例における要部の回路図である。
【符号の説明】
Ａ…アドレストランジスタ
ＡＤ…アドレストランジスタのゲート
ＡＤＬ…アドレス配線
Ｃｅ…ユニットセル
Ｄ…駆動トランジスタ
ＦＪ…フローティングジャンクション
Ｊ…ジャンクション領域
ＰＤａ，ＰＤｂ…フォトダイオード
Ｐｈ０…水平方向の画素ピッチ、ユニットセル配列ピッチ
Ｐｖ０…垂直方向の画素ピッチ、ユニットセル配列ピッチ
Ｒ…リセットトランジスタ
ＲＤ…リセットドレイン領域
ＲＤＬ…リセットドレイン電圧線
ＲＳ…リセットトランジスタのゲート
ＲＳＬ…リセット配線
Ｓ…拡散領域
ＳＬ，ＳＬｏ，ＳＬｅ…信号出力線
Ｔａ，Ｔｂ…転送トランジスタ
ＴＧａ，ＴＧｂ…転送トランジスタのゲート
ＴＧＬａ，ＴＧＬｂ…転送配線
Claims (5)
- 対をなす２つの画素を有する複数のユニットセルを、二次元的に水平方向、垂直方向それぞれに所定ピッチで略格子状に配置してなるＣＭＯＳイメージセンサにおいて、前記画素の一方の画素を二次元的に水平方向、垂直方向それぞれに所定画素ピッチで略格子状に配置すると共に、前記一方の画素に対し水平方向、垂直方向共に前記画素ピッチの略半分だけ水平方向、垂直方向にずらした状態で前記画素の他方の画素を二次元的に略格子状に配置し、対をなす２つの前記画素を斜め方向に隣接させるようにしたことを特徴とするＣＭＯＳイメージセンサ。
- 対をなす２つの前記画素の信号の読み出しを、それぞれに対応して設けた転送トランジスタを切替動作させて行うようにしたことを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
- 前記ユニットセルの斜め方向に隣接する対をなす前記画素間で、該ユニットセルに設けられたフローティングジャンクション、リセットドレイン領域、リセットトランジスタ、駆動トランジスタ、アドレストランジスタ、駆動トランジスタとアドレストランジスタ間のジャンクション領域及び駆動トランジスタと信号出力線との接続部の拡散領域を共通に使用して、対をなす前記画素の一方の画素でなる第１の画素列と、他方の画素でなる第２の画素列の信号の読み出しをそれぞれ独立に行うようにしたことを特徴とする請求項１、請求項２記載のＣＭＯＳイメージセンサ。
- 垂直方向に隣接する２つの前記ユニットセルの片方のユニットセルに設けられた一方の前記画素の読み出しを行うための転送トランジスタのゲートと、他方のユニットセルに設けられた他方の前記画素の読み出しを行うための転送トランジスタのゲートとを接続すると共に、２つの前記ユニットセルに対応して信号出力線をそれぞれ設け、かつ各信号出力線と対応する前記ユニットセルの駆動トランジスタとを拡散領域で接続して、２つの前記ユニットセルに対応する各信号出力線から同時に前記画素の信号の読み出しを行うようにしたことを特徴とする請求項１、請求項２記載のＣＭＯＳイメージセンサ。
- 垂直方向に隣接する２つの前記ユニットセルの片方のユニットセルに設けられたアドレストランジスタのゲートと、他方のユニットセルに設けられたリセットトランジスタのゲートとを接続し、片方のユニットセルに設けられた前記画素からの信号の読み出しを行っている間に、次に読み出す他方のユニットセルに設けられたフローティングジャンクションをリセットすることを可能にしたことを特徴とする請求項１、請求項２記載のＣＭＯＳイメージセンサ。
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