JP2008218800A - 固定パタ−ンノイズを低減した増幅型固体撮像素子 - Google Patents

Abstract

【課題】増幅型固体撮像素子のゲイン性ＦＰＮの発生を低減化することを目的とする。
【解決手段】入射光を受光する受光部と、受光量に応じた信号電荷を生成し蓄積する電荷蓄積部と、を備える光電変換部と、信号電荷を受け取るフロ−ティングディフュ−ジョン部と、フロ−ティングディフュ−ジョン部の電荷を電圧に変換する増幅トランジスタ部と、フロ−ティングディフュ−ジョン部と増幅トランジスタ部を接続する配線と、フロ−ティングディフュ−ジョン部の電荷を初期状態に戻すリセットトランジスタ部と、信号電荷を読み出す光電変換部を選択する選択トランジスタ部と、を少なくとも有する画素を単位画素とし、単位画素を複数備える増幅型固体撮像素子であって、光の入射方向からの投影平面において、フロ−ティングディフュ−ジョン部と増幅トランジスタ部とを接続する配線の配線幅／配線長さが０．２から５である増幅型固体撮像装置とする。
【選択図】図１

Description

固定パタ−ンノイズを低減した電荷蓄積型の増幅型固体撮像素子に関する。

ＣＭＯＳ固体撮像素子等を典型例とする増幅型固体撮像素子では、入射光に応じて各画素で発生した電気信号を画素内部で増幅してから出力する。このため、増幅型固体撮像素子には、入射光強度等に応じて信号電荷を生成して蓄積する光電変換領域と、光電変換領域で生成した信号電荷を受け取り、一旦蓄えるフロ−ティングディフュ−ジョン（以下ＦＤ：Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ）領域を有するものが知られている。さらに、ＦＤの電荷を電圧に変換するための増幅トランジスタと、ＦＤの電荷を初期状態にリセットするリセットトランジスタと、読み出しにかかる光電変換領域を選択する選択トランジスタとを有し、これらを基本単位構成として一画素が構成される。そして、このような画素を複数備える固体撮像素子は、例えば特許文献１に開示されている。

一方、固体撮像素子に要求される性能は年々高度化する傾向にあり、撮像画面のなかで一定の位置に現れる固定パタ−ンノイズ（以下ＦＰＮ：Ｆｉｘｅｄ Ｐａｔｔｅｒｎ Ｎｏｉｓｅ）が大きな問題となりつつある。ＦＰＮは、個々の画素の特性のばらつきによって発生し、オフセット性ＦＰＮとゲイン性ＦＰＮの２種類が知られている。このうち、オフセット性のＦＰＮは、例えば図８（ａ）に示すように一定のバイアスが入力に加重されるものであって、相関二重サンプリング（以下ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）により、除去できることが知られている。
特開２００５−１４２５０３

しかし、図８（ｂ）に示すようなゲイン性ＦＰＮは、入力値に対して出力値に加重されるノイズ値が変動し傾きが変わるので、ＣＤＳでは除去することができない。そして、ＦＤ領域の容量ばらつきは、ゲイン性ＦＰＮであるため事後的にＣＤＳで除去できないという問題があった。
本発明は、ゲイン性ＦＰＮの発生を低減化した増幅型固体撮像素子を実現することを目的とする。

この発明にかかる増幅型固体撮像素子は、入射光を受光する受光部と、受光量に応じた信号電荷を生成し蓄積する電荷蓄積部と、を備える光電変換部と、信号電荷を受け取るフロ−ティングディフュ−ジョン部と、フロ−ティングディフュ−ジョン部の電荷を電圧に変換する増幅トランジスタ部と、フロ−ティングディフュ−ジョン部と増幅トランジスタ部を接続する配線と、フロ−ティングディフュ−ジョン部の電荷を初期状態に戻すリセットトランジスタ部と、信号電荷を読み出す光電変換部を選択する選択トランジスタ部と、を少なくとも有する画素を単位画素とし、単位画素を複数備える増幅型固体撮像素子であって、光の入射方向からの投影平面において、フロ−ティングディフュ−ジョン部と増幅トランジスタ部とを接続する配線の配線幅／配線長さが０．２から５であることを特徴とする。

また、この発明にかかる増幅型固体撮像素子は、好ましくは配線が、配線幅／配線長さが０．３から３．３の矩形状に形成されることを特徴とする。
また、この発明にかかる増幅型固体撮像素子は、好ましくは光の入射方向からの投影平面において、配線又はフロ−ティングディフュ−ジョン部又は増幅トランジスタ部のゲ−ト電極のうち少なくとも一つの平面形状が、角を落とした形状であることを特徴とする。

また、この発明にかかる他の増幅型固体撮像素子は、入射光を受光する受光部と受光量に応じた信号電荷を生成し蓄積する電荷蓄積部とを備える光電変換部と、信号電荷を受け取るフロ−ティングディフュ−ジョン部と、フロ−ティングディフュ−ジョン部の電荷を電圧に変換する増幅トランジスタ部と、フロ−ティングディフュ−ジョン部と増幅トランジスタ部とを接続する配線と、フロ−ティングディフュ−ジョン部の電荷を初期状態に戻すリセットトランジスタ部と、信号電荷を読み出す光電変換部を選択する選択トランジスタ部と、を少なくとも有する画素を単位画素とし、単位画素を複数備える増幅型固体撮像素子であって、光の入射方向からの投影平面において、増幅トランジスタ部のゲ−ト電極は、フロ−ティングディフュ−ジョン部を間にしてリセットトランジスタ部と相対する位置に配置されることを特徴とする。

また、この発明にかかる増幅型固体撮像素子は、好ましくは増幅トランジスタ部のドレインと、隣接する画素のリセットトランジスタ部のドレインとは、共有化された一のドレインであることを特徴とする。
また、この発明にかかる増幅型固体撮像素子は、好ましくは配線が、配線幅／配線長さが０．２から５であることを特徴とする。

また、この発明にかかる増幅型固体撮像素子は、好ましくは配線が、配線幅／配線長さが０．３から３．３の矩形状に形成されることを特徴とする。
また、この発明にかかる増幅型固体撮像素子は、好ましくは配線又はフロ−ティングディフュ−ジョン又は増幅トランジスタのゲ−ト電極のうち少なくとも一つの平面形状は、角を落とした形状であることを特徴とする。

本発明による増幅型固体撮像素子は、配線ばらつきを低減し、ゲイン性ＦＰＮを抑制することで、固定パタ−ンノイズ全体を低減した増幅型固体撮像素子とすることが可能となる。

（第一の実施形態）
以下、本発明の第一の実施形態について図面を用いて説明する。図１は、本発明にかかる第一の実施形態による増幅型固体撮像素子の光入射側から見た２×２画素分の投影平面図である。この図においては、説明を簡便にするため２×２画素のみを模式的に示す。また、全体構成については、図３により説明する。

増幅型固体撮像素子１０は、受光部１１、増幅トランジスタ１２と、選択トランジスタ１３と、メタル配線１４と、ＦＤ１５と、リセットトランジスタ１６等から構成される画素１７を基本単位として、これを複数２次元的に配置して構成される。
ＦＤ１５は、入射光に応じた信号電荷を生成し蓄積する光電変換領域である受光部１１にて発生した電荷を受け取る。増幅トランジスタ１２は、ＦＤ１５の電荷を電圧に変換する。リセットトランジスタ１６は、ＦＤ１５の電荷を初期状態にリセットする。選択トランジスタ１３は、読み出し画素を選択する。

また、増幅トランジスタ１２のゲ−ト電極１２ａは、ＦＤ１５とメタル配線１４で接続される。この実施形態では、増幅トランジスタ１２をＦＤ１５に隣接して配置し、さらにリセットトランジスタ１６をその対局側であるＦＤ１５に隣接して配置する。すなわち、ＦＤ１５を間として、ＦＤ１５が増幅トランジスタ１２とリセットトランジスタ１６とで挟まれる構造となるように配置構成する。

これにより、ＦＤ１５と増幅トランジスタ１２とを接続するメタル配線１４は、配線長が短くなり、矩形状の配線形状とすることができる。この実施形態では、その配線幅Ｗと配線長Ｌの比Ｗ／Ｌは、Ｗ／Ｌ＝０．７９として形成する。
次に、この増幅型固体撮像素子１０の回路動作について、図３を用いて説明する。図３は、第一の実施形態による増幅型固体撮像素子の回路図であり、増幅型固体撮像素子１０は、複数の単位画素３１がマトリクス状に配置されて構成される。同図では、説明の簡便のために４×４画素の構成を示しているが、実際には５００〜１０００万画素等の多数の単位画素３１で構成される。

各単位画素３１には、垂直走査回路３２から選択用駆動信号線３７、リセット用駆動信号線３８および転送用駆動信号線３９が配線され、各単位画素３１で光電変換された信号電荷は電圧に変換されて、定電流源回路３４によってソースフォロワ回路を構成する各列の垂直信号線３５に読み出される。例えば、単位画素３１で光電変換された信号電荷は電圧に変換されて、垂直走査回路３２によって一行分の信号が垂直信号線３５に読み出される。

また、ＣＤＳ部３ａにより、相関二重サンプリングによる固定パタ−ンノイズの低減化が図られる。各列の垂直信号線３５に読み出された各単位画素３１の信号は、読み出し回路３３で水平方向に一行分の信号が、順次読み出され、出力アンプ３６から出力される。なお、読み出し回路３３は、水平走査回路と水平信号線を有する。
次に、図２により、図１のＡ−Ａ′断面について説明する。図２では、説明の簡便のため、１層目のメタル層までを示し、それ以外の積層構造である他のメタル層、カラ−フィルタ、マイクロレンズ等は省略して記載しない。また、図１と同部位には同符号を付している。

図２に示す増幅型固体撮像素子１０において、入射光２１を受光部１１で受けて発生した電荷は、電荷蓄積部２２に蓄えられる。蓄えられた電荷は、転送トランジスタ１７によりＦＤ１５へ転送される。
従って、転送された電荷に応じた電圧が、増幅トランジスタ１２のゲ−ト電極１２ａに印可される。そして、選択トランジスタ１３によって読み出し対象に選択されると、選択トランジスタ１３を介してソ−スフォロア動作により、垂直信号線３５に信号電圧が出力される。

ここで、ＦＤ１５と増幅トランジスタ１２のゲ−ト電極１２ａはメタル配線１４で接続されるので、電荷は、ＦＤ１５とメタル配線１４と増幅トランジスタ１２のゲ−ト電極１２ａとに蓄積されることとなる。
これらの電荷蓄積容量が大きくなると、同一電荷信号量であっても、増幅トランジスタ１２の出力電圧が小さくなり、また、これらの電荷蓄積容量が小さくなると、同一電荷信号量であっても、増幅トランジスタ１２の出力電圧が大きくなる。すなわち、電荷蓄積容量は、小さいほど変換ゲインは高くなる。従って、従来の増幅型固体撮像素子では、変換ゲインを高くするために配線幅を小さくして、配線容量が小さくなるように設計されている。

例えば、図７に示す比較例においては、光電変換領域である受光部７７の開口率を可能な限り大きくとるため、メタル配線７４の配線幅Ｗ７は、可能な限り、小さくされる。また、ＦＤ７５と増幅トランジスタ７２との間には、リセットトランジスタ７３が配置される。この配置構成では、増幅トランジスタ７２とＦＤ７５とリセットトランジスタ７３のソ−スとを接続するために、メタル配線７４の配線距離を長く形成する必要がある。

さらに、上記変換ゲインを高くするためには、電荷蓄積容量を下げる必要があり、このためメタル配線７４の配線幅Ｗ７を細くすることとなり、結果としてメタル配線７４は細く、かつ長く配置されることとなる。この場合の配線長は、図７におけるＬ１とＬ２とＬ３の和となる。
ここで、変換ゲインはｑ／Ｃ×Ｇで表される。ｑは素電荷、ＣはＦＤ容量、Ｇはソ−スフォロア利得である。この式において、画素間においてＦＤ容量Ｃがばらつけば、変換ゲインもばらつくので、ゲイン性ＦＰＮが発生することとなる。そして、ＦＤ容量は、ＦＤの拡散容量、配線容量、増幅トランジスタのゲ−ト容量からなる。従って、配線容量がばらつけば、ＦＤ容量がばらついて変換ゲインもばらつくことで、ゲイン性ＦＰＮが発生する。

本発明者は、特に、配線幅の面内でのばらつきが配線容量のばらつきに影響し、そしてこれがゲイン性ＦＰＮの主原因であることを突き止めた。そこで、配線幅の面内ばらつきの影響を極力低減させるため、メタル配線１４の形状を矩形状にすることを創意工夫し、この実現のためにＦＤ１５を間にして増幅トランジスタ１２とリセットトランジスタ１６とが相対する配置構成とする単位画素とすることとする。

また、昨今の電子デバイスの微細化に伴い、線幅に対するプロセスマ−ジンは、より小さくなる傾向にある。従来、配線幅は、ゲ−ト幅や拡散領域の大きさと比べて細い線幅のため、プロセス上の変動の影響が大きい。つまり、フォトリソ工程時のフォ−カスのズレや露光量の僅かなムラがあった場合、微細な配線においては、線幅に対する変動率が大きくなる。

このようなフォ−カスのズレは、ウェハが平坦でないことや、露光装置の収差等により発生し、また、露光量のズレは面内の照明ムラ等により発生する。
すなわち、線幅に対してプロセス変動量が一定と仮定しても、線幅が小さく細くなるほど配線幅に対する変動量の比率は大きくなる。このため、配線幅のばらつきの影響を低減するには配線幅を太くすれば良いが、従来型の配置形状で配線幅を太くすると上述のように電荷蓄積容量の増大を招き、変換ゲインの低下を招来することとなる。

このため、画素間のＦＤ容量のばらつきを低減させるには、メタル配線７４の配線長さを短くすることが、好ましいと理解される。図４は、配線幅をＷとし、配線長をＬとした時の容量ばらつきとＷ／Ｌとの関係を示す図である。配線幅と配線長さの比が、Ｗ／Ｌであり、容量を一定と仮定したときの計算値で示している。
横軸はＷ／Ｌとし縦軸は変換ゲインのばらつきをとり、この変換ゲインのばらつきが小さいほど好ましいこととなる。この図からＷ／Ｌが大きい程、変換ゲインのばらつきへの影響は小さくなることがわかる。

また、変換ゲインのばらつきは１％以内に抑えられることが好ましいことから、図４からＷ／Ｌは０．２以上にし、さらに好ましくは０．３以上とすると良いことがわかる。また、このことから矩形状のいずれの辺を配線幅としたとしても、配線幅と配線長さはその比の値を０．２から５の範囲にし、さらに好ましくは０．３から３．３の範囲にあることが好ましいこととなる。

また、Ｗ／Ｌだけではなく配線角部の形状も容量のばらつきに影響する。図５は、本発明にかかる第一の実施形態のメタル配線１４の形状を模式的に表す図である。また、図９は比較例のメタル配線の形状図である。
メタル配線の形状を図９（ａ）に示すように角を落とさずに設計パタ−ン９１を作成すると、実際にはフォトリソ時のフォ−カスムラや露光量ムラによって、素子平面内で図９（ｂ）や図９（ｃ）に示すように角が取れた形状の実パタ−ン９２、実パタ−ン９３として形成される。

また、角部は鋭角（ここでは９０°）であるほどエッチング速度が速い。このため、角部は、設計パタ−ンどおりの形状にすることが困難であり、角部ごとに形状のばらつきが発生する。これにより、配線面積がばらつくこととなりその影響も大きく、配線容量のばらつきが生じてゲイン性ＦＰＮを発生させることとなる。
そこで、図５（ａ）のように角５４ａを０．１〜０．２μｍ程度落として、すなわち角部の角度を９０°より大きくして、設計パタ−ン５１を設計すれば、実際には図５（ｂ）の実パタ−ン５２のように形成されるので、面積ばらつきの影響を低減することができる。

これにより、変換ゲインばらつきも低減し、ゲイン性ＦＰＮの低減を実現することが可能となる。より具体的には、フォトリソ工程のマスクパタ−ンの設計を上述のような設計パタ−ンとすることで対応できる。
また、同様に角を１／４円状に設計してもよく、また、配線は折れ曲がり角が少ない方が好ましい。すなわち、角部が減少することで、角部で発生する上述の配線ばらつき発生が低減され、ゲインのばらつきも抑制できるからである。さらに、製造上も作製しやすくなると考えられる。

逆に、配線幅Ｗと長さＬの比について、この値を小さく設計すればするほど図９（ｄ）のような設計パタ−ン９４となり、実際には図９（ｅ）のような実パタ−ン９５となることから、角部の欠ける影響は、より大きくなることが理解できる。
この実施形態においては、配線を矩形状にしてＷ／Ｌを０．３から３．３とするために、ＦＤと増幅トランジスタとリセットトランジスタの配置を工夫する。ＦＤに隣接してリセットトランジスタを配置し、またＦＤに隣接して増幅トランジスタのゲ−トを配置する。また、図示しないが、配線やＦＤ拡散領域、増幅トランジスタの角部の形状をも上述のように角を無くせば、さらにゲインばらつきを小さくすることができ、好ましい。
（第二の実施形態）
次に、図６を用いて、第二の実施形態について説明する。図６は、第二の実施形態にかかる増幅型固体撮像素子の画素部の投影平面図であり、２×２画素相当分を示す図である。

この実施形態では、Ｗ／Ｌは０．８４であり、第一の実施形態と同様に変換ゲインのばらつきが低減される配置構成である。この実施形態では、さらにリセットトランジスタ６４のドレインと、隣接する画素の増幅トランジスタ６６のドレインとが共通部６５として、共用される。
リセットトランジスタ６４のドレインと、増幅トランジスタ６６のドレインは同じ電源電圧Ｖｄｄが印可されるので、共通化することによる回路駆動方法の変更は考慮しなくてもよく、回路の単純化、効率的なスペ−ス利用上からも、より好ましい。

共通部６５を作製することで、第一の実施形態よりも一画素あたりのドレイン拡散の面積を小さくすることができる。よって、画素の回路領域の面積を低減でき、光電変換領域である受光部６１を大きくし、開口率をさらに大きく確保することが可能となる。
これにより、開口率を犠牲にすることなく、ゲイン性ＦＰＮを低減できることとなる。なお、図６において、６７は一単位画素を示し、６２はメタル配線、６３はＦＤを示す。

本発明は、ＣＭＯＳ等から構成される増幅型固体撮像素子を備える各種の撮像装置に適用でき、当該撮像素子を備えるディジタルカメラや画像処理装置やパタ−ン認識装置、監視カメラ等に利用することができる。

第一の実施形態による増幅型固体撮像素子の投影平面図 第一の実施形態による増幅型固体撮像素子のＡ−Ａ′断面図 第一の実施形態による増幅型固体撮像素子の回路図 配線幅ばらつきと容量ばらつきの関係図 第一の実施形態の配線形状図 第二の実施形態による増幅型固体撮像素子の投影平面図 比較例の投影平面図 固定パタ−ンノイズ説明図 比較例の配線形状図

符号の説明

１０・・・増幅型固体撮像素子、１１・・・受光部、１２・・・増幅トランジスタ、１３・・・選択トランジスタ、１４・・・メタル配線、１５・・・フロ−ティングディフュ−ジョン（ＦＤ）、１６・・・リセットトランジスタ、１７・・・転送トランジスタ

Claims (8)

1. 入射光を受光する受光部と、受光量に応じた信号電荷を生成し蓄積する電荷蓄積部と、を備える光電変換部と、
   該信号電荷を受け取るフロ−ティングディフュ−ジョン部と、
   該フロ−ティングディフュ−ジョン部の電荷を電圧に変換する増幅トランジスタ部と、
   該フロ−ティングディフュ−ジョン部と該増幅トランジスタ部を接続する配線と、
   該フロ−ティングディフュ−ジョン部の電荷を初期状態に戻すリセットトランジスタ部と、
   該信号電荷を読み出す該光電変換部を選択する選択トランジスタ部と、
   を少なくとも有する画素を単位画素とし、
   該単位画素を複数備える増幅型固体撮像素子であって、
   光の入射方向からの投影平面において、該フロ−ティングディフュ−ジョン部と該増幅トランジスタ部とを接続する該配線の配線幅／配線長さが０．２から５である
   ことを特徴とする増幅型固体撮像素子。
2. 請求項１に記載する増幅型固体撮像素子において、
   前記配線は、前記配線幅／配線長さが０．３から３．３の矩形状に形成される
   ことを特徴とする増幅型固体撮像素子。
3. 請求項１又は請求項２に記載する増幅型固体撮像素子であって、
   光の入射方向からの投影平面において、
   前記配線又は前記フロ−ティングディフュ−ジョン部又は前記増幅トランジスタ部のゲ−ト電極のうち少なくとも一つの平面形状は、角を落とした形状である
   ことを特徴とする増幅型固体撮像素子。
4. 入射光を受光する受光部と受光量に応じた信号電荷を生成し蓄積する電荷蓄積部とを備える光電変換部と、
   該信号電荷を受け取るフロ−ティングディフュ−ジョン部と、
   該フロ−ティングディフュ−ジョン部の電荷を電圧に変換する増幅トランジスタ部と、
   該フロ−ティングディフュ−ジョン部と該増幅トランジスタ部とを接続する配線と、
   該フロ−ティングディフュ−ジョン部の電荷を初期状態に戻すリセットトランジスタ部と、
   該信号電荷を読み出す該光電変換部を選択する選択トランジスタ部と、
   を少なくとも有する画素を単位画素とし、
   該単位画素を複数備える増幅型固体撮像素子であって、
   光の入射方向からの投影平面において、該増幅トランジスタ部のゲ−ト電極は、該フロ−ティングディフュ−ジョン部を間にして該リセットトランジスタ部と相対する位置に配置される
   ことを特徴とする増幅型固体撮像素子。
5. 請求項４に記載する増幅型固体撮像素子において、
   前記増幅トランジスタ部のドレインと、隣接する画素のリセットトランジスタ部のドレインとは、共有化された一のドレインである
   ことを特徴とする増幅型固体撮像素子。
6. 請求項４又は請求項５に記載の増幅型固体撮像素子において、
   前記配線は、前記配線幅／配線長さが０．２から５である
   ことを特徴とする増幅型固体撮像素子。
7. 請求項４乃至請求項６のいずれか一項に記載の増幅型固体撮像素子において、
   前記配線は、前記配線幅／配線長さが０．３から３．３の矩形状に形成される
   ことを特徴とする増幅型固体撮像素子。
8. 請求項４乃至請求項７のいずれか一項に記載の増幅型固体撮像素子において、
   前記配線又は前記フロ−ティングディフュ−ジョン又は前記増幅トランジスタのゲ−ト電極のうち少なくとも一つの平面形状は、角を落とした形状である
   ことを特徴とする増幅型固体撮像素子。

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