JP2018007101A - 固体撮像素子及び撮像装置 - Google Patents

Abstract

【課題】消費電力が低減された固体撮像素子を提供すること。【解決手段】光電変換により入射光に応じた電荷を生成する光電変換部と、前記光電変換部で生成された前記電荷を転送する転送トランジスタと、前記転送トランジスタにより前記電荷が転送されるフローティングディフュージョンと、を各々が有する複数の画素が設けられた第１基板と、複数の前記フローティングディフュージョンの各々に対応して設けられた第１容量素子と、複数の前記第１容量素子の各々に対応して設けられた第１選択トランジスタと、前記複数の画素から出力された信号を処理する複数の信号処理回路が設けられた第２基板と、を有し、複数の前記フローティングディフュージョンの各々が、対応する前記第１容量素子と前記第１選択トランジスタとを介して、１つの前記信号処理回路に接続されることを特徴とする。【選択図】図４

Description

本発明は、固体撮像素子及び撮像装置に関する。

デジタルカメラ等の撮像装置において、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型の固体撮像素子が用いられるものがある。特許文献１には、複数の画素が形成された上基板と、複数のＡＤ（Analog-to-Digital）変換回路等の処理部が形成された下基板とを貼りあわせた構造の固体撮像素子が開示されている。特許文献１においては、１６個の画素からなる画素ブロックごとに１つの処理部が対応付けられている。１つの画素ブロック内の１６個の画素は、所定の走査順序で順次アナログ信号を出力し、当該画素ブロックに対応する処理部は、各画素から読み出された信号にＡＤ変換等の処理を行う。

特開２０１４−１５５１７５号公報

特許文献１のように複数の画素からなる画素ブロックに処理部が対応付けられた固体撮像素子において、固体撮像素子の動作時の消費電力を低減することが課題となり得る。
そこで本発明は、消費電力が低減された固体撮像素子及び撮像装置を提供することを目的とする。

本発明の一実施形態に係る固体撮像素子は、光電変換により入射光に応じた電荷を生成する光電変換部と、前記光電変換部で生成された前記電荷を転送する転送トランジスタと、前記転送トランジスタにより前記電荷が転送されるフローティングディフュージョンと、を各々が有する複数の画素が設けられた第１基板と、複数の前記フローティングディフュージョンの各々に対応して設けられた第１容量素子と、複数の前記第１容量素子の各々に対応して設けられた第１選択トランジスタと、前記複数の画素から出力された信号を処理する複数の信号処理回路が設けられた第２基板と、を有し、複数の前記フローティングディフュージョンの各々が、対応する前記第１容量素子と前記第１選択トランジスタとを介して、１つの前記信号処理回路に接続されることを特徴とする。

本発明の一実施形態に係る撮像装置は、光電変換により入射光に応じた電荷を生成する光電変換部と、前記光電変換部で生成された前記電荷を転送する転送トランジスタと、前記転送トランジスタにより前記電荷が転送されるフローティングディフュージョンと、を各々が有する複数の画素が設けられた第１基板と、複数の前記フローティングディフュージョンの各々に対応して設けられた第１容量素子と、複数の前記第１容量素子の各々に対応して設けられた第１選択トランジスタと、前記複数の画素から出力された信号を処理する複数の信号処理回路が設けられた第２基板と、を有し、複数の前記フローティングディフュージョンの各々が、対応する前記第１容量素子と前記第１選択トランジスタとを介して、１つの前記信号処理回路に接続される、固体撮像素子と、前記撮像素子から出力された信号を処理する演算部と、を有することを特徴とする。

本発明によれば、消費電力が低減された固体撮像素子及び撮像装置が提供される。

本発明の実施形態に係る撮像装置の全体ブロック図である。 本発明の実施形態に係る固体撮像素子の全体構成図である。 本発明の実施形態に係る固体撮像素子の画素アレイ部と信号処理回路アレイ部の配置を示す図である。 本発明の実施形態に係る固体撮像素子の構成を示す回路図である。 本発明の実施形態に係る固体撮像素子の断面構造を示す図である。 本発明の実施形態に係る固体撮像素子の結合部の構造を示す図である。 本発明の実施形態に係る固体撮像素子の駆動方法を示すタイミングチャートである。

以下に、本発明の好ましい実施形態を、添付の図面を参照しつつ詳細に説明する。

（実施形態）
以下、図を参照して、本発明の実施形態に係る、撮像装置及び固体撮像素子について説明する。本実施形態による固体撮像素子は、ＣＭＯＳ型固体撮像素子として構成されているものとする。

はじめに、図１を参照して、実施形態に係る撮像装置について説明する。図１は本実施形態に係る撮像装置の全体ブロック図である。撮像装置の一例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラなどがあげられる。

撮像装置は、固体撮像素子１、撮影レンズ２、撮影レンズ駆動部３、全体制御・演算部４、メモリ５、表示部６、記録媒体７及び操作部８を有する。撮影レンズ２は、１又は２以上のレンズを含み得る。撮像装置への入射光は、撮影レンズ２を通過し、固体撮像素子１において結像する。また、撮影レンズ２は通過する光量を可変にする絞りを更に含み得る。

固体撮像素子１は、入射光により生じた光学像を電気信号に変換する。撮影レンズ駆動部３は撮影レンズ２のレンズ等を駆動させることにより、撮像装置のズーム、フォーカス、絞り等の制御を行う。全体制御・演算部４は、撮像装置の各ブロックの制御を行う制御部としての機能及び固体撮像素子１から出力された信号に対して補正処理を行うことで画像データを生成する演算部としての機能を有する。メモリ５は画像データを一時的に保持するメモリ回路である。表示部６は各種情報及び撮影された画像の表示を行う表示装置である。記録媒体７は、画像データの記録及び読み出しを行うための半導体メモリ等の着脱可能な記録媒体あるいは撮像装置に内蔵された記録媒体である。操作部８は撮像装置の各種インターフェースであり、操作部８を介してユーザ等から入力された指示に基づき、全体制御・演算部４は各ブロックを制御する。

続いて実施形態に係る固体撮像素子１の構成について説明する。図２（ａ）及び図２（ｂ）は、実施形態に係る固体撮像素子１の全体構成図である。

固体撮像素子１は、第１基板６０及び第２基板７０が重ね合わされて接合された２層構造を有する。図２（ａ）は、第１基板６０上の回路配置を模式的に示しており、図２（ｂ）は、第２基板７０上の回路配置を模式的に示している。第１基板６０には画素アレイ部１０及び画素制御回路２０が形成されている。第２基板７０には信号処理回路アレイ部３０、信号処理制御回路４０、出力回路５０が形成されている。なお、固体撮像素子１は、上述の第１基板６０及び第２基板７０に加えて更に別の基板を含む構成であってもよい。また、後述するように、第１基板６０と第２基板７０の間には誘電体層を含み得る。

画素アレイ部１０は行列状に配置された複数の画素を有する。各画素は、入射光を電気信号に変換する。画素制御回路２０は画素アレイ部１０の各画素を制御する駆動信号を生成し、出力する。信号処理回路アレイ部３０は行列状に配置された複数の信号処理回路を有する。各信号処理回路は、入力された画素アレイ部１０からの信号に対し、増幅、クランプ、ＡＤ変換等の処理を行う。出力回路５０は、各信号処理回路で処理された信号を、順次、固体撮像素子１の外部へと出力する。画素アレイ部１０の各画素から出力される信号は、第１基板６０と第２基板７０の間に設けられた誘電体層を介した容量結合を介して信号処理回路アレイ部３０に伝送される。

図３（ａ）は、第１基板６０の画素アレイ部１０における画素１００の配置の一部を示す図である。画素１００は複数の行及び複数の列を含む行列状に配置されており、図中の画素１００を示す枠内に記載されているＲ、Ｇｒ、Ｇｂ、Ｂは、各画素１００に対応して配置されるカラーフィルタの色を示している。Ｒは赤色のカラーフィルタに対応し、Ｇｒ及びＧｂは緑色のカラーフィルタに対応し、Ｂは青色のカラーフィルタに対応する。これらのカラーフィルタの配列はベイヤー配列となっている。また、画素１００を示す枠内に記載されている２つの数字（ａ，ｂ）は、それぞれ当該画素１００が接続される信号処理回路３００の行番号及び列番号を示している。

図３（ｂ）は、第２基板７０の信号処理回路アレイ部３０における信号処理回路３００の配置の一部を示す図である。信号処理回路３００も画素１００と同様に行列状に配置される。信号処理回路３００を示す枠内の数字（ａ，ｂ）は、各信号処理回路３００が配置される位置の行番号及び列番号を示す。また、図３（ｂ）には、第１基板６０と第２基板７０が重ね合わされた際の、信号処理回路３００の位置（１，１）に対応する画素１００の位置が示されている。

本実施形態では、１つの信号処理回路３００に接続される画素１００の個数が９個の場合について例示しているがこれに限られるものではない。１つの信号処理回路３００に接続される複数の画素１００は、いずれも同色のカラーフィルタを有する。１つの信号処理回路３００に接続される画素１００の個数が９個の場合、信号処理回路３００の面積は画素１００の面積の約９倍であることが望ましい。すなわち、信号処理回路３００の面積Ｓｓの画素１００の面積Ｓｐに対する比の値（Ｓｓ／Ｓｐ）を、１つの信号処理回路３００に接続される画素１００の個数に近づけ、略一致させることが望ましい。面積と個数の積が信号処理回路３００と画素１００とで一致するため、これらの占有面積が等しくなり、第１基板６０と第２基板７０を重ねあわせた際の面積効率が良好となるためである。

また、例えば、端部に位置する位置（０，０）の信号処理回路３００に接続される画素１００の個数は１つのみとなっているが、このように画素１００の接続数が異なる信号処理回路３００には、撮像に使用されないダミー画素（不図示）が接続されてもよい。すなわち、当該信号処理回路３００には画素１００とダミー画素の両方が接続される。これにより、各信号処理回路３００に対する画素１００の接続数が連続的になり、配置の不連続性に起因するノイズを低減することができる。

図４は実施形態に係る固体撮像素子の構成を示す回路図である。図４は、図３（ｂ）に示した９個の画素１００と１個の信号処理回路３００の回路構成及び接続関係を示している。９個の画素１００は、画素１００の各々に対応して設けられた結合部２００を介して共通の信号処理回路３００に接続される。

複数の画素１００の各々は、フォトダイオード（以下、ＰＤとする）１０１、転送トランジスタ１０２、フローティングディフュージョン（以下、ＦＤとする）１０３、リセットトランジスタ１０４を有する。各トランジスタはＭＯＳトランジスタ等により構成され得る。以下の説明では各トランジスタはＮ型のＭＯＳトランジスタであるものとする。

ＰＤ１０１は、光電変換により入射光に応じた電荷を生成し蓄積する光電変換部である。ＰＤ１０１のカソードは転送トランジスタ１０２のソースに接続され、ＰＤ１０１のアノードは接地される。転送トランジスタ１０２のドレインはＦＤ１０３に接続される。転送トランジスタ１０２は、ＰＤ１０１で生成され、蓄積された電荷をＦＤ１０３に転送する。ＦＤ１０３は、ＰＤ１０１より転送された電荷に応じた電圧が生じる拡散領域である。リセットトランジスタ１０４のソースはＦＤ１０３に接続され、リセットトランジスタ１０４のドレインは電源電圧ＶＤＤを有する電源電圧線に接続される。リセットトランジスタ１０４は、ＦＤ１０３に転送された電荷を電源電圧線に移動させることにより、ＦＤ１０３の電圧をリセットする。ＦＤ１０３は、結合部２００の第１基板側電極２０１と接続される。転送トランジスタ１０２のゲートには、画素制御回路２０から出力される駆動信号φＴＸ１〜φＴＸ９がそれぞれ入力される。リセットトランジスタ１０４のゲートには、画素制御回路２０から出力される駆動信号φＲＥＳ１〜φＲＥＳ９がそれぞれ入力される。

複数の結合部２００の各々は、ＦＤ１０３に対応して設けられた入力容量２０３ａ（第１容量素子）及び入力容量２０３ｂ（第２容量素子）を有する。入力容量２０３ａは、第１基板６０に設けられた第１基板側電極２０１（第１電極）と、第２基板７０に設けられた第２基板側電極２０２ａ（第２電極）と、第１基板６０と第２基板７０の間に設けられた誘電体層と、により構成される。入力容量２０３ｂは、第１基板６０に設けられた第１基板側電極２０１と、第２基板７０に設けられた第２基板側電極２０２ｂ（第３電極）と、第１基板６０と第２基板７０の間に設けられた誘電体層と、により構成される。

複数の結合部２００の各々は、更に、入力容量２０３ａに対応して設けられた選択トランジスタ２０４ａ（第１選択トランジスタ）と、入力容量２０３ｂに対応して設けられた選択トランジスタ２０４ｂ（第２選択トランジスタ）とを有する。

信号処理回路３００は、増幅回路４００と、帰還容量５００と、クランプトランジスタ６００と、アナログデジタル変換回路（以下、ＡＤ変換回路とする）７００と、信号保持回路８００とを有する。増幅回路４００は、反転入力端子（マイナス側入力端子）、非反転入力端子（プラス側入力端子）、及び出力端子を有する演算増幅器で構成され得る。各トランジスタはＭＯＳトランジスタ等により構成され得る。以下の説明では各トランジスタはＮ型のＭＯＳトランジスタであるものとする。クランプトランジスタ６００のゲートには、信号処理制御回路４０から出力される駆動信号φＣＬＡＭＰが入力される。

選択トランジスタ２０４ａ、２０４ｂのソース又はドレインの一方を第１主電極、他方を第２主電極とする。入力容量２０３ａの第２基板側電極２０２ａは、選択トランジスタ２０４ａの第１主電極に接続される。入力容量２０３ｂの第２基板側電極２０２ｂは、選択トランジスタ２０４ｂの第１主電極に接続される。複数の選択トランジスタ２０４ａ及び複数の選択トランジスタ２０４ｂの第２主電極は、共通接続されており、増幅回路４００の反転入力端子に接続される。

すなわち、複数のＦＤ１０３の各々が、対応する入力容量２０３ａと選択トランジスタ２０４ａとを介して、１つの信号処理回路３００に接続されている。また、入力容量２０３ａと選択トランジスタ２０４ａは、入力容量２０３ｂと選択トランジスタ２０４ｂと互いに並列接続の関係にある。そのため、複数のＦＤ１０３の各々が、更に、対応する入力容量２０３ｂと選択トランジスタ２０４ｂとを介して、同じ信号処理回路３００に接続されている。

また、９個の選択トランジスタ２０４ａのゲートには、信号処理制御回路４０から出力される駆動信号φＳＥＬ１ａ〜φＳＥＬ９ａがそれぞれ入力される。９個の選択トランジスタ２０４ｂのゲートには、信号処理制御回路４０から出力される駆動信号φＳＥＬ１ｂ〜φＳＥＬ９ｂがそれぞれ入力される。

増幅回路４００の非反転入力端子にはクランプ電圧Ｖｃが入力される。帰還容量５００は、増幅回路４００の反転入力端子と出力端子の間に接続される。また、クランプトランジスタ６００も、増幅回路４００の反転入力端子と出力端子の間に、帰還容量５００と並列に接続される。入力容量２０３ａ、２０３ｂ、増幅回路４００及び帰還容量５００は反転増幅回路として機能し、その増幅率は、入力容量２０３ａ、２０３ｂと帰還容量５００の容量比に依存する。具体的には、入力容量２０３ａ、２０３ｂにおける合成容量をＣｉｎ、帰還容量５００の容量をＣｆとすると、増幅率は、（−Ｃｉｎ／Ｃｆ）で表される。

ＡＤ変換回路７００は、増幅回路４００によって増幅されたアナログ信号に対しＡＤ変換を行い、デジタル信号として出力する。信号保持回路８００は、複数のメモリ（不図示）を有し、ＡＤ変換回路７００から出力されたデジタル信号の保持を行う。また、信号保持回路８００は減算回路（不図示）を更に有し、画像信号からノイズ信号を減算することによるノイズ除去の処理を行う。信号保持回路８００にてノイズ除去が行われた信号は出力回路５０を介して固体撮像素子１の外部の撮像装置に出力される。出力回路５０は、ＡＤ変換回路７００がＡＤ変換を行っている間に、信号保持回路８００に保持された信号を順次読み出す。

上述のように、第１基板６０の画素アレイ部１０と第２基板７０の信号処理回路アレイ部３０は互いに積層されており、容量結合により電気的に接続されている。この構成により、画素１００と信号処理回路３００の物理的な距離が、画素列ごとに共通の信号処理回路を備えた固体撮像素子の場合と比べ近くなる。そのため、本実施形態の構成によれば、画素１００ごとに信号を増幅する増幅トランジスタを設ける必要がなく、画素１００からの信号の読み出しに要する消費電力を低減することが可能である。したがって、本実施形態によれば、消費電力が低減された固体撮像素子１及び撮像装置が提供され得る。

図５は、実施形態に係る固体撮像素子の断面構造を示す図である。図５には、画素アレイ部１０と信号処理回路アレイ部３０が接続されている領域における断面が示されている。

図５において、ＰＤ１０１が形成された第１基板６０が上方に、配線層が形成された第２基板７０が下方に描画されている。ここで、光の入射方向は図中の上方から下方に向かう向きである。すなわち、本実施形態の固体撮像素子１は、配線層と逆側の面から光が入射される裏面照射型の構成である。第１基板６０には複数の画素１００が配置される。図５に示されるように、複数の画素１００の各々は、ＰＤ１０１、転送トランジスタ１０２、ＰＤ１０１の上方に形成されたカラーフィルタ１０６、カラーフィルタ１０６の上方に形成されたマイクロレンズ１０５、及び第１基板側電極２０１を有する。マイクロレンズ１０５は、入射光をＰＤ１０１へと集光する。図４の説明において上述したように、ＰＤ１０１のカソードは転送トランジスタ１０２のソースに接続され、転送トランジスタ１０２のドレインはＦＤ１０３を介して第１基板側電極２０１と接続される。

第２基板７０には第２基板側電極２０２ａ、２０２ｂ、選択トランジスタ２０４ａ、２０４ｂ、増幅回路４００を構成するトランジスタ、クランプトランジスタ６００、及び配線層等が形成される。第１基板側電極２０１と第２基板側電極２０２ａ、２０２ｂとの間には誘電体層２０６が形成されている。第１基板側電極２０１と、誘電体層２０６と、第２基板側電極２０２ａにより入力容量２０３ａが構成され、第１基板側電極２０１と、誘電体層２０６と、第２基板側電極２０２ｂにより入力容量２０３ｂが構成される。すなわち、１つの第１基板側電極２０１に対向する電極は、複数の第２基板側電極２０２ａ、２０２ｂに分割された構成となっている。

第１基板６０の画素１００から出力される信号は入力容量２０３ａ、２０３ｂを介して第２基板７０の信号処理回路３００に伝送される。しかしながら、電源電圧線及びグラウンド線はバンプ等の金属接点を介して第１基板６０と第２基板７０との間で接続される。

図６は、実施形態に係る固体撮像素子の結合部２００の構造を示す模式図である。図６に示されている結合部２００は、１つの信号処理回路３００に接続される複数の画素１００のうちの、ｎ番目の画素１００と接続される結合部２００であるものとする。そのため、選択トランジスタ２０４ａ、２０４ｂのゲートに入力される制御信号をそれぞれφＳＥＬｎａ、φＳＥＬｎｂと表記している。

１つの第１基板側電極２０１に対して設けられる第２基板側電極２０２ａ、２０２ｂは、３行×３列の行列状に並ぶ合計９個の同面積の電極に分割されている。複数の第２基板側電極２０２ａ、２０２ｂのうち、第２基板側電極２０２ａが中心に配されており、選択トランジスタ２０４ａの第１主電極に接続される。一方、８個の第２基板側電極２０２ｂは、第２基板側電極２０２ａを囲むように外側に配置されており、いずれも選択トランジスタ２０４ｂの第１主電極に接続される。第２基板側電極２０２ｂと第１基板側電極２０１で形成される入力容量２０３ｂは、入力容量２０３ａと同じ容量値の容量を８つ並列に繋いだ合成容量として形成され、その容量値は入力容量２０３ａの容量値の約８倍となる。これにより、入力容量２０３ａと入力容量２０３ｂの容量比はおよそ１：８となる。言い換えると、選択トランジスタ２０４ａのみをオン（導通状態）にした場合と選択トランジスタ２０４ａ、２０４ｂの双方をオンにした場合の容量比はおよそ１：９となる。

なお、第１基板側電極２０１の端部は、第２基板側電極２０２ａ、２０２ｂがなす行列の端部よりも外側まで延在するように形成されている。これにより、電極形成時の位置ずれにより生じ得る、容量値のバラツキが低減される。

入力容量２０３ａは単独で入力容量として用いられる場合があるので、入力容量２０３ｂよりも容量値のバラツキが出力信号に与える影響は大きい。入力容量２０３ａを行列状に並ぶ複数の電極のうちの最外周以外の位置に配置することで、第１基板側電極２０１と第２基板側電極２０２ａ、２０２ｂの電極形成時の位置ずれに起因する容量値のバラツキの影響を受けにくくすることができる。よって、入力容量２０３ａの電極となる第２基板側電極２０２ａは、図６に示されるように、第２基板側電極２０２ａ、２０２ｂがなす行列のうちの最外周でない位置、すなわち３行×３列の場合は中央に配置されていることが望ましい。

続いて、実施形態に係る固体撮像素子１の駆動方法について説明する。図７（ａ）及び図７（ｂ）は、実施形態に係る固体撮像素子１の駆動方法を示すタイミングチャートである。本実施形態の固体撮像素子１は、個別読み出しモード（第１モード）と平均読み出しモード（第２モード）とによる読み出しが可能である。図７（ａ）は、画素１００からの信号の読み出しを画素ごとに行う個別読み出しモードに係るタイミングチャートである。個別読み出しモードは、例えば、高解像度が要求される静止画の撮影時に用いられる。図７（ｂ）は、複数の画素１００から信号を平均化して読み出す、平均読み出しモードに係るタイミングチャートである。平均読み出しモードでは、平均化により読み出しの回数が低減される。そのため、例えば、読み出しの高速化が要求される動画の撮影時に用いられる。

図７（ａ）及び図７（ｂ）において、φＴＸ１〜φＴＸ９、φＲＥＳ１〜φＲＥＳ９、φＳＥＬ１ａ〜φＳＥＬ９ａ、φＳＥＬ１ｂ〜φＳＥＬ９ｂ、φＣＬＡＭＰは、それぞれ駆動信号のレベル（ハイレベル又はローレベル）を示す。上述のように、各駆動信号が入力されるトランジスタはすべてＮ型のＭＯＳトランジスタであるため、各駆動信号がハイレベルのときに各トランジスタはオンになり、各駆動信号がローレベルのときに各トランジスタはオフ（非導通状態）になる。図７（ａ）及び図７（ｂ）の「ＡＤ変換」は、ＡＤ変換回路７００において行われるＡＤ変換（「Ｎ変換」又は「Ｓ変換」）を示している。これらの内容については後述する。

まず、個別読み出しモードの駆動方法について図７（ａ）を用いて説明する。時刻ｔ１以前の初期状態において、各駆動信号はすべてローレベルであり、対応する各トランジスタはすべてオフである。時刻ｔ１において、駆動信号φＲＥＳ１、φＳＥＬ１ａ、φＳＥＬ１ｂ、φＣＬＡＭＰがハイレベルになる。これにより、複数の画素１００のうち、第１の画素１００においてリセットトランジスタ１０４がオンになることにより、ＦＤ１０３の電位がリセットされる。これと同時に第１の画素１００に対応する選択トランジスタ２０４ａ、２０４ｂがオンになることにより、当該第１の画素１００からの出力信号が増幅回路４００の反転入力端子へと出力される。更に、クランプトランジスタ６００がオンになることにより、増幅回路４００の反転入力端子と出力端子が接続される。このとき、仮想接地により、増幅回路４００は、反転入力端子及び出力端子の電圧がクランプ電圧Ｖｃと同じ電圧となるように動作する。

時刻ｔ２において、駆動信号φＲＥＳ１がローレベルとなり、リセットトランジスタ１０４がオフとなる。ＦＤ１０３はフローティング状態となり、駆動信号φＲＥＳ１がハイレベルからローレベルに切り替わる影響を受けてＦＤ１０３の電位は変化する。その後、ＦＤ１０３の電位変化が整定した後の時刻ｔ３において、駆動信号φＣＬＡＭＰがローレベルとなり、入力容量２０３ａ、２０３ｂには、ＦＤ１０３の電位とクランプ電圧Ｖｃとの電位差が保持される。時刻ｔ３以降、増幅回路４００はＦＤ１０３のリセット後の電位に応じた電圧をＡＤ変換回路７００に出力する。

時刻ｔ４〜ｔ５の間の期間において、ＡＤ変換回路７００は、増幅回路４００から出力されているアナログ信号の電圧をＡＤ変換してデジタル信号として出力する。デジタル信号に変換された信号は、信号保持回路８００にＮ信号として保持される。このＡＤ変換をＮ変換と呼ぶ。Ｎ変換が行われる期間は、図７（ａ）、図７（ｂ）の「ＡＤ変換」の欄に「Ｎ変換」として示されている。信号保持回路８００に保持されるＮ信号は、ＦＤ１０３のリセットによる電位変化に加えて、増幅回路４００及びＡＤ変換回路７００の特性のバラツキ、温度変化等の影響を含む。

時刻ｔ６において、駆動信号φＴＸ１がハイレベルとなり、転送トランジスタ１０２がオンになる。これにより、ＰＤ１０１において光電変換により生成され、蓄積された電荷がＦＤ１０３に転送され、ＦＤ１０３の電位が変化する。すなわち、ＦＤ１０３の電位は、リセット後の電位にＰＤ１０１から転送された電荷による電位変化が加わったものとなる。時刻ｔ７において、駆動信号φＴＸ１がローレベルとなり、転送トランジスタ１０２がオフとなる。時刻ｔ７以降、増幅回路４００は、ＦＤ１０３の電位に応じた電圧をＡＤ変換回路７００に出力する。

時刻ｔ８〜ｔ９の間の期間において、ＡＤ変換回路７００は、増幅回路４００から出力されている電圧をＡＤ変換する。デジタル信号に変換された信号は、信号保持回路８００にＳ信号として保持される。このＡＤ変換をＳ変換と呼ぶ。Ｓ変換が行われる期間は、図７（ａ）、図７（ｂ）の「ＡＤ変換」の欄に「Ｓ変換」として示されている。Ｓ変換が終了すると、信号保持回路８００は、Ｓ信号からＮ信号を減算することで、リセットによる電位変化等の影響を低減させるノイズ除去の処理を行う。これにより得られたＰＤ１０１での生成電荷に応じた信号は、画像信号として出力回路５０を介して固体撮像素子１の外部へと出力される。その後、時刻ｔ１０において、駆動信号φＳＥＬ１ａ、φＳＥＬ１ｂがローレベルとなり、選択トランジスタ２０４ａ、２０４ｂがオフになり、第１の画素１００の読み出しが終了する。

その後、時刻ｔ１〜時刻ｔ１０の期間と同様の動作により、時刻ｔ１１〜ｔ２０の期間において第２の画素１００の読み出しが行われ、時刻ｔ２１〜ｔ３０において第３の画素１００の読み出しが行われる。以下同様にして、第１から第９の画素１００の読み出しが行われる。時刻ｔ４０において第９の画素１００の読み出しが終了し、１つの信号処理回路３００に対応する９個の画素１００の読み出しが終了する。このように、個別読み出しモードでは、複数のＦＤ１０３の各々に対応する選択トランジスタ２０４ａ及び選択トランジスタ２０４ｂが共にオンになる動作が画素１００ごとに順次行われる。これにより、複数の画素１００から出力された信号が、順次、１つの信号処理回路３００に入力される。

次に、平均読み出しモードの駆動方法について図７（ｂ）を用いて説明する。平均読み出しモードでは、個別読み出しモードと異なり、第１から第９の画素１００内のトランジスタ及びこれらに対応する選択トランジスタ２０４ａ、２０４ｂには共通の駆動信号が入力される。なお、個別読み出しモードの場合と共通する説明は省略又は簡略化する。

時刻ｔ１において、駆動信号φＲＥＳ１〜φＲＥＳ９、φＳＥＬ１ａ〜φＳＥＬ９ａ、φＣＬＡＭＰは個別読み出しモードと同様にハイレベルとなるが、駆動信号φＳＥＬ１ｂ〜φＳＥＬ９ｂは個別読み出しモードとは異なりローレベルに維持される。このとき、増幅回路４００の反転入力端子には９個の入力容量２０３ａが接続される。入力容量２０３ａと入力容量２０３ｂの容量比は１：８である。したがって、平均読み出しモードにおいて複数のＦＤ１０３と増幅回路４００との間に接続される容量素子の合成容量の値は、個別読み出しモードにおいてＦＤ１０３と増幅回路４００との間に入力容量２０３ａ、２０３ｂが接続される場合のそれと同一である。これにより、両モードで増幅回路４００の増幅率が同一となる。その後の時刻ｔ５までの動作は個別読み出しモードの場合とほぼ同様であるため説明を省略する。

時刻ｔ６〜ｔ７の期間において、駆動信号φＴＸ１〜φＴＸ９がハイレベルとなり、第１から第９の画素１００の転送トランジスタ１０２がオンになる。これにより、ＰＤ１０１において光電変換により生成及び蓄積された電荷がそれぞれＦＤ１０３に出力されるため、ＦＤ１０３の電位が変化する。増幅回路４００は、各ＦＤ１０３の電位の平均に応じた電圧を出力する。その後時刻ｔ８〜ｔ９におけるＳ変換の終了後に、信号保持回路８００は、Ｓ信号からＮ信号を減算する。その後、時刻ｔ１０において読み出しが終了する。

このように、平均読み出しモードでは、複数の選択トランジスタ２０４ａが共にオンになることにより、複数の画素１００から出力された信号が平均化されて１つの前記信号処理回路３００に入力される。これにより、固体撮像素子１は、第１の画素１００〜第９の画素１００で生成された電荷の平均値に応じた画像信号を出力することが可能である。読み出された画像信号は、色毎に９画素ずつ平均化されているため、出力される画像信号の個数が１／９になり、読み出しが高速化される。

本実施形態に係る固体撮像素子１においては、複数の画素１００のＦＤ１０３が、入力容量２０３ａ、２０３ｂ及び選択トランジスタ２０４ａ、２０４ｂを介して共通の信号処理回路３００に接続されている。この構成により、画素１００ごとに信号を増幅する増幅トランジスタを設ける必要がなく、画素１００からの信号の読み出しに要する消費電力を低減することが可能である。更に、本実施形態に係る固体撮像素子１は、個別読み出しモードと平均読み出しモードを切り替えて動作させることが可能となる。平均読み出しモードでは、複数の画素１００からの信号を平均化することで、一括して読み出し及びＡＤ変換を行うことができるため、高速な読み出しが可能となる。そのため、平均読み出しモードは動画の撮影に好適であり、読み出し時間の短縮によりフレームレートの向上が可能となる。また、フレームレートの向上に代えて、あるいはフレームレートの向上とともに、読み出しに要する時間を短縮することで回路の消費電力を少なくすることができるため、固体撮像素子１及び撮像装置の消費電力がより低減され得る。

また、本実施形態に係る固体撮像素子１は結合部２００における入力容量の容量値を変化させることが可能である。これにより、個別読み出しモードと平均読み出しモードで平均化される画素数に応じて入力容量の容量値を異なる設定とすることにより、両モードで信号の増幅率を一定に保つことが可能となる。この容量値は、入力容量２０３ａの容量値に対する、入力容量２０３ａと入力容量２０３ｂとを並列接続した合成容量の容量値の比の値が、１つの信号処理回路３００に接続されるＦＤ１０３の個数に応じて定められるように設定する。より具体的には、当該比の値が、当該ＦＤ１０３の個数と実質的に等しい場合に、両モードで信号の増幅率が一定に保たれる。すなわち、入力容量２０３ａの容量値をＣａ、入力容量２０３ｂの容量値をＣｂ、１つの信号処理回路３００に接続されるＦＤ１０３の個数をＮｆとすると、Ｎｆ＝（Ｃａ＋Ｃｂ）／Ｃａの関係とすれば、両モードで信号の増幅率が一定に保たれる。本実施形態のようにＮｆが９個の場合、これを満たすＣａとＣｂの比は、Ｃａ：Ｃｂ＝１：８である。

モードの切り替えによって信号の増幅率が変動すると信号のレベルが変わるため、ダイナミックレンジを実際の信号のレンジよりも余分に確保する必要が生じるという問題がある。しかしながら、本実施形態では、個別読み出しモードと平均読み出しモードを切り替えた場合にも信号の増幅率が一定に保たれるため、そのような問題が生じにくい。

（その他の実施形態）
なお、上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

上述の実施形態では、画素１００と増幅回路４００が２つの入力容量２０３ａ、２０３ｂと２つの選択トランジスタ２０４ａ、２０４ｂを介して接続されているが、入力容量と選択トランジスタは１つずつに変形してもよい。この場合、個別読み出しモードと平均読み出しモードとで、入力容量の容量値を一定に保つ駆動は実現されないが、平均読み出しモードの駆動は同様に行うことができる。また、入力容量と選択トランジスタは３つずつ以上であってもよい。

変形実施形態の一例として、複数の結合部２００の各々が、入力容量２０３ａと選択トランジスタ２０４ａのみを有している場合を考える。この場合、図７（ａ）及び図７（ｂ）のタイミングチャートは、φＳＥＬ１ｂ〜φＳＥＬ９ｂを省略することで、本変形実施形態の構成に対応する駆動となる。この場合、個別読み出しモードにおいては、複数の選択トランジスタ２０４ａの各々が、順次、オンになることにより、複数の画素１００から出力された信号が、順次、１つの信号処理回路３００に入力される動作が行われる。また、平均読み出しモードにおいては、複数の選択トランジスタ２０４ａが、共にオンになることにより、複数の画素１００から出力された信号が平均化されて１つの信号処理回路３００に入力される動作が行われる。

したがって、本変形実施形態においても平均読み出しモードの適用による読み出しの高速化及び消費電力の低減は上述の実施形態と同様に実現され得る。本変形実施形態によれば、１つの画素に対応する入力容量と選択トランジスタの個数を１つずつとすることで、素子数が削減され、より固体撮像素子１の構成を簡略化することができる。

上述の実施形態では、２つの選択トランジスタ２０４ａ、２０４ｂが第２基板７０に配置されているが、これらは第１基板６０に配置されていてもよい。選択トランジスタ２０４ａ、２０４ｂを入力容量２０３ａ、２０３ｂよりも前段に配置する回路構成に変形することでこの構成が実現され得る。またこの場合、選択トランジスタ２０４ａ、２０４ｂの制御信号は画素制御回路２０から出力されるように構成し得る。第１基板６０と第２基板７０のレイアウト等を比較して余裕のある側に２つの選択トランジスタ２０４ａ、２０４ｂを配置することで、より自由度の高い設計が可能である。

図１に示された撮像装置は、本発明の固体撮像素子を適用しうる撮像装置の一例を示したものであり、本発明の固体撮像素子を適用可能な撮像装置は図１に示した構成に限定されるものではない。

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読み出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

１ 固体撮像素子
６０ 第１基板
７０ 第２基板
１００ 画素
１０１ フォトダイオード（光電変換部）
１０２ 転送トランジスタ
１０３ フローティングディフュージョン
２０３ａ 入力容量（第１容量素子）
２０３ｂ 入力容量（第２容量素子）
２０４ａ 選択トランジスタ（第１選択トランジスタ）
２０４ｂ 選択トランジスタ（第２選択トランジスタ）
３００ 信号処理回路

Claims (17)

1. 光電変換により入射光に応じた電荷を生成する光電変換部と、前記光電変換部で生成された前記電荷を転送する転送トランジスタと、前記転送トランジスタにより前記電荷が転送されるフローティングディフュージョンと、を各々が有する複数の画素が設けられた第１基板と、
   複数の前記フローティングディフュージョンの各々に対応して設けられた第１容量素子と、
   複数の前記第１容量素子の各々に対応して設けられた第１選択トランジスタと、
   前記複数の画素から出力された信号を処理する複数の信号処理回路が設けられた第２基板と、
   を有し、
   複数の前記フローティングディフュージョンの各々が、対応する前記第１容量素子と前記第１選択トランジスタとを介して、１つの前記信号処理回路に接続される
   ことを特徴とする固体撮像素子。
2. 複数の前記第１選択トランジスタの各々が、順次、オンになることにより、前記複数の画素から出力された前記信号が、順次、前記１つの前記信号処理回路に入力される、第１モードによる動作が可能である
   ことを特徴とする請求項１に記載の固体撮像素子。
3. 複数の前記第１選択トランジスタが、共にオンになることにより、前記複数の画素から出力された前記信号が平均化されて前記１つの前記信号処理回路に入力される、第２モードによる動作が可能である
   ことを特徴とする請求項１又は２に記載の固体撮像素子。
4. 前記第１容量素子は、前記第１基板に設けられた第１電極と前記第２基板に設けられた第２電極と、前記第１基板と前記第２基板の間に設けられた誘電体層とによって形成されている
   ことを特徴とする請求項１乃至３のいずれか１項に記載の固体撮像素子。
5. 複数の前記フローティングディフュージョンの各々に対応して設けられた第２容量素子と、
   複数の前記第２容量素子の各々に対応して設けられた第２選択トランジスタと、
   を更に有し、
   複数の前記フローティングディフュージョンの各々は、更に、対応する前記第２容量素子と前記第２選択トランジスタとを介して、前記１つの前記信号処理回路に接続される
   ことを特徴とする請求項１に記載の固体撮像素子。
6. 複数の前記フローティングディフュージョンの各々に対応する前記第１選択トランジスタ及び前記第２選択トランジスタが共にオンになる動作が、前記画素ごとに順次行われることにより、前記複数の画素から出力された前記信号が、順次、前記１つの前記信号処理回路に入力される、第１モードによる動作が可能である
   ことを特徴とする請求項５に記載の固体撮像素子。
7. 複数の前記第１選択トランジスタが、共にオンになることにより、前記複数の画素から出力された前記信号が平均化されて前記１つの前記信号処理回路に入力される、第２モードによる動作が可能である
   ことを特徴とする請求項５又は６に記載の固体撮像素子。
8. 複数の前記フローティングディフュージョンの各々に対応する前記第１選択トランジスタ及び前記第２選択トランジスタが、共にオンになる動作が、前記画素ごとに順次行われることにより、前記複数の画素から出力された前記信号が、順次、前記１つの前記信号処理回路に入力される、第１モードと、
   複数の前記第１選択トランジスタが共にオンになることにより、前記複数の画素から出力された前記信号が平均化されて前記１つの前記信号処理回路に入力される、第２モードと、
   による動作が可能であり、
   前記１つの前記信号処理回路の入力端子と複数の前記フローティングディフュージョンとの間に接続される少なくとも１つの容量素子の合成容量の値は、前記第１モードと前記第２モードとにおいて同一であることを特徴とする請求項５に記載の固体撮像素子。
9. 前記第１容量素子の容量値に対する、前記第１容量素子と前記第２容量素子とを並列接続した合成容量の容量値の比の値は、前記１つの前記信号処理回路に接続される前記フローティングディフュージョンの個数に応じて定められている
   ことを特徴とする請求項５乃至８のいずれか１項に記載の固体撮像素子。
10. 前記第１容量素子は、前記第１基板に設けられた第１電極と前記第２基板に設けられた第２電極と、前記第１基板と前記第２基板の間に設けられた誘電体層とによって形成されており、
    前記第２容量素子は、前記第１電極と、前記第２基板に設けられた第３電極と、前記誘電体層とによって形成されている
    ことを特徴とする請求項５乃至９のいずれか１項に記載の固体撮像素子。
11. 前記第２電極及び複数の前記第３電極は行列状に設けられており、
    前記第１電極の端部は、前記第２電極及び複数の前記第３電極がなす行列の端部よりも外側まで延在している
    ことを特徴とする請求項１０に記載の固体撮像素子。
12. 前記第２電極及び複数の前記第３電極は行列状に設けられており、
    前記第２電極は、前記第２電極及び複数の前記第３電極がなす行列の最外周でない位置に配置されている
    ことを特徴とする請求項１０又は１１に記載の固体撮像素子。
13. 前記信号処理回路は、アナログデジタル変換回路を含む
    ことを特徴とする請求項１乃至１２のいずれか１項に記載の固体撮像素子。
14. 前記第２基板における前記１つの前記信号処理回路の面積の、前記第１基板における１つの前記画素の面積に対する比の値は、前記１つの前記信号処理回路に接続される前記フローティングディフュージョンの個数と略一致する
    ことを特徴とする請求項１３に記載の固体撮像素子。
15. 前記第１基板には、更に、前記複数の前記画素を含む画素アレイ部が設けられており、
    前記画素アレイ部は、端部に撮像に使用されないダミー画素を含み、
    前記第２基板に設けられた前記複数の前記信号処理回路は、前記画素と前記ダミー画素との両方が接続された前記信号処理回路を含む
    ことを特徴とする請求項１３又は１４に記載の固体撮像素子。
16. 前記信号処理回路は、増幅回路を含み、
    前記増幅回路は、前記増幅回路の入力端子と複数の前記フローティングディフュージョンとの間に接続される容量値に応じた増幅率で増幅を行う
    ことを特徴とする請求項１乃至１５のいずれか１項に記載の固体撮像素子。
17. 請求項１乃至１６のいずれか１項に記載の固体撮像素子と、
    前記固体撮像素子から出力された信号を処理する演算部と、
    を有することを特徴とする撮像装置。

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