JP6195728B2 - 固体撮像素子および撮像装置 - Google Patents

Description

本発明は、光の照射を受けて電荷を発生する光電変換部を備えた固体撮像素子およびその固体撮像素子を備えた撮像装置に関するものである。

近年、固体撮像素子の高感度化、画素微細化に対応するために、シリコン基板の上方に一対の電極とこれらで挟まれた光電変換層を含む光電変換部を設け、この光電変換層で発生した電荷を上記一対の電極の一方からシリコン基板に移動させて蓄積し、この蓄積電荷に応じた信号を、シリコン基板に形成した信号読出し回路で読み出す光電変換層積層型の固体撮像素子が注目されている。

このような固体撮像素子として、たとえば特許文献１には、図１１に示すように、光電変換部２０１と、光電変換部２０１において発生した電荷を蓄積するフローティングディフュージョンＦＤ（以下、単にＦＤという）と、ＦＤに蓄積された電荷に対応した電圧を出力する出力トランジスタ２０２と、ＦＤに蓄積された電荷をリセットするリセットトランジスタ２０３と、出力トランジスタ２０２から出力された信号を信号線に選択的に出力する選択トランジスタ２０４とを備えた画素部２００が２次元状に多数配列された固体撮像素子が提案されている。この固体撮像素子は、ＦＤと光電変換部２０１との間にトランジスタが設けられていない、いわゆる３トランジスタの構成の回路であり、ＦＤと光電変換部２０１とが電気的に直接接続されたものである。

ここで、上述したような固体撮像素子においては、画素部２００の各行についてそれぞれ排出および電荷信号の読み出し動作が順次行われる。図１２は、ｎ行目〜ｎ＋２行目の画素部２００の排出および電荷信号の読み出し動作のタイミングの示すものである。

図１２に示すように、蓄積期間の開始時には、まず、不要電荷の排出が行われる。排出は、リセットパルスＲＳによって画素部２００のリセットトランジスタ２０３がオンされ、ＦＤに蓄積された電荷がリセットされることで行われる。

リセットトランジスタ２０３がオフされ、排出が完了するとこの時点からＦＤへの電荷の蓄積が開始する。そして、所定の電荷蓄積期間が経過した際に、画素部２００に選択パルスＲＷが出力され、この選択パルスＲＷによって選択トランジスタ２０４がオンし、これによりＦＤに蓄積された電荷信号が出力トランジスタ２０２によって電圧信号に変換さ
れ、蓄積信号として信号線に出力される。その後、リセットトランジスタ２０３をオンすることで、ＦＤがリセットされ、リセットされた後のＦＤの電位がリセット信号として信号線に出力される。蓄積信号とリセット信号との差分を画像信号として用いることで、固定パターンノイズの少ない画像の取得が可能となる。

上述したような画素部２００の行毎の排出および電荷信号の読み出し動作が、画素部２００の列方向に順次走査されて行われることによって１フレームの画像信号が取得される。

特開２０１１−５４７４６号公報 国際公開第２０１２／１３７４４５号

ここで、上述したような固体撮像素子においては、図１１に示すように、画素部の配線や基板の不純物領域などの寄生容量に起因して、異なる行の隣接する画素部２００間において容量カップリングが発生してしまう。特に、画素部の微細化が進むと、画素部本来の容量が小さくなるのに加えて、レイアウトの制限も厳しくなるため、容量カップリングの影響が必然的に大きくなってしまう。

特に、上述した３トランジスタの構成では、画素ごとにＦＤが必要なこと、ＦＤと光電変換部２０１との間にトランジスタが設けられておらず電気的に直接つながっていることから、隣接する画素部２００のＦＤ間の容量カップリングの影響が大きくなりやすい。この影響について説明する。

図１３は図１１に示す固体撮像素子において、全ての画素に均一な光が入射する条件で撮像を行った場合の駆動とＦＤ電位の時間変化を示している。実線は容量カップリングが一切ない場合の理想的なＦＤ電位を表し、破線は容量カップリングの影響を受けた場合のＦＤの電位変化を表す。隣接画素のＦＤ電位の変化に伴い、着目画素のＦＤ電位が変化してしまうのが、容量カップリングの影響がある場合の特徴である。

各行は図中の排出の時点でそれまでＦＤに蓄積していた電荷を排出し、読み出しの時点で排出から読み出しまでの蓄積期間にＦＤに蓄積した信号電荷を読み出す。ここで、ｎ＋１行目に注目すると、時刻ｔ１において信号の読み出しが完了し、ＦＤの電位が基準電位になる。その後、時刻ｔ２において排出を行い、ＦＤの電位を基準電位にした上で、蓄積を開始する。そして時刻ｔ５において読み出しを行い、時刻ｔ２から時刻ｔ５の間にＦＤに蓄積した信号電荷に応じた信号を出力する。

一方、ｎ行目に注目すると、時刻ｔ２より前の時刻ｔ３において排出を行い、蓄積を開始する。そして、時刻ｔ２より後の時刻ｔ４において読み出しを行う。すなわち、ｎ行目の蓄積期間中（ｔ３〜ｔ４の間）にｎ＋１行目の排出を行うことになる。

ここでｎ行目とｎ＋1行目の間の容量カップリングが大きい場合、時刻ｔ２におけるｎ＋１行目のＦＤ電位の大きな変化に伴い、ｎ行目のＦＤ電位も変化してしまう。容量カップリングがない場合には時刻ｔ３から時刻ｔ４まで単調にＦＤ電位が変化するのに対し、容量カップリングが大きい場合、時刻ｔ３から時刻ｔ２まで単調にＦＤ電位が変化した後、時刻ｔ２において電位が一旦下がり、時刻ｔ４までその電位から信号電荷の蓄積によってＦＤ電位が上昇することになる。このため、時刻ｔ４においてｎ行目の信号を読み出す際に、実線で示した本来の信号レベルに比べて、点線で示すような本来の信号レベルよりも低い信号レベルになってしまう。

このような信号レベルの異常は、読み出す信号に比べて排出する際の電位変化が大きいほどに目立ちやすい。このため、固体撮像素子に入射する光が大きく、フレーム期間に比べて蓄積期間が短いほどこの影響が顕著になる。この結果、信号量が小さい場合のＳ／Ｎの低下や、露光期間に対する信号の直線性（リニアリティ）の低下などの問題を引き起こす。

また、たとえば上述した固体撮像素子において、ベイヤー配列のカラーフィルタが設けられている場合には、画素部２００の列方向について、赤フィルタ（Ｒ）と緑フィルタ（Ｇ）とが交互に配列された画素部の列と、青フィルタ（Ｂ）と緑フィルタ（Ｇ）とが交互に配列された画素部の列とが存在することになる。

このような固体撮像素子に対して、Ｒ光とＧ光とを含むＹ光が照射された場合、緑フィルタが設けられた画素部２００が、赤フィルタが設けられた画素部２００と同じ列にある場合には、図１４の上段に示すように、赤フィルタが設けられた画素部２００の排出によって、緑フィルタが設けられた画素部２００のＦＤの電位が減少し、その電荷信号Ｇ１の大きさが小さくなることになる。

一方、緑フィルタが設けられた画素部２００が、青フィルタが設けられた画素部２００と同じ列にある場合には、図１４の下段に示すように、青フィルタが設けられた画素部２００には光が入射せず、そのＦＤの電位も変化しないため、青フィルタが設けられた画素部２００の排出によって、緑フィルタが設けられた画素部２００のＦＤの電位が影響を受けることはなく、上記電荷信号Ｇ１よりも大きい電荷信号Ｇ２が取得される。

すなわち、画素部２００の列によって緑フィルタが設けられた画素部２００の感度が異なるためカラーバランスが本来とは異なるものとなり、適切な画像信号を取得することができない。

また、たとえば上述した固体撮像素子においては容量カップリングに起因して残像が発生する。この影響を図１５を用いて説明する。

まず、各行の排出前までに１００００個の電子がＦＤに蓄積されており、隣接する行のカップリング率が１％の場合について説明する。なお、カップリング率とは、隣接する画素部２００のＦＤ間の電位変化の影響度のことである。例えば、カップリング率１％の場合、隣接画素の信号が変化した際に、その１％だけ信号が変化することを表している。カップリング率は寄生容量とＦＤの蓄積容量との比で決まり、画素部２００のサイズが小さくなるほどレイアウトの自由度が下がり、カップリング率が高くなり易いことになる。

まず、ｎ行目の排出によってｎ行目のＦＤに蓄積された１００００個の電子は０個になる。しかしながら、次いで実行されるｎ＋１行目のＦＤの排出により、ｎ行目のＦＤは容量カップリングの影響を受けて、ｎ＋１行目のＦＤに蓄積されている１００００個の電子が０個になるのに伴い、（０−１００００）個の電子の１％の電子数に相当する電位となる。すなわち、ｎ行目のＦＤは−１００個の電子に相当する電位となる。そして、このあとｎ行目の読み出しが行われるため、ｎ行目からは−１００個の電子に相当する黒沈み残像が発生する。ｎ＋１行目についても同様に−１００個の電子に相当する黒沈み残像が発生する。このように、隣接画素行間の容量カップリングに起因して蓄積電荷量×（−カップリング率）の残像が発生する。

そこで、上述したような隣接画素行間の容量カップリングの影響を抑制するため、たとえば特許文献２に記載されているように、各行の排出動作の前に、予備的な電荷の排出である予備排出を行うことが考えられる。以下、この予備排出を行った場合の作用について説明する。

図１６は、ｎ行目の排出の前にｎ＋１行目の予備排出を行う場合の動作タイミングを示すものである。図１６に示すように、ｎ行目の排出の前にｎ＋１行目の予備排出を行った場合には、ｎ＋１行目の予備排出を行うことによってｎ＋１行目の排出時におけるＦＤの電位変化を小さくすることができるので、ｎ＋１行目の排出がｎ行目の蓄積信号におよぼす影響を小さくすることができる。以下、図１７を参照しながらこの影響を定量的に説明する。

まず、各行の予備排出前までに１００００個の電子がＦＤに蓄積されており、隣接する行のカップリング率が１％の場合について説明する。

まず、ｎ＋１行目の予備排出によってｎ＋１行目のＦＤに蓄積された１００００個の電子は０個になる。しかしながら、次いで実行されるｎ＋２行目のＦＤの予備排出により、ｎ＋１行目のＦＤは容量カップリングの影響を受けて、ｎ＋２行目のＦＤに蓄積されている１００００個の電子が０個になるのに伴い、１００００個の電子の−１％の電子数に相当する電位となる。すなわち、ｎ＋１行目のＦＤは−１００個の電子に相当する電位となる。そして、この状態において次にｎ＋１行目の排出が行われると、この排出による容量カップリングの影響を受けて、ｎ行目においては、ｎ＋１行目のＦＤに蓄積されている−１００個の電子の−１％の電子数に相当する電位変動が発生する。すなわち、ｎ行目の排出後に蓄積された電荷信号に対して電子１個に相当するオフセット電位が付加されることになる。

このように、カップリング率が１％程度であって比較的低い場合には、１００００個の蓄積信号に対して、電子１個に相当するオフセット電位が付加されるに過ぎないので、図１６に示すようなタイミングで予備排出を行うようにすれば、隣接画素行間の容量カップリングの影響を十分に抑制することができる。

しかしながら、カップリング率が比較的高い場合には、上述したオフセット電位が大きくなって問題となる場合がある。たとえばカップリング率が５％である場合について、図１８を参照しながら説明する。

まず、ｎ＋１行目の予備排出によってｎ＋１行目のＦＤに蓄積された１００００個の電子は０個になる。しかしながら、次いで実行されるｎ＋２行目のＦＤの予備排出により、ｎ＋１行目のＦＤは容量カップリングの影響を受けて、ｎ＋２行目のＦＤに蓄積されている１００００個の電子が０個になるのに伴い、１００００個の電子の−５％の電子数に相当する電位となる。すなわち、ｎ＋１行目のＦＤは−５００個の電子に相当する電位となる。そして、この状態において次にｎ＋１行目の排出が行われると、この排出による容量カップリングの影響を受けて、ｎ行目においては、ｎ＋１行目のＦＤに蓄積されている−５００個の電子の−５％の電子数に相当する電位変動が発生する。すなわち、ｎ行目の排出後に蓄積された電荷信号に対して電子２５個に相当するオフセット電位が付加されることになる。一般的にノイズとして許容される範囲が電子３個に相当する電位変動であることを考えると、電子２５個に相当するオフセット電位は非常に大きいものであり問題となる。

すなわち、図１５に示すようにｎ行目の排出の前にｎ＋１行目の予備排出を行うようにした場合でも、結果的には、本来の電荷信号に対して、「予備排出時の排出電荷量×（−カップリング率）^２」がオフセットとして付加されることになり、カップリング率が高い場合には無視することができない。

本発明は、上記の事情に鑑み、隣接する画素行間に形成される容量カップリングが比較的大きい場合においても、その影響を十分に抑制することができる固体撮像素子およびその固体撮像素子を備えた撮像装置を提供することを目的とする。

本発明の固体撮像素子は、入射光の光量に応じた信号電荷を発生する光電変換部と、光電変換部において発生した信号電荷を蓄積する蓄積部と、蓄積部に蓄積された信号電荷に応じた電圧を出力する出力回路とを含み、光電変換部と蓄電部と出力回路の入力ノードとが電気的に接続された画素部が二次元状に複数配列され、蓄積部に蓄積された信号電荷を排出し、その排出後、電荷蓄積期間経過時において蓄電部に蓄積された信号電荷を読み出す電荷蓄積読出動作を行順次に行うものであり、各行において排出の前に、蓄電部からの予備的な電荷の排出である予備排出を少なくとも２回行い、かつｎ（ｎは自然数）行目の排出の前に、ｎ＋１行目の第１の予備排出を行い、ｎ行目の排出の直前に行われるｎ行目の第１の予備排出の前に、ｎ＋１行目の第２の予備排出を行うものであることを特徴とする。

また、上記本発明の固体撮像素子においては、蓄電部が基準電位となるようにフィードバック制御を行うフィードバック制御回路を、画素部の列毎に設けることができる。

また、フィードバック制御回路を、排出、信号電荷の読み出し、第１の予備排出および第２の予備排出の際にフィードバック制御を行うものとできる。

また、排出、信号電荷の読み出し、第１の予備排出および第２の予備排出のうちの少なくとも１つの動作とその少なくとも１つの動作以外の動作とを、１行の走査期間内において、異なる行で異なるタイミングで行うことができる。

また、排出、信号電荷の読み出し、第１の予備排出および第２の予備排出のタイミングを制御するためのパルス信号を出力するタイミングジェネレータを設け、タイミングジェネレータを、１行の走査期間内において、上記少なくとも１つの動作のタイミングを制御するためのパルス信号と、上記少なくとも１つの動作以外の動作のタイミングを制御するためのパルス信号とを異なるタイミングで出力するものとできる。

また、排出、信号電荷の読み出し、第１の予備排出および第２の予備排出のタイミングを制御するシフトレジスタを、動作毎にそれぞれ設けることができる。

また、第１の予備排出または第２の予備排出の時間を、排出の時間よりも短くすることができる。

また、画素部を、画素単位で区画された第１の電極と光電変換部を挟んで画素電極に対向して設けられた第２の電極とを備えたものとし、第２の電極を、全ての画素部について共通の電極とできる。

また、光電変換部を、有機光電変換膜を含むものとできる。

また、有機光電変換膜を、全ての画素部について共通なものとできる。

また、光電変換部からの信号電荷を正孔とすることができる。

また、光電変換部からの信号電荷を電子とすることができる。

また、蓄電部に保護回路を設けることができる。

本発明の撮像装置は、上記本発明の固体撮像素子を備えたことを特徴とする。

本発明の固体撮像素子および撮像装置によれば、各行において排出の前に、蓄電部からの予備的な電荷の排出である予備排出を少なくとも２回行い、かつｎ（ｎは自然数）行目の排出の前に、ｎ＋１行目の第１の予備排出を行い、ｎ行目の排出の直前に行われるｎ行目の第１の予備排出の前に、ｎ＋１行目の第２の予備排出を行うようにしたので、各行の画素部の排出におけるＦＤの電圧変化を小さくできる。これにより、たとえばｎ行目とｎ＋１行目に容量カップリングがある場合にも、ｎ＋１行目の排出の際の電圧変化が小さいため、容量カップリングによるｎ行目の信号の異常を低減でき、適切な画像信号を取得することができる。なお、上記予備排出の作用効果については後で詳述する。

本発明の固体撮像素子の一実施形態を構成する画素部を示す図 本発明の固体撮像素子の一実施形態の断面模式図 図２に示す固体撮像素子の周辺回路を含む全体構成を示す図 本発明の固体撮像素子の一実施形態における第２の予備排出、第１の予備排出、排出および電荷信号の読み出しのタイミングの一例を示す図 ｎ行目〜ｎ＋３行目の各行の画素部のＦＤの電位変化を示す図 タイミングジェネレータから出力されるパルス信号とｎ−１行〜ｎ＋１行の各行における動作タイミングとの関係の一例を示す図 タイミングジェネレータから出力されるパルス信号とｎ−１行〜ｎ＋１行の各行における動作タイミングとの関係のその他の例を示す図 画素部の読出し回路を鏡像関係でレイアウトした場合における蓄電部ＦＤの位置関係を示す図 図８に示す蓄電部ＦＤの位置関係の場合に、予備排出を行うことなく排出のみを行った場合の蓄電部ＦＤの電位変化を示す図 蓄電部ＦＤに保護回路を設けた構成を示す図 従来の固体撮像素子の画素部の構成と容量カップリングとを示す図 従来の固体撮像素子の排出および電荷信号の読み出しを説明するためのタイミングチャート 従来の固体撮像素子における容量カップリングの影響を説明するための図 従来の固体撮像素子における容量カップリングによる偽信号の影響を説明するための図 従来の固体撮像素子における容量カップリングによる残像の影響を説明するための図 ｎ行目の排出の前にｎ＋１行目の予備排出を行う場合の動作タイミングの一例を示す図 ｎ行目の排出の前にｎ＋１行目の予備排出を行った場合における容量カップリングによる残像の影響を説明するための図 ｎ行目の排出の前にｎ＋１行目の予備排出を行った場合における容量カップリングによる残像の影響を説明するための図

以下、図面を参照して本発明の固体撮像素子の一実施形態について説明する。本実施形態の固体撮像素子は、後で詳述する予備排出に特徴を有するものであるが、まずは、本実施形態の固体撮像素子の構成について説明する。図１は、本実施形態の固体撮像素子を構成する画素部を示す図である。本実施形態の固体撮像素子は、図１に示す画素部１０を２次元状に多数配列したものである。

画素部１０は、図１に示すように、光電変換部１１と、フローティングディフュージョンＦＤ（蓄積部に相当する）（以下、単にＦＤという）と、出力トランジスタ１２と、リセットトランジスタ１３と、選択トランジスタ１４とを備えている。そして、出力トランジスタ１２、リセットトランジスタ１３および選択トランジスタ１４は、それぞれｎチャネルのＭＯＳトランジスタで構成されている。なお、画素部１０のサイズは５μｍ以下であることが望ましい。

光電変換部１１は、画素電極１０４（第１の電極に相当する）と、画素電極１０４に対向して設けられた対向電極１０８（第２の電極に相当する）と、画素電極１０４と対向電極１０８との間に設けられた光電変換層１０７とを備えている。

画素電極１０４は、画素部１０毎に区分された薄膜電極であり、たとえばＩＴＯ、アルミニウム、窒化チタン、銅、タングステンなどのような透明または不透明な導電性材料から形成されるものである。画素電極１０４は、光電変換層１０７において発生した電荷を画素部１０毎に捕集するものである。

対向電極１０８は、画素電極１０４との間で光電変換層１０７に電圧を印加し、光電変換層１０７に電界を生じさせるための電極である。対向電極１０８は、光電変換層１０７よりも光の入射面側に設けられており、対向電極１０８を透過して光電変換層１０７に光を入射させる必要があるため、入射光に対して透明なＩＴＯなどの導電性材料から形成される。なお、本実施形態における対向電極１０８は、全ての画素部１０で共通の１枚の電極から構成されるものであるが、画素部１０毎に分割する構成としてもよい。

光電変換層１０７は、入射光を吸収し、その吸収した光量に応じた電荷を発生する有機光電変換膜または無機光電変換膜を含むものである。なお、光電変換層１０７と対向電極１０８との間、または光電変換層１０７と画素電極１０４との間に、電極から光電変換層１０７へ電荷が注入されるのを抑制する電荷ブロッキング層などの機能層を設けるようにしてもよい。

本実施形態の画素部１０においては、光電変換層１０７で発生した電荷のうち正孔が画素電極１０４に移動し、電子が対向電極１０８に移動するように、対向電極１０８に対してバイアス電圧が印加される。光電変換層１０７が十分に高い感度を発現するように、バイアス電圧としては、読出し回路の電源電圧Ｖｄｄ（図１において出力トランジスタ１２のドレインに供給されている電圧、たとえば３Ｖ）よりも高い電圧（５〜２０Ｖ程度、たとえば１０Ｖ）を用いることが望ましい。

ＦＤは、画素電極１０４と電気的につながったｎ形不純物領域からなるものである。画素電極１０４に捕集された正孔の量に応じてＦＤの電位が変化するため、ＦＤは電荷蓄積部として機能する。

出力トランジスタ１２は、ＦＤに蓄積された電荷信号を電圧信号に変換して信号線ＳＬに出力するものである。出力トランジスタ１２のゲート端子はＦＤに電気的に接続され、ドレイン端子は固体撮像素子の電源電圧Ｖｄｄが接続されている。また、出力トランジスタ１２のソース端子は選択トランジスタ１４のドレイン端子に接続されている。本実施形態における画素部１０は、ＦＤと光電変換部１１の画素電極１０４と出力トランジスタ１２のゲート端子とが電気的に直接接続された、いわゆる３トランジスタ構成の回路である。

リセットトランジスタ１３は、ＦＤの電位を基準電位にリセットするものである。リセットトランジスタ１３のドレイン端子にはＦＤが電気的に接続され、ソース端子にはフィードバック制御回路１６が接続されている。

フィードバック制御回路１６は、反転増幅器１６ａと、基準電圧ＲＤを供給する電圧源１６ｂとを備えている。反転増幅器１６ａの反転入力端子（−）に信号線ＳＬが接続され、非反転入力端子（＋）に電圧源１６ｂが接続され、出力端子にフィードバック線ＦＬが接続されている。また、フィードバック線ＦＬは、リセットトランジスタ１３のソース端子に接続されている。

リセットトランジスタ１３のゲート端子に印加されるリセットパルスＲＳがハイレベルになると、リセットトランジスタ１３がオンし、リセットトランジスタ１３のソースからドレインに電子が注入される。そして、この電子の注入によってＦＤの電位が降下してＦＤの電位が基準電位にリセットされることになるが、このときＦＤの電位が、出力トランジスタ１２、選択トランジスタ１４および信号線ＳＬを介してフィードバック制御回路１６に入力される。

そして、ＦＤの現在の電位と電圧源１６ｂから供給される基準電圧ＲＤとに基づいて、フィードバック制御回路１６によってＦＤの電位がフィードバック制御され、これによりＦＤの電位が一定の基準電位に維持される。このようにＦＤの電位をフィードバック制御することによって、リセットトランジスタ１３のリセットｋＴＣノイズを低減することができる。

フィードバック制御回路１６は、画素部１０の列毎に１つずつ設けられるものであり、各列に属する複数の画素部１０によって共用されるものである。

選択トランジスタ１４は、そのソース端子が信号線ＳＬに接続されるものであり、各画素部１０の出力トランジスタ１２から出力される信号を列ごとに設けられた信号線ＳＬに選択的に出力するためのものである。選択トランジスタ１４のゲート端子に印加される選択パルスＲＷがハイレベルになると、選択トランジスタ１４はオンし、これにより各画素部１０の出力トランジスタ１２から出力された信号が信号線ＳＬに出力される。

図２は、図１に示した画素部１０を２次元状に多数配列した固体撮像素子１００の断面模式図である。なお、以下の説明では、図１に示した画素部１０と同じ構成については同じ名称と符号を付している。

固体撮像素子１００は、図２に示すように、基板１０１と、絶縁層１０２と、接続電極１０３と、画素電極１０４と、接続部１０５と、接続部１０６と、光電変換層１０７と、対向電極１０８と、封止層１１０と、カラーフィルタ１１１と、遮光層１１３と、保護層１１４と、対向電極電圧供給部１１５と、読出し回路１１６とを備えている。

基板１０１は、ガラス基板またはＳｉ等の半導体基板である。基板１０１上には絶縁層１０２が形成されている。絶縁層１０２の表面には複数の画素電極１０４と１つ以上の接続電極１０３が形成されている。

光電変換層１０７は、上述したように受光した光に応じて電荷を発生するものである。光電変換層１０７は、複数の画素電極１０４を覆うように設けられている。光電変換層１０７は、画素電極１０４の上では一定の膜厚となっているが、画素部以外（有効画素領域外）では膜厚が変化していても問題ない。

対向電極１０８は、画素電極１０４と対向する電極であり、光電変換層１０７を覆うように設けられている。対向電極１０８は、光電変換層１０７よりも外側に配置された接続電極１０３の上にまで形成されており、接続電極１０３と電気的に接続されている。

接続部１０６は、絶縁層１０２に埋設されており、接続電極１０３と対向電極電圧供給部１１５とを電気的に接続するためのプラグなどである。対向電極電圧供給部１１５は、基板１０１に形成され、接続部１０６および接続電極１０３を介して対向電極１０８に所定の電圧を印加するものである。なお、対向電圧供給部１１５は、基板１０１に形成された構成ではなく、直接外部の電源とつながった構成としても良い。

読出し回路１１６は、図１に示したＦＤと、出力トランジスタ１２と、リセットトランジスタ１３と、選択トランジスタ１４とを備え、絶縁層１０２中の金属配線（図示せず）で配線されたものである。読出し回路１１６は、複数の画素電極１０４の各々に対応して基板１０１に設けられており、対応する画素電極１０４で捕集された電荷に応じた信号を読出すものである。なお、読出し回路１１６は、絶縁層１０２内に配置された図示しない遮光層によって遮光されている。

封止層１１０は、対向電極１０８を覆うように設けられている。

カラーフィルタ１１１は、封止層１１０上の各画素電極１０４と対向する位置に形成されている。遮光層１１３は、封止層１１０上のカラーフィルタ１１１を設けた領域以外に形成されており、有効画素領域以外に形成された光電変換層１０７に光が入射するのを防止するものである。カラーフィルタ１１１としては、たとえばベイヤー配列のカラーフィルタを用いることができるが、これに限らず、補色型のカラーフィルタやその他の公知なカラーフィルタを用いることができる。

保護層１１４は、カラーフィルタ１１１および遮光層１１３上に形成されており、固体撮像素子全体を保護するものである。

図３は、図２に示した固体撮像素子１００の周辺回路を含む全体構成を示す図である。図３に示すように、本実施形態の固体撮像素子１００は、垂直ドライバ１２１と、制御部１２２と、信号処理回路１２３と、水平ドライバ１２４と、ＬＶＤＳ１２５と、シリアル変換部１２６と、パッド１２７とを備えている。図３に示す画素領域は、図２に示した固体撮像素子１００の画素部１０が配列された領域を表している。

画素領域には、各画素部１０の出力トランジスタ１２から信号が出力される信号線ＳＬと上述したフィードバック線ＦＬとが画素部１０の列毎に設けられ、垂直ドライバ１２１からスイッチングパルス信号が出力される走査線ＧＬが行毎に設けられている。そして、上述したようにフィードバック制御回路１６が、画素部１０の列毎に設けられている。

制御部１２２は、タイミングジェネレータ（以下、ＴＧという）１２８などを備えたものであり、フレーム同期信号ＶＤや行同期信号ＨＤを出力するとともに、垂直ドライバ１２１や水平ドライバ１２４の動作を制御することによって画素部１０における電荷信号の読み出しなどを制御するものである。

垂直ドライバ１２１は、制御部１２２のＴＧ１２８から出力されたタイミングパルス信号に基づいて、走査線ＧＬを介して読出し回路１１６に対してリセットパルスＲＳや選択パルスＲＷを出力し、読出し回路１１６の動作を制御するものである。

特に、本実施形態の垂直ドライバ１２１は、いわゆる従来から行われているＦＤにおける蓄積電荷の排出の前に、ＦＤからの予備的な電荷の排出である予備排出を２回行うように読出し回路１１６を制御するものである。

垂直ドライバ１２１は、ＴＧ１２８から出力されたタイミングパルス信号に基づいて、電荷信号の読み出しの際の選択パルスＲＷおよびリセットパルスＲＳを出力する読み出し用シフトレジスタ１３０と、排出の際の選択パルスＲＷおよびリセットパルスＲＳを出力する排出用シフトレジスタ１３１と、第１の予備排出の際の選択パルスＲＷおよびリセットパルスＲＳを出力する第１の予備排出用シフトレジスタ１３２と、第２の予備排出の際の選択パルスＲＷおよびリセットパルスＲＳを出力する第２の予備排出用シフトレジスタ１３３とを備えている。なお、これらのシフトレジスタ１３０〜１３３から出力される選択パルスＲＷおよびリセットパルスＲＳのタイミングについては、後で詳述する。

信号処理回路１２３は、読出し回路１１６の各列に対応して設けられるものである。信号処理回路１２３は、対応する列から出力された信号に対し、相関二重サンプリング（ＣＤＳ）処理を行ない、処理後の信号をデジタル信号に変換するＡＤＣ回路を備えたものである。信号処理回路１２３で処理後の信号は、列毎に設けられたメモリに記憶される。

水平ドライバ１２４は、信号処理回路１２３のメモリに記憶された画素部１０の１行分の信号を順次読出してＬＶＤＳ１２５に出力する制御を行なうものである。

ＬＶＤＳ１２５は、ＬＶＤＳ（ｌｏｗ ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）に従ってデジタル信号を伝送する。シリアル変換部１２６は、入力されるパラレルのデジタル信号をシリアルに変換して出力するものである。パッド１２７は、外部との入出力に用いるインターフェースである。

次に、本実施形態の固体撮像素子１００の動作について説明する。

本実施形態の固体撮像素子１００においては、画素部１０の各行についてそれぞれ第２の予備排出、第１の予備排出、排出および電荷信号の読み出し動作が順次行われる。また、画素部１０の行毎の第２の予備排出、第１の予備排出、排出および電荷信号の読み出し動作が、画素部１０の列方向に順次走査されて行われる。

図４に、本実施形態の固体撮像素子１００のｎ行目（ｎは自然数）〜ｎ＋３行目における第２の予備排出、第１の予備排出、排出および電荷信号の読み出しのタイミングの一例を示す。前述したように、本実施形態の固体撮像素子１００においては、ｎ行目〜ｎ＋３行目の各行について、第２の予備排出、第１の予備排出、排出および電荷信号の読み出しを行順次で行う。

ここで、上述した第２の予備排出、第１の予備排出、排出および読み出しにおける読出し回路１１６の具体的な動作について説明する。

第２の予備排出の際には、垂直ドライバ１２１の第２の予備排出用シフトレジスタ１３３から各行に対して、第２の予備排出のためのリセットパルスＲＳおよび選択パルスＲＷが出力される。そして、このリセットパルスＲＳによって画素部１０のリセットトランジスタ１３がオンされるとともに、選択パルスＲＷによって画素部１０の選択トランジスタ１４がオンされる。これによりＦＤが選択トランジスタ１４を介してフィードバック制御回路１６に接続され、ＦＤの電位は、フィードバック制御回路１６によってフィードバック制御されて基準電位にリセットされる。

次に、第１の予備排出の際には、垂直ドライバ１２１の第１の予備排出用シフトレジスタ１３２から各行に対して、第１の予備排出のためのリセットパルスＲＳおよび選択パルスＲＷが出力される。そして、第２の予備排出と同様に、リセットパルスＲＳによって画素部１０のリセットトランジスタ１３がオンされるとともに、選択パルスＲＷによって画素部１０の選択トランジスタ１４がオンされ、再びＦＤの電位がフィードバック制御されて基準電位にリセットされる。

次に、排出の際には、垂直ドライバ１２１の排出用シフトレジスタ１３１から各行に対して、排出のためのリセットパルスＲＳおよび選択パルスＲＷが出力される。そして、第１および２の予備排出と同様に、リセットパルスＲＳによって画素部１０のリセットトランジスタ１３がオンされるとともに、選択パルスＲＷによって画素部１０の選択トランジスタ１４がオンされ、これにより再びＦＤの電位がフィードバック制御されて基準電位にリセットされる。

次に、上述した排出が行われた後、所定の電荷蓄積期間が経過した際に、垂直ドライバ１２１の読み出し用シフトレジスタ１３０から各行に対して選択パルスＲＷが出力される。そして、この選択パルスＲＷによって選択トランジスタ１４がオンし、これによりＦＤに蓄積された電荷信号が出力トランジスタ１２によって電圧信号に変換されて蓄積信号として信号線ＳＬに出力される。

その後、読み出し用シフトレジスタ１３０から各行に対してリセットパルスＲＳが出力され、このリセットパルスＲＳによって画素部１０のリセットトランジスタ１３がオンされ、再びＦＤの電位がフィードバック制御されて基準電位にリセットされる。そして、リセットトランジスタ１３をオフにしてリセットを完了した直後の信号がリセット信号として信号線ＳＬに出力される。信号処理回路１２３において蓄積信号とリセット信号との差分が算出され、この差分を画像信号として用いることで固定パターンノイズ、リセットｋＴＣノイズとも少ない画像の取得が可能となる。

なお、上述したように、本実施形態においては、第２の予備排出、第１の予備排出および排出いずれの動作でもフィードバック制御が行われるが、排出では、電荷信号にオフセットが付加されないように基準電位にできるだけ近づくようにフィードバック制御を行う必要があるのに対し、第２の予備排出または第１の予備排出は、その後に排出が行われるので、基準電位から多少はずれていても許容することができる。そこで、第２の予備排出または第１の予備排出のフィードバック制御の時間を排出のフィードバック制御の時間よりも短く設定するようにしてもよい。これにより排出の時間や読み出しの時間をより長く設定することができ、画像信号のＳ／Ｎを向上させることができる。なお、フィードバック制御の時間は、リセットパルスＲＳおよび選択パルスＲＷのオン時間を調整することによって制御することができる。

次に、ｎ行目〜ｎ＋３行目の各行における第２の予備排出、第１の予備排出、排出および電荷信号の読み出しの動作タイミングと、各行の画素部１０のＦＤの電位変化について説明する。

本実施形態の固体撮像素子１００においては、図４に示すように、ｎ行目の排出の前にｎ＋１行目の第１の予備排出を行い、かつｎ行目の第１の予備排出の前にｎ＋１行目の第２の予備排出を行うように制御される。また、同様に、ｎ＋１行目の排出の前にｎ＋２行目の第１の予備排出を行い、かつｎ＋１行目の第１の予備排出の前にｎ＋２行目の第２の予備排出を行うように制御され、ｎ＋２行目の排出の前にｎ＋３行目の第１の予備排出を行い、かつｎ＋２行目の第１の予備排出の前にｎ＋３行目の第２の予備排出を行うように制御される。

すなわち、所定の行の第１の予備排出と排出との間の期間に、次の行の第１の予備排出が行われ、所定の行の第１の予備排出と第２の予備排出との間の期間に、次の行の第２の予備排出が行われるように制御される。

図５は、上述したように各行の各動作のタイミングを制御した場合における各行の画素部１０のＦＤの電位変化を示したものである。

ここでは、時刻ｔ０においてＬＥＤによって固体撮像素子１００に対して一様な光が照射され、各行の予備排出前までに１００００個の電子がＦＤに蓄積されており、隣接する行のカップリング率が５％の場合について説明する。

まず、ｎ行目の第２の予備排出によってｎ行目のＦＤに蓄積された１００００個の電子は０個になる。しかしながら、次いで実行されるｎ＋１行目のＦＤの第２の予備排出により、ｎ行目のＦＤは容量カップリングの影響を受けて、ｎ＋１行目のＦＤに蓄積されている１００００個の電子が０個になるのに伴い、１００００個の電子の−５％の電子数に相当する電位となる。すなわち、ｎ行目のＦＤは−５００個の電子に相当する電位となる。

次に、ｎ行目の第１の予備排出によって、ｎ行目のＦＤの電位は−５００個の電子に相当する電位から０個の電子に相当する電位、すなわち基準電位になる。しかしながら、次いで実行されるｎ＋１行目のＦＤの第１の予備排出により、ｎ行目のＦＤは容量カップリングの影響を受けて、ｎ＋１行目のＦＤの電位が−５００個の電子に相当する電位から基準電位になるのに伴い、−５００個の電子の−５％の電子数に相当する電位となる。すなわち、ｎ行目のＦＤは２５個の電子に相当する電位となる。

次に、ｎ行目の排出によってｎ行目のＦＤの電位は２５個の電子に相当する電位から基準電位になる。そして、この排出の開始から信号電荷の蓄積が開始される。このとき、次いで実行されるｎ＋１行目のＦＤの排出により、ｎ行目のＦＤは容量カップリングの影響を受けて、ｎ＋１行目のＦＤの電位が２５個の電子に相当する電位から基準電位になるのに伴い、２５個の電子の−５％の電子数に相当する電位変動が発生する。すなわち、ｎ行目の排出後に蓄積された電荷信号に対して−１．２５個の電子に相当するオフセット電位が付加されることになる。

このように、カップリング率が５％程度であって比較的高い場合でも、１００００個の蓄積信号に対して、−１．２５個の電子に相当するオフセット電位に抑制することができる。

すなわち、ｎ行目の排出の前にｎ＋１行目の第１の予備排出を行い、ｎ行目の第１の予備排出の前に第２の予備排出を行うことによって、電荷信号の含まれるオフセット電位を十分に小さくすることができる。

以上、ｎ行目の画素部１０のＦＤの電位変化を中心に説明したが、ｎ＋１行目〜ｎ＋３行目についても同様である。

また、本実施形態においては、各行の排出の前に予備排出を２回行うようにしたが、２回に限らず、３回以上行うようにしてもよい。予備排出をｊ回行うことによって、所定のフレームの光信号電荷の容量カップリングの影響を（−カップリング率）^{（ｊ＋１）}とすることができる。たとえば、フレームの光信号電荷が１０００００個の電子に相当する大きさであり、カップリング率が１０％であっても、４回の予備排出を行うようにした場合には、１０００００×（−０．１）^５＝−１となり、−１個の電子に相当するオフセット電位に抑制することができる。

このように、本発明は、カップリング率が高くなるほど効果が大きく、特に、画素部１０のサイズを５μｍ以下とした場合には、カップリング率が無視できないほど大きくなるので、本発明の効果が顕著である。

また、上述したように固体撮像素子に対してベイヤー配列などのカラーフィルタを設けた場合でも、画素部の列によって緑フィルタが設けられた画素部の感度が異なるようなことがないので、適切なカラーバランスの画像信号を取得することができる。

次に、上述したように第２の予備排出、第１の予備排出、排出および読み出しを行うための制御部１２２のＴＧ１２８の動作について説明する。ＴＧ１２８は、各行の第２の予備排出、第１の予備排出、排出および読み出しのタイミングに合わせてパルス信号を周期的に出力するものである。そして、上述したように、ＴＧ１２８から出力されたパルス信号は、読み出し用シフトレジスタ１３０、排出用シフトレジスタ１３１、第１の予備排出用シフトレジスタ１３２および第２の予備排出用シフトレジスタ１３３に入力され、各シフトレジスタは、入力されたパルス信号に基づいて予め設定されたタイミングでリセットパルスＲＳや選択パルスＲＷを各行に出力するものである。

図６は、ＴＧ１２８から出力されるパルス信号とｎ−１行〜ｎ＋１行の各行における動作タイミングとの関係を示すものである。なお、図６では、上段の左から右に向かって時間が経過した後、下段の左から右に向かって時間が経過するものとする。

図６に示すように、ＴＧ１２８は、たとえば、第２の予備排出用パルス信号ＰＲ２と、第１の予備排出用パルス信号ＰＲ１と、排出用パルス信号Ｒと、読み出し用パルス信号Ｓとをこの順に出力する。そして、この４種類のパルス信号は各走査期間の間に出力されて各シフトレジスタに入力され、各シフトレジスタは、入力されたパルス信号と予め設定されたタイミングとの論理積のタイミングで各行にリセットパルスＲＳや選択パルスＲＷを出力する。

本実施形態においては、動作毎のシフトレジスタを設けるようにしているので、１走査期間の間に複数行のタイミングが異なる動作を並行して行うことができる。

また、図６では、第２の予備排出用パルス信号ＰＲ２、第１の予備排出用パルス信号ＰＲ１、排出用パルス信号Ｒおよび読み出し用パルス信号Ｓをこの順でＴＧ１２８から出力するようにしたが、必ずしもこの順に限られるものではない。図７は、その他の順番でＴＧ１２８から４種類のパルス信号を出力させた場合の一例である。図７においては、ＴＧ１２８は、読み出し用パルス信号Ｓ、排出用パルス信号Ｒ、第１の予備排出用パルス信号ＰＲ１および第２の予備排出用パルス信号ＰＲ２の順で出力する。すなわち、図７は、図６に示す例とは逆の順で４種類のパルス信号をＴＧ１２８から出力させた場合の例である。図７に示す例においても、上述したように、各シフトレジスタが、入力されたパルス信号と予め設定されたタイミングとの論理積のタイミングで各行にリセットパルスＲＳや選択パルスＲＷを出力するが、この場合も必ず、各行の動作は、第２の予備排出、第１の予備排出、排出および読み出しの順で行わる。そして、さらに、ｎ行目の排出の前にｎ＋１行目の第１の予備排出が行われ、かつｎ行目の第１の予備排出の前にｎ＋１行目の第２の予備排出が行われるように各シフトレジスタにタイミングがそれぞれ設定される。

なお、ＴＧ１２８から出力される４種類のパルス信号の出力順は、図６および図７に示す順だけでなく、その他の順としてもよい。また、図６および図７に示す例では、ＴＧ１２８が、４種類のパルス信号を全て異なるタイミングで出力するようにしたが、これに限らず、４種類のパルス信号のうちの少なくとも１つのパルス信号が他のパルス信号のタイミングとは異なるタイミングで出力するようにすればよい。これにより、上述したように１走査期間の間に複数行のタイミングが異なる動作を並行して行うことができる。ただし、この場合も、各行の動作は、第２の予備排出、第１の予備排出、排出および読み出しの順で行われ、さらに、ｎ行目の排出の前にｎ＋１行目の第１の予備排出が行われ、かつｎ行目の第１の予備排出の前にｎ＋１行目の第２の予備排出が行われるように各シフトレジスタにタイミングがそれぞれ設定される。

また、本実施形態の固体撮像素子１００においては、各画素部１０の読出し回路を画素部列方向について周期性を有するパターンでレイアウトするようにしてもよい。

たとえば、画素部１０の読出し回路を鏡像関係でレイアウトした場合、読出し回路は列方向について２行周期のパターンでレイアウトされることになり、隣接する画素間のカップリング容量も２行周期になる。

すなわち、図８に示す模式図のように、たとえばｎ行目（奇数行）とｎ＋１行目（偶数行）の画素部１０間の容量カップリングが相対的に大きくなり、ｎ＋１行目（偶数行）とｎ＋２行目（奇数行）の画素部１０間の容量カップリングが相対的に小さくなる。また、ｎ＋２行目（奇数行）とｎ＋３行目（偶数行）の画素部１０間の容量カップリングが相対的に大きくなる。

このような構成において、上述した予備排出を行うことなく、従来のように排出のみを行う場合のＦＤの電位変化を示したのが図９である。全ての画素に均一な光が入射する条件で撮像を行った場合の駆動とＦＤ電位の時間変化を示している。図９における実線は容量カップリングが全くない場合の理想的な電位変化を示し、点線が実際の電位変化を示している。図８に示す容量カップリングの大きさに従って、図９に示すように、ｎ＋１行目の排出がｎ行目の画素部１０のＦＤの電位に及ぼす影響とｎ＋３行目の排出がｎ＋２行目の画素部１０のＦＤの電位に及ぼす影響は大きいが、ｎ＋２行目の排出がｎ＋１行目の画素部１０のＦＤの電位に及ぼす影響は小さいことになる。この結果、偶数行であるｎ＋１行目およびｎ＋３行目は容量カップリングがない場合とほぼ等しい出力が得られるのに対し、奇数行であるｎ行目およびｎ＋２行目は容量カップリングがない場合とは大きく異なる出力になる。すなわち、ｎ行目〜ｎ＋３行目までの画素部１０に対して均一な光が入射したとしても、奇数行の画素部１０と偶数行の画素部１０とで読み出される電荷信号の大きさが異なり、読み出された画像上に１行おきの横筋が発生してしまう。

これに対し、上記実施形態の固体撮像素子において説明したようなタイミングで第１および第２の予備排出を行うようにすれば、上述した容量カップリングの影響を抑制することができるので、横筋の発生を防止することができる。

また、画素部１０の読出し回路は、２行周期に限らず、たとえば３行周期や４行周期のパターンでレイアウトするようにしてもよい。要するに、列方向に隣接する画素間に形成される容量カップリングが、列方向について周期的に変化するようなパターンであれば如何なる周期構造でレイアウトしてもよく、このようにレイアウトされた場合、本発明の効果が顕著となる。

また、上記実施形態の固体撮像素子１００においては、リセットトランジスタ１３、出力トランジスタ１２および選択トランジスタ１４をｎチャネルＭＯＳトランジスタから構成し、画素電極１０４によって正孔を捕集するようにしたが、これに限らず、リセットトランジスタ１３、出力トランジスタ１２および選択トランジスタ１４をｐチャネルＭＯＳトランジスタから構成するようにし、画素電極１０４で電子を捕集し、その電子の量に応じた電荷信号を、ｐチャネルＭＯＳトランジスタで構成された信号読出し回路１１６で読み出すようにしてもよい。

上記実施形態のように画素電極１０４で正孔を捕集し、これをｎチャネルＭＯＳトランジスタで構成された信号読出し回路１１６で読み出す構成としたり、もしくは上述したように画素電極１０４で電子を捕集し、これをｐチャネルＭＯＳトランジスタで構成された信号読出し回路１１６で読み出す構成とした場合、画素電極によって電子を捕集し、これをｎチャネルＭＯＳトランジスタで構成された信号読出し回路によって読み出す構成とした場合と比較すると、ＦＤの電圧振幅が大きい。このため、第１および第２の予備排出を行わない場合の排出時のＦＤの電位変化が大きいため、容量カップリングが隣接画素のＦＤの信号電荷に与える影響も大きいので、上述した第１および第２の予備排出の効果をより顕著に得ることができる。

ただし、このような構成の場合、ＦＤの電位が上昇し過ぎて回路が破壊される可能性があるため、図１０に示すように、ＦＤに保護回路１７を設けた構成としても良い。読出し回路１１６の構成部品が多くなるため、カップリング率が大きくなるが、本実施形態によればカップリング率による画質の低下を抑制できるので問題ない。

また、上述した実施形態の固体撮像素子は、種々の撮像装置に用いることができる。撮像装置としては、たとえばデジタルカメラ、デジタルビデオカメラ、電子内視鏡、カメラ付携帯電話などがある。

１０ 画素部
１１ 光電変換部
１２ 出力トランジスタ
１３ リセットトランジスタ
１４ 選択トランジスタ
１６ フィードバック制御回路
１６ａ 反転増幅器
１６ｂ 電圧源
１７ 保護回路
１００ 固体撮像素子
１０４ 画素電極
１０７ 光電変換層
１０８ 対向電極
１１１ カラーフィルタ
１２１ 垂直ドライバ
１２２ 制御部
１２４ 水平ドライバ
１２８ タイミングジェネレータ
１３０ 読み出し用シフトレジスタ
１３１ 排出用シフトレジスタ
１３２ 第１の予備排出用シフトレジスタ
１３３ 第２の予備排出用シフトレジスタ

Claims (14)

1. 入射光の光量に応じた信号電荷を発生する光電変換部と、該光電変換部において発生した信号電荷を蓄積する蓄積部と、該蓄積部に蓄積された信号電荷に応じた電圧を出力する出力回路とを含み、前記光電変換部と前記蓄積部と前記出力回路の入力ノードとが電気的に接続された画素部が二次元状に複数配列され、
   前記蓄積部に蓄積された信号電荷を排出し、該排出後、電荷蓄積期間経過時において前記蓄積部に蓄積された信号電荷を読み出す電荷蓄積読出動作を行順次に行うものであり、
   各行において前記排出の前に、前記蓄積部からの予備的な電荷の排出である予備排出を少なくとも２回行い、
   かつｎ（ｎは自然数）行目の前記排出の前に、ｎ＋１行目の第１の前記予備排出を行い、前記ｎ行目の排出の直前に行われる前記ｎ行目の第１の前記予備排出の前に、前記ｎ＋１行目の第２の前記予備排出を行うものであることを特徴とする固体撮像素子。
2. 前記蓄積部が基準電位となるようにフィードバック制御を行うフィードバック制御回路が、前記画素部の列毎に設けられていることを特徴とする請求項１記載の固体撮像素子。
3. 前記フィードバック制御回路が、前記排出、前記信号電荷の読み出し、前記第１の予備排出および前記第２の予備排出の際に前記フィードバック制御を行うものであることを特徴とする請求項２記載の固体撮像素子。
4. 前記排出、前記信号電荷の読み出し、前記第１の予備排出および前記第２の予備排出のうちの少なくとも１つの動作と該少なくとも１つの動作以外の動作とが、１行の走査期間内において、異なる行で異なるタイミングで行われるものであることを特徴とする請求項１から３いずれか１項記載の固体撮像素子。
5. 前記排出、前記信号電荷の読み出し、前記第１の予備排出および前記第２の予備排出のタイミングを制御するためのパルス信号を出力するタイミングジェネレータを備え、
   該タイミングジェネレータが、１行の走査期間内において、前記少なくとも１つの動作のタイミングを制御するためのパルス信号と、該少なくとも１つの動作以外の動作のタイミングを制御するためのパルス信号とを異なるタイミングで出力するものであることを特徴とする請求項４記載の固体撮像素子。
6. 前記排出、前記信号電荷の読み出し、前記第１の予備排出および前記第２の予備排出のタイミングを制御するシフトレジスタが、動作毎にそれぞれ設けられていることを特徴とする請求項１から５いずれか１項記載の固体撮像素子。
7. 前記第１の予備排出または前記第２の予備排出の時間が、前記排出の時間よりも短いことを特徴とする請求項１から６いずれか１項記載の固体撮像素子。
8. 前記画素部が、画素単位で区画された第１の電極と前記光電変換部を挟んで前記第１の電極に対向して設けられた第２の電極とを備え、
   前記第２の電極が、全ての前記画素部について共通の電極であることを特徴とする請求項１から７いずれか１項記載の固体撮像素子。
9. 前記光電変換部が、有機光電変換膜を含むものであることを特徴とする請求項１から８いずれか１項記載の固体撮像素子。
10. 前記有機光電変換膜が、全ての前記画素部について共通なものあることを特徴とする請求項９記載の固体撮像素子。
11. 前記光電変換部からの信号電荷が正孔であることを特徴とする請求項１から１０いずれか１項記載の固体撮像素子。
12. 前記光電変換部からの信号電荷が電子であることを特徴とする請求項１から１０いずれか１項記載の固体撮像素子。
13. 前記蓄積部に保護回路が設けられていることを特徴とする請求項１から１２いずれか１項記載の固体撮像素子。
14. 請求項１から１３いずれか１項記載の固体撮像素子を備えたことを特徴とする撮像装置。

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