JP2006054276A - 固体撮像素子 - Google Patents

Abstract

【課題】複数画素共有構造の固体撮像素子において、書画素面積が微小化しても光電変換部の領域面積を十分に確保でき、またその光電変換部を各画素における光学中心に配置して光学的な画素中心を二次元的に等間隔に配置することを可能にする。
【解決手段】二次元アレイ状に配置された光電変換部１と、その光電変換部１での光電変換によって発生した電荷を電圧に変換する電圧変換部２とを備えた固体撮像素子において、前記二次元アレイ中で斜めに隣り合う二つの光電変換部１の間に一つの電圧変換部２を配置して、当該一つの電圧変換部２を前記二つの光電変換部１が共用するように構成する。
【選択図】図１

Description

本発明は、撮像デバイスとして用いられる固体撮像素子に関するものである。

近年、固体撮像素子として、ＩＣ製造の標準的な技術であるＣＭＯＳ（Complementary Metal Oxide Semiconductor；相補型金属酸化物半導体）を利用したイメージセンサ（以下「ＣＭＯＳセンサ」という）が広く利用されつつある。ＣＭＯＳセンサは、ＣＣＤ（Charge Coupled Device）のように高い駆動電圧を必要とすることがなく、また周辺回路との一体化（オンチップ化）も可能となるため小型化等に非常に有利である、という利点がある。

ところで、ＣＭＯＳセンサは、複数の画素が二次元アレイ状に配置されてなるものであるが、一画素領域に光電変換部の他に、読み出しゲート、電圧変換部、リセットゲート、アンプ等の多くの構成要素トランジスタを含むため、画素の縮小化が困難とされている。ただし、最近では、本来は一画素毎に有する構成要素の一部を複数の画素で共有することにより、一画素あたりの光電変換部以外の占有面積を抑制する、いわゆる複数画素共有構造が提案されており、ＣＭＯＳセンサにおける画素縮小化を図る上で必須の技術となりつつある。具体的には、図１２に示すように、二つの光電変換部２１の間に、これらで共用する電圧変換部やその他の回路群（リセットゲート等のトランジスタ群）を配置する構造（例えば、特許文献１参照）や、図１３に示すように、二つの光電変換部２１および読み出しゲート２２で電圧変換部２３やその他の回路群を共用するとともに、その共用する回路群等を各光電変換部２１と並ぶように配されたトランジスタ領域２４内に配置する構造が提案されている（例えば、特許文献２参照）。

米国特許第６４２３９９４号明細書 特開２００１−２９８１７７号公報

しかしながら、従来における複数画素共有構造では、現実には光電変換部と各構成要素トランジスタの配置を均質にすることができないことから、各構成要素トランジスタの共有度と光電変換部の面積占有率とが必ずしも比例しない。これは、微小画素においては構成要素トランジスタの寸法が画素寸法に対して相対的に大きくなり、また製造技術や物理特性等の限界から形状の自由度が高くはないことによるものである。したがって、光学的な画素中心が二次元的に等間隔でなければならないこと、各画素における基本特性が全て同じでなければならないことを合わせて考えると、一画素あたりの光電変換部以外の占有面積（トランジスタ占有面積）が縮小しても、対称性を優先する必要があるため、その占有面積の縮小により空いた領域を有効に活用することができない。すなわち、空いた領域を有効に活用しようとすると、光学的な画素中心を二次元的に等間隔にすることができない、といったことが起こり得る。

例えば、図１２に示した複数画素共有構造では、画素面積に対して各構成要素トランジスタが十分小さい場合には、光電変換部２１の領域間に各構成要素トランジスタを埋め込むことが可能であるが、画素面積が微小になるに連れてトランジスタ同士あるいは接続に使用する配線同士の間隔が狭まって設計自由度がなくなり、光電変換部２１を各画素における光学中心（画素中心）に配置することが困難になる（例えば、図１２（ｂ）参照）。
さらに、図１３に示した複数画素共有構造では、光電変換部２１の領域とトランジスタ領域２４とを分割しているため、画素配置の点で効率的であり、バランスの良い配置レイアウトも得られるが、トランジスタ領域２４が光電変換部２１の領域と一列に並ぶため、トランジスタ領域２４が広いと光電変換部２１の領域が大きく削られることになり、その結果、光電変換部２１を各画素における光学中心（画素中心）に配置することが困難になるのに加えて、各光電変換部２１に蓄積可能な信号電荷量の確保も困難になる（例えば、図１３（ｂ）参照）。

また、図１２、１３で例に挙げた複数画素共有構造の他にも、例えば図１４に示すような光電変換部２１が列状に並ぶ複数画素共有構造も考えられるが、この複数画素共有構造では、電圧変換部２３の共有が少なく拡散層容量が増すため電圧変換効率が低下するおそれがある。さらには、例えば図１５に示すような垂直／水平方向混在の複数画素共有構造も考えられるが、この複数画素共有構造では、一行の信号を二回に分けて読み出す必要が生じてしまい、出力信号が一般的な映像信号と異なるものとなってしまう点で難がある。

そこで、本発明は、空き領域を有効に活用することで、画素面積が微小化しても光電変換部の領域面積を十分に確保でき、またその光電変換部を各画素における光学中心に配置して光学的な画素中心を二次元的に等間隔に配置することが可能な複数画素共有構造の固体撮像素子を提供することを目的とする。

本発明は、上記目的を達成するために案出された固体撮像素子である。すなわち、二次元アレイ状に配置された光電変換部と、当該光電変換部での光電変換によって発生した電荷を電圧に変換する電圧変換部とを備えた固体撮像素子において、前記二次元アレイ中で斜めに隣り合う二つの光電変換部の間に一つの電圧変換部が配置され、当該一つの電圧変換部を前記二つの光電変換部が共用するように構成されたことを特徴とするものである。

上記構成の固体撮像素子によれば、斜めに隣り合う光電変換部の間に、これら二つの光電変換部で共用する一つの電圧変換部が配置された複数画素共有構造であるため、従来のように二次元アレイの列方向または行方向に並ぶ光電変換部が電圧変換部を共用する場合に比べて、電圧変換部の直交方向の大きさが１／√２になる。つまり、斜めに隣り合う光電変換部の間の空き領域を有効に活用して電圧変換部を配置することで、その電圧変換部周辺に発生する無効領域の発生を抑制することができるので、二次元アレイ状の各光電変換部の間隔（二次元アレイにおける列方向または行方向の間隔）を縮小し得るようになり、また画素面積に対して光電変換部の領域面積を十分に確保でき、さらには光電変換部を各画素における光学中心に配置して光学的な画素中心を二次元的に等間隔に配置することが実現容易となる。しかも、斜めに隣り合う光電変換部で電圧変換部を共用すれば、読み出しに関して電圧変換部を共有する画素（光電変換部）は全て二次元アレイにおける行が異なることになるため、行毎の一括読み出しが可能となり、また例えば各画素にベイヤー配列の色フィルタを形成した場合であれば、二次元アレイの奇数行、偶数行で各々同色となるため、電圧変換部で同色に関して２行分の信号電荷加算が可能となる。したがって、これらのことを利用すれば、各光電変換部からの高速信号読み出しについても対応することが可能となる。

以上のように、本発明の固体撮像素子によれば、複数画素共有構造において、共用される電圧変換部周辺における無効領域の発生を抑制できるため、光電変換部の領域面積拡大が可能になり、それぞれの画素中心の等間隔配置も容易に実現し得るようになる。したがって、光電変換部の領域面積拡大によりその光電変換部での飽和信号量が増大してダイナミックレンジ改善されることになり、また信号電荷量が多いほど明時のランダム雑音の相対量が低減してＳ／Ｎ比が改善されるので、出力信号における画質向上も期待し得るようになる。さらには、斜めに隣り合う光電変換部で電圧変換部を共用する複数画素共有構造であれば、その駆動方法によっては、高速信号読み出しに対応することも可能となる。

以下、図面に基づき本発明に係る固体撮像素子について、ＣＭＯＳセンサを例に挙げて説明する。

〔第１実施形態〕
先ず、本発明の第１実施形態について説明する。第１実施形態におけるＣＭＯＳセンサの概略構成例を図１〜３に示す。図１は各構成要素の配置レイアウト例であり、図２はその回路構成例であり、図３は信号読み出し例である。

図１に示すように、第１実施形態におけるＣＭＯＳセンサは、光電変換を行う光電変換部１と、その光電変換部での光電変換によって発生した電荷を電圧に変換する電圧変換部２と、光電変換部１から電圧変換部２への電荷の読み出しを制御する転送ゲート３と、電圧変換部により変換された電圧信号に対する処理を行う回路群（リセットゲート等のトランジスタ群）が配置されるトランジスタ領域４と、電圧変換部２とトランジスタ領域４における回路群とを電気的に接続する配線５と、を備えている。なお、これらの各構成要素１〜５自体については、従来と略同様であるため、ここではその詳細な説明を省略する。

ここで説明するＣＭＯＳセンサは、上述した各構成要素１〜５の配置レイアウトに大きな特徴がある。具体的には、図１に示すように、複数列と複数行とからなる二次元アレイ状に配置された光電変換部１に対して、その二次元アレイ中で斜めに隣り合う二つの光電変換部１の間に一つの電圧変換部２が配置され、これら二つの光電変換部１が各光電変換部１に付設された転送ゲート３を介して当該一つの電圧変換部２を共用するように構成されている。共用は、例えば、図２に示すように、ｉ，ｉ＋１，ｉ＋２…列とｊ，ｊ＋１，ｊ＋２…行からなる二次元アレイ中にて、（ｉ＋１，ｊ）座標の光電変換部１と（ｉ，ｊ＋１）座標の光電変換部１とが一つの電圧変換部２を共用し、また（ｉ＋１，ｊ＋２）座標の光電変換部１と（ｉ，ｊ＋３）座標の光電変換部１とが他の一つの電圧変換部２を共用する、といった具合に行われる。

さらに、図１に示すように、電圧変換部２が配されていない光電変換部１同士の間には、トランジスタ領域４が設けられているが、そのトランジスタ領域４における回路群を、当該回路群と配線５を介して電気的に接続する二つの電圧変換部２が共用するように構成されている。このとき、共用される回路群としては、図２に示すように、ＲＳＴ（リセット）トランジスタやＳＥＬ（セレクト）トランジスタ等があるが、これらの各回路要素は、複数のトランジスタ領域４に分散した配置されているものとする。

つまり、ここで説明するＣＭＯＳセンサでは、図１に示すように、二次元アレイの列方向に沿って並ぶ二つのトランジスタ領域４に分散配置された一組の回路群を、同列方向に沿って並ぶ二つの電圧変換部２が共用するとともに、当該電圧変換部２のそれぞれを二次元アレイ中で斜めに隣り合う二つの光電変換部１が共用し、これら一つの回路群、二つの電圧変換部２および計四つの光電変換部１が一つの共有単位（単位ブロック）６を構成しているのである。

以上のように、本実施形態のＣＭＯＳセンサによれば、斜めに隣り合う光電変換部１の間に、これら二つの光電変換部１で共用する一つの電圧変換部２が配置された複数画素共有構造であるため、従来のように二次元アレイの列方向または行方向に並ぶ光電変換部が電圧変換部を共用する場合に比べて、電圧変換部２の直交方向の大きさが１／√２になる。加えて、電圧変換部２を配置したときに転送ゲート３の光電変換部１への突き出しが少なくて済むため、光電変換部１の間隔を縮小することも可能である。さらには、電圧変換部２が行方向の画素間の中心に位置するため、列方向に分離配置されたトランジスタ領域４への配線５が単純で他の配線５と干渉しにくい形状となっている。通常、ポリシリコンで形成される転送ゲート３も並行配置される部分が読み出し部のみであるので、設計可能ポリ間隔に影響されず、狭い素子分離領域上において配線５との接続が可能である。

したがって、このような共有構造によれば、トランジスタ領域４を除く領域において、素子分離幅のみに光電変換部１の面積が依存することになる。トランジスタ領域４は領域圧縮が困難なので、形状依存の少ない電圧変換部２の配置により面積効率を高めるためである。そして、斜めに隣り合う光電変換部１の間の空き領域を有効に活用して電圧変換部２を配置することで、その電圧変換部２周辺に発生する無効領域の発生を抑制することができるので、二次元アレイ状の各光電変換部１の間隔（二次元アレイにおける列方向または行方向の間隔）を縮小し得るようになり、また画素面積に対して光電変換部１の領域面積を十分に確保でき、さらには光電変換部１を各画素における光学中心に配置して光学的な画素中心を二次元的に等間隔に配置することが実現容易となるのである。

つまり、複数画素共有構造において、共用される電圧変換部２の周辺における無効領域の発生を抑制できるため、光電変換部１の領域面積拡大が可能になり、それぞれの画素中心の等間隔配置も容易に実現し得るようになる。そして、光電変換部１の領域面積拡大により、その光電変換部１での飽和信号量が増大してダイナミックレンジ改善されることになり、また信号電荷量が多いほど明時のランダム雑音の相対量が低減してＳ／Ｎ比が改善されるので、出力信号における画質向上も期待し得るようになる。

また、本実施形態のＣＭＯＳセンサによれば、回路群を構成する各回路要素が二つのトランジスタ領域４に分散配置されているため、二次元アレイ状に配置された各光電変換部１に対して、バランス良く均等配置することが可能となる。したがって、トランジスタ領域４の領域圧縮が困難であっても、画素面積に対して光電変換部１の領域面積を十分に確保でき、さらには光電変換部１を各画素における光学中心に配置して光学的な画素中心を二次元的に等間隔に配置することが実現容易となるのである。

なお、ここでは、一つの共有単位６が四つの光電変換部１を有する場合の例、すなわち四画素間での共有例を説明したが、本発明はこれに限定されるものではなく、偶数画素間共有であれば同様の駆動が可能である。ただし、共有画素数が増大すると、電圧変換部２の容量値が増大することから、信号電荷量に対する電圧変換部２の出力電圧が低下する傾向にある。このことは、増幅手段への入力信号が微小になり、雑音耐性の劣化に繋がるおそれがある。光電変換部１の面積は共有画素数が増大するほど増大するが、面積の改善率は共有回路部の共有度に従うため、共有度が増すほど改善率は低下する。電圧変換部２の容量は不純物濃度の最適化により改善は可能であるが、限界がある。これらのことから、第１実施形態で説明した四画素共有は、最もバランスのとれた共有構成であると言える。

また、本実施形態のＣＭＯＳセンサでは、斜めに隣り合う光電変換部１で電圧変換部２を共用していることから、読み出しに関して電圧変換部２を共有する画素（光電変換部１）は全て二次元アレイにおける行が異なることになるため、行毎の一括読み出しが可能となる。したがって、図３（ａ）に示すように、二次元アレイのある行をＲ（赤），Ｇ（緑），Ｒ，Ｇ…、次の行をＧ，Ｂ（青），Ｇ，Ｂ…とした、いわゆるベイヤー配列の色フィルタを配して用いるのに非常に適したものとなる。ベイヤー配列の色フィルタを形成した場合であれば、一つの共有単位６は、四つの光電変換部１が全てＧ色に対応したものとなるか、あるいはそのうちの二つがＲ色に対応し、他の二つがＢ色に対応したものとなる。すなわち、一つの共有単位６を構成する光電変換部１には互いに同じ分光感度のものが含まれることになり、しかも二次元アレイの奇数行、偶数行で各々同色となる。

このことから、ベイヤー配列の色フィルタを形成した場合には、図３（ｂ）に示すように、一つの共有単位６を構成する光電変換部１のうちの互いに同じ分光感度のものについて、その光電変換部１からの電荷の読み出しを同時に行って、当該共有単位６を構成する電圧変換部２での電荷による信号加算を行う駆動モードに対応することで、各光電変換部１からの高速信号読み出しについても対応することが可能となるのである。つまり、その駆動モードによる電荷加算機能を利用すれば、電圧変換部２で同色に関して２行分の信号電荷加算が可能となり、出力行数を１／２にして高速に信号を読み出すことも可能となる。

さらにまた、本実施形態のＣＭＯＳセンサでは、一つの共有単位における二つの電圧変換部２による回路群の共用が二次元アレイにおける列方向に沿って行われるように、すなわち二つの電圧変換部２が列方向に並ぶように構成されている。したがって、回路群のうちの二次元アレイにおける同一行に配置されたものに対して行一括の駆動信号を与えて、二次元アレイの同一行に並ぶ光電変換部１についての一括読み出しを行うことが容易に実現可能となる。つまり、斜めに隣り合う光電変換部１で電圧変換部２を共用すれば、読み出しに関して電圧変換部２を共有する画素（光電変換部）は全て二次元アレイにおける行が異なることになるため、行毎の一括読み出しが可能となり、さらに電圧変換部２が列方向に並んでいれば、トランジスタ領域４の回路群を二つの電圧変換部２が共用する場合であっても、行毎の一括読み出しが阻害されてしまうことがない。したがって、このような一括読み出しを行うことによっても、高速な信号読み出しを実現することが可能となる。

〔第２実施形態〕
次に、本発明の第２実施形態について説明する。図４は、第２実施形態におけるＣＭＯＳセンサの概略構成例を示す説明図である。

図例のように、第２実施形態におけるＣＭＯＳセンサは、回路群での処理後の電圧信号を読み出すための信号線７が、二次元アレイにおける同一列に対して複数設けられている。そして、これら複数の信号線７により、二次元アレイの列方向に並ぶ複数の共有単位６からの電圧信号の読み出しを同時に行うように構成されている。このような構成によれば、各列において複数の共有単位６からの信号出力が同時に得られるため、出力数に応じて１画像を得るのに必要な期間が短くなる。つまり、更なる高速駆動が可能になるのである。

〔第３実施形態〕
次に、本発明の第３実施形態について説明する。図５〜６は、第３実施形態におけるＣＭＯＳセンサの概略構成例を示す説明図である。

第３実施形態におけるＣＭＯＳセンサは、斜めに隣り合う二つの光電変換部１が電圧変換部２を共用することにより、二次元アレイの奇数行と偶数行とで信号読み出しの順列が異なるが、これを補正するための信号順列復元手段を備えている。これは、以下に述べる理由によるものである。

通常、ＣＭＯＳセンサは、図５または図６に示すように、信号読み出しを行うための信号線７が二次元アレイの列毎に列選択スイッチ８を介して行回路９に接続しており、各信号線７から行回路９へ信号が出力されるようになっている。ところが、斜めに隣り合う二つの光電変換部１が電圧変換部２を共用する複数画素共有構造では、行回路９への出力は、奇数行と偶数行で信号線７が異なる。したがって、従来構成のＣＭＯＳセンサと同じ出力を得るためには、行回路９への読み出し時に、制御信号の入力を一列分ずらす必要がある。そのために、信号順列復元手段を備えているのである。

各信号線７から行回路９への信号出力は、通常、図例のような遅延回路１０の縦列接続によって行われ、時間的にずれた信号が各列の列選択スイッチ８に順次入力されることになる。これに対して、第３実施形態におけるＣＭＯＳセンサでは、信号順列復元手段が初段への入力信号を時間的にずらすことで、一般的なＣＭＯＳセンサのデータ出力タイミングに合わせるようになっている。

このような信号順列復元手段としては、例えば図５に示すように、初段入力前に一つの遅延回路１１を挿入し、かつ、スイッチ１２によってこの遅延回路１１をバイパスできるように構成したものが考えられる。このような構成では、端の列の信号の取り扱いが曖昧であるが、通常水平ブランキング期間がタイミング信号によって定義されているため、特に問題はない。また、信号順列復元手段としては、例えば図６に示すように、各列への制御信号に関して各々遅延手段１０列から二本取り出し、スイッチ１３によってその選択をするように構成したものも考えられる。取り出す二本の制御信号は、一列分の読み出し信号のタイミングがずれた信号とする。このような構成では、行回路９の出力端側におけるアンプ９ａへ入力されるアナログ信号が、通常配列画素と差異がないものとなる。いずれの例においても、信号順列復元手段を備えることで、奇数行、偶数行読み出しのスイッチ切替を行うことが可能となるので、転送ゲート３の制御信号に同期したタイミング信号で制御することが可能であり、特殊な機能回路は不要である。

〔第４実施形態〕
次に、本発明の第４実施形態について説明する。図７は色成分別の生成電荷量を示す説明図であり、図８〜９は第４実施形態におけるＣＭＯＳセンサの概略構成例を示す説明図である。

第４実施形態におけるＣＭＯＳセンサは、二次元アレイ状に配置された光電変換部１に対応して、ベイヤー配列の色フィルタが配されている（図３（ａ）参照）。そして、その二次元アレイにおける奇数列と偶数列とで出力電圧信号に対する増幅率、すなわち電圧信号を出力する信号線における信号増幅率を相違させるように構成されている。これは、以下に述べる理由によるものである。

ベイヤー配列の色フィルタが配されている場合、斜めに隣り合う二つの光電変換部１が電圧変換部２を共用する複数画素共有構造では、Ｇｒ（Ｒ画素が配置される列にあるＧ信号）およびＧｂ（Ｒ画素が配置される列にあるＧ信号）で共有する出力線と、ＢおよびＲで共有する出力線とに、信号線を分けることができる。そして、図７に示すように、一般に、Ｂ信号は生成電荷量が少ないことと表面Ｐ＋で吸収される分の損失があり、また、Ｒ信号は光電変換部１のＰＮ接合が形成できる深さでは大半が吸収できないことから、Ｇ信号が最も損失が少なく出力が大きくなる傾向にある。したがって、予めＧｒ，Ｇｂ出力線とＢ，Ｒ出力線とのゲイン（増幅率）を相違させておけば、チップ出力におけるＲＧＢ分光特性の差を低減することが可能となるからである。

具体的には、図８に示すように、Ｇｒ，Ｇｂ出力線のゲインを低く、Ｂ，Ｒ出力線のゲインを高くすることが考えられる。なお、ゲインの設定等については、公知技術を利用して行えばよいため、ここではその説明を省略する。

このような列毎のゲイン設定を行えば、各列から出力される信号を当該各列毎に有するＡＤ変換手段（ＡＤコンバータ等）によってデジタル信号化し、複数列から出力されるデジタル信号が一つの信号出力手段（行回路やアンプ等）に順次入力されるように構成された場合であっても、それぞれのデジタル信号は、ＲＧＢ分光特性の差を低減させるようなゲイン調整がなされた後のものなので、信号出力手段での処理を一律に、すなわち同一の処理パラメータで行い得るようになる。

また、例えば図９に示すように、二次元アレイにおける奇数列と偶数列との出力がそれぞれ異なる二つの行回路９ｂ、９ｃに接続している場合であれば、各列別に信号線における信号増幅率を相違させなくても、二つの行回路９ｂ、９ｃにおけるゲイン（増幅率）が互いに異なるようにすれば、上述した場合と同様に、チップ出力におけるＲＧＢ分光特性の差を低減することが可能となり、これにより列間でのゲインばらつきを抑制することできる。なお、行回路９ｂ、９ｃにおけるゲインを互いに相違させる場合においても、そのゲインの設定等については、公知技術を利用して行えばよいため、ここではその説明を省略する。

〔第５実施形態〕
次に、本発明の第５実施形態について説明する。図１０は、第５実施形態におけるＣＭＯＳセンサの概略構成例を示す説明図である。

第５実施形態におけるＣＭＯＳセンサでは、二次元アレイ状に配置された光電変換部１に対応してベイヤー配列の色フィルタが配されている。そして、斜めに隣り合う二つの光電変換部１のうちで同色の色フィルタが配されたものからの検出信号の比較結果に基づいて、画素レイアウトの違いに起因する出力信号差が補正されている。これは、以下に述べる理由によるものである。

一般に、複数画素共有構造では、複数の光電変換部によって電圧変換部を共有するが、これら複数の光電変換部は、それぞれの形状が対称となるため、製造プロセスにおけるパターンずれや受光時における光入射角度のばらつき等によって、発生信号量が異なる可能性がある。ところが、複数画素共有構造であっても、斜めに隣り合う二つの光電変換部１が電圧変換部２を共用する複数画素共有構造においては、ベイヤー配列の色フィルタが配されていれば、図１０に示すように、ＧｒとＧｂとが同一の電圧変換部２に接続するが、これらＧｒとＧｂとの配置行が互いに異なることになる。したがって、画素以外の構成要素、すなわち色や後段接続回路等が全く同じ組み合わせが存在することになるため、画素形状に起因する発生信号量の補正がし易くなるのである。

つまり、第５実施形態におけるＣＭＯＳセンサでは、ＧｒとＧｂとからの検出信号の比較結果を基に、斜めに隣り合う二つの光電変換部１の画素レイアウト（配置位置や光電変換部形状等）の違いに起因する出力信号差を、図例に示した補正係数を用いつつ補正するのである。そして、その補正を、ＢとＲとからの出力信号にも適用する。このような補正を行えば、画素レイアウトの違いに起因する出力信号差が補正されるので、複数画素共有構造の場合であっても、出力ばらつきの小さな信号出力を実現することができる。特に、斜めに隣り合う二つの光電変換部１が電圧変換部２を共用する複数画素共有構造の場合には、補正誤差の抑制が可能になるとともに、補正係数の算出も容易化する。これは、従来のような垂直方向または水平方向の隣接画素での共有構造（図１２，１３参照）であると、同色での共有要素が同一のものではないため誤差が大きくなるのに対して、斜め共有構造であればＧｒとＧｂとからの検出信号の比較結果、すなわち画素以外の構成要素が全く同じ組み合わせのものを基にするため、その誤差の抑制が可能となるからであり、また、垂直方向と水平方向の共有が混在する共有構造（図１５参照）においては、画素形状のパターン数が四つに増えるために補正係数の計算が難しくなるのに対して、斜め共有構造であればそのようなことを回避して補正係数の算出が容易となるからである。

このような補正処理に関しては、ＡＤ変換後のデジタル信号に対して容易に適用することができる。なお、信号出力に対する補正処理については、第４実施形態で説明したゲイン調整の場合と同様に、公知技術を利用して行えばよいため、ここではその説明を省略する。

〔第６実施形態〕
次に、本発明の第５実施形態について説明する。図１１は、第６実施形態におけるＣＭＯＳセンサの概略構成例を示す説明図である。

第６実施形態におけるＣＭＯＳセンサでは、第１実施形態の場合と同様に、共有単位６を構成する電圧変換部２での電荷による信号加算を行う駆動モードに対応する。ただし、第６実施形態におけるＣＭＯＳセンサでは、単にその駆動モードによる電荷加算機能を利用するだけではなく、電荷による信号加算のために電荷が同時に読み出される光電変換部１同士での光電変換時間が互いに異なるように構成されている。これは、以下に述べる理由によるものである。

複数画素共有構造、特に一つの共有単位６が一つの共有単位６を含む四画素共有構造では、電圧変換部２を配線５を介して共有する画素の中に同じ分光特性のもの、すなわち同色の色フィルタが配されたものが存在する。そのために、電荷加算機能を利用することが可能となるのであるが、その場合において、図１１（ａ）に示すように、同時に読み出す画素のうち、一方の電圧変換部２に接続する光電変換部１と、他方の電圧変換部２に接続する光電変換部１とで、それぞれの光電変換時間に差をつけることで、低輝度光の感度が高輝度光の感度よりも高い、いわゆる広ダイナミックレンジ化が可能となる。光電変換時間の差は、図例のような読み出しパルス制御によって行えばよい。このような光電変換時間差を設ければ、例えば高輝度光が入力された時、通常の蓄積時間の画素は飽和してしまうが、蓄積開始時間を遅らせた画素は飽和せずに光強度に依存した特性を得ることになる。したがって、それぞれにおける信号電荷を共有する電圧変換部２で加算すると、その加算後の信号出力は、図１１（ｂ）に示すような感度特性が得られることになるのである。

なお、上述した第１〜第６実施形態では、本発明の好適な実施具体例を説明したが、本発明はその内容に限定されることはない。例えば第１〜第６実施形態を適宜組み合わせて実施するといったように、本発明は、その要旨を逸脱しない範囲で適宜変更することが可能である。

本発明の第１実施形態におけるＣＭＯＳセンサの概略構成例を示す説明図（その１）であり、各構成要素の配置レイアウト例を示す図である。 本発明の第１実施形態におけるＣＭＯＳセンサの概略構成例を示す説明図（その２）であり、その回路構成例を示す図である。 本発明の第１実施形態におけるＣＭＯＳセンサの概略構成例を示す説明図（その３）であり、その信号読み出し例である。 本発明の第２実施形態におけるＣＭＯＳセンサの概略構成例を示す説明図である。 本発明の第３実施形態におけるＣＭＯＳセンサの概略構成例を示す説明図（その１）である。 本発明の第３実施形態におけるＣＭＯＳセンサの概略構成例を示す説明図（その２）である。 色成分別の生成電荷量を示す説明図である。 本発明の第４実施形態におけるＣＭＯＳセンサの概略構成例を示す説明図（その１）である。 本発明の第４実施形態におけるＣＭＯＳセンサの概略構成例を示す説明図（その２）である。 本発明の第５実施形態におけるＣＭＯＳセンサの概略構成例を示す説明図である。 本発明の第６実施形態におけるＣＭＯＳセンサの概略構成例を示す説明図である。 従来のＣＭＯＳセンサにおける複数画素共有構造の例を示す説明図（その１）である。 従来のＣＭＯＳセンサにおける複数画素共有構造の例を示す説明図（その２）である。 従来のＣＭＯＳセンサにおける複数画素共有構造の例を示す説明図（その３）である。 従来のＣＭＯＳセンサにおける複数画素共有構造の例を示す説明図（その４）である。

符号の説明

１…光電変換部、２…電圧変換部、３…転送ゲート、４…トランジスタ領域、５…配線、６…共有単位、７…信号線、８…列選択スイッチ、９，９ｂ，９ｃ…行回路、９ａ…アンプ、１０，１１…遅延回路、１２，１３…スイッチ

Claims (15)

1. 二次元アレイ状に配置された光電変換部と、当該光電変換部での光電変換によって発生した電荷を電圧に変換する電圧変換部とを備えた固体撮像素子において、
   前記二次元アレイ中で斜めに隣り合う二つの光電変換部の間に一つの電圧変換部が配置され、当該一つの電圧変換部を前記二つの光電変換部が共用するように構成された
   ことを特徴とする固体撮像素子。
2. 前記電圧変換部により変換された電圧信号に対する処理を行う回路群が配置されるトランジスタ領域を備えるとともに、当該トランジスタ領域における回路群が複数の前記電圧変換部と配線を介して電気的に接続され、当該回路群を各電圧変換部が共用するように構成された
   ことを特徴とする請求項１記載の固体撮像素子。
3. 前記回路群を共用する複数の電圧変換部に対して複数のトランジスタ領域が設けられ、当該回路群を構成する各回路要素が前記複数のトランジスタ領域に分散配置されている
   ことを特徴とする請求項２記載の固体撮像素子。
4. 前記回路群を二つの電圧変換部が共用するとともに、当該電圧変換部のそれぞれを二つの光電変換部が共用し、これら一組の回路群、二つの電圧変換部および計四つの光電変換部が一つの共有単位を構成する
   ことを特徴とする請求項３記載の固体撮像素子。
5. 前記共有単位を構成する光電変換部には、互いに同じ分光感度のものが含まれている
   ことを特徴とする請求項４記載の固体撮像素子。
6. 前記共有単位を構成する光電変換部のうちの互いに同じ分光感度のものについて、当該光電変換部からの電荷の読み出しを同時に行って、当該共有単位を構成する電圧変換部での電荷による信号加算を行う駆動モードに対応するように構成された
   ことを特徴とする請求項５記載の固体撮像素子。
7. 前記共有単位における各電圧変換部による回路群の共用が前記二次元アレイにおける列方向に沿って行われるように構成された
   ことを特徴とする請求項４記載の固体撮像素子。
8. 前記回路群のうちの前記二次元アレイにおける同一行に配置されたものに対して行一括の駆動信号を与えて、前記二次元アレイの同一行に並ぶ光電変換部についての一括読み出しを行うように構成された
   ことを特徴とする請求項７記載の固体撮像素子。
9. 前記回路群での処理後の電圧信号を読み出すための信号線が前記二次元アレイにおける同一列に対して複数設けられ、当該複数の信号線により前記二次元アレイの列方向に並ぶ複数の前記共有単位からの電圧信号の読み出しを同時に行うように構成された
   ことを特徴とする請求項４記載の固体撮像素子。
10. 前記共有単位における電圧変換部を前記二次元アレイ中で斜めに隣り合う二つの光電変換部が共用することにより当該二次元アレイの奇数行と偶数行とで信号読み出しの順列が異なることを補正するための信号順列復元手段を備える
    ことを特徴とする請求項４記載の固体撮像素子。
11. 二次元アレイ状に配置された光電変換部に対応してベイヤー配列の色フィルタが配されるとともに、当該二次元アレイにおける奇数列と偶数列とで出力電圧信号に対する増幅率を相違させるように構成された
    ことを特徴とする請求項４記載の固体撮像素子。
12. 一行駆動期間毎に前記二次元アレイの各列から出力される信号を当該各列毎に有するＡＤ変換手段によってデジタル信号化するとともに、複数列から出力されるデジタル信号が一つの信号出力手段に順次入力されるように構成された
    ことを特徴とする請求項１１記載の固体撮像素子。
13. 二次元アレイ状に配置された光電変換部に対応してベイヤー配列の色フィルタが配されるとともに、当該二次元アレイにおける奇数列と偶数列との出力がそれぞれ異なる二つの行回路に接続し、かつ、前記二つの行回路における増幅率が互いに異なる
    ことを特徴とする請求項４記載の固体撮像素子。
14. 二次元アレイ状に配置された光電変換部に対応してベイヤー配列の色フィルタが配されている場合に、前記二次元アレイ中で一つの電圧変換部を共用する斜めに隣り合う二つの光電変換部で、前記ベイヤー配列により同色の色フィルタが配されたものからの検出信号の比較結果に基づいて、画素レイアウトの違いに起因する出力信号差が補正されている
    ことを特徴とする請求項４記載の固体撮像素子。
15. 前記電圧変換部での電荷による信号加算を行う駆動モードに対応するとともに、電荷が同時に読み出される光電変換部同士での光電変換時間が互いに異なるように構成された
    ことを特徴とする請求項４記載の固体撮像素子。
    

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