JP2014011558A - 固体撮像装置 - Google Patents

Abstract

【課題】画質の低下を低減する。
【解決手段】第１の基板には、第１〜第ｎ（ｎは２以上の整数）の色のうちいずれかの色に対応する色信号を生成する光電変換素子が配置されている。第１の基板に接続された第２の基板において、アナログメモリ２３１，２３２，２３３，２３４は、光電変換素子により生成された色信号を蓄積する。平均化回路２７５，２７６は、複数のアナログメモリに蓄積された各色信号を平均化する。
【選択図】図７

Description

本発明は、画素を構成する回路素子が配置された複数の基板が電気的に接続されている固体撮像装置に関する。

近年、パーソナルコンピューターの急速な普及により、画像入力機器としてのデジタルカメラの需要が拡大している。デジタルカメラの画質を決定する要素は幾つかあるが、それらの要素の中でも撮像素子の画素数は、撮影画像の解像度を決定する大きな要素である。そのため、最近は１２００万以上の画素を持ったデジタルカメラが商品化されている。

撮像素子として、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等のＭＯＳ型イメージセンサに代表される増幅型固体撮像装置や、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージセンサに代表される電荷転送型固体撮像装置が知られている。これらの固体撮像装置は、デジタルスチルカメラ、デジタルビデオカメラなどに広く用いられている。近年、カメラ付き携帯電話やＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）などのモバイル機器に搭載される固体撮像装置として、電源電圧が低いＭＯＳ型固体撮像装置が消費電力の観点などから多く用いられている。

従来、このようなＭＯＳ型固体撮像装置において、複数の画素が配列された画素領域が形成された半導体チップと、信号処理回路が形成された半導体チップとを電気的に接続して１つのデバイスとして構成した固体撮像装置が種々提案されている。例えば、特許文献１では、単位画素セルまたは複数画素をまとめたセル毎に配線層側にマイクロパッドを形成した半導体チップと、半導体チップのマイクロパッドに対応する位置の配線層側にマイクロパッドを形成した信号処理チップとをマイクロバンプによって接続した固体撮像装置が開示されている。

図１０は、従来の固体撮像装置の構成を示している。従来の固体撮像装置は、ＭＯＳ型イメージセンサを有する第１の基板２０１と、信号処理回路を有する第２の基板２０２とを上下に重ねて構成される。第１の基板２０１には、第２の基板２０２と接続される面とは反対側の面から光が入射する。すなわち、第１の基板２０１は、基板の表面側に配線層が形成され、この配線層が形成された表面と反対側の裏面側から光が入射するように構成される。

第１の基板２０１の配線層には、後述するように単位画素からなるセル毎に、あるいは複数画素をまとめたセル毎に多数のマイクロパッド２０３が形成されている。また、第２の基板２０２の配線層側の面には、第１の基板２０１のマイクロパッド２０３に対応する多数のマイクロパッド２０４が形成されている。第１の基板２０１と第２の基板２０２は、互いにマイクロパッド２０３およびマイクロパッド２０４が対向するように重ねて配置されている。マイクロパッド２０３とマイクロパッド２０４は、マイクロバンプ２０５を介して電気的に接続されて一体化されている。マイクロパッド２０３，２０４は、通常のパッドよりも小さいマイクロパッドで形成される。

第２の基板２０２は、第１の基板２０１より大きい面積となるように形成される。この第２の基板２０２の表面において、第１の基板１０１の外側に対応する位置には、通常のパッド２０６が配置されている。このパッド２０６は、２つの基板を含む系以外の系とのインターフェイスを構成する。

図１１は、第１の基板２０１の構成を示している。第１の基板２０１は、複数の画素セル２０７が２次元状に配置された画素部２０８と、画素セル２０７を制御する制御回路２０９とを有する。

図１２は、第１の基板２０１の画素セル２０７における回路構成を示している。ここでは４画素で１つの画素セルを構成している。画素セル２０７は、４つの光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄを有している。光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄは、それぞれ対応する４つの転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄのソースに接続される。転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄのゲートは、転送パルスが供給される転送配線２２７Ａ，２２７Ｂ，２２７Ｃ，２２７Ｄに接続される。転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄのドレインは、リセットトランジスタ２２３のソースに共通に接続される。また、転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄのドレインとリセットトランジスタ２２３のソースとの間の、いわゆるフローティングディフュージョンと呼ばれる電荷保持部ＦＤが増幅トランジスタ２２４のゲートに接続される。

リセットトランジスタ２２３のドレインは電源配線２３２に接続され、リセットトランジスタ２２３のゲートは、リセットパルスが供給されるリセット配線２２８に接続される。活性化トランジスタ２２５のドレインは電源配線２３２に接続され、活性化トランジスタ２２５のソースは増幅トランジスタ２２４のドレインに接続される。活性化トランジスタ２２５のゲートは、活性化パルスが供給される活性化配線２２９に接続される。増幅トランジスタ２２４のソースは注入トランジスタ２３０のドレインに接続される。注入トランジスタ２３０のソースはグランド電位に接続され、注入トランジスタ２３０のゲートは、注入パルスが供給される注入配線２３１に接続される。増幅トランジスタ２２４と注入トランジスタ２３０との接続の中点が出力端子２２６に接続される。

光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄは、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積する。転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄは、光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄに蓄積された信号電荷を電荷保持部ＦＤに転送するトランジスタである。転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄのオン／オフは、制御回路２０９から転送配線２２７Ａ，２２７Ｂ，２２７Ｃ，２２７Ｄを介して供給される転送パルスによって制御される。電荷保持部ＦＤは、増幅トランジスタ２２４の入力部を構成しており、光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄから転送された信号電荷を一時的に保持・蓄積する浮遊拡散容量である。

リセットトランジスタ２２３は、電荷保持部ＦＤをリセットするトランジスタである。リセットトランジスタ２２３のオン／オフは、制御回路２０９からリセット配線２２８を介して供給されるリセットパルスによって制御される。リセットトランジスタ２２３と転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄを同時にオンにすることによって、光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄをリセットすることも可能である。

増幅トランジスタ２２４は、ゲートに入力される、電荷保持部ＦＤに蓄積されている信号電荷に基づく信号を増幅した増幅信号をソースから出力するトランジスタである。活性化トランジスタ２２５および注入トランジスタ２３０は、増幅トランジスタ２２４を駆動する電流を増幅トランジスタ２２４に供給するトランジスタである。活性化トランジスタ２２５のオン／オフは、制御回路２０９から活性化配線２２９を介して供給される活性化パルスによって制御され、注入トランジスタ２３０のオン／オフは、制御回路２０９から注入配線２３１を介して供給される注入パルスによって制御される。

光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄ、転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄ、リセットトランジスタ２２３、増幅トランジスタ２２４、活性化トランジスタ２２５、注入トランジスタ２３０により、４画素をまとめた１つの画素セル２０７が構成される。なお、本従来例においては、第１の基板２０１上には、基板外に読み出す信号を出力するための垂直信号線は存在しない。

次に、図１３を参照して、画素セル２０７の動作を説明する。まず、注入配線２３１を介して注入パルスＰｎ１が印加されて注入トランジスタ２３０がオンとなり、出力端子２２６の電位が０Ｖに固定される。続いて、リセット配線２２８を介してリセットパルスＰｒが印加されてリセットトランジスタ２２３がオンとなり、電荷保持部ＦＤの電位がハイレベル（電源電位）にリセットされる。電荷保持部ＦＤの電位がハイレベルになると、増幅トランジスタ２２４はオンとなる。続いて、注入パルスＰｎ１の印加が解除されて注入トランジスタ２３０がオフとなってから、活性化配線２２９を介して活性化パルスＰｋ１が印加されて活性化トランジスタ２２５がオンとなる。活性化トランジスタ２２５がオンとなることで、出力端子２２６の電位は電荷保持部ＦＤの電位に対応する電位まで上昇する。このときの出力端子２２６の電位をリセットレベルと呼ぶ。

続いて、活性化パルスＰｋ１の印加が解除されて活性化トランジスタ２２５がオフとなった後、転送配線２２７Ａを介して転送パルスＰｔ１が印加されて転送トランジスタ２２２Ａがオンとなり、対応する光電変換素子２２１Ａの信号電荷が電荷保持部ＦＤに転送される。続いて、注入配線２３１を介して注入パルスＰｎ２が印加されて注入トランジスタ２３０がオンとなり、出力端子２２６の電位が０Ｖとなる。続いて、活性化配線２２９を介して活性化パルスＰｋ２が印加されて活性化トランジスタ２２５がオンとなると、出力端子２２６の電位は、電荷保持部ＦＤの電位に対応する電位まで上昇する。このときの出力端子２２６の電位を信号レベルと呼ぶ。

出力端子２２６の電位に基づく信号はマイクロバンプ２０５を通り、第２の基板２０２に入る。第２の基板２０２では信号レベルとリセットレベルの差が検出され、その差に応じたアナログ信号をデジタル化した後、デマルチプレクスしてメモリに格納し、順次固体撮像装置から出力される。ここでは、４つの光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄのうち、１個の光電変換素子２２１Ａの信号を読み出す動作を説明した。同様の動作が、他の３つの光電変換素子２２１Ｂ，２２１Ｃ，２２１Ｄについても順番に行われる。

上記の動作により、光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄ間で若干の感光タイミングの差はあるものの、画面内で感光タイミングがほぼ揃うことになり、画素部２０８の上の方と下の方で露光の同時性を実現でき、信号の読み出し時に大きな画質劣化を起こすことなく、画像処理スピードも向上できるとされている。

特開２００６−４９３６１号公報

上述した従来技術では、４つの光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄ間で若干の感光タイミングの差はあるものの、画面内で感光タイミングがほぼ揃うことになり、画素部２０８の上の方と下の方で露光の同時性を実現することができる。この露光の同時性を実現するために、上述した従来技術における固体撮像装置は、画素から出力されたアナログ信号をデジタル信号に変換するＡＤ変換回路と、光電変換素子と同数のデジタル信号を保持するメモリとを有する。

ビューファインダーにライブビュー画像を表示するモードや、ＨＤＴＶ用の動画像を記録するモードによる動作では、毎秒６０フレーム以上、場合によっては毎秒１２０フレームが必要になることが想定される。近年のデジタルカメラの高画素化により、全画素から信号を高フレームレートで読み出すためには、多くの読み出し回路を並列的に動作させる必要があり、チップ面積の増大や消費電力の増加により実現が非常に困難である。

一方、ライブビュー画像表示や、ＨＤＴＶ動画モードにおいては、１２００万画素や１６００万画素といった画素数は必要ない。そのため、画素から信号を読み出すときに、画素を間引いて信号を読み出す方式が考えられる。しかし、間引きを行うとモアレなどが発生し、画質が低下する。

本発明は、上述した課題に鑑みてなされたものであって、画質の低下を低減することを目的とする。

本発明は、第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、前記第１の基板は、行列状に配置された複数の第１の画素を備え、前記第２の基板は、行列状に配置された複数の第２の画素を備え、前記複数の第１の画素のそれぞれは、第１〜第ｎ（ｎは２以上の整数）の色のうちいずれかの色に対応する色信号を生成する光電変換素子を有し、前記複数の第２の画素のそれぞれは、前記光電変換素子により生成された色信号を蓄積する信号蓄積回路を有し、当該固体撮像装置は、同一の列に配置された２以上の前記第２の画素の前記信号蓄積回路に蓄積された各色信号を平均化する平均化回路と、平均化された前記色信号を前記第２の画素の外部に出力する出力回路と、を有し、第ｍ（ｍは１〜ｎのいずれかの整数）の色に対応する色信号を生成する前記光電変換素子を有する前記第１の画素が、第ｍの色に対応する前記第１の画素であって、第ｍ（ｍは１〜ｎのいずれか）の色に対応する色信号を蓄積する前記信号蓄積回路を有する前記第２の画素が、第ｍの色に対応する前記第２の画素であって、前記第２の基板において、同一の色に対応する２以上の前記第２の画素が同一の列に配置されていることを特徴とする固体撮像装置である。

また、本発明の固体撮像装置において、前記平均化回路は、同一の列に配置された、同一の色に対応する２以上の前記第２の画素の前記信号蓄積回路に蓄積された前記色信号を平均化することを特徴とする。

また、本発明の固体撮像装置において、前記第１の画素は複数の第１のグループに分類され、１つの前記第１のグループは複数の前記第１の画素を含み、前記第２の画素は、複数の前記第１のグループのそれぞれに対応付けられた複数の第２のグループに分類され、１つの前記第２のグループは複数の前記第２の画素を含み、１つの前記第１のグループにおいて、第１〜第ｎの色のうち所定の色に対応する２以上の前記第１の画素が異なる列に配置され、前記第２のグループにおいて、前記所定の色に対応する２以上の前記第２の画素が同一の列に配置され、前記平均化回路は、同一の列に配置された、前記所定の色に対応する２以上の前記第２の画素の前記信号蓄積回路に蓄積された前記色信号を平均化することを特徴とする。

また、本発明の固体撮像装置において、前記所定の色に対応する２以上の前記第２の画素が同一の列に隣接して配置されていることを特徴とする。

また、本発明の固体撮像装置において、前記平均化回路は、前記信号蓄積回路に前記色信号が蓄積された後、蓄積された各色信号を、前記第２のグループ毎に異なるタイミングで平均化することを特徴とする。

また、本発明の固体撮像装置において、前記出力回路は、前記第２の画素を列方向に間引いた一部の前記第２の画素から、平均化された色信号を出力することを特徴とする。

本発明によれば、平均化の対象となった２つ以上の画素のそれぞれに含まれる信号蓄積回路に蓄積された各色信号を平均化することによって、画素から出力された各信号が構成する画像においてモアレの発生を抑制することができると共に、信号に含まれるランダムノイズ成分を低減することができる。したがって、画質の低下を低減することができる。

本発明の一実施形態による固体撮像装置を適用した撮像装置の構成を示すブロック図である。 本発明の一実施形態による固体撮像装置の断面図である。 本発明の一実施形態による固体撮像装置の構成を示すブロック図である。 本発明の一実施形態による固体撮像装置の構成を示すブロック図である。 本発明の一実施形態による固体撮像装置の画素が構成するグループを示す参考図である。 本発明の一実施形態による固体撮像装置が備える画素の回路構成を示す回路図である。 本発明の一実施形態による固体撮像装置が備える画素間に配置される回路の構成を示す回路図である。 本発明の一実施形態による固体撮像装置が備える画素の動作を示すタイミングチャートである。 本発明の一実施形態による固体撮像装置が備える画素の動作を示すタイミングチャートである。 従来の固体撮像装置の構成を示す断面図である。 従来の固体撮像装置が有する第１の基板の構成を示す構成図である。 従来の固体撮像装置が有する第１の基板の画素セルの回路構成を示す回路図である。 従来の固体撮像装置が有する画素の動作を示すタイミングチャートである。

以下、図面を参照し、本発明の実施形態を説明する。図１は、本実施形態による固体撮像装置を適用した撮像装置の一例としてデジタルカメラの構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。図１に示すデジタルカメラ１０は、レンズ部１、レンズ制御装置２、固体撮像装置３、駆動回路４、メモリ５、信号処理回路６、記録装置７、制御装置８、および表示装置９を備える。

レンズ部１はズームレンズやフォーカスレンズを備えており、被写体からの光を固体撮像装置３の受光面に被写体像として結像する。レンズ制御装置２は、レンズ部１のズーム、フォーカス、絞りなどを制御する。レンズ部１を介して取り込まれた光は固体撮像装置３の受光面で結像される。固体撮像装置３は、受光面に結像された被写体像を画像信号に変換して出力する。固体撮像装置３の受光面には、複数の画素が行方向および列方向に２次元的に配列されている。

駆動回路４は、固体撮像装置３を駆動し、その動作を制御する。メモリ５は、画像データを一時的に記憶する。信号処理回路６は、固体撮像装置３から出力された画像信号に対して、予め定められた処理を行う。信号処理回路６によって行われる処理には、画像信号の増幅、画像データの各種の補正、画像データの圧縮などがある。

記録装置７は、画像データの記録または読み出しを行うための半導体メモリなどによって構成されており、着脱可能な状態でデジタルカメラ１０に内蔵される。表示装置９は、動画像（ライブビュー画像）の表示、静止画像の表示、記録装置７に記録された動画像や静止画像の表示、デジタルカメラ１０の状態の表示などを行う。

制御装置８は、デジタルカメラ１０全体の制御を行う。制御装置８の動作は、デジタルカメラ１０が内蔵するＲＯＭに格納されているプログラムに規定されている。制御装置８は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。

図２は固体撮像装置３の断面構造を示している。固体撮像装置３は、画素を構成する回路要素（光電変換素子や、トランジスタ、容量等）が配置された２枚の基板（第１基板２０、第２基板２１）が重なった構造を有する。画素を構成する回路要素は第１基板２０と第２基板２１に分配して配置されている。第１基板２０と第２基板２１は、画素の駆動時に２枚の基板間で電気信号を授受可能なように電気的に接続されている。

第１基板２０の２つの主面（側面よりも相対的に表面積が大きい表面）のうち、光Ｌが照射される側の主面側に光電変換素子が形成されており、第１基板２０に照射された光は光電変換素子に入射する。第１基板２０の２つの主面のうち、光Ｌが照射される側の主面とは反対側の主面には、第２基板２１と接続するための接続部２５０が形成されている。第１基板２０に配置されている光電変換素子で発生した信号電荷に基づく信号は、接続部２５０を介して第２基板２１へ出力される。図２に示す例では第１基板２０と第２基板２１の主面の面積が異なるが、第１基板２０と第２基板２１の主面の面積が同じであってもよい。

図３は、第１基板２０における固体撮像装置３の構成を示している。図３に示すように、固体撮像装置３は、画素部２００Ａおよび垂直走査回路３００Ａを備えている。画素部２００Ａは、２次元の行列状に配列された画素１００Ａを有する。図３では４行４列に画素１００Ａが配置されているが、画素の配列はこれに限らず、行数および列数は２以上であればよい。画素１００Ａの配列は、赤色（Ｒ）、緑色（Ｇｒ，Ｇｂ）、青色（Ｂ）に対応した４画素を配列の単位とするベイヤー配列である。画素１００Ａの色は、画素１００Ａ上に配置されるカラーフィルタの色に対応している。例えば、画素１００Ａ上にＲのカラーフィルタが配置される場合、画素１００ＡはＲに対応している。画素１００Ａ内の光電変換素子（後述する光電変換素子２０１，２０２，２０３，２０４）は、画素１００Ａ上に配置されたカラーフィルタの色に対応した信号電荷を蓄積する。

垂直走査回路３００Ａは行単位で画素部２００Ａの駆動制御を行う。この駆動制御を行うために、垂直走査回路３００Ａは、行数と同じ数の単位回路３０１Ａ−１，３０１Ａ−２，３０１Ａ−３，３０１Ａ−４で構成されている。各単位回路３０１Ａ−ｉ（ｉ＝１，２，３，４）は、１行分の画素１００Ａを制御するための制御信号を、行毎に設けられている信号線１１０Ａへ出力する。信号線１１０Ａは画素１００Ａに接続されており、単位回路３０１Ａ−ｉから出力された制御信号を画素１００Ａに供給する。図３では、各行に対応する各信号線１１０Ａが１本の線で表現されているが、各信号線１１０Ａは複数の信号線を含む。

図４は、第２基板２１における固体撮像装置３の構成を示している。図４に示すように、固体撮像装置３は、画素部２００Ｂ、垂直走査回路３００Ｂ、列処理回路３５０、水平走査回路４００、および出力アンプ４１０を備えている。

画素部２００Ｂは、２次元の行列状に配列された画素１００Ｂと、列毎に設けられた電流源１３０とを有する。図４では４行４列に画素１００Ｂが配置されているが、画素の配列はこれに限らず、行数および列数は２以上であればよい。画素１００Ｂに対応する色の配列は、画素１００Ａに対応する色の配列と異なっている。具体的には、Ｂに対応する画素１００Ｂが１列目に配置され、Ｇｒに対応する画素１００Ｂが２列目に配置され、Ｒに対応する画素１００Ｂが３列目に配置され、Ｇｒに対応する画素１００Ｂが４列目に配置されている。これにより、画素部２００Ｂの全体として、同一の色に対応した画素１００Ｂが同一の列に配置されている。画素１００Ｂの色は、画素１００Ｂに蓄積される信号電荷を発生した画素１００Ａの色に対応している。例えば、Ｒに対応する画素１００Ａで発生した信号電荷を蓄積する画素１００ＢはＲに対応している。

画素１００Ｂは、列毎に配置された垂直信号線１２０に接続されている。電流源１３０は垂直信号線１２０に接続されており、画素１００Ｂ内の増幅トランジスタ（後述する第２増幅トランジスタ２４１，２４２，２４３，２４４）とソースフォロア回路を構成する。

垂直走査回路３００Ｂは行単位で画素部２００Ｂの駆動制御を行う。この駆動制御を行うために、垂直走査回路３００Ｂは、行数と同じ数の単位回路３０１Ｂ−１，３０１Ｂ−２，３０１Ｂ−３，３０１Ｂ−４で構成されている。各単位回路３０１Ｂ−ｉ（ｉ＝１，２，３，４）は、１行分の画素１００Ｂを制御するための制御信号を、行毎に設けられている信号線１１０Ｂへ出力する。信号線１１０Ｂは画素１００Ｂに接続されており、単位回路３０１Ｂ−ｉから出力された制御信号を画素１００Ｂに供給する。図４では、各行に対応する各信号線１１０Ｂが１本の線で表現されているが、各信号線１１０Ｂは複数の信号線を含む。制御信号により選択された行の画素１００Ｂの画素信号は垂直信号線１２０へ出力されるようになっている。

列処理回路３５０は、垂直信号線１２０に出力された画素信号に対してノイズ抑圧などの信号処理を行う。各列に対応して設けられた列処理回路３５０には出力チャンネル４３０（水平信号線、出力信号線）が接続され、出力チャンネル４３０には出力アンプ４１０が接続されている。水平走査回路４００は、垂直信号線１２０に出力されて列処理回路３５０によって処理された１行分の画素１００Ｂの画素信号を水平方向の並びの順で時系列に出力アンプ４１０へ出力する。出力アンプ４１０は、入力された画素信号を増幅し、画像信号として固体撮像装置３の外部へ出力する。

本実施形態では列処理回路３５０、水平走査回路４００、出力アンプ４１０が第２基板２１に配置されているが、これらが第１基板２０に配置されていてもよい。また、列処理回路３５０、水平走査回路４００、出力アンプ４１０のそれぞれを構成する回路要素が第１基板２０と第２基板２１に分散して配置されていてもよい。

本実施形態では、固体撮像装置３が有する全画素からなる領域を画素信号の読み出し対象領域とするが、固体撮像装置３が有する全画素からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素（常時遮光されている画素）を含んでもよい。オプティカルブラック画素から読み出した画素信号は、例えば暗電流成分の補正に使用される。

本実施形態では、複数の画素１００Ａが１つの接続部２５０を共有すると共に、複数の画素１００Ｂが１つの接続部２５０を共有する。また、１つの接続部２５０を共有する複数の画素１００Ａが同一のグループを構成すると共に、１つの接続部２５０を共有する複数の画素１００Ｂが同一のグループを構成する。図５は、画素１００Ａが構成するグループおよび画素１００Ｂが構成するグループの例を示している。図５（ａ）は、画素１００Ａが構成するグループを示し、図５（ｂ）は、画素１００Ｂが構成するグループを示している。図５では画素部２００Ａ，２００Ｂを構成する画素１００Ａ，１００Ｂのうち一部の画素１００Ａ，１００Ｂの配列を示しているが、残りの画素１００Ａ，１００Ｂの配列も、図５に示す配列と同様である。

図５（ａ）に示すように第１基板２０では、１行４列に配置された４つの画素１００Ａが１つの接続部２５０を共有する。具体的には、図５（ａ）の配列における１行目の１，３列目に配置されているＢに対応する画素１００Ａ−１，１００Ａ−３と、１行目の２，４列目に配置されているＧｂに対応する画素１００Ａ−２，１００Ａ−４とが接続部２５０−１を共有する。これらの４つの画素１００Ａ−１，１００Ａ−２，１００Ａ−３，１００Ａ−４はグループＧ１を構成する。また、図５（ａ）の配列における２行目の１，３列目に配置されているＧｒに対応する２つの画素１００Ａと、２行目の２，４列目に配置されているＲに対応する２つの画素１００Ａとが接続部２５０−２を共有する。これらの４つの画素１００ＡはグループＧ２を構成する。

また、図５（ａ）の配列における３行目の１，３列目に配置されているＢに対応する２つの画素１００Ａと、３行目の２，４列目に配置されているＧｂに対応する２つの画素１００Ａとが接続部２５０−３を共有する。これらの４つの画素１００ＡはグループＧ３を構成する。また、図５（ａ）の配列における４行目の１，３列目に配置されているＧｒに対応する２つの画素１００Ａと、４行目の２，４列目に配置されているＲに対応する２つの画素１００Ａとが接続部２５０−４を共有する。これらの４つの画素１００ＡはグループＧ４を構成する。

図５（ｂ）に示すように第２基板２１では、２行２列に配置された４つの画素１００Ｂが１つの接続部２５０を共有する。具体的には、図５（ｂ）の配列における１，２行目の１列目に配置されているＢに対応する画素１００Ｂ−１，１００Ｂ−３と、１，２行目の２列目に配置されているＧｂに対応する画素１００Ｂ−２，１００Ｂ−４とが接続部２５０−１を共有する。これらの４つの画素１００Ｂ−１，１００Ｂ−２，１００Ｂ−３，１００Ｂ−４はグループＧ１’を構成する。また、図５（ｂ）の配列における１，２行目の３列目に配置されているＲに対応する２つの画素１００Ｂと、１，２行目の４列目に配置されているＧｒに対応する２つの画素１００Ｂとが接続部２５０−２を共有する。これらの４つの画素１００ＢはグループＧ２’を構成する。

また、図５（ｂ）の配列における３，４行目の１列目に配置されているＢに対応する２つの画素１００Ｂと、３，４行目の２列目に配置されているＧｂに対応する２つの画素１００Ｂとが接続部２５０−３を共有する。これらの４つの画素１００ＢはグループＧ３’を構成する。また、図５（ｂ）の配列における３，４行目の３列目に配置されているＲに対応する２つの画素１００Ｂと、３，４行目の４列目に配置されているＧｒに対応する２つの画素１００Ｂとが接続部２５０−４を共有する。これらの４つの画素１００ＢはグループＧ４’を構成する。

上記のように、第１基板２０における４つのグループ内の合計１６画素に対して、第２基板２１における４つのグループ内の合計１６画素がそれぞれ対応するように、接続部２５０およびグループの配置が決定される。

グループＧ１内のそれぞれの画素１００ＡとグループＧ１’内のそれぞれの画素１００Ｂとが対応している。つまり、グループＧ１内の画素１００Ａで発生した信号電荷は接続部２５０−１を介してグループＧ１’内の画素１００Ｂに入力され蓄積される。また、グループＧ２内のそれぞれの画素１００ＡとグループＧ２’内のそれぞれの画素１００Ｂとが対応している。つまり、グループＧ２内の画素１００Ａで発生した信号電荷は接続部２５０−２を介してグループＧ２’内の画素１００Ｂに入力され蓄積される。

グループＧ３内のそれぞれの画素１００ＡとグループＧ１’内のそれぞれの画素１００Ｂとが対応している。つまり、グループＧ３内の画素１００Ａで発生した信号電荷は接続部２５０−３を介してグループＧ１’内の画素１００Ｂに入力され蓄積される。また、グループＧ４内のそれぞれの画素１００ＡとグループＧ４’内のそれぞれの画素１００Ｂとが対応している。つまり、グループＧ４内の画素１００Ａで発生した信号電荷は接続部２５０−４を介してグループＧ４’内の画素１００Ｂに入力され蓄積される。

垂直走査回路３００Ａ，３００Ｂは、グループＧ１内のそれぞれの画素１００ＡとグループＧ１’内のそれぞれの画素１００Ｂとを対応付け、グループＧ２内のそれぞれの画素１００ＡとグループＧ２’内のそれぞれの画素１００Ｂとを対応付け、グループＧ３内のそれぞれの画素１００ＡとグループＧ３’内のそれぞれの画素１００Ｂとを対応付け、グループＧ４内のそれぞれの画素１００ＡとグループＧ４’内のそれぞれの画素１００Ｂとを対応付け、画素１００Ａ，１００Ｂを制御する制御信号を生成し、信号線１１０Ａ，１１０Ｂを介して画素１００Ａ，１００Ｂへ出力する。

次に、画素１００Ａ，１００Ｂの構成を説明する。図６は、１つの接続部２５０を共有する４つの画素１００Ａと４つの画素１００Ｂの回路構成を示している。第１基板２０に配置された４つの画素１００Ａで構成されるグループは、光電変換素子２０１，２０２，２０３，２０４と、第１転送トランジスタ２１１，２１２，２１３，２１４と、電荷保持部２３０（フローティングディフュージョン）と、第１リセットトランジスタ２２０と、第１増幅トランジスタ２４０と、電流源２８０とを有する。第２基板２１に配置された４つの画素１００Ｂで構成されるグループは、クランプ容量２６０と、第２転送トランジスタ２７１，２７２，２７３，２７４と、第２リセットトランジスタ２２１，２２２，２２３，２２４と、アナログメモリ２３１，２３２，２３３，２３４と、第２増幅トランジスタ２４１，２４２，２４３，２４４と、選択トランジスタ２９１，２９２，２９３，２９４とを有する。図６に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。

図５（ａ）のグループＧ１内の画素１００Ａと図６の各回路要素との対応関係は以下の通りである。画素１００Ａ−１は、光電変換素子２０１と、第１転送トランジスタ２１１と、電荷保持部２３０と、第１リセットトランジスタ２２０と、第１増幅トランジスタ２４０と、電流源２８０とを有する。画素１００Ａ−２は、光電変換素子２０２と、第１転送トランジスタ２１２と、電荷保持部２３０と、第１リセットトランジスタ２２０と、第１増幅トランジスタ２４０と、電流源２８０とを有する。画素１００Ａ−３は、光電変換素子２０３と、第１転送トランジスタ２１３と、電荷保持部２３０と、第１リセットトランジスタ２２０と、第１増幅トランジスタ２４０と、電流源２８０とを有する。画素１００Ａ−４は、光電変換素子２０４と、第１転送トランジスタ２１４と、電荷保持部２３０と、第１リセットトランジスタ２２０と、第１増幅トランジスタ２４０と、電流源２８０とを有する。電荷保持部２３０と、第１リセットトランジスタ２２０と、第１増幅トランジスタ２４０と、電流源２８０とは、４つの画素１００Ａで共有されている。図５（ａ）のグループＧ２，Ｇ３，Ｇ４内の画素１００Ａと図６の各回路要素との対応関係も上記と同様である。

図５（ｂ）のグループＧ１’内の画素１００Ｂと図６の各回路要素との対応関係は以下の通りである。画素１００Ｂ−１は、クランプ容量２６０と、第２転送トランジスタ２７１と、第２リセットトランジスタ２２１と、アナログメモリ２３１と、第２増幅トランジスタ２４１と、選択トランジスタ２９１とを有する。画素１００Ｂ−２は、クランプ容量２６０と、第２転送トランジスタ２７２と、第２リセットトランジスタ２２２と、アナログメモリ２３２と、第２増幅トランジスタ２４２と、選択トランジスタ２９２とを有する。画素１００Ｂ−２は、クランプ容量２６０と、第２転送トランジスタ２７３と、第２リセットトランジスタ２２３と、アナログメモリ２３３と、第２増幅トランジスタ２４３と、選択トランジスタ２９３とを有する。画素１００Ｂ−６は、クランプ容量２６０と、第２転送トランジスタ２７４と、第２リセットトランジスタ２２４と、アナログメモリ２３４と、第２増幅トランジスタ２４４と、選択トランジスタ２９４とを有する。クランプ容量２６０は４つの画素１００Ｂで共有されている。図５（ｂ）のグループＧ２’，Ｇ３’，Ｇ４’内の画素１００Ｂと図６の各回路要素との対応関係も上記と同様である。

光電変換素子２０１，２０２，２０３，２０４の一端は接地されている。第１転送トランジスタ２１１，２１２，２１３，２１４のドレイン端子は光電変換素子２０１，２０２，２０３，２０４の他端に接続されている。第１転送トランジスタ２１１，２１２，２１３，２１４のゲート端子は垂直走査回路３００Ａに接続されており、転送パルスΦＴＸ１−１，ΦＴＸ１−２，ΦＴＸ１−３，ΦＴＸ１−４が供給される。

電荷保持部２３０の一端は第１転送トランジスタ２１１，２１２，２１３，２１４のソース端子に接続されており、電荷保持部２３０の他端は接地されている。第１リセットトランジスタ２２０のドレイン端子は電源電圧ＶＤＤに接続されており、第１リセットトランジスタ２２０のソース端子は第１転送トランジスタ２１１，２１２，２１３，２１４のソース端子に接続されている。第１リセットトランジスタ２２０のゲート端子は垂直走査回路３００Ａに接続されており、リセットパルスΦＲＳＴ１が供給される。

第１増幅トランジスタ２４０のドレイン端子は電源電圧ＶＤＤに接続されている。第１増幅トランジスタ２４０の入力部であるゲート端子は第１転送トランジスタ２１１，２１２，２１３，２１４のソース端子に接続されている。電流源２８０の一端は第１増幅トランジスタ２４０のソース端子に接続されており、電流源２８０の他端は接地されている。一例として、ドレイン端子が第１増幅トランジスタ２４０のソース端子に接続され、ソース端子が接地され、ゲート端子が垂直走査回路３００Ａに接続されたトランジスタで電流源２８０を構成してもよい。クランプ容量２６０の一端は、接続部２５０を介して第１増幅トランジスタ２４０のソース端子および電流源２８０の一端に接続されている。

第２転送トランジスタ２７１，２７２，２７３，２７４のドレイン端子はクランプ容量２６０の他端に接続されている。第２転送トランジスタ２７１，２７２，２７３，２７４のゲート端子は垂直走査回路３００Ｂに接続されており、転送パルスΦＴＸ２−１，ΦＴＸ２−２，ΦＴＸ２−３，ΦＴＸ２−４が供給される。第２リセットトランジスタ２２１，２２２，２２３，２２４のドレイン端子は電源電圧ＶＤＤに接続されており、第２リセットトランジスタ２２１，２２２，２２３，２２４のソース端子は第２転送トランジスタ２７１，２７２，２７３，２７４のソース端子に接続されている。第２リセットトランジスタ２２１，２２２，２２３，２２４のゲート端子は垂直走査回路３００Ｂに接続されており、リセットパルスΦＲＳＴ２−１，ΦＲＳＴ２−２，ΦＲＳＴ２−３，ΦＲＳＴ２−４が供給される。

アナログメモリ２３１，２３２，２３３，２３４の一端は第２転送トランジスタ２７１，２７２，２７３，２７４のソース端子に接続されており、アナログメモリ２３１，２３２，２３３，２３４の他端は接地されている。第２増幅トランジスタ２４１，２４２，２４３，２４４のドレイン端子は電源電圧ＶＤＤに接続されている。第２増幅トランジスタ２４１，２４２，２４３，２４４の入力部を構成するゲート端子は第２転送トランジスタ２７１，２７２，２７３，２７４のソース端子に接続されている。選択トランジスタ２９１，２９２，２９３，２９４のドレイン端子は第２増幅トランジスタ２４１，２４２，２４３，２４４のソース端子に接続されている。選択トランジスタ２９１，２９３のソース端子は奇数列の垂直信号線１２０に接続され、選択トランジスタ２９２，２９４のソース端子は偶数列の垂直信号線１２０に接続されている。選択トランジスタ２９１，２９２，２９３，２９４のゲート端子は垂直走査回路３００Ｂに接続されており、選択パルスΦＳＥＬ１，ΦＳＥＬ２，ΦＳＥＬ３，ΦＳＥＬ４が供給される。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。

光電変換素子２０１，２０２，２０３，２０４は、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積する。第１転送トランジスタ２１１，２１２，２１３，２１４は、光電変換素子２０１，２０２，２０３，２０４に蓄積された信号電荷を電荷保持部２３０に転送するトランジスタである。第１転送トランジスタ２１１，２１２，２１３，２１４のオン／オフは、垂直走査回路３００Ａからの転送パルスΦＴＸ１−１，ΦＴＸ１−２，ΦＴＸ１−３，ΦＴＸ１−４によって制御される。電荷保持部２３０は、光電変換素子２０１，２０２，２０３，２０４から転送された信号電荷を一時的に保持・蓄積する浮遊拡散容量である。

第１リセットトランジスタ２２０は、電荷保持部２３０をリセットするトランジスタである。第１リセットトランジスタ２２０のオン／オフは、垂直走査回路３００ＡからのリセットパルスΦＲＳＴ１によって制御される。第１リセットトランジスタ２２０と第１転送トランジスタ２１１，２１２，２１３，２１４を同時にオンにすることによって、光電変換素子２０１，２０２，２０３，２０４をリセットすることも可能である。電荷保持部２３０／光電変換素子２０１，２０２，２０３，２０４のリセットは、電荷保持部２３０／光電変換素子２０１，２０２，２０３，２０４に蓄積されている電荷量を制御して電荷保持部２３０／光電変換素子２０１，２０２，２０３，２０４の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。

第１増幅トランジスタ２４０は、ゲート端子に入力される、電荷保持部２３０に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。電流源２８０は、第１増幅トランジスタ２４０の負荷として機能し、第１増幅トランジスタ２４０を駆動する電流を第１増幅トランジスタ２４０に供給する。第１増幅トランジスタ２４０と電流源２８０はソースフォロワ回路を構成する。

クランプ容量２６０は、第１増幅トランジスタ２４０から出力される増幅信号の電圧レベルをクランプ（固定）する容量である。第２転送トランジスタ２７１，２７２，２７３，２７４は、クランプ容量２６０の他端の電圧レベルをサンプルホールドし、アナログメモリ２３１，２３２，２３３，２３４に蓄積するトランジスタである。第２転送トランジスタ２７１，２７２，２７３，２７４のオン／オフは、垂直走査回路３００Ｂからの転送パルスΦＴＸ２−１，ΦＴＸ２−２，ΦＴＸ２−３，ΦＴＸ２−４によって制御される。

第２リセットトランジスタ２２１，２２２，２２３，２２４は、アナログメモリ２３１，２３２，２３３，２３４をリセットするトランジスタである。第２リセットトランジスタ２２１，２２２，２２３，２２４のオン／オフは、垂直走査回路３００ＢからのリセットパルスΦＲＳＴ２−１，ΦＲＳＴ２−２，ΦＲＳＴ２−３，ΦＲＳＴ２−４によって制御される。アナログメモリ２３１，２３２，２３３，２３４のリセットは、アナログメモリ２３１，２３２，２３３，２３４に蓄積されている電荷量を制御してアナログメモリ２３１，２３２，２３３，２３４の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。アナログメモリ２３１，２３２，２３３，２３４は、第２転送トランジスタ２７１，２７２，２７３，２７４によってサンプルホールドされたアナログ信号を保持・蓄積する。

アナログメモリ２３１，２３２，２３３，２３４の容量は、電荷保持部２３０の容量よりも大きな容量に設定される。アナログメモリ２３１，２３２，２３３，２３４には、単位面積当たりのリーク電流（暗電流）の少ない容量であるＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）容量やＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。

第２増幅トランジスタ２４１，２４２，２４３，２４４は、ゲート端子に入力される、アナログメモリ２３１，２３２，２３３，２３４に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。第２増幅トランジスタ２４１，２４２，２４３，２４４と、垂直信号線１２０に接続された電流源１３０とはソースフォロワ回路を構成する。選択トランジスタ２９１，２９２，２９３，２９４は、画素１００Ｂを選択し、第２増幅トランジスタ２４１，２４２，２４３，２４４の出力を垂直信号線１２０に伝えるトランジスタである。選択トランジスタ２９１，２９２，２９３，２９４のオン／オフは、垂直走査回路３００Ｂからの選択パルスΦＳＥＬ１，ΦＳＥＬ２，ΦＳＥＬ３，ΦＳＥＬ４によって制御される。

前述したように、第２リセットトランジスタ２２１および選択トランジスタ２９１が配置されている画素１００Ｂは図５（ｂ）の画素１００Ｂ−１に対応し、第２リセットトランジスタ２２２および選択トランジスタ２９２が配置されている画素１００Ｂは図５（ｂ）の画素１００Ｂ−２に対応しており、画素１００Ｂ−１と画素１００Ｂ−２は同一行に配置されている。後述するように、信号の読み出しが行われる期間における第２リセットトランジスタ２２１，２２２の動作は同時に行われるので、第２リセットトランジスタ２２１，２２２の両方にリセットパルスΦＲＳＴ２−１が供給されてもよい。また、後述するように、信号の読み出しが行われる期間における選択トランジスタ２９１，２９２の動作は同時に行われるので、選択トランジスタ２９１，２９２の両方に選択パルスΦＳＥＬ１が供給されてもよい。

第１基板２０と第２基板２１の間には、接続部２５０が配置されている。第１基板２０の第１増幅トランジスタ２４０から出力された増幅信号は、接続部２５０を介して第２基板２１へ出力される。

図６では、接続部２５０が第１増幅トランジスタ２４０のソース端子および電流源２８０の一端とクランプ容量２６０の一端との間の経路に配置されているが、これに限らない。接続部２５０は、第１転送トランジスタ２１１，２１２，２１３，２１４から第２転送トランジスタ２７１，２７２，２７３，２７４までの電気的に接続された経路上のどこに配置されていてもよい。

例えば、第１転送トランジスタ２１１，２１２，２１３，２１４のソース端子と、電荷保持部２３０の一端、第１リセットトランジスタ２２０のソース端子、および第１増幅トランジスタ２４０のゲート端子との間の経路に接続部２５０が配置されていてもよい。あるいは、クランプ容量２６０の他端と、第２転送トランジスタ２７１，２７２，２７３，２７４のドレイン端子との間の経路に接続部２５０が配置されていてもよい。

図７は、第２基板２１に配置された画素１００Ｂ間に配置される回路の構成のうち、図５のグループＧ１’，Ｇ３’内の画素１００Ｂに関する回路の構成のみを示している。第２基板２１には、画素１００Ｂの複数のアナログメモリに蓄積されている信号電荷を平均化する平均化処理を行う平均化トランジスタ２７５，２７６が配置されている。

平均化トランジスタ２７５のソース端子およびドレイン端子の一方はグループＧ１’内の画素１００Ｂのアナログメモリ２３１，２３３の一端に接続されている。平均化トランジスタ２７５のソース端子およびドレイン端子の他方はグループＧ３’内の画素１００Ｂのアナログメモリ２３１，２３３の一端に接続されている。図示していないが、アナログメモリ２３１，２３３の一端は第２転送トランジスタ２７１，２７３のソース端子に接続されている。平均化トランジスタ２７５のゲート端子は垂直走査回路３００Ｂに接続されており、平均化パルスΦＭＩＸが供給される。

平均化トランジスタ２７６のソース端子およびドレイン端子の一方はグループＧ１’内の画素１００Ｂのアナログメモリ２３２，２３４の一端に接続されている。平均化トランジスタ２７６のソース端子およびドレイン端子の他方はグループＧ３’内の画素１００Ｂのアナログメモリ２３２，２３４の一端に接続されている。図示していないが、アナログメモリ２３２，２３４の一端は第２転送トランジスタ２７２，２７４のソース端子に接続されている。平均化トランジスタ２７６のゲート端子は垂直走査回路３００Ｂに接続されており、平均化パルスΦＭＩＸが供給される。

平均化トランジスタ２７５は、グループＧ１’内のアナログメモリ２３１，２３３およびグループＧ３’内のアナログメモリ２３１，２３３のそれぞれに蓄積されている信号電荷を平均化する。つまり、平均化トランジスタ２７５は、同一の列に配置されているＢに対応する４つの画素１００Ｂのアナログメモリに蓄積されている信号電荷を平均化する。平均化トランジスタ２７５のオン／オフは、垂直走査回路３００Ｂからの選択パルスΦＭＩＸによって制御される。

平均化トランジスタ２７６は、グループＧ１’内のアナログメモリ２３２，２３４およびグループＧ３’内のアナログメモリ２３２，２３４のそれぞれに蓄積されている信号電荷を平均化する。つまり、平均化トランジスタ２７６は、同一の列に配置されているＧｂに対応する４つの画素１００Ｂのアナログメモリに蓄積されている信号電荷を平均化する。平均化トランジスタ２７６のオン／オフは、垂直走査回路３００Ｂからの選択パルスΦＭＩＸによって制御される。

同様に、グループＧ２’内のアナログメモリ２３１，２３３およびグループＧ４’内のアナログメモリ２３１，２３３のそれぞれに蓄積されている信号電荷を平均化する平均化トランジスタと、グループＧ２’内のアナログメモリ２３２，２３４およびグループＧ４’内のアナログメモリ２３２，２３４のそれぞれに蓄積されている信号電荷を平均化する平均化トランジスタも配置されている。

次に、図８を参照し、画素１００Ａおよび画素１００Ｂの動作を説明する。図８は、垂直走査回路３００Ａ，３００Ｂから行毎に画素１００Ａ，１００Ｂに供給される制御信号を示している。ただし、転送パルスΦＴＸ１−１，ΦＴＸ１−２，ΦＴＸ１−３，ΦＴＸ１−４が供給される第１転送トランジスタ２１１，２１２，２１３，２１４のそれぞれが配置されている同一グループ内の４つの画素１００Ａは同一行の異なる列に配置されているので、垂直走査回路３００Ａから同一行について４種類の転送パルスΦＴＸ１−１，ΦＴＸ１−２，ΦＴＸ１−３，ΦＴＸ１−４が供給される。以下では、図６に示した４つの画素１００Ａで構成されるグループおよび４つの画素１００Ｂで構成されるグループの単位で動作を説明する。

［期間Ｔ１の動作］
まず、リセットパルスΦＲＳＴ１が“Ｌ”（Ｌｏｗ）レベルから“Ｈ”（Ｈｉｇｈ）レベルに変化することで、第１リセットトランジスタ２２０がオンとなる。同時に、転送パルスΦＴＸ１−１が“Ｌ”レベルから“Ｈ”レベルに変化することで、第１転送トランジスタ２１１がオンとなる。これによって、光電変換素子２０１がリセットされる。

続いて、リセットパルスΦＲＳＴ１および転送パルスΦＴＸ１−１が“Ｈ”レベルから“Ｌ”レベルに変化することで、第１リセットトランジスタ２２０および第１転送トランジスタ２１１がオフとなる。これによって、光電変換素子２０１のリセットが終了し、露光（信号電荷の蓄積）が開始される。上記と同様にして、光電変換素子２０２，２０３，２０４が順にリセットされ、露光が開始される。図７では、転送パルスΦＴＸ１−１，ΦＴＸ１−２，ΦＴＸ１−３，ΦＴＸ１−４が“Ｈ”レベルになるタイミングでリセットパルスΦＲＳＴ１が“Ｈ”レベルになっているが、光電変換素子２０１，２０２，２０３，２０４をリセットする期間中、リセットパルスΦＲＳＴ１が常に“Ｈ”レベルであってもよい。

［期間Ｔ２の動作］
続いて、リセットパルスΦＲＳＴ２−１が“Ｌ”レベルから“Ｈ”レベルに変化することで、第２リセットトランジスタ２２１がオンとなる。これによって、アナログメモリ２３１がリセットされる。同時に、転送パルスΦＴＸ２−１が“Ｌ”レベルから“Ｈ”レベルに変化することで、第２転送トランジスタ２７１がオンとなる。これによって、クランプ容量２６０の他端の電位が電源電圧ＶＤＤにリセットされると共に、第２転送トランジスタ２７１がクランプ容量２６０の他端の電位のサンプルホールドを開始する。

続いて、リセットパルスΦＲＳＴ１が“Ｌ”レベルから“Ｈ”レベルに変化することで、第１リセットトランジスタ２２０がオンとなる。これによって、電荷保持部２３０がリセットされる。続いて、リセットパルスΦＲＳＴ１が“Ｈ”レベルから“Ｌ”レベルに変化することで、第１リセットトランジスタ２２０がオフとなる。これによって、電荷保持部２３０のリセットが終了する。電荷保持部２３０のリセットを行うタイミングは露光期間中であればよいが、露光期間の終了直前のタイミングで電荷保持部２３０のリセットを行うことによって、電荷保持部２３０のリーク電流によるノイズをより低減することができる。

続いて、リセットパルスΦＲＳＴ２−１が“Ｈ”レベルから“Ｌ”レベルに変化することで、第２リセットトランジスタ２２１がオフとなる。これによって、アナログメモリ２３１のリセットが終了する。この時点でクランプ容量２６０は、第１増幅トランジスタ２４０から出力される増幅信号（電荷保持部２３０のリセット後の増幅信号）をクランプしている。

［期間Ｔ３の動作］
まず、転送パルスΦＴＸ１−１が“Ｌ”レベルから“Ｈ”レベルに変化することで、第１転送トランジスタ２１１がオンとなる。これによって、光電変換素子２０１に蓄積されている信号電荷が、第１転送トランジスタ２１１を介して電荷保持部２３０に転送され、電荷保持部２３０に蓄積される。これによって、露光（信号電荷の蓄積）が終了する。期間Ｔ１における露光開始から期間Ｔ３における露光終了までの期間が露光期間（信号蓄積期間）である。続いて、転送パルスΦＴＸ１−１が“Ｈ”レベルから“Ｌ”レベルに変化することで、第１転送トランジスタ２１１がオフとなる。

続いて、転送パルスΦＴＸ２−１が“Ｈ”レベルから“Ｌ”レベルに変化することで、第２転送トランジスタ２７１がオフとなる。これによって、第２転送トランジスタ２７１がクランプ容量２６０の他端の電位のサンプルホールドを終了する。

［期間Ｔ４の動作］
上述した期間Ｔ２，Ｔ３の動作は、１つのグループを構成する４つの画素１００Ａのうち１つの画素１００Ａの動作である。期間Ｔ４では、残りの３つの画素１００Ａについて、期間Ｔ２，Ｔ３の動作と同様の動作が行われる。各画素の露光期間の長さを同一とすることがより望ましい。

以下では、アナログメモリ２３１の一端の電位の変化について説明する。アナログメモリ２３２，２３３，２３４の一端の電位の変化についても同様である。電荷保持部２３０のリセットが終了した後に光電変換素子２０１から電荷保持部２３０に信号電荷が転送されることによる電荷保持部２３０の一端の電位の変化をΔＶｆｄ、第１増幅トランジスタ２４０のゲインをα１とすると、光電変換素子２０１から電荷保持部２３０に信号電荷が転送されることによる第１増幅トランジスタ２４０のソース端子の電位の変化ΔＶａｍｐ１はα１×ΔＶｆｄとなる。

アナログメモリ２３１と第２転送トランジスタ２７１の合計のゲインをα２とすると、光電変換素子２０１から電荷保持部２３０に信号電荷が転送された後の第２転送トランジスタ２７１のサンプルホールドによるアナログメモリ２３１の一端の電位の変化ΔＶｍｅｍはα２×ΔＶａｍｐ１、すなわちα１×α２×ΔＶｆｄとなる。アナログメモリ２３１のリセットが終了した時点のアナログメモリ２３１の一端の電位は電源電圧ＶＤＤであるため、光電変換素子２０１から電荷保持部２３０に信号電荷が転送された後、第２転送トランジスタ２７１によってサンプルホールドされたアナログメモリ２３１の一端の電位Ｖｍｅｍは以下の（１）式となる。（１）式において、ΔＶｍｅｍ＜０、ΔＶｆｄ＜０である。
Ｖｍｅｍ＝ＶＤＤ＋ΔＶｍｅｍ
＝ＶＤＤ＋α１×α２×ΔＶｆｄ ・・・（１）

また、α２は以下の（２）式となる。（２）式において、ＣＬはクランプ容量２６０の容量値であり、ＣＳＨはアナログメモリ２３１の容量値である。ゲインの低下をより小さくするため、クランプ容量２６０の容量ＣＬはアナログメモリ２３１の容量ＣＳＨよりも大きいことがより望ましい。

［期間Ｔ５の動作］
まず、平均化パルスΦＭＩＸが“Ｌ”レベルから“Ｈ”レベルに変化することで、平均化トランジスタ２７５，２７６がオンとなる。これによって、アナログメモリ２３１，２３３のそれぞれの一端の電位が同一となると共に、アナログメモリ２３２，２３４のそれぞれの一端の電位が同一となり、各アナログメモリに蓄積されている信号電荷が平均化される。この動作は、平均化パルスΦＭＩＸが“Ｈ”レベルから“Ｌ”レベルに変化することで終了する。

［期間Ｔ６の動作］
期間Ｔ６では、同一行に配置された２つの画素１００Ｂのアナログメモリ２３１，２３２に蓄積されている信号電荷に基づく信号が同時に読み出される。まず、選択パルスΦＳＥＬ１，ΦＳＥＬ２が“Ｌ”レベルから“Ｈ”レベルに変化することで、選択トランジスタ２９１，２９２がオンとなる。これによって、（１）式に示した電位Ｖｍｅｍに基づく信号が選択トランジスタ２９１，２９２を介して垂直信号線１２０へ出力される。

続いて、リセットパルスΦＲＳＴ２−１，ΦＲＳＴ２−２が“Ｌ”レベルから“Ｈ”レベルに変化することで、第２リセットトランジスタ２２１，２２２がオンとなる。これによって、アナログメモリ２３１，２３２がリセットされ、リセット時のアナログメモリ２３１，２３２の一端の電位に基づく信号が選択トランジスタ２９１，２９２を介して垂直信号線１２０へ出力される。

続いて、リセットパルスΦＲＳＴ２−１，ΦＲＳＴ２−２が“Ｈ”レベルから“Ｌ”レベルに変化することで、第２リセットトランジスタ２２１，２２２がオフとなる。続いて、選択パルスΦＳＥＬ１，ΦＳＥＬ２が“Ｈ”レベルから“Ｌ”レベルに変化することで、選択トランジスタ２９１，２９２がオフとなる。

列処理回路３５０は、（１）式に示した電位Ｖｍｅｍに基づく信号と、アナログメモリ２３１，２３２をリセットしたときのアナログメモリ２３１，２３２の一端の電位に基づく信号との差分をとった差分信号を生成する。この差分信号は、（１）式に示した電位Ｖｍｅｍと電源電圧ＶＤＤとの差分に基づく信号であり、光電変換素子２０１，２０２に蓄積された信号電荷が電荷保持部２３０に転送された直後の電荷保持部２３０の一端の電位と、電荷保持部２３０の一端がリセットされた直後の電荷保持部２３０の電位との差分ΔＶｆｄに基づく信号である。したがって、アナログメモリ２３１，２３２をリセットすることによるノイズ成分と、電荷保持部２３０をリセットすることによるノイズ成分とを抑圧した、光電変換素子２０１，２０２に蓄積された信号電荷に基づく信号成分を得ることができる。

列処理回路３５０から出力された信号は、水平走査回路４００によって、出力チャンネル４３０，４４０を介して出力アンプ４１０，４２０へ出力される。出力アンプ４１０，４２０は、入力された信号を処理し、画像信号として出力する。以上で、１つのグループを構成する４つの画素１００Ｂのうち同一行に配置された２つの画素１００Ｂからの信号の読み出しが終了する。

上記の動作により、図５（ｂ）の１列目に配置されたＢに対応する画素１００Ｂのうち１行目の画素１００ＢからＢに対応する画素信号が出力され、図５（ｂ）の２列目に配置されたＧｂに対応する画素１００Ｂのうち１行目の画素１００ＢからＧｂに対応する画素信号が出力され、図５（ｂ）の３列目に配置されたＲに対応する画素１００Ｂのうち１行目の画素１００ＢからＲに対応する画素信号が出力され、図５（ｂ）の１列目に配置されたＧｒに対応する画素１００Ｂのうち１行目の画素１００ＢからＧｒに対応する画素信号が出力される。それぞれの画素信号は、列方向に隣接する４つの画素１００Ｂの平均化処理により得られる画素信号である。したがって、画素１００Ｂを列方向に間引いた一部の画素１００Ｂから、平均化された画素信号が出力される。

上記の動作では、列方向に隣接する４つの画素１００Ｂで平均化処理が行われ、４行当たり１行の割合で画素１００Ｂから信号が読み出される。このため、第２基板２１において列方向に隣接する２つのグループの両方の画素１００Ｂで平均化処理が行われ、２つのグループのうち一方のグループの２つの画素１００Ｂのみから信号が読み出される。例えば、図５（ｂ）ではグループＧ１’とグループＧ３’が列方向に隣接しており、これらのグループ内の画素１００Ｂで平均化処理が行われた後、グループＧ１’の画素１００Ｂ−１，１００Ｂ−２から信号が読み出されるが、グループＧ１’，Ｇ３’内の他の画素１００Ｂからは信号が読み出されない。

したがって、グループＧ１’内の画素１００Ｂでは図８の期間Ｔ５，Ｔ６の動作が行われるが、グループＧ３’内の画素１００Ｂでは図８の期間Ｔ５の動作が行われ、期間Ｔ６の動作は行われない。グループＧ２’，Ｇ４’についても同様であり、グループＧ２’内の画素１００Ｂでは図８の期間Ｔ５，Ｔ６の動作が行われるが、グループＧ４’内の画素１００Ｂでは図８の期間Ｔ５の動作が行われ、期間Ｔ６の動作は行われない。

上記の動作では、光電変換素子２０１，２０２，２０３，２０４から電荷保持部２３０に転送された信号電荷を電荷保持部２３０が各画素１００Ａの読み出しタイミングまで保持していなければならない。電荷保持部２３０が信号電荷を保持している期間中にノイズが発生すると、電荷保持部２３０が保持している信号電荷にノイズが重畳され、信号品質（Ｓ／Ｎ）が劣化する。

電荷保持部２３０が信号電荷を保持している期間（以下、保持期間と記載）中に発生するノイズの主な要因は、電荷保持部２３０のリーク電流による電荷（以下、リーク電荷と記載）と、光電変換素子２０１，２０２，２０３，２０４以外の部分に入射する光に起因する電荷（以下、光電荷と記載）である。単位時間に発生するリーク電荷と光電荷をそれぞれｑｉｄ、ｑｐｎとし、保持期間の長さをｔｃとすると、保持期間中に発生するノイズ電荷Ｑｎは（ｑｉｄ＋ｑｐｎ）ｔｃとなる。

電荷保持部２３０の容量をＣｆｄ、アナログメモリ２３１，２３２，２３３，２３４の容量をＣｍｅｍとし、ＣｆｄとＣｍｅｍの比（Ｃｍｅｍ／Ｃｆｄ）をＡとする。また、前述したように、第１増幅トランジスタ２４０のゲインをα１、アナログメモリ２３１，２３２，２３３，２３４と第２転送トランジスタ２７１，２７２，２７３，２７４の合計のゲインをα２とする。露光期間中に光電変換素子２０１，２０２，２０３，２０４で発生した信号電荷をＱｐｈとすると、露光期間の終了後にアナログメモリ２３１，２３２，２３３，２３４に保持される信号電荷はＡ×α１×α２×Ｑｐｈとなる。

光電変換素子２０１，２０２，２０３，２０４から電荷保持部２３０に転送された信号電荷に基づく信号は第２転送トランジスタ２７１，２７２，２７３，２７４によってサンプルホールドされ、アナログメモリ２３１，２３２，２３３，２３４に格納される。したがって、電荷保持部２３０に信号電荷が転送されてからアナログメモリ２３１，２３２，２３３，２３４に信号電荷が格納されるまでの時間は短く、電荷保持部２３０で発生したノイズは無視することができる。アナログメモリ２３１，２３２，２３３，２３４が信号電荷を保持している期間に発生するノイズを上記と同じＱｎと仮定すると、Ｓ／ＮはＡ×α１×α２×Ｑｐｈ／Ｑｎとなる。

一方、容量蓄積部に保持された信号電荷を、増幅トランジスタを介して画素から読み出す場合のＳ／ＮはＱｐｈ／Ｑｎとなる。したがって、本実施形態のＳ／Ｎは従来技術のＳ／ＮのＡ×α１×α２倍となる。Ａ×α１×α２が１よりも大きくなるようにアナログメモリ２３１，２３２，２３３，２３４の容量値を設定する（例えば、アナログメモリ２３１，２３２，２３３，２３４の容量値を電荷保持部２３０の容量値よりも十分大きくする）ことによって、信号品質の劣化を低減することができる。

本実施形態では、画素１００Ａで構成されるグループに関しては、垂直方向の位置（以下、垂直位置と記載）によらず各グループの動作のタイミングは同一である。また、画素１００Ｂで構成されるグループに関しては、垂直位置が異なる各グループの動作のタイミングは、動作の期間毎に応じたタイミングとなる。図９は、画素１００Ａ，１００Ｂがｎ行に配置されている場合のグループ単位の動作のタイミングを模式的に示している。図９の垂直方向の位置が画素１００Ａ，１００Ｂの配列における垂直位置すなわち行位置を示し、水平方向の位置が時間位置を示している。図９は、画素１００Ａ，１００Ｂの配列がより一般的なｎ行×ｎ列である場合に対応している。

リセット期間は図７の期間Ｔ１に相当し、信号転送期間は図７の期間Ｔ２，Ｔ３，Ｔ４に相当し、平均化処理期間は図７の期間Ｔ５に相当し、読み出し期間は図７の期間Ｔ６に相当する。画素１００Ａで構成されるグループに関しては、垂直位置によらず各グループのリセット期間および信号転送期間は同一である。一方、画素１００Ｂで構成されるグループに関しては、垂直位置が異なる各グループの信号転送期間は同一であるが平均化処理期間および読み出し期間は異なる。上述した動作では、同一のグループ内の画素毎に露光のタイミングが異なるが、複数のグループの全体では露光の同時性を実現することができる。

上記では、列方向に隣接する４つの画素１００Ｂで平均化処理が行われるが、平均化処理の対象となる画素１００Ｂの数は４つでなくてもよい。例えば、列方向に隣接する２つの画素１００Ｂで平均化処理を行う、あるいは列方向に隣接する８つの画素１００Ｂで平均化処理を行うようにしてもよい。

上述したように、本実施形態によれば、複数の画素１００Ｂのそれぞれに含まれる信号蓄積回路（アナログメモリ）に蓄積された各信号（信号電荷）を平均化することによって、画素から出力された各信号が構成する画像においてモアレの発生を抑制することができる。また、平均化を行うことによって、信号に含まれるランダムノイズ成分を低減することができる。したがって、本実施形態によれば、画質の低下を低減することができる。

本実施形態では、同一色に対応した４つの画素１００Ｂが垂直方向（列方向）に隣接しており、これらの４つの画素１００Ｂのアナログメモリに蓄積されている信号電荷が平均化される。このように垂直方向に隣接した画素１００Ｂの信号電荷を平均化することによって、平均化トランジスタ２７５，２７６のレイアウトを簡素化することができる。また、垂直方向に隣接する、同一色に対応した２つの画素１００Ｂ間でクロストークが発生したとしても、異なる色に対応した２つの画素１００Ｂ間でクロストークが発生する場合と比較して、クロストークによる画質の低下を低減することができる。

本実施形態では、垂直方向に並んだ４つの画素１００Ｂのうち１つの画素１００Ｂのみから平均化された信号が出力される。これによって、信号の読み出しを行う垂直方向の行数が画素配列の行数の４分の１となるので、全ての行の信号の読み出しを行う場合と比較して、高速に信号を読み出すことができ、消費電力を低減することができる。また、第２基板２１における垂直位置が同一である複数のグループにおいて、同一の行にある画素１００Ｂから信号が読み出されるため、平均化された信号を読み出す制御を行毎に行うことができ、信号の読み出しに係る制御が容易になる。

また、複数の画素間で一部の回路要素を共有しているため、複数の画素間で回路要素を共有しない場合と比較して、チップ面積を低減することができる。さらに、複数の画素間で第１増幅トランジスタ２４０および電流源２８０を共有しているため、同時に動作する電流源の数を抑えることができる。このため、多数の電流源が同時に動作することによる電源電圧の電圧降下やＧＮＤ（グランド）電圧の上昇等の発生を低減することができる。

また、画素の全ての回路要素を１枚の基板に配置する場合と比較して、第１基板２０の光電変換素子の面積を大きくすることが可能となるため、感度が向上する。さらに、アナログメモリを用いることによって、第２基板２１に設ける信号蓄積用の領域の面積を小さくすることができる。

また、アナログメモリ２３１，２３２，２３３，２３４を設けたことによって、信号品質の劣化を低減することができる。特に、アナログメモリの容量値を電荷保持部の容量値よりも大きくする（例えば、アナログメモリの容量値を電荷保持部の容量値の５倍以上にする）ことによって、アナログメモリが保持する信号電荷が、電荷保持部が保持する信号電荷よりも大きくなる。このため、アナログメモリのリーク電流による信号劣化の影響を小さくすることができる。

また、クランプ容量２６０および第２転送トランジスタ２７１，２７２，２７３，２７４を設けることによって、第１基板２０で発生するノイズの影響を低減することができる。第１基板２０で発生するノイズには、第１増幅トランジスタ２４０に接続される回路（例えば第１リセットトランジスタ２２０）の動作に由来して第１増幅トランジスタ２４０の入力部で発生するノイズ（例えばリセットノイズ）や、第１増幅トランジスタ２４０の動作特性に由来するノイズ（例えば第１増幅トランジスタ２４０の回路閾値のばらつきによるノイズ）等がある。

また、アナログメモリ２３１，２３２，２３３，２３４をリセットしたときの信号と、光電変換素子２０１，２０２，２０３，２０４から電荷保持部２３０へ信号電荷を転送することによって発生する第１増幅トランジスタ２４０の出力の変動に応じた信号とを時分割で画素１００Ｂから出力し、画素１００Ｂの外部で各信号の差分処理を行うことによって、第２基板２１で発生するノイズの影響を低減することができる。第２基板２１で発生するノイズには、第２増幅トランジスタ２４１，２４２，２４３，２４４に接続される回路（例えば第２リセットトランジスタ２２１，２２２，２２３，２２４）の動作に由来して第２増幅トランジスタ２４１，２４２，２４３，２４４の入力部で発生するノイズ（例えばリセットノイズ）等がある。

本発明に係る第１の画素は例えば画素１００Ａに対応する。本発明に係る第２の画素は例えば画素１００Ｂに対応する。本発明に係る信号蓄積回路は例えばアナログメモリ２３１，２３２，２３３，２３４に対応する。本発明に係る平均化回路は例えば平均化トランジスタ２７５，２７６に対応する。本発明に係る出力回路は例えば選択トランジスタ２９１，２９２，２９３，２９４に対応する。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。上記では、２枚の基板が接続部で接続されている固体撮像装置の構成を示したが、３枚以上の基板が接続部で接続されていてもよい。３枚以上の基板が接続部で接続される固体撮像装置の場合、３枚以上の基板のうち２枚の基板が第１の基板と第２の基板に相当する。

１・・・レンズ部、２・・・レンズ制御装置、３・・・固体撮像装置、４・・・駆動回路、５・・・メモリ、６・・・信号処理回路、７・・・記録装置、８・・・制御装置、９・・・表示装置、１００Ａ，１００Ｂ・・・画素、１３０，２８０・・・電流源、２００Ａ，２００Ｂ・・・画素部、２０１，２０２，２０３，２０４・・・光電変換素子、２１１，２１２，２１３，２１４・・・第１転送トランジスタ、２２０・・・第１リセットトランジスタ、２２１，２２２，２２３，２２４・・・第２リセットトランジスタ、２３０・・・電荷保持部、２３１，２３２，２３３，２３４・・・アナログメモリ、２４０・・・第１増幅トランジスタ、２４１，２４２，２４３，２４４・・・第２増幅トランジスタ、２５０・・・接続部、２５１，２５３マイクロパッド、２５２・・・マイクロバンプ、２６０・・・クランプ容量、２７１，２７２，２７３，２７４・・・第２転送トランジスタ、２７５，２７６・・・平均化トランジスタ、２９１，２９２，２９３，２９４・・・選択トランジスタ、３００Ａ，３００Ｂ・・・垂直走査回路、３５０・・・列処理回路、４００・・・水平走査回路、４１０・・・出力アンプ、４３０・・・出力チャンネル

Claims (6)

1. 第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、
   前記第１の基板は、行列状に配置された複数の第１の画素を備え、
   前記第２の基板は、行列状に配置された複数の第２の画素を備え、
   前記複数の第１の画素のそれぞれは、第１〜第ｎ（ｎは２以上の整数）の色のうちいずれかの色に対応する色信号を生成する光電変換素子を有し、
   前記複数の第２の画素のそれぞれは、
   前記光電変換素子により生成された色信号を蓄積する信号蓄積回路を有し、
   当該固体撮像装置は、
   同一の列に配置された２以上の前記第２の画素の前記信号蓄積回路に蓄積された各色信号を平均化する平均化回路と、
   平均化された前記色信号を前記第２の画素の外部に出力する出力回路と、
   を有し、
   第ｍ（ｍは１〜ｎのいずれかの整数）の色に対応する色信号を生成する前記光電変換素子を有する前記第１の画素が、第ｍの色に対応する前記第１の画素であって、
   第ｍ（ｍは１〜ｎのいずれか）の色に対応する色信号を蓄積する前記信号蓄積回路を有する前記第２の画素が、第ｍの色に対応する前記第２の画素であって、
   前記第２の基板において、同一の色に対応する２以上の前記第２の画素が同一の列に配置されていることを特徴とする固体撮像装置。
2. 前記平均化回路は、同一の列に配置された、同一の色に対応する２以上の前記第２の画素の前記信号蓄積回路に蓄積された前記色信号を平均化することを特徴とする請求項１に記載の固体撮像装置。
3. 前記第１の画素は複数の第１のグループに分類され、１つの前記第１のグループは複数の前記第１の画素を含み、
   前記第２の画素は、複数の前記第１のグループのそれぞれに対応付けられた複数の第２のグループに分類され、１つの前記第２のグループは複数の前記第２の画素を含み、
   １つの前記第１のグループにおいて、第１〜第ｎの色のうち所定の色に対応する２以上の前記第１の画素が異なる列に配置され、
   前記第２のグループにおいて、前記所定の色に対応する２以上の前記第２の画素が同一の列に配置され、
   前記平均化回路は、同一の列に配置された、前記所定の色に対応する２以上の前記第２の画素の前記信号蓄積回路に蓄積された前記色信号を平均化することを特徴とする請求項２に記載の固体撮像装置。
4. 前記所定の色に対応する２以上の前記第２の画素が同一の列に隣接して配置されていることを特徴とする請求項３に記載の固体撮像装置。
5. 前記平均化回路は、前記信号蓄積回路に前記色信号が蓄積された後、蓄積された各色信号を、前記第２のグループ毎に異なるタイミングで平均化することを特徴とする請求項３に記載の固体撮像装置。
6. 前記出力回路は、前記第２の画素を列方向に間引いた一部の前記第２の画素から、平均化された色信号を出力することを特徴とする請求項２に記載の固体撮像装置。

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