JP2007228460A - 集積センサを搭載した積層型半導体装置 - Google Patents

集積センサを搭載した積層型半導体装置 Download PDF

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Abstract

【課題】
全画素についての信号電荷の実質的同時蓄積が可能であると共に、高い画素開口率を実現できるセンサ回路及びアドレス指定型イメージセンサを提供する。
【解決手段】
マトリックス状に配置された複数の画素１１をｎ個毎に共通ノード１３に並列接続して、複数の画素ブロック１２を構成する。各画素ブロック１２は、共通ノード１３に並列接続されたｎ個の光電変換素子ＰＤ１〜ＰＤｎと、光電変換素子ＰＤ１〜ＰＤｎの各々と共通ノード１３とを結ぶ経路をそれぞれ開閉するｎ個のトランスファゲートＴＧ１〜ＴＧｎを含む。各画素ブロック１２に対しては、その外部に、全画素１１をリセットする共通のリセットトランジスタＴｒＲＳＴと、ｎ個の画素１１から読み出される信号を増幅する共通の増幅トランジスタＴｒＡＭＰとが設けられる。
【選択図】 図４

Description

本発明は、集積センサを搭載した積層型半導体装置に関し、さらに言えば、光電変換素子、トランスファ（転送）ゲート、リセットトランジスタ及び増幅トランジスタを含むセンサ回路と、そのセンサ回路を使用して簡単な構成で全ピクセルについて同時シャッタ（グローバル・シャッタ、同時露光）を可能としたアドレス指定型イメージセンサに関する。
固体撮像装置としては、従来より、マトリックス状に配置された全画素の信号電荷をＣＣＤ（Charge-Coupled Device, 電荷結合素子）を用いて転送する構成のＣＣＤイメージセンサ（電荷転送型イメージセンサ）が多く利用されてきた。しかし、近年は、水平方向及び垂直方向に走査することにより、マトリックス状に配置された全画素の各々を選択するＣＭＯＳイメージセンサ（Ｘ−Ｙアドレス指定型イメージセンサ）の利用が増えてきており、高級一眼レフのデジタル・スチル・カメラや携帯電話機にまで使用されるようになっている。これは、ＣＣＤイメージセンサと比較して、電源が一つで済む、低消費電力である、標準のＣＭＯＳ（Complementary Metal-Oxide-Semiconductor, 相補型金属−酸化物−半導体）プロセスで製造できる、システム・オン・チップの実現が容易である、といったＣＭＯＳイメージセンサの利点が重視されるようになったためと考えられる。
しかし、従来の一般的なＣＭＯＳ（アドレス指定型）イメージセンサには、以下に述べるような二つの問題がある。
第一の問題は、全画素についての信号電荷の同時蓄積（換言すれば、同時ないしグローバルシャッタ化）ができない、という点である。
すなわち、ＣＣＤイメージセンサでは、全画素について同一時刻に信号電荷の蓄積が開始され、蓄積された信号電荷は各画素から一斉に読み出されて転送されるため、信号電荷の蓄積期間（これは露光期間に等しい）は全画素について同一である。これに対し、従来のＣＭＯＳイメージセンサでは、画素マトリックスの各行毎にあるいは各画素毎に信号電荷の蓄積が開始され、各画素に蓄積された信号電荷はアドレス指定によって各画素から順に時系列的に読み出されるため、各画素の信号電荷の蓄積期間に時間的なズレ（タイミングのズレ）がある。したがって、ＣＣＤイメージセンサのような信号電荷の同時蓄積ができない。その理由を図３３と図３０を用いて説明する。
図３３（ａ）は、ＣＣＤイメージセンサの一般的な回路構成を示す概念図であり、図３３（ｂ）は同ＣＣＤイメージセンサの信号電荷の蓄積期間を示す概念図である。図３０（ａ）は、従来のＣＭＯＳイメージセンサの一般的な回路構成を示す概念図であり、図３０（ｂ）は同ＣＭＯＳイメージセンサの信号電荷の蓄積期間を示す概念図である。（米本和也著「ＣＣＤ／ＣＭＯＳイメージ・センサの基礎と応用」（ＣＱ出版社、２００３年発行）１７５頁及び１７９頁を参照）。
ＣＣＤイメージセンサは、図３３（ａ）に示すように、マトリックス状に配置された複数の画素の各々が光電変換素子としてのフォトダイオードを含んでおり、それらフォトダイオードの各々は照射された光の強さに応じた量の信号電荷を蓄積する。各画素に蓄積された信号電荷は、各画素用に設けられたトランスファゲート（図示せず）を介して、画素マトリックスの列の各々に沿って配置された垂直ＣＣＤに一斉に読み出される。この垂直ＣＣＤへの読み出しは、通常、垂直ブランキング期間の最後に一斉に行われる。各垂直ＣＣＤに読み出された信号電荷は、当該垂直ＣＣＤの垂直転送作用によって、画素マトリックスの行に沿って配置された共通の水平ＣＣＤまで順に転送される。こうして水平ＣＣＤに転送された信号電荷は、さらに、水平ＣＣＤによってその出力端に向かって順に水平転送され、当該出力端に設けられたＦＤ（Floating Diffusion、浮遊拡散）アンプで増幅されて信号出力となる。
ＣＣＤイメージセンサの信号電荷の蓄積期間は、図３３（ｂ）から容易に理解されるように、１フレームを構成するＮ本の走査線（１〜Ｎ）の各々に対応する画素ついての蓄積期間が同じになる、換言すれば、蓄積期間が同一のタイミングで設定される。各画素に蓄積された信号電荷が垂直ＣＣＤに一斉に読み出されるという動作を考えれば、このようになることは明らかであろう。
これに対して、従来のＣＭＯＳイメージセンサでは、図３０（ａ）に示すように、マトリックス状に配置された複数の画素の各々が、光電変換素子としてのフォトダイオードと、そのフォトダイオードによって蓄積された信号電荷を増幅するアンプとを含んでいる。画素マトリックス中の各画素の選択は、垂直走査回路で行選択線を順に選択すると共に、水平走査回路で列信号線を順に選択する（つまりＸ−Ｙアドレスを順に指定する）ことによって行われる。（図３０（ａ）では、その様子を各画素中に設けられたスイッチと各列信号線に設けられたスイッチとで示してある。）列信号線の各々に設けられたＣＤＳ（Correlated Double Sampling、相関二重サンプリング）回路は、各列信号線を流れる信号電荷からノイズを除去するための回路である。こうして各画素から選択出力される信号電荷は、共通の水平信号線に順に送られ、当該水平信号線の一端に接続された出力回路を経て信号出力となる。
従来のＣＭＯＳイメージセンサの信号電荷の蓄積期間については、図３０（ｂ）に示すように、１フレームを構成するＮ本の走査線（１〜Ｎ）の各々に対応する画素ついての蓄積期間が、各走査線の走査タイミングに応じて順に時間的にずれてしまうことが分かる。これは、ＣＭＯＳイメージセンサでは、ＣＣＤイメージセンサのような垂直レジスタ（垂直ＣＣＤ）が存在しないため、各画素の信号電荷をリセットするタイミングを変えることによって、信号電荷を対応する列信号線に送るタイミングをずらしているからである。
このように、従来のＣＭＯＳイメージセンサでは、信号電荷の蓄積期間が走査線毎にずれてしまい、信号電荷の同時蓄積（換言すれば同時シャッタ化）ができないという難点があることから、高速移動する被写体を撮像すると、得られた画像に歪みが生じる、という難点がある。例えば、高速回転する羽根を撮像すると、図３４（ｂ）のように歪んだ画像となってしまう、という問題が生じるのである。これに対し、信号電荷の同時蓄積（同時シャッタ化）が可能なＣＣＤイメージセンサで撮像した場合は、画像は図３４（ａ）に示すようになり、得られた画像に歪みは生じない（図３４は、上記「ＣＣＤ／ＣＭＯＳイメージ・センサの基礎と応用」１８０頁に基づく）。
従来のＣＭＯＳイメージセンサの持つ第二の問題は、画素面積に比べて実効的な受光領域が狭い、換言すれば、画素の開口率（fill factor）が低い、という点である。その理由を図３１及び図３２を参照して説明する。図３１は、従来のＣＭＯＳイメージセンサの概略回路構成を示す回路図であり、図３２はその概略装置構造を示す要部断面図である。
図３１に示された回路構成は、４トランジスタ型の画素を持つＣＭＯＳイメージセンサのものであり、１画素中に、フォトダイオードの他に四つのトランジスタ（トランスファゲート、リセットトランジスタ、増幅トランジスタ、選択ゲート用の四つのＭＯＳトランジスタ）を含んでいる。これらのトランジスタは、図３２の装置構造に示すように、ｐ型シリコン（Ｓｉ）基板上に形成・配置されている。なお、ＶＣＣは電源電圧、ＶＲＳＴはリセット電圧である。
図３１の第ｉ行第ｊ列の画素（ｉ，ｊ）（ただし、ｉ，ｊは正の整数）について説明すると、トランスファゲートは、第ｉ行の読出制御線を介して電圧パルスφＴiを印加することにより導通状態となり、フォトダイオードに蓄積された信号電荷を、所定タイミングで、トランスファゲートとリセットトランジスタと増幅トランジスタが相互接続されたノードに送る作用をする。リセットトランジスタは、第ｉ行のリセット線を介して電圧パルスφＲＳＴを印加することにより導通状態となり、導通状態となったトランスファゲートを介して、フォトダイオードに蓄積された信号電荷を所定タイミングでリセットする（フォトダイオードに所定のリセット電圧ＶＲＳＴを印加する）作用をする。前記ノードに接続された増幅トランジスタは、ソースフォロア構成とされており、前記ノードに送出された信号電荷を増幅する作用をする。選択ゲートは、第ｉ行の行選択線（図示せず）を介して電圧パルスφＳＥＬｉを印加することにより導通状態となり、増幅された信号電荷を所定タイミングで対応する第ｊ列の列信号線に送出する。なお、前記ノードに接続されたＣｓｎは、当該ノードに生じる寄生容量を示す。
ＣＭＯＳイメージセンサの画素の回路構成には、３トランジスタ型もある。３トランジスタ型では、１画素中に、フォトダイオードの他に三つのトランジスタ（リセットトランジスタ、増幅トランジスタ、選択ゲート用のＭＯＳトランジスタ）が含まれる。つまり、４トランジスタ型の構成からトランスファゲートが省略された構成となる。
図３１の回路構成は、図３２に示す構造として具体的に実現される。すなわち、Ｐ型シリコン（Ｓｉ）基板の表面領域に素子分離絶縁膜によって画定された複数の素子領域内に、フォトダイオードと、トランスファゲート、リセットトランジスタ、増幅トランジスタ、選択ゲートをそれぞれ構成する四つのＭＯＳトランジスタが形成されている。
従来のＣＭＯＳイメージセンサの装置構造では、図３２の要部断面図から明らかなように、４トランジスタ型と３トランジスタ型のいずれであっても、四つまたは三つのＭＯＳトランジスタが画素面積の多くの部分を占有するため、画素面積の中でフォトダイオード（の開口部）が占める面積の割合、すなわち「開口率」がかなり小さくなっている。従来のＣＭＯＳイメージセンサの開口率は、一般に３０％程度と低いのが通常である。このため、感度が低下してしまうという問題があり、この感度低下を解消しようとすると、画素面積（画素のサイズ）を拡大することが必要であるが、それは微細化の要請に反し、好ましくない。
第一の問題として挙げた全画素同時シャッタ化を実現したＣＭＯＳイメージセンサの一例が、特許文献１（特開２００４−２６６５９７号公報）に開示されている。このＣＭＯＳイメージセンサは、画素内に、受光素子と、当該受光素子で発生した信号電荷を次段へ転送する第１転送手段と、当該第１転送手段の出力を一時記憶する記憶部と、前記受光素子および前記記憶部の電荷の初期化を行う初期化手段と、前記記憶部に接続された第２転送手段と、当該第２転送手段からの電荷を電圧として外部に読み出す電荷検出部とを備え、全画素一斉に前記第１転送手段を動作させることにより蓄積電荷の読み出しを行い、かつ、全画素一斉に前記初期化手段を動作させることにより信号電荷の初期化を行うことを特徴とするものである（請求項１を参照）。発明の効果としては、「ＣＭＯＳイメージセンサにおいて全画素同時に初期化する電子シャッタ動作を可能にし、かつ、画素回路も簡単で製造工程が単純化される。さらに、画素内で増幅することにより低雑音化が図れる」とされている（段落００３６を参照）。
他方、近年、複数の半導体チップを積層して三次元構造とした半導体装置が提案されている。例えば、栗野らは１９９９年に発行された「１９９９アイ・イー・ディー・エム テクニカル・ダイジェスト」において、「三次元構造を持つインテリジェント・イメージセンサ・チップ」を提案している（非特許文献１参照）。
このイメージセンサ・チップは、４層構造を持っており、第１半導体回路層にプロセッサ・アレイと出力回路を配置し、第２半導体回路層にデータラッチとマスキング回路を配置し、第３半導体回路層に増幅器とアナログ・デジタル変換器を配置し、第４半導体回路層にイメージセンサ・アレイを配置している。イメージセンサ・アレイの最上面は、マイクロレンズ・アレイを含む石英ガラス層で覆われており、マイクロレンズ・アレイはその石英ガラス層の表面に形成されている。イメージセンサ・アレイ中の各イメージセンサには、半導体受光素子としてフォトダイオードが形成されている。４層構造を構成する各半導体回路層の間は、接着剤を用いて機械的に接続されていると共に、導電性プラグを用いた埋込配線とそれら埋込配線に接触せしめられたマイクロバンプ電極とを用いて電気的に接続されている。
また、李らは、２０００年４月に発行された「日本応用物理学会誌」において、「高度並列画像処理チップ用の三次元集積技術の開発」とのタイトルで、栗野らの提案した上記固体イメージセンサと同様のイメージセンサを含む画像処理チップを提案している（非特許文献２参照）。
李らの画像処理チップは、栗野らが上記論文で提案した固体イメージセンサとほぼ同じ構造を持っている。
非特許文献１及び２に開示された従来のイメージセンサ・チップと画像処理チップは、いずれも、所望の半導体回路を内蔵した複数の半導体ウェハー（以下、単にウェハーともいう）を積層して互いに固着させた後、得られたウェハー積層体を切断（ダイシング）して複数のチップ群に分割することにより製造される。すなわち、内部に半導体回路を形成した半導体ウェハーをウェハーレベルで積層・一体化することにより三次元積層構造を形成し、それを分割してイメージセンサ・チップまたは画像処理チップを得ているのである。
なお、これら従来のイメージセンサ・チップと画像処理チップでは、当該チップの内部の積層された複数の半導体回路のそれぞれが「半導体回路層」を構成する。
栗野ら、「三次元構造を持つインテリジェント・イメージセンサ・チップ」、１９９９年アイ・イー・ディー・エム テクニカル・ダイジェストｐ．３６．４．１〜３６．４．４（H. Kurino et al., "Intelligent Image Sensor Chip with Three Dimensional Structure", 1999 IEDM Technical Digest, pp. 36.4.1 - 36.4.4, 1999） 李ら、「高度並列画像処理チップ用の三次元集積技術の開発」、「日本応用物理学会誌」第３９巻、ｐ．２４７３〜２４７７、第１部４Ｂ、２０００年４月、（K. Lee et al., "Development of Three-Dimensional Integration Technology for Highly Parallel Image-Processing Chip", Jpn. J. Appl. Phys. Vol. 39, pp. 2474 - 2477, April 2000） 特開２００４−２６６５９７号公報 （図１−図２、図８、図１２、図１５）
上述したように、従来の一般的なＣＭＯＳ（アドレス指定型）イメージセンサでは、全画素についての信号電荷の同時蓄積（換言すれば同時シャッタ化）ができない、画素の開口率が低い、という二つの問題がある。
特許文献１に開示された従来のＣＭＯＳイメージセンサでは、全画素についての同時シャッタ化は可能である。しかし、各画素内に、受光素子の他に、当該受光素子で発生した信号電荷を次段へ転送する第１転送手段と、当該第１転送手段の出力を一時記憶する記憶部と、前記受光素子および前記記憶部の電荷の初期化を行う初期化手段と、前記記憶部に接続された第２転送手段とを設けることが必要であるから、３トランジスタ型のＣＭＯＳイメージセンサに記憶部を追加した構成である。したがって、このＣＭＯＳイメージセンサでは、画素の開口率が低い、という問題は残っている。
非特許文献１及び２にそれぞれ開示されたイメージセンサ・チップと画像処理チップでは、半導体ウェーハあるいは半導体チップを積層・固着することにより三次元積層構造が実現できることについて開示されているだけであり、従来のＣＭＯＳ（アドレス指定型）イメージセンサの持つ上記二つの問題については言及されていない。
本発明は、これらの点を考慮してなされたものであって、その目的とするところは、全画素についての信号電荷の実質的同時蓄積（実質的同時シャッタ化）が可能であると共に、従来のアドレス指定型イメージセンサよりも高い画素開口率を実現できる、センサ回路及びアドレス指定型イメージセンサを提供することにある。
本発明の他の目的は、従来のアドレス指定型イメージセンサにおいて見られる画像の歪みを生じることなく、高速で移動する被写体を撮像することができるセンサ回路及びアドレス指定型イメージセンサを提供することにある。
本発明のさらに他の目的は、撮像領域の総面積に対する受光領域の総面積の割合が高いアドレス指定型イメージセンサを提供することにある。
ここに明記しない本発明の他の目的は、以下の説明及び添付図面から明らかになるであろう。
（１） 本発明の第１の観点によるセンサ回路は、
マトリックス状に配置された複数の画素を有すると共に、アドレス指定によって前記画素の各々を選択するアドレス指定型イメージセンサに使用されるセンサ回路であって、
複数の前記画素を所定数毎に共通ノードに並列接続して構成された複数の画素ブロックと、
前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素をリセットするためのリセットトランジスタと、
複数の前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素から送出される信号を増幅する増幅トランジスタとを備え、
前記画素ブロックの各々において、前記画素の各々は、照射された光に応じて信号電荷を生成する光電変換素子と、その光電変換素子と当該画素ブロックの前記共通ノードとの間の経路に設けられた第１ゲート素子とを含んでいることを特徴とするものである。
（２） 本発明の第１の観点によるセンサ回路は、複数の画素を所定数（例えばｎ個、ｎは２以上の整数）毎に共通ノードに並列接続して構成された複数の画素ブロックを有している。それら画素ブロックの各々では、前記画素の各々は、照射された光に応じて信号電荷を生成する光電変換素子と、その光電変換素子と当該画素ブロックの前記共通ノードとの間の経路に設けられた第１ゲート素子とを含んでいる。そして、前記画素ブロックの各々の共通ノードに、リセットトランジスタと増幅トランジスタとが接続されているため、前記画素ブロックの各々で前記リセットトランジスタと前記増幅トランジスタとを共用することができる。これは、前記画素の内部には、リセットトランジスタと増幅トランジスタが設けられていないことを意味するものである。
このセンサ回路では、次のようにして信号電荷の生成・蓄積から信号の出力までの動作を行う。
まず、前記画素ブロックの各々に対して設けられた前記リセットトランジスタを用いて、前記画素のすべてについて一括してリセット（初期化）を行い（グローバルリセット）、前記画素ブロックのすべてについて前記共通ノードを所定のリセット電圧に設定する。この時、前記光電変換素子に対して設けられた前記第１ゲート素子はすべて導通状態とされる。
次に、前記第１ゲート素子を遮断状態としてから、前記画素（光電変換素子）のすべてに光を照射させ、それら画素に一括して信号電荷を生成・蓄積させる。
その後、前記画素ブロックの各々において、前記第１ゲート素子を時系列的に順に導通状態にすることにより、当該画素ブロック中の前記画素に蓄積された信号電荷に対応する信号を、対応する前記共通ノードまで時系列的に順に読み出す。この動作は、複数の前記ブロックにおいて並行して行われる。この時、当該画素ブロック中の前記画素の一つより信号を読み出してから前記画素の他の一つより信号を読み出すまでの間に、前記リセットトランジスタを用いて前記共通ノードをリセットする必要がある。これは、前記共通ノードをリセットしないと、先に読み出された信号の影響が残って後の信号が変動する恐れがあるからである。
前記画素ブロックの各々でこうして読み出された信号は、対応する前記増幅トランジスタによって順にあるいは並行して増幅され、その出力端から出力される。すなわち、当該増幅トランジスタの出力端が一つの場合は、当該画素ブロック中の複数の前記画素から順に送出された信号は、当該増幅トランジスタで増幅された後、その出力端子から時系列的に順に出力される。他方、当該増幅トランジスタの出力端子の総数が当該画素ブロック中の前記画素の総数に等しい場合は、当該増幅トランジスタの複数の出力端子から並列的に出力される。
現在の現実的な最高シャッタスピード（つまり最短の信号電荷蓄積期間）は（１／８０００）秒（＝１２５μｓｅｃ）であるから、前記リセットトランジスタによる前記共通ノードのリセット動作を必要回数（例えば（ｎ−１）回）実行するのに要する時間（総リセット時間）と、前記画素ブロックの各々で前記画素の信号電荷を対応する前記増幅トランジスタで増幅するのに要する時間（総増幅時間）との和が、最短の信号電荷蓄積期間（＝１２５μｓｅｃ）よりも十分小さくなるようにｎ値を設定すれば、前記画素のすべてについての信号電荷の蓄積（露光）が実質的に同時に行われることになる。換言すれば、このセンサ回路を使用することにより、前記画素のすべてについての信号電荷の実質的に同時蓄積（実質的に同時シャッタ化）が可能となる。
また、このようにして同時シャッタ化が可能となることにより、従来のアドレス指定型イメージセンサにおける画像の歪みを生じることなく、高速で移動する被写体を撮像することができるようになる。
さらに、本発明の第１の観点によるセンサ回路では、前記画素ブロックの各々に対して、当該ブロックの外側に前記リセットトランジスタと前記増幅トランジスタが設けられているため、前記画素は一つの光電変換素子と一つの第１ゲート素子（通常はＭＯＳトランジスタ）を含むだけで済む。したがって、このセンサ回路を使用すれば、画素中に光電変換素子に加えて三つないし四つのＭＯＳトランジスタを含む従来のアドレス指定型イメージセンサに比べて、高い画素開口率を実現することができる。
（３） 本発明の第１の観点によるセンサ回路の好ましい例では、前記増幅トランジスタが、単一の出力端を有する。この場合、前記増幅トランジスタの出力端に接続される次段の配線が簡単になるという利点がある。
この例では、前記増幅トランジスタの出力端に接続された記憶用容量素子と、当該容量素子に記憶された信号の出力を制御する出力トランジスタとを、さらに備えるのが好ましい。この場合、前記出力トランジスタを使用することによって、前記容量素子に記憶された信号を前記第１ゲート素子の開閉とは異なるタイミングで出力することができるという利点がある。
本発明の第１の観点によるセンサ回路の他の好ましい例では、前記増幅トランジスタが、当該増幅トランジスタに対応する前記画素ブロック中の前記画素の総数に等しい数の出力端を有していると共に、それら出力端の各々に第２ゲート素子が接続される。この場合、前記第２ゲート素子の各々を対応する前記第１ゲート素子と同期して開閉することにより、前記画素ブロック中の複数の前記画素からの信号を複数の前記出力端より並列的に出力することができる。その結果、次段の信号処理が迅速に行えるという利点がある。
この例では、前記増幅トランジスタの複数の前記出力端にそれぞれ接続された複数の記憶用容量素子と、これら容量素子に記憶された信号の出力を制御する複数の出力トランジスタとを、さらに備えるのが好ましい。この場合、複数の前記出力トランジスタを使用することによって、複数の前記容量素子に記憶された信号を前記第１ゲート素子の開閉とは異なるタイミングで出力することができるという利点がある。
本発明の第１の観点によるセンサ回路のさらに他の好ましい例では、前記画素のすべてに一括して信号電荷を生成・蓄積させる前に、前記リセットトランジスタのすべてを用いて前記画素のすべてについて一括してリセットが行われ、前記画素ブロックの各々において、前記画素に蓄積された信号電荷に対応する信号が、対応する前記共通ノードを介して時系列的に読み出されてから対応する前記増幅トランジスタに送られる。この場合、実質的な同時シャッタ化が容易に実現できるという利点がある。
（４） 本発明の第２の観点によるセンサ回路は、
マトリックス状に配置された複数の画素を有すると共に、アドレス指定によって前記画素の各々を選択するアドレス指定型イメージセンサに使用されるセンサ回路であって、
複数の前記画素を所定数毎に共通ノードに並列接続して構成された複数の画素ブロックと、
複数の前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素から送出される信号を増幅する増幅トランジスタとを備え、
前記画素ブロックの各々において、前記画素の各々は、照射された光に応じて信号電荷を生成する光電変換素子と、その光電変換素子と当該画素ブロックの前記共通ノードとの間の経路に設けられた第１ゲート素子と、当該光電変換素子と前記第１ゲート素子との接続点に接続された、当該画素をリセットするためのリセットトランジスタとを含んでいることを特徴とするものである。
（５） 本発明の第２の観点によるセンサ回路は、複数の画素を所定数（例えばｎ個、ｎは２以上の整数）毎に共通ノードに並列接続して構成された複数の画素ブロックを有している。それら画素ブロックの各々では、前記画素の各々は、照射された光に応じて信号電荷を生成する光電変換素子と、その光電変換素子と当該画素ブロックの前記共通ノードとの間の経路に設けられた第１ゲート素子とに加えて、当該光電変換素子と前記第１ゲート素子との接続点に接続された、当該画素をリセットするためのリセットトランジスタとを含んでいる。そして、前記画素ブロックの各々の共通ノードに増幅トランジスタが接続されている。このため、前記画素ブロックの各々で前記増幅トランジスタとを共用することができる。これは、前記画素の内部には、増幅トランジスタが設けられていないことを意味するものである。
このように、本発明の第２の観点によるセンサ回路では、リセットトランジスタに関する構成が本発明の第１の観点によるセンサ回路とは異なっている。すなわち、本発明の第１の観点によるセンサ回路では、前記リセットトランジスタが、前記画素ブロックの各々に対して設けられている（つまり、前記リセットトランジスタが各画素ブロックの外部に設けられている）のに対し、本発明の第２の観点によるセンサ回路では、前記リセットトランジスタが、前記画素ブロックの各々に属する複数の前記画素の一つ一つに対して設けられている（つまり、前記リセットトランジスタが前記画素の各々に対して設けられている）。このため、次のようにして信号電荷の生成・蓄積から信号の出力までの動作を行う。
まず、前記画素の各々に対して設けられた前記リセットトランジスタを用いて、前記画素のすべてについて一括してリセット（初期化）を行い（グローバルリセット）、前記画素ブロックのすべてについて前記共通ノードを所定のリセット電圧に設定する。この時、前記光電変換素子に対して設けられた前記第１ゲート素子はすべて導通状態とされる。
次に、前記第１ゲート素子を遮断状態としたままで、前記第１ゲート素子を遮断状態としてから、前記画素（光電変換素子）のすべてに光を照射させ、それら画素に一括して信号電荷を生成・蓄積させる。
その後、前記画素ブロックの各々において、前記第１ゲート素子を時系列的に順に導通状態にすることにより、当該画素ブロック中の前記画素に蓄積された信号電荷に対応する信号を、対応する前記共通ノードまで時系列的に順に読み出す。この動作は、複数の前記ブロックにおいて並行して行われる。この時、当該画素ブロック中の前記画素の一つより信号を読み出してから前記画素の他の一つより信号を読み出すまでの間に、前記第１ゲート素子を一時的に導通状態にし、前記リセットトランジスタを用いて前記共通ノードをリセットする必要がある。これは、前記共通ノードをリセットしないと、先に読み出された信号の影響が残って後の信号が変動する恐れがあるからである。
前記画素ブロックの各々でこうして読み出された信号は、対応する前記増幅トランジスタによって順にあるいは並行して増幅され、その出力端から出力される。すなわち、当該増幅トランジスタの出力端が一つの場合は、当該画素ブロック中の複数の前記画素から順に送出された信号は、当該増幅トランジスタで増幅された後、その出力端子から時系列的に順に出力される。他方、当該増幅トランジスタの出力端子の総数が当該画素ブロック中の前記画素の総数に等しい場合は、当該増幅トランジスタの複数の出力端子から並列的に出力される。この点は、本発明の第１の観点によるセンサ回路と同じである。
現在の現実的な最高シャッタスピード（つまり最短の信号電荷蓄積期間）は（１／８０００）秒（＝１２５μｓｅｃ）であるから、前記リセットトランジスタによる前記共通ノードのリセット動作を必要回数（例えば（ｎ−１）回）実行するのに要する時間（総リセット時間）と、前記画素ブロックの各々で前記画素の信号電荷を対応する前記増幅トランジスタで増幅するのに要する時間（総増幅時間）との和が、最短の信号電荷蓄積期間（＝１２５μｓｅｃ）よりも十分小さくなるようにｎ値を設定すれば、前記画素のすべてについての信号電荷の蓄積（露光）が実質的に同時に行われることになる。換言すれば、このセンサ回路を使用することにより、前記画素のすべてについての信号電荷の実質的に同時蓄積（実質的に同時シャッタ化）が可能となる。
また、このようにして同時シャッタ化が可能となることにより、従来のアドレス指定型イメージセンサにおける画像の歪みを生じることなく、高速で移動する被写体を撮像することができるようになる。
さらに、本発明の第２の観点によるセンサ回路では、前記画素ブロックの各々に対して、当該ブロックの外側に前記増幅トランジスタが設けられているため、前記画素は一つの光電変換素子と一つの第１ゲート素子（通常はＭＯＳトランジスタ）と一つのリセットトランジスタ（通常はＭＯＳトランジスタ）を含むだけで済む。したがって、このセンサ回路を使用すれば、画素中に光電変換素子に加えて三つないし四つのＭＯＳトランジスタを含む従来のアドレス指定型イメージセンサに比べて、高い画素開口率を実現することができる。
（６） 本発明の第２の観点によるセンサ回路の好ましい例では、前記増幅トランジスタが、単一の出力端を有する。この場合、前記増幅トランジスタの出力端に接続される次段の配線が簡単になるという利点がある。
この例では、前記増幅トランジスタの出力端に接続された記憶用容量素子と、当該容量素子に記憶された信号の出力を制御する出力トランジスタとを、さらに備えるのが好ましい。この場合、前記出力トランジスタを使用することによって、前記容量素子に記憶された信号を前記第１ゲート素子の開閉とは異なるタイミングで出力することができるという利点がある。
本発明の第２の観点によるセンサ回路の他の好ましい例では、前記増幅トランジスタが、当該増幅トランジスタに対応する前記画素ブロック中の前記画素の総数に等しい数の出力端を有していると共に、それら出力端の各々に第２ゲート素子が接続される。この場合、前記第２ゲート素子の各々を対応する前記第１ゲート素子と同期して開閉することにより、前記画素ブロック中の複数の前記画素からの信号を複数の前記出力端より並列的に出力することができる。その結果、次段の信号処理が迅速に行えるという利点がある。
この例では、前記増幅トランジスタの複数の前記出力端にそれぞれ接続された複数の記憶用容量素子と、これら容量素子に記憶された信号の出力を制御する複数の出力トランジスタとを、さらに備えるのが好ましい。この場合、複数の前記出力トランジスタを使用することによって、複数の前記容量素子に記憶された信号を前記第１ゲート素子の開閉とは異なるタイミングで出力することができるという利点がある。
本発明の第２の観点によるセンサ回路のさらに他の好ましい例では、前記画素のすべてに一括して信号電荷を生成・蓄積させる前に、前記リセットトランジスタのすべてを用いて前記画素のすべてについて一括してリセットが行われ、前記画素ブロックの各々において、前記画素に蓄積された信号電荷に対応する信号が、対応する前記共通ノードを介して時系列的に読み出されてから対応する前記増幅トランジスタに送られる。この場合、実質的な同時シャッタ化が容易に実現できるという利点がある。
（７） 本発明の第３の観点によるアドレス指定型イメージセンサは、
マトリックス状に配置された複数の画素を有すると共に、アドレス指定によって前記画素の各々を選択する、三次元積層構造を持つアドレス指定型イメージセンサであって、
複数の前記画素を所定数毎に共通ノードに並列接続して構成された複数の画素ブロックと、
前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素をリセットするためのリセットトランジスタと、
複数の前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素から送出される信号を増幅する増幅トランジスタとを備え、
前記画素ブロックの各々において、前記画素の各々は、照射された光に応じて信号電荷を生成する光電変換素子と、その光電変換素子と当該画素ブロックの前記共通ノードとの間の経路に設けられた第１ゲート素子とを含んでおり、
少なくとも前記光電変換素子は、前記三次元積層構造を構成する第１半導体回路層の中に形成され、前記第１ゲート素子と前記リセットトランジスタと前記増幅トランジスタは、前記三次元積層構造を構成する第２あるいは第３以降の半導体回路層の中に形成されていることを特徴とするものである。
（８） 本発明の第３の観点によるアドレス指定型イメージセンサは、上述した本発明の第１の観点によるセンサ回路を用い、少なくとも複数の前記光電変換素子を前記三次元積層構造を構成する前記第１半導体回路層の中に形成し、前記第１ゲート素子と前記リセットトランジスタと前記増幅トランジスタは、前記三次元積層構造を構成する第２あるいはそれ以降の半導体回路層の中に形成したものに相当する。
したがって、本発明の第１の観点によるセンサ回路について説明したのと同じ理由により、全画素についての信号電荷の実質的同時蓄積（実質的同時シャッタ化）が可能であると共に、従来のアドレス指定型イメージセンサよりも高い画素開口率を実現することができる。また、従来のアドレス指定型イメージセンサにおける画像の歪みを生じることなく、高速で移動する被写体を撮像することができる。
さらに、従来のアドレス指定型イメージセンサよりも高い画素開口率を実現できることから、撮像領域の総面積に対する受光領域の総面積の割合を高くすることが可能となる。
（９） 本発明の第３の観点によるアドレス指定型イメージセンサの好ましい例では、複数の前記光電変換素子に加えて、複数の前記第１ゲート素子が前記第１半導体回路層の中に形成され、複数の前記増幅トランジスタと複数の前記リセットトランジスタが前記第２あるいは第３以降の半導体回路層の中に形成される。この場合、前記第１半導体回路層の中には、複数の前記光電変換素子の他に複数の前記第１ゲート素子が存在するが、各画素は前記光電変換素子に加えて前記第１ゲート素子を構成する一つのトランジスタを含むだけであるから、各画素が光電変換素子に加えて４トランジスタまたは３トランジスタを含む従来のアドレス指定型イメージセンサに比べて、画素開口率が向上する。
本発明の第３の観点によるアドレス指定型イメージセンサの他の好ましい例では、複数の前記光電変換素子に加えて、複数の前記第１ゲート素子及び複数の前記リセットトランジスタが前記第１半導体回路層の中に形成され、複数の前記増幅トランジスタが前記第２あるいは第３以降の半導体回路層の中に形成される。この場合、前記第１半導体回路層の中には、複数の前記光電変換素子の他に複数の前記第１ゲート素子と複数の前記リセットトランジスタが存在するが、各画素は前記光電変換素子に加えて前記第１ゲート素子を構成する一つのトランジスタを含むだけであり、また、前記リセットトランジスタの総数は画素総数の（１／ｎ）で済む。従って、各画素が、光電変換素子に加えて４トランジスタまたは３トランジスタを含む従来のアドレス指定型イメージセンサに比べて、画素開口率が向上する。
本発明の第３の観点によるアドレス指定型イメージセンサのさらに他の好ましい例では、前記増幅トランジスタが、当該増幅トランジスタに対応する前記画素ブロック中の前記画素の総数に等しい数の出力端を有していると共に、それら出力端の各々に第２ゲート素子（選択トランジスタ）が接続される。そして、複数の前記光電変換素子に加えて、複数の前記第１ゲート素子、複数の前記リセットトランジスタ及び複数の前記増幅トランジスタが前記第１半導体回路層の中に形成され、複数の前記第２ゲート素子（選択トランジスタ）が前記第２あるいは第３以降の半導体回路層の中に形成される。この場合、前記第１半導体回路層の中には、複数の前記光電変換素子の他に複数の前記第１ゲート素子と複数の前記リセットトランジスタと複数の前記増幅トランジスタが存在するが、各画素は前記光電変換素子に加えて前記第１ゲート素子を構成する一つのトランジスタを含むだけであり、また、前記リセットトランジスタと前記増幅トランジスタの総数は、いずれも画素総数の（１／ｎ）で済む。従って、各画素が、光電変換素子に加えて４トランジスタまたは３トランジスタを含む従来のアドレス指定型イメージセンサに比べて、画素開口率が向上する。
本発明の第３の観点によるアドレス指定型イメージセンサのさらに他の好ましい例では、複数の前記光電変換素子のみが前記第１半導体回路層の中に形成され、複数の前記第１ゲート素子と複数の前記リセットトランジスタと複数の前記増幅トランジスタが前記第２あるいは第３以降の半導体回路層の中に形成される。この場合、前記第１半導体回路層の中には、複数の前記光電変換素子だけが形成されるから、各画素はまったくトランジスタを含まないことになる。よって、各画素が、光電変換素子に加えて４トランジスタまたは３トランジスタを含む従来のアドレス指定型イメージセンサに比べて、画素開口率が向上する。特に、画素開口率の向上が最大となる。
本発明の第３の観点によるアドレス指定型イメージセンサのさらに他の好ましい例では、前記増幅トランジスタの各々が、単一の出力端を有する。この場合、前記増幅トランジスタの出力端に接続される次段の配線が簡単になるという利点がある。
この例では、前記第２あるいは第３以降の半導体回路層の中に、前記増幅トランジスタの出力端に接続された記憶用容量素子と、当該容量素子に記憶された信号の出力を制御する出力トランジスタとを、さらに備えるのが好ましい。この場合、前記出力トランジスタを使用することによって、前記容量素子に記憶された信号を前記第１ゲート素子の開閉とは異なるタイミングで出力することができるという利点がある。
本発明の第３の観点によるアドレス指定型イメージセンサのさらに他の好ましい例では、前記増幅トランジスタの各々が、当該増幅トランジスタに対応する前記画素ブロック中の前記画素の総数に等しい数の出力端を有していると共に、それら出力端の各々に第２ゲート素子が接続される。この場合、前記第２ゲート素子の各々を対応する前記第１ゲート素子と同期して開閉することにより、前記画素ブロック中の複数の前記画素からの信号を複数の前記出力端より並列的に出力することができる。その結果、次段の信号処理が迅速に行えるという利点がある。
この例では、前記第２あるいは第３以降の半導体回路層の中に、前記増幅トランジスタの複数の前記出力端にそれぞれ接続された複数の記憶用容量素子と、これら容量素子に記憶された信号の出力を制御する複数の出力トランジスタとを、さらに備えるのが好ましい。この場合、複数の前記出力トランジスタを使用することによって、複数の前記容量素子に記憶された信号を前記第１ゲート素子の開閉とは異なるタイミングで出力することができるという利点がある。
本発明の第３の観点によるアドレス指定型イメージセンサのさらに他の好ましい例では、前記画素のすべてに一括して信号電荷を生成・蓄積させる前に、前記リセットトランジスタのすべてを用いて前記画素のすべてについて一括してリセットが行われ、前記画素ブロックの各々において、前記画素に蓄積された信号電荷に対応する信号が、対応する前記共通ノードを介して時系列的に読み出されてから対応する前記増幅トランジスタに送られる。この場合、実質的な同時シャッタ化が容易に実現できるという利点がある。
（１０） 本発明の第４の観点によるアドレス指定型イメージセンサは、
マトリックス状に配置された複数の画素を有すると共に、アドレス指定によって前記画素の各々を選択する、三次元積層構造を持つアドレス指定型イメージセンサであって、
複数の前記画素を所定数毎に共通ノードに並列接続して構成された複数の画素ブロックと、
複数の前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素から送出される信号を増幅する増幅トランジスタとを備え、
前記画素ブロックの各々において、前記画素の各々は、照射された光に応じて信号電荷を生成する光電変換素子と、その光電変換素子と当該画素ブロックの前記共通ノードとの間の経路に設けられた第１ゲート素子と、当該光電変換素子と前記第１ゲート素子との接続点に接続された、当該画素をリセットするためのリセットトランジスタとを含んでおり、
少なくとも前記光電変換素子は、前記三次元積層構造を構成する第１半導体回路層の中に形成され、前記第１ゲート素子と前記リセットトランジスタと前記増幅トランジスタは、前記三次元積層構造を構成する第２あるいはそれ以降の半導体回路層の中に形成されていることを特徴とするものである。
（１１） 本発明の第４の観点によるアドレス指定型イメージセンサは、上述した本発明の第２の観点によるセンサ回路を用い、少なくとも複数の前記光電変換素子を前記三次元積層構造を構成する前記第１半導体回路層の中に形成し、前記第１ゲート素子と前記リセットトランジスタと前記増幅トランジスタは、前記三次元積層構造を構成する第２あるいはそれ以降の半導体回路層の中に形成したものに相当する。
したがって、本発明の第２の観点によるセンサ回路について説明したのと同じ理由により、全画素についての信号電荷の実質的同時蓄積（実質的同時シャッタ化）が可能であると共に、従来のアドレス指定型イメージセンサよりも高い画素開口率を実現することができる。また、従来のアドレス指定型イメージセンサにおける画像の歪みを生じることなく、高速で移動する被写体を撮像することができる。
さらに、従来のアドレス指定型イメージセンサよりも高い高い画素開口率を実現できることから、撮像領域の総面積に対する受光領域の総面積の割合を高くすることが可能となる。
（１２） 本発明の第４の観点によるアドレス指定型イメージセンサの好ましい例は、上述した本発明の第３の観点によるアドレス指定型イメージセンサのそれと同様である。これは、本発明の第３の観点によるアドレス指定型イメージセンサでは、リセットトランジスタが前記ブロックの各々に対して設けられている（つまり、リセットトランジスタが各ブロックの外部に設けられている）のに対し、本発明の第４の観点によるアドレス指定型イメージセンサでは、リセットトランジスタが前記ブロックの各々に属する複数の前記光電変換素子の各々に対して設けられている点で、両者は異なるだけだからである。
すなわち、本発明の第４の観点によるアドレス指定型イメージセンサの好ましい例では、複数の前記光電変換素子に加えて、複数の前記第１ゲート素子が前記第１半導体回路層の中に形成され、複数の前記増幅トランジスタと複数の前記リセットトランジスタが前記第２あるいは第３以降の半導体回路層の中に形成される。この場合、前記第１半導体回路層の中には、複数の前記光電変換素子の他に複数の前記第１ゲート素子が存在するが、各画素は前記光電変換素子に加えて前記第１ゲート素子を構成する一つのトランジスタを含むだけであるから、各画素が光電変換素子に加えて４トランジスタまたは３トランジスタを含む従来のアドレス指定型イメージセンサに比べて、画素開口率が向上する。
本発明の第４の観点によるアドレス指定型イメージセンサの他の好ましい例では、複数の前記光電変換素子に加えて、複数の前記第１ゲート素子及び複数の前記リセットトランジスタが前記第１半導体回路層の中に形成され、複数の前記増幅トランジスタが前記第２あるいは第３以降の半導体回路層の中に形成される。この場合、前記第１半導体回路層の中には、複数の前記光電変換素子の他に複数の前記第１ゲート素子と複数の前記リセットトランジスタが存在するが、各画素は前記光電変換素子に加えて前記第１ゲート素子を構成するトランジスタと前記リセットトランジスタの二つを含むだけであるから、各画素が光電変換素子に加えて４トランジスタまたは３トランジスタを含む従来のアドレス指定型イメージセンサに比べて、画素開口率が向上する。
本発明の第４の観点によるアドレス指定型イメージセンサのさらに他の好ましい例では、前記増幅トランジスタが、当該増幅トランジスタに対応する前記画素ブロック中の前記画素の総数に等しい数の出力端を有していると共に、それら出力端の各々に第２ゲート素子（選択トランジスタ）が接続される。そして、複数の前記光電変換素子に加えて、複数の前記第１ゲート素子、複数の前記リセットトランジスタ及び複数の前記増幅トランジスタが前記第１半導体回路層の中に形成され、複数の前記第２ゲート素子（選択トランジスタ）が前記第２あるいは第３以降の半導体回路層の中に形成される。この場合、前記第１半導体回路層の中には、複数の前記光電変換素子の他に複数の前記第１ゲート素子と複数の前記リセットトランジスタと複数の前記増幅トランジスタが存在するが、各画素は前記光電変換素子に加えて前記第１ゲート素子を構成するトランジスタと前記リセットトランジスタの二つだけであり、また、前記増幅トランジスタの総数は画素総数の（１／ｎ）で済む。従って、各画素が、光電変換素子に加えて４トランジスタまたは３トランジスタを含む従来のアドレス指定型イメージセンサに比べて、画素開口率が向上する。
本発明の第４の観点によるアドレス指定型イメージセンサのさらに他の好ましい例では、複数の前記光電変換素子のみが前記第１半導体回路層の中に形成され、複数の前記第１ゲート素子と複数の前記リセットトランジスタと複数の前記増幅トランジスタが前記第２あるいは第３以降の半導体回路層の中に形成される。この場合、前記第１半導体回路層の中には、複数の前記光電変換素子だけが形成されるから、各画素はまったくトランジスタを含まないことになる。よって、各画素が、光電変換素子に加えて４トランジスタまたは３トランジスタを含む従来のアドレス指定型イメージセンサに比べて、画素開口率が向上する。特に、画素開口率の向上が最大となる。
本発明の第４の観点によるアドレス指定型イメージセンサのさらに他の好ましい例では、前記増幅トランジスタの各々が、単一の出力端を有する。この場合、前記増幅トランジスタの出力端に接続される次段の配線が簡単になるという利点がある。
この例では、前記第２あるいは第３以降の半導体回路層の中に、前記増幅トランジスタの出力端に接続された記憶用容量素子と、当該容量素子に記憶された信号の出力を制御する出力トランジスタとを、さらに備えるのが好ましい。この場合、前記出力トランジスタを使用することによって、前記容量素子に記憶された信号を前記第１ゲート素子の開閉とは異なるタイミングで出力することができるという利点がある。
本発明の第４の観点によるアドレス指定型イメージセンサのさらに他の好ましい例では、前記増幅トランジスタの各々が、当該増幅トランジスタに対応する前記画素ブロック中の前記画素の総数に等しい数の出力端を有していると共に、それら出力端の各々に第２ゲート素子が接続される。この場合、前記第２ゲート素子の各々を対応する前記第１ゲート素子と同期して開閉することにより、前記画素ブロック中の複数の前記画素からの信号を複数の前記出力端より並列的に出力することができる。その結果、次段の信号処理が迅速に行えるという利点がある。
この例では、前記第２あるいは第３以降の半導体回路層の中に、前記増幅トランジスタの複数の前記出力端にそれぞれ接続された複数の記憶用容量素子と、これら容量素子に記憶された信号の出力を制御する複数の出力トランジスタとを、さらに備えるのが好ましい。この場合、複数の前記出力トランジスタを使用することによって、複数の前記容量素子に記憶された信号を前記第１ゲート素子の開閉とは異なるタイミングで出力することができるという利点がある。
本発明の第４の観点によるアドレス指定型イメージセンサのさらに他の好ましい例では、前記画素のすべてに一括して信号電荷を生成・蓄積させる前に、前記リセットトランジスタのすべてを用いて前記画素のすべてについて一括してリセットが行われ、前記画素ブロックの各々において、前記画素に蓄積された信号電荷に対応する信号が、対応する前記共通ノードを介して時系列的に読み出されてから対応する前記増幅トランジスタに送られる。この場合、実質的な同時シャッタ化が容易に実現できるという利点がある。
（１３） 本発明の第１及び第２の観点によるセンサ回路と、本発明の第３及び第４の観点によるアドレス指定型イメージセンサにおいて、「光電変換素子」とは、照射された光に応じて電荷を生成する素子を意味する。「光電変換素子」としては、半導体素子であるフォトダイオードが好適に使用できるが、照射された光に応じて電荷を生成する機能を持つ素子であれば、本発明はこれに限定されず、任意のものを使用可能である。
「第１ゲート素子」とは、複数の前記光電変換素子の各々とそれに対応する前記共通ノードとを結ぶ経路を開閉するゲート機能を有する素子を意味する。ＭＯＳトランジスタが好適に使用できるが、本発明はこれに限定されるものではない。
「リセットトランジスタ」は、前記グループに属する複数の前記画素（前記光電変換素子）で生成される信号電荷をリセットする機能を持つトランジスタであれば、任意のトランジスタを使用可能である。「リセットトランジスタ」としては、ＭＯＳトランジスタが好適に使用できるが、本発明はこれに限定されるものではない。
「増幅トランジスタ」は、前記画素ブロックに属する複数の前記画素（前記光電変換素子）で生成される信号電荷に対応する信号を時系列的に増幅して出力信号を生成する機能を持つトランジスタであれば、任意のトランジスタを使用可能である。「増幅トランジスタ」としては、ＭＯＳトランジスタが好適に使用できるが、本発明はこれに限定されるものではない。
「第１半導体回路層」及び「第２あるいは第３以降の半導体回路層」とは、それぞれ、半導体回路の層、換言すれば、層状に形成された半導体回路を意味する。通常は、「半導体基板」と、その半導体基板の内部または表面に形成された「素子」及び「配線」を含むが、これに限定されるわけではない。「半導体基板」の材質は任意であり、所望の半導体素子や回路を形成できるものであれば、シリコンでもよいし、化合物半導体でもよいし、その他の半導体でもよい。「半導体基板」の構造も任意であり、半導体製の単なる板でもよいし、いわゆるＳＯＩ（Silicon On Insulator）基板でもよい。
「第１半導体回路層」及び「第２あるいは第３以降の半導体回路層」は、必要に応じて（例えば、第１半導体回路層と第２あるいは第３以降の半導体回路層だけでは所望の剛性が得られない場合）、それらを支持するに足る剛性を持つ任意の「支持基板」に対して固定される。「支持基板」の材質は任意である。すなわち、半導体であってもよいし、ガラスであってもよいし、その他の材質であってもよい。内部に回路が形成された半導体基板、すなわち、いわゆるＬＳＩウェハーやＬＳＩチップでもよい。
「埋込配線」とは、「第１半導体回路層」または「第２あるいは第３以降の半導体回路層」の内部に埋設される積層方向の電気的接続用の配線ないし導体を言う。「埋込配線」は、通常、半導体基板に形成された「トレンチ」または「透孔」の内壁面全体を覆う「絶縁膜」と、その絶縁膜の内側の空間に充填された（埋め込まれた）「導電性材料」とから構成される。しかし、この構成に限定されるわけではない。
ここで、「トレンチ」または「透孔」とは、所望の深さを持ち、埋込配線となる導電性材料を収容するものであればよく、構成は任意である。「トレンチ」または「透孔」の深さ、開口形状、開口寸法、断面形状等は、必要に応じて任意に設定できる。「トレンチ」または「透孔」の形成方法は、半導体基板をその表面側から選択的に除去して形成できるものであれば、任意の方法が使用できる。例えば、マスクを用いた異方性エッチング法が好適に使用できる。
「トレンチ」または「透孔」の内壁面を覆う「絶縁膜」は、半導体基板と「トレンチ」または「透孔」の内部に充填される「導電性材料」とを電気的に絶縁できるものであれば、任意の絶縁膜が使用できる。例えば、二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮｘ）等が好適に使用できる。「絶縁膜」の形成方法は、任意である。
「トレンチ」または「透孔」の内部に充填される「導電性材料」は、埋込配線（例えば導電性プラグ）として使用できるものであればよく、任意の材料が使用できる。例えば、ポリシリコン等の半導体、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属が好適に使用できる。「導電性材料」の充填方法は、半導体基板の片面から「導電性材料」を「トレンチ」または「透孔」の内部に充填できるものであれば、任意の方法が使用できる。
本発明のセンサ回路によれば、（ａ）全画素についての信号電荷の実質的同時蓄積（実質的同時シャッタ化）が可能であると共に、従来のアドレス指定型イメージセンサよりも高い画素開口率を実現できる、（ｂ）従来のアドレス指定型イメージセンサにおける画像の歪みを生じることなく、高速で移動する被写体を撮像することができる、という効果が得られる。
本発明のアドレス指定型イメージセンサによれば、（ａ）全画素についての信号電荷の実質的同時蓄積（実質的同時シャッタ化）が可能であると共に、従来のアドレス指定型イメージセンサよりも高い画素開口率を実現できる、（ｂ）従来のアドレス指定型イメージセンサにおける画像の歪みを生じることなく、高速で移動する被写体を撮像することができる、（ｃ）撮像領域の総面積に対する受光領域の総面積の割合が高い、という効果が得られる。
以下、本発明の好適な実施の形態について、添付図面を参照して詳細に説明する。
（第１実施形態）
図２は、本発明の第１実施形態に係るセンサ回路１の要部回路構成を示す図である。図１は、このセンサ回路１が使用されるアドレス指定型イメージセンサ（以下、ＣＭＯＳイメージセンサともいう）の全体構成を示す機能ブロック図である。このセンサ回路１は、本発明の第１の観点によるセンサ回路に対応する。
図１のイメージセンサの全体構成は、図３０（ａ）に示す従来のＣＭＯＳ（アドレス指定型）イメージセンサとほぼ同様であって、（ｋ×ｎ）行ｍ列（ｋ、ｎ、ｍはいずれも２以上の整数）のマトリックス状に配置された（ｋ×ｎ）×ｍ個の画素１１（以下、これら画素１１により形成されるマトリックスを「画素マトリックス」ともいう）を備えている。ただし、これらの画素１１は、（ｋ×ｍ）個の画素ブロック１２に区分（ブロック化）されている点と、各画素１１中にリセットトランジスタ及び増幅トランジスタが含まれていない点で、従来のＣＭＯＳイメージセンサとは異なる。すなわち、各画素ブロック１２では、同じ列に属する画素１１がｎ個毎にまとめられて共通ノード（図１には図示せず。図２では共通ノード１３に対応する）に並列接続されて、画素ブロック１２を構成している（図２を参照）。画素ブロック１２もマトリックス状に配置されている。
リセットトランジスタＴｒＲＳＴ及び増幅トランジスタＴｒＡＭＰは、画素ブロック１２の外部において画素ブロック１２毎に一つずつ設けられている。換言すれば、リセットトランジスタＴｒＲＳＴ及び増幅トランジスタＴｒＡＭＰは、それぞれ、各画素ブロック１２中のｎ個の画素１１に対して共用される。したがって、リセットトランジスタＴｒＲＳＴの総数は（ｋ×ｍ）個であり、増幅トランジスタＴｒＡＭＰの総数も（ｋ×ｍ）個である。
各画素ブロック１２の近傍には、それぞれが画素マトリックスの対応する列に沿って延在するｍ本のリセット線３１が形成されている。各画素ブロック１２毎に一つのリセットトランジスタＴｒＲＳＴが設けられているので、各リセット線３１にはｋ個のリセットトランジスタＴｒＲＳＴが接続されていることになる。それらリセットトランジスタＴｒＲＳＴの各々の出力端には、一つの増幅トランジスタＴｒＡＭＰが接続されている。各リセット線３１は、対応する列に属するｋ個の画素ブロック１２中の画素１１に蓄積された信号電荷をリセットするために使用される。それらの画素１１へのリセット用電圧の印加は、対応するリセットトランジスタＴｒＲＳＴを用いて制御される。（画素１１の信号電荷をリセットする際に、増幅トランジスタＴｒＡＭＰのゲート電極もリセットされる。）各増幅トランジスタＴｒＡＭＰは、対応する画素ブロック１２の中の各画素１１から読み出された信号を増幅するために使用される。各増幅トランジスタＴｒＡＭＰで増幅された信号は、当該増幅トランジスタＴｒＡＭＰの出力端を介して、対応する列信号線３７に順に送出される。
各画素ブロック１２の近傍には、さらに、それぞれが画素マトリックスの対応する行に沿って延在する（ｋ×ｎ）本の読出制御線３２が形成されている。これら読出制御線３２は、同じ行に属するｍ個の画素ブロック１２に対してｎ本ずつ設けられており、各画素ブロック１２中のｎ個の画素１１の各々から信号を読み出すために使用される。図１では、同じ行に属するｍ個の画素ブロック１２に対して設けられたｎ本の読出制御線３２を、まとめて一本の線で示している。
画素マトリックスの左端の近傍には、画素マトリックスの列に沿って延在する一つの垂直走査回路３４が設けられている。この垂直走査回路３４は、（ｋ×ｎ）本の読出制御線３２を順に走査してそれらを時系列的に選択する。その際に、各読出制御線３２には、対応する行に属するｍ個の画素ブロック１２の各々に含まれているｎ個の画素１１を、時系列的に選択する信号（図２のトランスファゲート制御信号φＴ１〜φＴｎに対応する）が送出される。
画素マトリックスの下端の近傍には、画素マトリックスの行に沿って延在する一つの水平信号線３３及び一つの水平走査回路３５と、ノイズ除去用のｍ個のＣＤＳ回路３６とが設けられている。水平走査回路３５は、ｍ個の列選択信号３８によってこれらＣＤＳ回路３６を時系列的に選択する。
ｍ個のＣＤＳ回路３６の各々には、当該列に属するｋ個の増幅トランジスタＴｒＡＭＰの出力端にそれぞれ接続されたｋ本の列信号線３７が並列に接続されている。したがって、同じ行に属するｋ個の増幅トランジスタＴｒＡＭＰのｋ個の出力信号が、対応するＣＤＳ回路３６に並列に入力される。ｍ個のＣＤＳ回路３６の出力端子は、水平信号線３３にそれぞれ接続されているので、各ＣＤＳ回路３６の出力信号は、水平信号線３３を介して順次、当該イメージセンサの外部に出力される。
次に、図２を参照しながら、上記構成を持つアドレス指定型イメージセンサに使用される第１実施形態に係るセンサ回路１について説明する。
図２は、画素マトリックスの第ｊ列（ただし、１≦ｊ≦ｍ）に属する二つの画素ブロック１２の回路構成を示している。上の画素ブロック１２は上からｉ番目（ただし、１≦ｉ≦ｋ）に位置し、下の画素ブロック１２は上から第（ｉ＋１）番目に位置している。したがって、必要に応じて、上の画素ブロック１２を１２（ｉ，ｊ）と表示し、下の画素ブロック１２を１２（ｉ＋１，ｊ）と表示する。
上の画素ブロック１２（ｉ，ｊ）は、第ｊ列の第［ｎ×（ｉ−１）＋１］行〜第（ｎ×ｉ）行に属する画素１１を含む。下の画素ブロック１２（ｉ＋１，ｊ）は、第ｊ列の第［ｎ×ｉ＋１］行〜第［ｎ×（ｉ＋１）］行に属する画素１１を含む。これら二つの画素ブロック１２（ｉ，ｊ）と１２（ｉ＋１，ｊ）は同一の構成を有するので、以下の説明では、主として上の画素ブロック１２（ｉ，ｊ）について説明することにする。
画素ブロック１２（ｉ，ｊ）の中には、ｎ個の画素１１が含まれており、各画素１１は一つのフォトダイオードと一つのトランスファゲートを含む。したがって、各画素１１は、ｎ個のフォトダイオードＰＤ１〜ＰＤｎと、ｎ個のトランスファゲートＴＧ１〜ＴＧｎを含んでいる。トランスファゲートＴＧ１〜ＴＧｎの各々は、ＭＯＳトランジスタから構成されている。フォトダイオードＰＤ１〜ＰＤｎの各々のアノードは、トランスファゲートＴＧ１〜ＴＧｎの対応するものの一方のソース・ドレイン領域に接続され、カソードは所定電位（通常は接地電位）の端子または領域に共通接続されている。トランスファゲートＴＧ１〜ＴＧｎの各々の他方のソース・ドレイン領域は、画素ブロック１２（ｉ，ｊ）の中の共通ノード１３に共通接続されている。すなわち、画素ブロック１２（ｉ，ｊ）の中のｎ個の画素１１は、共通ノード１３に並列に接続されている。
画素ブロック１２（ｉ，ｊ）の共通ノード１３は、当該画素ブロック１２（ｉ，ｊ）に対応して設けられた共通のリセットトランジスタＴＲＳＴの一方のソース・ドレイン領域と、当該画素ブロック１２（ｉ，ｊ）に対応して設けられた共通の増幅トランジスタＴＡＭＰのゲート電極に、ノード１４で接続されている。これらのリセットトランジスタＴＲＳＴと増幅トランジスタＴＡＭＰは、いずれも画素ブロック１２（ｉ，ｊ）の外側に設けられている。リセットトランジスタＴＲＳＴの他方のソース・ドレイン領域は、リセット用電圧源（リセット電圧＝ＶＲＳＴ）に接続されている。増幅トランジスタＴＡＭＰの一方のソース・ドレイン領域は、直流電源（電源電圧＝ＶＣＣ）に接続されており、他方のソース・ドレイン領域（出力側）は、当該画素ブロック１２（ｉ，ｊ）の出力端子（すなわち、対応する列信号線３７）に接続されている。増幅トランジスタＴＡＭＰの出力端（出力側のソース・ドレイン領域）は、抵抗器Ｒを介して所定電位（通常は接地電位）の端子または領域に接続されており、ソースフォロア形式の増幅器を構成している。ノード１４に接続された容量Ｃｓｎは、当該ノード１４に生じる寄生容量である。ノード１４は、寄生容量Ｃｓｎを介して所定電位（通常は接地電位）の端子または領域に接続されている。
増幅トランジスタＴＡＭＰの出力端子（出力側のソース・ドレイン領域）は、図１に示すように、対応する列信号線３７に接続されているから、増幅トランジスタＴＡＭＰの出力信号、すなわちｎ個のフォトダイオードＰＤ１〜ＰＤｎのシリアル（時系列的な）出力信号は、対応する列信号線３７を介して対応するＣＤＳ回路３６に送られる。そして、ＣＤＳ回路３６から水平信号線３３に送られる際に、水平走査回路３５の走査によってｍ個の列選択信号３８を介して当該列信号線３７が選択され、それによって当該シリアル出力信号は水平信号線３３に送られる。その後、水平信号線３３の一端（図１では右端）に設けられた当該イメージセンサの出力端子（図示せず）まで送られる。
画素ブロック１２（ｉ，ｊ）の以外のすべての画素ブロック１２は、画素ブロック１２（ｉ，ｊ）と同じ構成を有しているので、上述したのと同様にして、ｎ個のフォトダイオードＰＤ１〜ＰＤｎのシリアル出力信号が当該イメージセンサの出力端子まで送られる。こうして被写体の撮像が可能となる。
次に、以上の構成を持つセンサ回路１を備えたアドレス指定型イメージセンサの動作（信号電荷の生成・蓄積から出力信号の出力まで）について説明する。
１．全画素（全フォトダイオード）のグローバルリセット
まず、全画素１１のフォトダイオードＰＤ１〜ＰＤｎの各々に対して設けられたトランスファゲートＴＧ１〜ＴＧｎ（第１ゲート素子）を構成するＭＯＳトランジスタのゲート電極にそれぞれ印加されるパルス信号（トランスファゲート制御信号）φＴ１〜φＴｎの論理状態をＨｉｇｈ（Ｈ）とし、もって全トランスファゲートＴＧ１〜ＴＧｎを導通状態とする。
次に、全画素１１のトランスファゲートＴＧ１〜ＴＧｎを開いたままで、全画素ブロック１２の各々に対して設けられたリセットトランジスタＴｒＲＳＴのゲート電極に印加されるパルス信号（リセット制御信号）φＲＳＴの論理状態をＨとし、もって全リセットトランジスタＴｒＲＳＴを一括して導通状態にする。その結果、所定のリセット電圧ＶＲＳＴが、ノード１４と共通ノード１３とトランスファゲートＴＧ１〜ＴＧｎを介して、全画素１１のフォトダイオードＰＤ１〜ＰＤｎに同時に印加される。その結果、全画素１１のフォトダイオードＰＤ１〜ＰＤｎに印加される電圧がリセット電圧ＶＲＳＴにほぼ等しくされる、換言すれば、全画素１１のフォトダイオードＰＤ１〜ＰＤｎがリセットされる。こうして、全画素１１の一括同時リセット、すなわち「グローバルリセット」が行われる。
２．露光（電荷蓄積）
次に、全画素１１のトランスファゲートＴＧ１〜ＴＧｎに印加されるトランスファゲート制御信号φＴ１〜φＴｎの論理状態をＬｏｗ（Ｌ）とし、すべてのトランスファゲートＴＧ１〜ＴＧｎを遮断状態とする。また、それと同時に、リセット制御信号φＲＳＴの論理状態をＬとし、全リセットトランジスタＴｒＲＳＴも一括して遮断状態とする。
その後、その状態で、全画素１１のフォトダイオードＰＤ１〜ＰＤｎに光を照射させ、全フォトダイオードＰＤ１〜ＰＤｎに一括して信号電荷を生成・蓄積させる。照射時間は通常、数百μｓｅｃないし数ｍｓｅｃで、非常に長い。
信号電荷の生成・蓄積が完了すると同時に、リセット制御信号φＲＳＴの論理状態を再びＨとして全リセットトランジスタＴｒＲＳＴを一括して導通状態にし、所定時間（例えば、１μｓｅｃ）経過後、リセット制御信号φＲＳＴの論理状態を再びＬとして全リセットトランジスタＴｒＲＳＴを一括して遮断状態にする。こうして、全ノード１４（すなわち全増幅トランジスタＴｒＡＭＰのゲート電極）にリセット電圧ＶＲＳＴを一時的に印加し、全増幅トランジスタＴｒＡＭＰのゲート電圧を所定の基準電圧に設定する。
３．信号の読み出しとその増幅
上記のようにして全フォトダイオードＰＤ１〜ＰＤｎに生成・蓄積せしめられた電荷量に比例する信号は、電圧の形式で次のようにして各画素１１から読み出され、増幅される。
すなわち、まず、垂直走査回路３４と水平走査回路３５によって一つの画素ブロック１２が選択されると、その画素ブロック１２中のｎ個のトランスファゲート制御信号φＴ１〜φＴｎの論理状態を順にＬからＨに変えてトランスファゲートＴＧ１〜ＴＧｎを順に導通状態にしていく。そして、それらの導通状態を所定時間（例えば、０．１μｓｅｃ）保持した後、順にそれらの論理状態をＬに戻していく。こうして、当該画素ブロック１２中の全フォトダイオードＰＤ１〜ＰＤｎから信号がノード１４に時系列的に読み出される。その間、全リセットトランジスタＴｒＲＳＴは遮断状態に保持される。
ノード１４にソースフォロア形式で接続された増幅トランジスタＴｒＡＭＰは、そのゲート電極がノード１４に接続されているので、ノード１４に読み出された電圧信号は直ちに当該増幅トランジスタＴｒＡＭＰで増幅される。そして、増幅された信号は、当該増幅トランジスタＴｒＡＭＰの出力端子側のソース・ドレイン領域から列信号線３７に向けて出力される。
当該画素ブロック１２中のｎ個の画素１１、すなわちフォトダイオードＰＤ１〜ＰＤｎから信号を読み出して増幅する際に、一つの画素１１（例えば、フォトダイオードＰＤ１）からの信号の読み出しと増幅が完了してから、次の画素１１（例えば、フォトダイオードＰＤ２）の信号の読み出しが開始するまでの間に、当該画素ブロック１２用のリセットトランジスタＴｒＲＳＴを導通状態にすることによってリセット電圧ＶＲＳＴをノード１４に一時的に印加し、もって当該ノード１４（増幅トランジスタＴｒＡＭＰのゲート電極）を基準電位に設定する（リセットする）必要がある。これは、そうしないと、先の画素１１（例えば、フォトダイオードＰＤ１）からの信号の影響が残って次の画素１１（例えば、フォトダイオードＰＤ２）からの信号に誤差が生じる恐れがあるからである。
当該画素ブロック１２中にはｎ個のフォトダイオードＰＤ１〜ＰＤｎがあるから、トランスファゲート制御信号φＴ１〜φＴｎによる読み出し動作の総回数はｎ回、増幅トランジスタＴｒＡＭＰによる増幅動作の総回数はｎ回、増幅トランジスタＴｒＡＭＰのリセット動作の総回数は（ｎ−１）回となる。
具体的に説明すると、例えば、最初に、当該画素ブロック１２の１番目のトランスファゲートＴＧ１を一時的に導通状態にして、１番目のフォトダイオードＰＤ１に蓄積された信号電荷に比例する電圧信号をノード１４に読み出す。その電圧信号は直ちに増幅トランジスタＴｒＡＭＰで増幅され、得られた増幅信号は列信号線３７に向けて送られる。続いて、リセットトランジスタＴｒＲＳＴを一時的に導通状態にして、増幅トランジスタＴｒＡＭＰのゲート電極（ノード１４）を基準電位にリセットする。その後、２番目のフォトダイオードＰＤ２に蓄積された信号電荷に比例する電圧信号をノード１４に読み出す。その電圧信号は直ちに増幅トランジスタＴｒＡＭＰで増幅され、得られた増幅信号は列信号線３７に向けて送られる。続いて、リセットトランジスタＴｒＲＳＴを一時的に導通状態にして、増幅トランジスタＴｒＡＭＰのゲート電極（ノード１４）を基準電位にリセットする。さらに、３番目のフォトダイオードＰＤ３、４番目のフォトダイオードＰＤ４というように、上記と同じ動作が順に繰り返される。最後に、ｎ番目のフォトダイオードＰＤｎについての読み出し動作と増幅動作を実行すると、当該画素ブロック１２についての処理が終了する。
図１のイメージセンサでは、当該画素ブロック１２に対応する増幅トランジスタＴｒＡＭＰの出力端子が一つであるから、当該画素ブロック１２中の全フォトダイオードＰＤ１〜ＰＤｎから得られるｎ個の信号が、当該増幅トランジスタＴｒＡＭＰの出力端子側のソース・ドレイン領域から列信号線３７に向けて時系列的に順に出力される。つまり、当該画素ブロック１２から出力される信号は、フォトダイオードＰＤ１〜ＰＤｎの信号電荷の量（照射された光の量）を反映するｎ個のパルス波形が所定間隔をあけて連結された一つのシリアル信号となる。
上記イメージセンサは、合計で（ｋ×ｍ）個の画素ブロック１２を有するから、全画素１１が走査される間に、上述した動作が（ｋ×ｍ）回繰り返されることになる。
当該画素ブロック１２から出力される信号、すなわち、ｎ個の信号パルスが所定間隔をあけて連結された一つのシリアル信号は、公知のサンプル・アンド・ホールド（Sample & Hold）回路やアナログ・デジタル（Ａ／Ｄ）変換回路に送られ、所定の信号処理が行われる。
現在の現実的な最高シャッタスピード（つまり最短の信号電荷蓄積期間）は（１／８０００）秒（＝１２５μｓｅｃ）である。したがって、（ｋ×ｍ）個の画素ブロック１２の各々について、リセットトランジスタＴｒＲＳＴによるノード１４（増幅トランジスタＴｒＡＭＰのゲート電極）のリセット動作を必要回数（つまり（ｎ−１）回）実行するのに要する時間（総リセット時間）と、当該画素ブロック１２中の全画素１１（全フォトダイオードＰＤ１〜ＰＤｎ）からの信号を対応する増幅トランジスタＴｒＡＭＰで増幅するのに要する時間（総増幅時間）の和を求め、その和の（ｋ×ｍ）倍の時間が、最短の信号電荷蓄積期間（＝１２５μｓｅｃ）よりも十分小さくなるようにｎ値（各画素ブロック１２中の画素１１の総数）を設定すれば、全画素ブロック１２に属する画素１１（フォトダイオードＰＤ１〜ＰＤｎ）についての信号電荷の蓄積（露光）が実質的に同時に行われることになる。換言すれば、全画素１１についての信号電荷の実質的同時蓄積（実質的同時シャッタ化）が可能となる。
また、全画素ブロック１２の各々から独立して（ｋ×ｍ）個の出力シリアル信号が出力されるので、これら出力シリアル信号に対してアナログ・デジタル（Ａ／Ｄ）変換等の処理を並列して行うことができる。よって、従来のＣＭＯＳイメージセンサにおけるものよりも高速でデータ処理が可能となる。これも、実質的同時シャッタ化の実現に貢献するものである。
上述した動作から明らかなように、１フレーム内で見ると、各画素ブロック１２から出力されるシリアル出力信号は、走査期間の終わりに近いものほど、当該走査期間の始めに生成・出力されたものよりも、わずかではあるが電荷蓄積期間が長くなる。このため、いっそう忠実度の高い画像データを得たい場合や、ｎ値を大きくしたい場合は、電荷蓄積期間の変化に応じた信号補正を行う公知の回路を後段に設けてもよい。そうすれば、電荷蓄積期間の変動の影響を抑制あるいは回避することができるからである。
このようにして実質的に同時シャッタ化が可能となることにより、従来のＣＭＯＳイメージセンサにおける画像の歪みを生じることなく、高速で移動する被写体を撮像することができるようになる。
さらに、各画素ブロック１２に対して、当該画素ブロック１２の外側に共通のリセットトランジスタＴｒＲＳＴと共通の増幅トランジスタＴｒＡＭＰが設けられているため、当該画素ブロック１２中の各画素１１は一つのフォトダイオードと一つのゲート素子（ＭＯＳトランジスタ）を含むだけで済む。したがって、一つの画素中にフォトダイオードに加えて三つないし四つのＭＯＳトランジスタを含む従来のＣＭＯＳイメージセンサに比べて、高い画素開口率（例えば、６０％程度）を実現することができる。
なお、従来のＣＭＯＳイメージセンサでは、走査線の数に応じて信号処理がシリアルに行われるため、高速のＡ／Ｄ変換回路が必要であるが、この第１実施形態のセンサ回路１を用いたイメージセンサでは、ｎ値を走査線数よりも小さく設定して並列度を上げることにより、増幅トランジスタＴｒＡＭＰの各々のシリアル出力信号の処理速度を遅くすることが可能となる。このため、より簡単な構成のＡ／Ｄ変換回路を使用できるという効果もある。
また、ｎ個のフォトダイオードＰＤ１〜ＰＤｎからのｎ個の出力信号が、シリアルに連結された形態で増幅トランジスタＴｒＡＭＰの各々から出力されるため、増幅トランジスタＴｒＡＭＰの各々の出力端子に接続される次段の配線が簡単になるという効果もある。
（第２実施形態）
図３は、本発明の第２実施形態に係るセンサ回路１Ａの構成を示す回路図である。このセンサ回路１Ａが使用されるアドレス指定型イメージセンサの全体構成は、図１に示したものと同じであるから、その説明は省略する。このセンサ回路１Ａは本発明の第１の観点によるセンサ回路に対応する。
図３に示すセンサ回路１Ａの回路構成は、第１実施形態に係るセンサ回路１（図２を参照）の回路構成とほぼ同じであり、各画素ブロック１２に対して設けられた増幅トランジスタＴｒＡＭＰの出力側に、記憶用容量素子ＣＳＴと出力トランジスタＴｒＯＵＴが追加されている点で異なるのみである。したがって、図２のセンサ回路１と同一の要素には同一の符号を付してその説明を省略する。
記憶用容量素子ＣＳＴは、対応する増幅トランジスタＴｒＡＭＰで増幅された信号を一時的に記憶するためのもので、その一方の端子は当該増幅トランジスタＴｒＡＭＰの出力側のソース・ドレイン領域に接続され、他方の端子は所定電位（通常は接地電位）の端子または領域に接続されている。
出力トランジスタＴｒＯＵＴは、当該記憶用容量素子ＣＳＴに一時的に記憶せしめられた信号を対応する列信号線３７に送出するためのもので、その出力側のソース・ドレイン領域は当該画素ブロック１２の出力端子（列信号線３７）に接続されている。出力トランジスタＴｒＯＵＴは、そのゲート電極に印加される出力制御信号φＯＵＴの論理状態をＨにすることによって導通状態となり、Ｌにすることによって遮断状態となる。したがって、記憶用容量素子ＣＳＴに一時的に記憶せしめられた信号を列信号線３７に出力する際に、出力トランジスタＴｒＯＵＴは、画素ブロック１２中のトランスファゲートＴＧ１〜ＴＧｎの開閉とは異なるタイミングで開閉されることが可能である。
上述した第１実施形態のセンサ回路１を用いたイメージセンサでは、対応する画素ブロック１２中のｎ個のフォトダイオードＰＤ１〜ＰＤｎからのシリアル出力信号は、増幅トランジスタＴｒＡＭＰで増幅された後に直ちに列信号線３７に向けて出力される。これに対し、第２実施形態のセンサ回路２を用いたイメージセンサでは、画素ブロック１２中のｎ個のフォトダイオードＰＤ１〜ＰＤｎからのシリアル出力信号は、増幅トランジスタＴｒＡＭＰで増幅された後に記憶用容量素子ＣＳＴに一時的に記憶されるため、出力制御信号φＯＵＴによって、当該フォトダイオードＰＤ１〜ＰＤｎからの信号の読み出しのためのトランスファゲートＴＧ１〜ＴＧｎの開閉とはタイミングをずらして、列信号線３７に向けて出力させることができる。
以上の構成を持つ第２実施形態に係るセンサ回路１Ａを備えたイメージセンサでは、第１実施形態の場合と同様の理由により、全画素１１についての信号電荷の実質的同時蓄積（実質的同時シャッタ化）が可能となる。また、このようにして実質的同時シャッタ化が可能となることにより、従来のＣＭＯＳイメージセンサにおける画像の歪みを生じることなく、高速で移動する被写体を撮像することができるようになる。
また、各画素ブロック１２に対して、当該画素ブロック１２の外側に共通のリセットトランジスタＴｒＲＳＴと共通の増幅トランジスタＴｒＡＭＰが設けられているため、当該画素ブロック１２の各画素１１は一つのフォトダイオードと一つのゲート素子（ＭＯＳトランジスタ）を含むだけで済む。したがって、一つの画素中にフォトダイオードに加えて三つないし四つのＭＯＳトランジスタを含む従来のＣＭＯＳイメージセンサに比べて、高い画素開口率を実現することができる。
さらに、出力制御信号φＯＵＴにより、画素ブロック１２中のトランスファゲートＴＧ１〜ＴＧｎの開閉とはタイミングをずらして列信号線３７に信号を出力することができるため、第１実施形態のセンサ回路１を用いた場合よりも高速の撮像が可能であるという効果もある。
（第３実施形態）
図４は、本発明の第３実施形態に係るセンサ回路１Ｂの構成を示す回路図である。このセンサ回路１Ｂが使用されるアドレス指定型イメージセンサの全体構成は、図１に示したものと同じであるから、その説明は省略する。このセンサ回路１Ｂは本発明の第１の観点によるセンサ回路に対応する。
図４に示すセンサ回路１Ｂの回路構成は、第１実施形態に係るセンサ回路１（図２を参照）の回路構成とほぼ同じであり、各画素ブロック１２に対して設けられた増幅トランジスタＴｒＡＭＰの出力側のソース・ドレイン領域に、ｎ個の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎ（第２ゲート素子）が並列に接続されていて、増幅されたｎ個のフォトダイオードＰＤ１〜ＰＤｎからのｎ個の出力信号が、選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎを介して並列的に列信号線３７に出力される点で異なるのみである。選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎは、それぞれ、ゲート電極に印加される出力選択信号φＳＥＬ１〜φＳＥＬｎの論理状態をＨにすることによって導通状態となり、Ｌにすることによって遮断状態となる。したがって、図２のセンサ回路１と同一の要素には同一の符号を付してその説明を省略する。
ｎ個のフォトダイオードＰＤ１〜ＰＤｎに生成・蓄積された信号電荷に対応する信号を読み出して増幅する際に、ｎ個の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎは、対応する画素ブロック１２中のトランスファゲートＴＧ１〜ＴＧｎとほぼ同期して開閉される。すなわち、例えば、フォトダイオードＰＤ１からの信号を読み出して増幅する際には、トランスファゲートＴＧ１が開かれる（導通状態とされる）が、それとほぼ同期して選択トランジスタＴｒＳＥＬ１が開かれる（導通状態とされる）ので、読み出されたその信号電荷は、増幅トランジスタＴｒＡＭＰで増幅された後に直ちに選択トランジスタＴｒＳＥＬ１を介して列信号線３７に向けて出力される。
以上の構成を持つ第３実施形態に係るセンサ回路１Ｂを備えたイメージセンサでは、第１実施形態の場合と同様の理由により、全画素１１についての信号電荷の実質的同時蓄積（実質的同時シャッタ化）が可能となる。また、このようにして実質的同時シャッタ化が可能となることにより、従来のＣＭＯＳイメージセンサにおける画像の歪みを生じることなく、高速で移動する被写体を撮像することができるようになる。
さらに、各画素ブロック１２に対して、当該画素ブロック１２の外側に共通のリセットトランジスタＴｒＲＳＴと共通の増幅トランジスタＴｒＡＭＰが設けられているため、当該画素ブロック１２の各画素１１は一つのフォトダイオードと一つのゲート素子（ＭＯＳトランジスタ）を含むだけで済む。したがって、一つの画素中にフォトダイオードに加えて三つないし四つのＭＯＳトランジスタを含む従来のＣＭＯＳイメージセンサに比べて、高い画素開口率を実現することができる。
なお、増幅されたｎ個のフォトダイオードＰＤ１〜ＰＤｎからのｎ個の出力信号が、対応するｎ個の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎを介して並列的に列信号線３７に向けて出力されるので、次段の信号処理が迅速に行えるという効果もある。
（第４実施形態）
図５は、本発明の第４実施形態に係るセンサ回路１Ｃの構成を示す回路図である。このセンサ回路１Ｃが使用されるアドレス指定型イメージセンサの全体構成は、図１に示したものと同じであるから、その説明は省略する。このセンサ回路１Ｃは本発明の第１の観点によるセンサ回路に対応する。
図５に示すセンサ回路１Ｃの回路構成は、第３実施形態に係るセンサ回路１Ｂ（図４を参照）の回路構成とほぼ同じであり、各画素ブロック１２に対して設けられた増幅トランジスタＴｒＡＭＰの出力側に、ｎ個の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎ（第２ゲート素子）が並列に接続され、さらに、それら選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎの出力側に、ｎ個の記憶用容量素子ＣＳＴ１〜ＣＳＴｎとｎ個の出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎが追加されている点で異なるのみである。したがって、図４のセンサ回路１Ｃと同一の要素には同一の符号を付してその説明を省略する。
記憶用容量素子ＣＳＴ１〜ＣＳＴｎは、増幅トランジスタＴｒＡＭＰで増幅されたｎ個のフォトダイオードＰＤ１〜ＰＤｎからの信号をそれぞれ一時的に記憶するためのもので、それらの一方の端子は対応する選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎの出力側のソース・ドレイン領域にそれぞれ接続され、他方の端子は所定電位（通常は接地電位）の端子または領域に接続されている。
出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎは、当該記憶用容量素子ＣＳＴ１〜ＣＳＴｎに一時的に記憶せしめられた信号を対応する列信号線３７に並列に送出するためのもので、それらの出力側のソース・ドレイン領域は当該画素ブロック１２の出力端子（列信号線３７）に接続されている。出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎは、それらのゲート電極に印加される出力制御信号φＯＵＴ１〜φｒＯＵＴｎの論理状態をＨにすることによって導通状態となり、Ｌにすることによって遮断状態となる。記憶用容量素子ＣＳＴ１〜ＣＳＴｎに一時的に記憶せしめられた増幅信号を列信号線３７に並列出力する際に、出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎは、画素ブロック１２中のトランスファゲートＴＧ１〜ＴＧｎの開閉とは異なるタイミングで開閉されることが可能である。
上述した第３実施形態のセンサ回路１Ｂを用いたイメージセンサでは、対応する画素ブロック１２中のｎ個のフォトダイオードＰＤ１〜ＰＤｎからのｎ個の出力信号は、増幅トランジスタＴｒＡＭＰで増幅された後に直ちに列信号線３７に向けて並列出力される。これに対し、第４実施形態のセンサ回路１Ｃを用いたイメージセンサでは、画素ブロック１２中のｎ個のフォトダイオードＰＤ１〜ＰＤｎからの出力信号は、増幅トランジスタＴｒＡＭＰで増幅された後に記憶用容量素子ＣＳＴ１〜ＣＳＴｎにそれぞれ一時的に記憶されるため、出力制御信号φＯＵＴ１〜φＯＵＴｎによって、当該フォトダイオードＰＤ１〜ＰＤｎからの信号の読み出しのためのトランスファゲートＴＧ１〜ＴＧｎの開閉とはタイミングをずらして、列信号線３７に向けて並列出力させることができる。
以上の構成を持つ第４実施形態に係るセンサ回路１Ｃを備えたイメージセンサでは、第１実施形態の場合と同様の理由により、全画素１１についての信号電荷の実質的同時蓄積（実質的同時シャッタ化）が可能となる。また、このようにして同時シャッタ化が可能となることにより、従来のＣＭＯＳイメージセンサにおける画像の歪みを生じることなく、高速で移動する被写体を撮像することができるようになる。
また、各画素ブロック１２に対して、当該画素ブロック１２の外側に共通のリセットトランジスタＴｒＲＳＴと共通の増幅トランジスタＴｒＡＭＰが設けられているため、当該画素ブロック１２の各画素１１は一つのフォトダイオードと一つのゲート素子（ＭＯＳトランジスタ）を含むだけで済む。したがって、一つの画素中にフォトダイオードに加えて三つないし四つのＭＯＳトランジスタを含む従来のＣＭＯＳイメージセンサに比べて、高い画素開口率を実現することができる。
さらに、出力制御信号φＯＵＴ１〜φＯＵＴｎにより、画素ブロック１２中のトランスファゲートＴＧ１〜ＴＧｎの開閉とはタイミングをずらして列信号線３７に信号を出力することができるため、第３実施形態のセンサ回路１Ｂを用いた場合よりも高速の撮像が可能であるという効果もある。
（第５実施形態）
図６は、本発明の第５実施形態に係るアドレス指定型イメージセンサ２の要部の回路構成を示す回路図であり、図８はそのイメージセンサ２の実際構造を示す要部断面図である。このイメージセンサ２は、上述した第３実施形態のセンサ回路１Ｂ（図４参照）を使用したものであり、上位半導体回路層２１と下位半導体回路層２２を積層して二段の三次元積層構造とされている。このイメージセンサ２は、本発明の第３の観点によるイメージセンサに対応する。
イメージセンサ２の全体構成及び動作は、図１に示したものと同じであるから、それらに関する説明は省略する。また、図６の回路構成は、図４に示した第３実施形態のセンサ回路１Ｂ（各増幅トランジスタＴｒＡＭＰの出力端にｎ個の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎが接続されており、記憶用容量素子と出力トランジスタは有しないもの）と同じであるから、同一の要素に同一の符号を付してその説明は省略する。ただし、イメージセンサ２では、後述するように、上位半導体回路層２１中に形成された各画素ブロック１２の共通ノード１３と、下位半導体回路層２２中に形成されたリセットトランジスタＴｒＲＳＴ及び増幅トランジスタＴｒＡＭＰの接続点であるノード１４とを電気的に接続するために、公知の埋込配線２３を使用していることから、埋込配線２３と、当該埋込配線２３によって生じる寄生抵抗Ｒ０と寄生容量Ｃ０１及びＣ０２が図６に追加されている。埋込配線２３は、各画素ブロック１２（つまり、ｎ個の画素１１）に対して一つ設けられている。
次に、図８を参照しながら、イメージセンサ２の実際構造について説明する。
イメージセンサ２は、図８から明らかなように、上位半導体回路層２１と下位半導体回路層２２とを、埋込配線２３と微細なバンプ電極（例えば、インジウム（Ｉｎ）と金（Ａｕ）の積層体、あるいはタングステン（Ｗ）等からなる）９０と、電気的絶縁性の接着剤（例えばポリイミド）９１とを用いて、機械的且つ電気的に接続して構成されている。
なお、埋込配線２３及びバンプ電極９０を形成する方法と、上位半導体回路層２１と下位半導体回路層２２を接着剤９１を用いて機械的接続する方法としては、当業界に公知のものを用いることができるから、それらに関する説明は省略する。
上位半導体回路層２１には、（ｋ×ｍ）個の画素ブロック１２、つまり（ｋ×ｎ）×ｍ個の画素１１が形成されている。したがって、上位半導体回路層２１は、（ｋ×ｎ）×ｍ個のフォトダイオード（すなわち、（ｋ×ｍ）組のフォトダイオード群ＰＤ１〜ＰＤｎ）と、（ｋ×ｎ）×ｍ個のトランスファゲート（すなわち、（ｋ×ｍ）組のトランスファゲート群ＴＧ１〜ＴＧｎ）を含んでいる。上位半導体回路層２１には、さらに、（ｋ×ｍ）個の埋込配線２３が形成されている。
下位半導体回路層２２には、（ｋ×ｍ）個のリセットトランジスタＴｒＲＳＴと、（ｋ×ｍ）個の増幅トランジスタＴｒＡＭＰと、（ｋ×ｎ）×ｍ個の選択トランジスタ（すなわち、（ｋ×ｍ）組の選択トランジスタ群ＴｒＳＥＬ１〜ＴｒＳＥＬｎ）が形成されている。
上位半導体回路層２１では、ｐ型の単結晶シリコン（Ｓｉ）基板４０の表面領域に、所定パターンで素子分離絶縁膜４１が形成されており、それによって図１のレイアウトとなるように、（ｋ×ｎ）×ｍ個の画素１１用の素子領域がマトリックス状に並んで形成されている。それら素子領域の各々が一つの画素１１に対応する。画素ブロック１２の構成はすべて同一であるから、ここでは一つの画素ブロック１２（ｉ，ｊ）について説明する。
画素ブロック１２（ｉ，ｊ）に対応する素子領域の内部には、ｎ個のフォトダイオードＰＤ１〜ＰＤｎとｎ個のトランスファゲートＴＧ１〜ＴＧｎが形成されている。例えば、フォトダイオードＰＤ１は、図８に示すように、ｐ型基板４０に形成されたｎ＋形領域４２から構成される（つまり、フォトダイオードＰＤ１はｐ−ｎ接合フォトダイオードである）。トランスファゲートＴＧ１は、ゲート電極４４と、このゲート電極４４を挟んでｎ＋形領域４２に対向しているｎ＋形領域４３とを含むＭＯＳトランジスタによって形成されている。トランスファゲートＴＧ１は、フォトダイオードＰＤ１のｎ＋形領域４２を共用しているため、トランスファゲートＴＧ１の一方のソース・ドレイン領域が、フォトダイオードＰＤ１のアノードと電気的に接続されていることになる。ゲート電極４４と基板４０の表面の間に存在するゲート絶縁膜は、図８では省略している。（ゲート電極４４と基板４０の表面の間のゲート絶縁膜の存在は自明であるから、以下の説明においても、ゲート絶縁膜に関する説明は省略する。）ゲート電極４４は、基板４０の表面に形成された配線構造４７中の配線を介して、対応する読出制御線３２に電気的に接続されている。ここで、配線構造４７には、基板４０の表面に形成された配線用導電体とそれを包含する絶縁体とを含み、基板４０の表面に存在するゲート絶縁膜とゲート電極を含まない。（これは、以下の実施形態でも同様である。）他のフォトダイオードＰＤ２〜ＰＤｎとトランスファゲートＴＧ２〜ＴＧｎは、それぞれ、フォトダイオードＰＤ１とトランスファゲートＴＧ１と同様の構成を持つ。
配線構造４７の内部には、所定パターンで形成された配線膜４６と、その配線膜４６に対してトランスファゲートＴＧ１〜ＴＧｎのｎ個のｎ＋形領域４３を電気的に接続するｎ個の導電性コンタクトプラグ４５とが形成されている。画素ブロック１２（ｉ，ｊ）中のｎ個のトランスファゲートＴＧ１〜ＴＧｎは、それらコンタクトプラグ４５によって、配線膜４６にそれぞれ電気的に接続されているから、トランスファゲートＴＧ１〜ＴＧｎは共通ノード１３に並列に接続されていることになる。
基板４０には、トランスファゲートＴＧ１〜ＴＧｎのｎ＋型領域（ソース・ドレイン領域）４３に隣接する素子分離絶縁膜４１と重なる位置に、素子分離絶縁膜４１と基板４０を上下方向に（基板４０の主面に直交する方向に）貫通する（ｋ×ｍ）個の透孔が形成されている。この透孔の基板４０のＳｉ部分に接する部分の内壁の全面は、絶縁膜２４で覆われている。この透孔の内部（絶縁膜２４の内側と素子分離絶縁膜４１の内部）には、ポリシリコン等の導電性材料が充填されており、その導電性材料が埋込配線２３を形成する。この埋込配線２３の上端は、基板４０（素子分離絶縁膜４１）の表面から露出しており、配線構造４７の内部に形成された導電性コンタクトプラグ２３ａの下端に接続されている。この導電性コンタクトプラグ２３ａの上端は、配線構造４７の内部に形成された配線膜４６に接続されている。したがって、埋込配線２３は、導電性コンタクトプラグ２３ａを介して対応する配線膜４６に電気的に接続されている。その結果、画素ブロック１２（ｉ，ｊ）のｎ個のトランスファゲートＴＧ１〜ＴＧｎのｎ＋型領域（ソース・ドレイン領域）４３は、図６に示した回路構成のように、対応する埋込配線２３に電気的に共通接続されていることになる。各埋込配線２３の下端は、基板４０の裏面から露出していて、その下端において対応するバンプ電極９０に機械的・電気的に接続されている。
下位半導体回路層２２では、ｐ型の単結晶Ｓｉ基板６０の表面領域に、所定パターンで素子分離絶縁膜６１が形成されており、それによって所定数のリセットトランジスタＴｒＲＳＴ用の素子領域と、所定数の増幅トランジスタＴｒＡＭＰ用の素子領域と、所定数の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎ用の素子領域が形成されている。ここでは一つの画素ブロック１２（ｉ，ｊ）に対応する構成について説明する。
図８に示すように、リセットトランジスタＴｒＲＳＴは、ゲート電極６３と、このゲート電極６３を挟んで両側に形成された一対のｎ＋形領域（ソース・ドレイン領域）６２とを含むＭＯＳトランジスタから構成されている。ゲート電極６３は、基板６０の表面に形成された配線構造７４中の配線を介して、対応するリセット線３１に電気的に接続されている。ここで、配線構造７４は、基板６０の表面に形成された配線用導電体とそれを包含する絶縁体とを含み、基板６０の表面に存在するゲート絶縁膜とゲート電極を含まない（これは、以下の実施形態でも同様である）。一方のｎ＋形領域６２（ソース・ドレイン領域）は、配線構造７４の内部に形成された導電性コンタクトプラグ６８と配線膜７２と導電性コンタクトプラグ７４ａと配線膜７５を介して、対応するバンプ電極９０に電気的に接続されている。その結果、リセットトランジスタＴｒＲＳＴの一方のソース・ドレイン領域は、対応する埋込配線２３を介して、上位半導体回路層２１の対応する共通ノード１３（画素ブロック１２（ｉ，ｊ））に電気的に接続されていることになる（図６参照）。他方のｎ＋形領域６２（ソース・ドレイン領域）には、図示しない配線を介してリセット電圧ＶＲＳＴが印加される。
増幅トランジスタＴｒＡＭＰは、ゲート電極６５と、このゲート電極６５を挟んで両側に形成された一対のｎ＋形領域（ソース・ドレイン領域）６４とを含むＭＯＳトランジスタから構成されている。ゲート電極６５は、配線構造７４の内部に形成された導電性コンタクトプラグ７１と配線膜７２と導電性コンタクトプラグ７４ａと配線膜７５を介して、対応するバンプ電極９０に電気的に接続されている。その結果、増幅トランジスタＴｒＡＭＰのゲート電極は、対応する埋込配線２３を介して、上位半導体回路層２１の対応する共通ノード１３（画素ブロック１２（ｉ，ｊ））に電気的に接続されていることになる（図６参照）。また、一方のｎ＋形領域６４（ソース・ドレイン領域）は、配線構造７４の内部に形成された導電性コンタクトプラグ６９を介して、配線構造７４の内部に形成された配線膜７３に電気的に接続されている。他方のｎ＋形領域６４（ソース・ドレイン領域）には、図示しない配線を介して電源電圧ＶＣＣが印加される。
ｎ個の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎの各々は、ゲート電極６７と、このゲート電極６７を挟んで両側に形成された一対のｎ＋形領域（ソース・ドレイン領域）６６とを含むＭＯＳトランジスタから構成されている。一方のｎ＋形領域（ソース・ドレイン領域）６６は、配線構造７４の内部に形成された導電性コンタクトプラグ７０と配線膜７３と導電性コンタクトプラグ６９を介して、対応する増幅トランジスタＴｒＡＭＰの一方のｎ＋形領域（ソース・ドレイン領域）６４に電気的に接続されている。他方のｎ＋形領域（ソース・ドレイン領域）６６は、当該イメージセンサ２の対応する出力端子に接続されている。ゲート電極６７は、配線構造７４の内部に形成された配線を介して、出力選択線３９に電気的に接続されている。選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎのゲート電極６７には、対応する出力選択線３９を介して所定の出力選択信号φＳＥＬ１〜φＳＥＬｎがそれぞれ印加される。
第５実施形態に係るイメージセンサ２では、図８に示すように、隣接する二つの選択トランジスタ、例えばＴｒＳＥＬ１とＴｒＳＥＬ２は、同じ素子領域中に形成されている。これは占有面積をできるだけ小さくするためである。当該素子領域の中には三つのｎ＋形領域（ソース・ドレイン領域）６６が所定距離をあけて並列して形成されており、中央のｎ＋形領域６６を二つの選択トランジスタＴｒＳＥＬ１とＴｒＳＥＬ２とで共用している。そして、共用されているｎ＋形領域６６を、対応する増幅トランジスタＴｒＡＭＰの一方のｎ＋形領域６４に電気的に接続している。共用されていないｎ＋形領域６６は、対応する出力端子にそれぞれ接続されている。
上位半導体回路層２１内のｎ＋形領域４３と下位半導体回路層２２内のｎ＋形領域６２（これらは埋込配線２３を介して電気的に相互接続されている）は、ＦＤ（浮遊拡散）領域の機能、すなわち光電変換によりフォトダイオードＰＤ１〜ＰＤｎに蓄積された信号電荷量を電圧信号に変換する機能を有している。
なお、上位半導体回路層２１と下位半導体回路層２２の内部構造を形成する方法は、当業界によく知られているから、それらに関する説明は省略する。
以上述べたように、図６及び図８に示した第５実施形態に係るイメージセンサ２は、図４に示した第３実施形態のセンサ回路１Ｂを適用したものであって、（ｋ×ｍ）個の画素ブロック１２（それぞれのブロック１２がｎ個の画素１１を含む）と（ｋ×ｍ）個の埋込配線２３を上位半導体回路層２１中に形成すると共に、（ｋ×ｍ）個のリセットトランジスタＴｒＲＳＴと（ｋ×ｍ）個の増幅トランジスタＴｒＡＭＰと（ｋ×ｍ）組の選択トランジスタ群ＴｒＳＥＬ１〜ＴｒＳＥＬｎを下位半導体回層２２中に形成し、さらに、埋込配線２３及びバンプ電極９０を介して、上位半導体回路層２１中の画素ブロック１２と、下位半導体回層２２中の対応するリセットトランジスタＴｒＲＳＴ及び増幅トランジスタＴｒＡＭＰとを電気的に相互接続している。
また、下位半導体回路層２２の上方の主面（配線構造７４の表面）は、バンプ電極９０と接着剤９１によって、上位半導体回路層２１の下方の主面（基板４０の裏面）に電気的・機械的に接続されているので、両回路層２１と２２は二段の半導体積層構造（三次元構造）を構成する。
したがって、上述した第３実施形態のセンサ回路１Ｂについて説明したのと同じ理由により、全画素１１についての信号電荷の実質的同時蓄積（実質的同時シャッタ化）が可能であると共に、従来のＣＭＯＳイメージセンサにおける画像の歪みを生じることなく、高速で移動する被写体を撮像することができる。
また、画素ブロック１２の各画素１１は一つのフォトダイオードと一つのゲート素子（ＭＯＳトランジスタ）を含むだけで済むため、一つの画素中にフォトダイオードに加えて三つないし四つのＭＯＳトランジスタを含む従来のＣＭＯＳイメージセンサに比べて、高い画素開口率（例えば、６０％程度）を実現することができ、しかも画素１１自体の大きさを縮小することが可能となる。
さらに、従来のＣＭＯＳイメージセンサよりも高い画素開口率を実現できることから、上位半導体回路層２１の表面にある撮像領域の総面積に対する受光領域（各フォトダイオードの開口部分）の総面積の割合を高くすることが可能となる。
（第６実施形態）
図７は、本発明の第６実施形態に係るアドレス指定型イメージセンサ２Ａの要部の回路構成を示す回路図であり、図９は、同イメージセンサ２Ａの実際構造を示す要部断面図である。このイメージセンサ２Ａは、上述した第４実施形態のセンサ回路１Ｃ（図５参照）を使用したものであり、上位半導体回路層２１と下位半導体回路層２２’を積層して二段の三次元積層構造とされている。このイメージセンサ２Ａは、本発明の第３の観点によるイメージセンサに対応する。
このイメージセンサ２Ａの全体構成及び動作は、図１に示したものと同じである。よって、それらに関する説明は省略する。また、図７に示された回路構成は、図５の第４実施形態のセンサ回路１Ｃ（各増幅トランジスタＴｒＡＭＰの出力端にｎ個の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎが接続されており、それら選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎの出力側にそれぞれ記憶用容量素子ＣＳＴ１〜ＣＳＴｎと出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎとが接続されたもの）と同じであるから、同一の要素に同一の符号を付してその説明は省略する。ただし、イメージセンサ２Ａでは、後述するように、上位半導体回路層２１中に形成された各画素ブロック１２の共通ノード１３と、下位半導体回路層２２’中に形成されたリセットトランジスタＴｒＲＳＴ及び増幅トランジスタＴｒＡＭＰの接続点であるノード１４とを電気的に接続するために、公知の埋込配線２３を使用していることから、埋込配線２３と、当該埋込配線２３によって生じる寄生抵抗Ｒ０と寄生容量Ｃ０１及びＣ０２が図７に追加されている。埋込配線２３は、各画素ブロック１２（つまり、ｎ個の画素１１）に対して一つ設けられている。
次に、図９を参照しながら、イメージセンサ２Ａの実際構造について説明する。
イメージセンサ２Ａは、図９から明らかなように、上位半導体回路層２１と下位半導体回路層２２’とを、埋込配線２３と微細なバンプ電極９０と、電気的絶縁性の接着剤（例えばポリイミド）９１とを用いて、機械的且つ電気的に接続して構成されている。
上位半導体回路層２１は、上述した第５実施形態のイメージセンサ２（図８参照）のそれと同じ構成であり、（ｋ×ｍ）個の画素ブロック１２つまり（ｋ×ｎ）×ｍ個の画素１１と、（ｋ×ｍ）個の埋込配線２３が形成されている。上位半導体回路層２１の内部構成は、上述した第５実施形態のイメージセンサ２のそれと同じであるから、第５実施形態の場合と同じ符号を付してその詳細な説明は省略する。
下位半導体回路層２２’は、上述した第５実施形態のイメージセンサ２（図８参照）の下位半導体回路層２２とほぼ同じ構成であるが、記憶用容量素子ＣＳＴ１〜ＣＳＴｎと出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎが追加形成されている点が異なっている。すなわち、下位半導体回路層２２’には、（ｋ×ｍ）個のリセットトランジスタＴｒＲＳＴと、（ｋ×ｍ）個の増幅トランジスタＴｒＡＭＰと、（ｋ×ｍ）組の選択トランジスタ群ＴｒＳＥＬ１〜ＴｒＳＥＬｎに加えて、（ｋ×ｍ）組の記憶用容量素子群ＣＳＴ１〜ＣＳＴｎと、（ｋ×ｍ）組の出力トランジスタ群ＴｒＯＵＴ１〜ＴｒＯＵＴｎが追加形成されている。
図９に示すように、下位半導体回路層２２’では、ｐ型の単結晶Ｓｉ基板６０の表面領域に、所定パターンで素子分離絶縁膜６１が形成されており、それによって所定数のリセットトランジスタＴｒＲＳＴ用の素子領域と、所定数の増幅トランジスタＴｒＡＭＰ用の素子領域と、所定数の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎ、記憶用容量素子ＣＳＴ１〜ＣＳＴｎ及び出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎ用の素子領域が形成されている。ここでは一つの画素ブロック１２（ｉ，ｊ）に対応する構成について説明する。
リセットトランジスタＴｒＲＳＴの構成は、上述した第５実施形態のイメージセンサ２（図８参照）の場合と同様であり、ゲート電極６３と、このゲート電極６３を挟んで両側に形成された一対のｎ＋形領域（ソース・ドレイン領域）６２とを含むＭＯＳトランジスタから構成されている。リセットトランジスタＴｒＲＳＴの電気的接続も、第５実施形態のイメージセンサ２（図８参照）の場合と同様である。
増幅トランジスタＴｒＡＭＰの構成は、上述した第５実施形態のイメージセンサ２（図８参照）の場合と同様であり、ゲート電極６５と、このゲート電極６５を挟んで両側に形成された一対のｎ＋形領域（ソース・ドレイン領域）６４とを含むＭＯＳトランジスタから構成されている。増幅トランジスタＴｒＡＭＰの電気的接続も、第５実施形態のイメージセンサ２（図８参照）の場合と同様である。
ｎ個の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎの各々の構成は、上述した第５実施形態のイメージセンサ２（図８参照）の場合と同様であり、ゲート電極６７と、このゲート電極６７を挟んで両側に形成された一対のｎ＋形領域（ソース・ドレイン領域）６６とを含むＭＯＳトランジスタから構成されている。そして、そのＭＯＳトランジスタに対して、記憶用容量素子と出力トランジスタとが、図７に示すような回路構成となるように接続されている。
例えば、選択トランジスタＴｒＳＥＬ１について言えば、一方のｎ＋形領域（ソース・ドレイン領域）６６は、配線構造７４の内部に形成された導電性コンタクトプラグ７０及び６９と配線膜７３を介して、対応する増幅トランジスタＴｒＡＭＰの一方のｎ＋形領域（ソース・ドレイン領域）６４に電気的に接続されている。ゲート電極６７は、配線構造７４の内部に形成された配線を介して出力選択線３９に電気的に接続されており、出力選択信号φＳＥＬ１が印加される。選択トランジスタＴｒＳＥＬ１の他方のｎ＋形領域（ソース・ドレイン領域）６６は、ゲート電極６７ａに関してそれとは反対側に形成されたｎ＋形領域６６ａと共に、記憶用容量素子ＣＳＴ１として機能するＭＯＳキャパシタを構成している。このｎ＋形領域６６ａは、ゲート電極６７ｂと、そのゲート電極６７ｂに関して当該ｎ＋形領域６６ａとは反対側に形成されたｎ＋形領域６６ａと共に、出力トランジスタＴｒＯＵＴ１として機能するＭＯＳトランジスタを構成している。ゲート電極６７ａは、所定電位（通常は電源電圧ＶＣＣ）の端子または領域に接続される。ゲート電極６７ｂは、図示しない配線を介して出力制御線３９ａに電気的に接続されており、出力制御信号φＯＵＴ１が印加される。
このように、一つの素子領域内に、選択トランジスタＴｒＳＥＬ１と記憶用容量素子ＣＳＴ１と出力トランジスタＴｒＯＵＴ１が形成されている。これは、他の選択トランジスタＴｒＳＥＬ２〜ＴｒＳＥＬｎについても同様である。
以上述べたように、図７及び図９に示した第６実施形態に係るイメージセンサ２は、図５に示したセンサ回路１Ｃを適用したものであって、（ｋ×ｍ）個の画素ブロック１２（それぞがｎ個の画素１１を含む）と（ｋ×ｍ）組のトランスファゲート群ＴＧ１〜ＴＧｎ）と（ｋ×ｍ）個の埋込配線２３を上位半導体回路層２１中に形成すると共に、（ｋ×ｍ）個のリセットトランジスタＴｒＲＳＴと（ｋ×ｍ）個の増幅トランジスタＴｒＡＭＰと（ｋ×ｍ）組の選択トランジスタ群ＴｒＳＥＬ１〜ＴｒＳＥＬｎと（ｋ×ｍ）組の記憶用容量素子群ＣＳＴ１〜ＣＳＴｎと（ｋ×ｍ）組の出力トランジスタ群ＴｒＯＵＴ１〜ＴｒＯＵＴｎを下位半導体回層２２’中に形成し、さらに、埋込配線２３及びバンプ電極９０を介して、上位半導体回路層２１中の画素ブロック１２と、下位半導体回層２２’中のリセットトランジスタＴｒＲＳＴ及び増幅トランジスタＴｒＡＭＰとを電気的に相互接続している。
また、下位半導体回路層２２’の上方の主面（配線構造７４の表面）は、バンプ電極９０と接着剤９１によって、上位半導体回路層２１の下方の主面（基板４０の裏面）に電気的・機械的に接続されているので、両回路層２１と２２’は二段の半導体積層構造（三次元構造）を構成する。
したがって、第４実施形態のセンサ回路１Ｃ（図５を参照）について説明したのと同じ理由により、全画素１１についての信号電荷の実質的同時蓄積（実質的同時シャッタ化）が可能であると共に、従来のＣＭＯＳイメージセンサにおける画像の歪みを生じることなく、高速で移動する被写体を撮像することができる。
また、画素ブロック１２の各画素１１は一つのフォトダイオードと一つのゲート素子（ＭＯＳトランジスタ）を含むだけで済むため、一つの画素中にフォトダイオードに加えて三つないし四つのＭＯＳトランジスタを含む従来のＣＭＯＳイメージセンサに比べて、高い画素開口率（例えば、６０％程度）を実現することができ、しかも画素１１自体の大きさを縮小することが可能となる。
さらに、従来のＣＭＯＳイメージセンサよりも高い画素開口率を実現できることから、上位半導体回路層２１の表面にある撮像領域の総面積に対する受光領域（各フォトダイオードの開口部分）の総面積の割合を高くすることが可能となる。
さらに、出力制御信号φＯＵＴ１〜φＯＵＴｎで出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎを制御することにより、画素ブロック１２中のトランスファゲートＴＧ１〜ＴＧｎと選択トランジスタ群ＴｒＳＥＬ１〜ＴｒＳＥＬｎの開閉とはタイミングをずらして列信号線３７に信号を出力することができるため、第５実施形態のイメージセンサ２よりも高速の撮像が可能であるという効果もある。
（第７実施形態）
図１０は、本発明の第７実施形態に係るアドレス指定型イメージセンサ２Ｂの要部の回路構成を示す回路図であり、図１１は、イメージセンサ２Ｂの実際構造を示す要部断面図である。このイメージセンサ２Ｂは、上記第４実施形態のセンサ回路１Ｃ（図５参照）を使用したものであり、上位半導体回路層２１Ａと下位半導体回路層２２Ａ’を積層して二段の三次元積層構造とされている。イメージセンサ２Ｂは、本発明の第３の観点によるイメージセンサに対応する。
イメージセンサ２Ｂの全体構成及び動作は、図１に示したものと同じである。よって、それらに関する説明は省略する。また、図１０に示された回路構成は、埋込配線２３が追加されている点を除いて、図５の第４実施形態のセンサ回路１Ｃと同じであるから、同一の要素に同一の符号を付してその説明は省略する。
イメージセンサ２Ｂは、図１０及び図１１より明らかなように、上位半導体回路層２１Ａと下位半導体回路層２２Ａ’とを、埋込配線２３と微細なバンプ電極９０と電気的絶縁性の接着剤９１を用いて機械的且つ電気的に接続して構成されている。その構成は、第６実施形態のイメージセンサ２Ａ（図７及び図９参照）で下位半導体回路層２２’中に形成されていた（ｋ×ｍ）個のリセットトランジスタＴｒＲＳＴを上位半導体回路層２１中に移したものに相当する。すなわち、上位半導体回路層２１Ａには、（ｋ×ｎ）×ｍ個のフォトダイオード（すなわち、（ｋ×ｍ）組のフォトダイオード群ＰＤ１〜ＰＤｎ）と、（ｋ×ｎ）×ｍ個のトランスファゲート（すなわち、（ｋ×ｍ）組のトランスファゲート群ＴＧ１〜ＴＧｎ）と、（ｋ×ｍ）個のリセットトランジスタＴｒＲＳＴと、（ｋ×ｍ）個の埋込配線２３が形成されている。フォトダイオードＰＤ１〜ＰＤｎとトランスファゲートＴＧ１〜ＴＧｎの構成は、第６実施形態のイメージセンサ２Ａの場合と同じであるので、それらに関する説明は省略する。
リセットトランジスタＴｒＲＳＴは、図１１に示すように、ゲート電極４９と、このゲート電極４９を挟んで両側に形成された一対のｎ＋形領域（ソース・ドレイン領域）４８とを含むＭＯＳトランジスタから構成されている。ゲート電極４９は、基板４０の表面に形成された配線構造４７中の配線を介して、対応するリセット線３１に電気的に接続されている。一方のｎ＋形領域４８（ソース・ドレイン領域）は、配線構造４７の内部に形成された導電性コンタクトプラグ５０と配線膜４６と導電性コンタクトプラグ２３ａと埋込配線２３を介して、対応するバンプ電極９０に電気的に接続されている。その結果、リセットトランジスタＴｒＲＳＴの当該ソース・ドレイン領域は、下位半導体回路層２２Ａ’の対応する増幅トランジスタＴｒＡＭＰのゲート電極６５に電気的に接続されていることになる。リセットトランジスタＴｒＲＳＴの他方のｎ＋形領域４８（ソース・ドレイン領域）には、図示しない配線を介してリセット電圧ＶＲＳＴが印加される。
下位半導体回路層２２Ａ’には、（ｋ×ｍ）個の増幅トランジスタＴｒＡＭＰと、（ｋ×ｍ）組の選択トランジスタ群ＴｒＳＥＬ１〜ＴｒＳＥＬｎと、（ｋ×ｍ）組の記憶用容量素子群ＣＳＴ１〜ＣＳＴｎと、（ｋ×ｍ）組の出力トランジスタ群ＴｒＯＵＴ１〜ＴｒＯＵＴｎが形成されている。この構成は、第６実施形態（図７及び図９参照）の下位半導体回路層２２’から（ｋ×ｍ）個のリセットトランジスタＴｒＲＳＴを除去した構成に相当する。増幅トランジスタＴｒＡＭＰと選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎの構成は、第６実施形態の場合と同一であるから、それらに関する説明は省略する。
以上述べたように、図１０及び図１１に示した第７実施形態に係るイメージセンサ２Ｂは、第４実施形態のセンサ回路１Ｃ（図５参照）を適用したものであって、（ｋ×ｍ）個の画素ブロック１２（それぞれのブロック１２がｎ個の画素１１を含む）と（ｋ×ｍ）組のトランスファゲート群ＴＧ１〜ＴＧｎ）と（ｋ×ｍ）個のリセットトランジスタＴｒＲＳＴと（ｋ×ｍ）個の埋込配線２３を上位半導体回路層２１Ａ中に形成すると共に、（ｋ×ｍ）個の増幅トランジスタＴｒＡＭＰと（ｋ×ｍ）組の選択トランジスタ群ＴｒＳＥＬ１〜ＴｒＳＥＬｎと（ｋ×ｍ）組の記憶用容量素子群ＣＳＴ１〜ＣＳＴｎと（ｋ×ｍ）組の出力トランジスタ群ＴｒＯＵＴ１〜ＴｒＯＵＴｎを下位半導体回層２２Ａ’中に形成し、さらに、埋込配線２３及びバンプ電極９０を介して、上位半導体回路層２１中のリセットトランジスタＴｒＲＳＴと、下位半導体回層２２Ａ’中の増幅トランジスタＴｒＡＭＰとを電気的に相互接続している。
また、下位半導体回路層２２A’の上方の主面（配線構造７４の表面）は、バンプ電極９０と接着剤９１によって、上位半導体回路層２１Aの下方の主面（基板４０の裏面）に電気的・機械的に接続されているので、両回路層２１Aと２２A’は二段の半導体積層構造（三次元構造）を構成する。
したがって、第４実施形態のセンサ回路１Ｃについて説明したのと同じ理由により、全画素１１についての信号電荷の実質的同時蓄積（実質的同時シャッタ化）が可能であると共に、従来のＣＭＯＳイメージセンサにおける画像の歪みを生じることなく、高速で移動する被写体を撮像することができる。
また、画素ブロック１２の各画素１１は一つのフォトダイオードと一つのゲート素子（ＭＯＳトランジスタ）を含むだけで済むため、一つの画素中にフォトダイオードに加えて三つないし四つのＭＯＳトランジスタを含む従来のＣＭＯＳイメージセンサに比べて、高い画素開口率（例えば、６０％程度）を実現することができ、しかも画素１１自体の大きさを縮小することが可能となる。
さらに、従来のＣＭＯＳイメージセンサよりも高い画素開口率を実現できることから、上位半導体回路層２１Ａの表面にある撮像領域の総面積に対する受光領域（各フォトダイオードの開口部分）の総面積の割合を高くすることが可能となる。
さらに、出力制御信号φＯＵＴ１〜φＯＵＴｎで出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎを制御することにより、画素ブロック１２中のトランスファゲートＴＧ１〜ＴＧｎと選択トランジスタ群ＴｒＳＥＬ１〜ＴｒＳＥＬｎの開閉とはタイミングをずらして列信号線３７に信号を出力することができるため、記憶用容量素子ＣＳＴ１〜ＣＳＴｎと出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎを有しない場合よりも高速の撮像が可能であるという効果もある。
（第８実施形態）
図１２は、本発明の第８実施形態に係るアドレス指定型イメージセンサ２Ｃの実際構造を示す要部断面図である。このイメージセンサ２Ｃは、上述した第７実施形態のイメージセンサ２Ｂ（図１０及び図１１参照）において、記憶用容量素子ＣＳＴ１〜ＣＳＴｎと出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎを削除したものに相当する。このイメージセンサ２Ｃは、本発明の第３の観点によるアドレス指定型イメージセンサに対応する。
第８実施形態のイメージセンサ２Ｃは、図１２から明らかなように、上位半導体回路層２１Ａと下位半導体回路層２２Ａとを、埋込配線２３と微細なバンプ電極９０と電気的絶縁性の接着剤９１を用いて機械的且つ電気的に接続して構成されている。上位半導体回路層２１Ａの構成は、第７実施形態のイメージセンサ２Ｂのそれと同じである。下位半導体回路層２２Ａの構成は、第７実施形態のイメージセンサ２Ｂの下位半導体回路層２２Ａ’から記憶用容量素子ＣＳＴ１〜ＣＳＴｎと出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎを削除した構成に等しい。
以上述べたように、第８実施形態に係るイメージセンサ２Ｃでは、第７実施形態のイメージセンサ２Ｂで述べたのと同様の理由により、全画素１１についての信号電荷の実質的同時蓄積（実質的同時シャッタ化）が可能であると共に、従来のＣＭＯＳイメージセンサにおける画像の歪みを生じることなく、高速で移動する被写体を撮像することができる。
また、画素ブロック１２の各画素１１は一つのフォトダイオードと一つのゲート素子（ＭＯＳトランジスタ）を含むだけで済むため、一つの画素中にフォトダイオードに加えて三つないし四つのＭＯＳトランジスタを含む従来のＣＭＯＳイメージセンサに比べて、高い画素開口率（例えば、６０％程度）を実現することができ、しかも画素１１自体の大きさを縮小することが可能となる。
さらに、従来のＣＭＯＳイメージセンサよりも高い画素開口率を実現できることから、上位半導体回路層２１Ａの表面にある撮像領域の総面積に対する受光領域（各フォトダイオードの開口部分）の総面積の割合を高くすることが可能となる。
（第９実施形態）
図１３は、本発明の第９実施形態に係るアドレス指定型イメージセンサ２Ｄの要部の回路構成を示す回路図であり、図１４は、イメージセンサ２Ｄの実際構造を示す要部断面図である。このイメージセンサ２Ｄは、上記第４実施形態のセンサ回路１Ｃ（図５参照）を使用したものであり、上位半導体回路層２１Ｂと下位半導体回路層２２Ｂ’を積層して二段の三次元積層構造とされている。イメージセンサ２Ｂは、本発明の第３の観点によるイメージセンサに対応する。
イメージセンサ２Ｄの全体構成及び動作は、図１に示したものと同じであり、また、図１３に示された回路構成は、埋込配線２３が追加されている点を除いて、図５の第４実施形態のセンサ回路１Ｃと同じである。
イメージセンサ２Ｄは、図１３及び図１４より明らかなように、上位半導体回路層２１Ｂと下位半導体回路層２２Ｂ’とを、埋込配線２３と微細なバンプ電極９０と電気的絶縁性の接着剤９１を用いて機械的且つ電気的に接続して構成されている。その構成は、第７実施形態のイメージセンサ２Ｂ（図１０及び図１１参照）で下位半導体回路層２２Ａ’中に形成されていた（ｋ×ｍ）個の増幅トランジスタＴｒＡＭＰを、その上位半導体回路層２１Ａ中に移したものに相当する。
すなわち、上位半導体回路層２１Ｂには、（ｋ×ｎ）×ｍ個のフォトダイオード（すなわち、（ｋ×ｍ）組のフォトダイオード群ＰＤ１〜ＰＤｎ）と、（ｋ×ｎ）×ｍ個のトランスファゲート（すなわち、（ｋ×ｍ）組のトランスファゲート群ＴＧ１〜ＴＧｎ）と、（ｋ×ｍ）個のリセットトランジスタＴｒＲＳＴと、（ｋ×ｍ）個の増幅トランジスタＴｒＡＭＰと、（ｋ×ｍ）個の埋込配線２３が形成されている。フォトダイオードＰＤ１〜ＰＤｎとトランスファゲートＴＧ１〜ＴＧｎとリセットトランジスタＴｒＲＳＴと構成は、第７実施形態のイメージセンサ２Ｂの場合と同じであるので、それらに関する説明は省略する。
増幅トランジスタＴｒＡＭＰは、図１４に示すように、ゲート電極５３と、このゲート電極５３を挟んで両側に形成された一対のｎ＋形領域（ソース・ドレイン領域）５２とを含むＭＯＳトランジスタから構成されている。ゲート電極５３は、配線構造４７の内部に形成された導電性コンタクトプラグ５４と配線膜４６を介して、リセットトランジスタＴｒＲＳＴとトランスファゲートＴＧ１〜ＴＧｎに電気的に接続されている。一方のｎ＋形領域５２（ソース・ドレイン領域）は、配線構造４７の内部に形成された導電性コンタクトプラグ５５と配線膜５６と導電性コンタクトプラグ２３ａと埋込配線２３を介して、対応するバンプ電極９０に電気的に接続されている。その結果、増幅トランジスタＴｒＡＭＰの当該ソース・ドレイン領域は、下位半導体回路層２２Ｂ’の対応する選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎの一方のｎ＋形領域６６（ソース・ドレイン領域）に電気的に接続されていることになる。増幅トランジスタＴｒＡＭＰの他方のｎ＋形領域５２（ソース・ドレイン領域）には、図示しない配線を介して電源電圧ＶＣＣが印加される。
下位半導体回路層２２Ｂ’には、（ｋ×ｍ）組の選択トランジスタ群ＴｒＳＥＬ１〜ＴｒＳＥＬｎと、（ｋ×ｍ）組の記憶用容量素子群ＣＳＴ１〜ＣＳＴｎと、（ｋ×ｍ）組の出力トランジスタ群ＴｒＯＵＴ１〜ＴｒＯＵＴｎが形成されている。この構成は、第７実施形態（図１０及び図１１参照）の下位半導体回路層２２Ａ’から（ｋ×ｍ）個の増幅トランジスタＴｒＡＭＰを除去した構成に相当する。選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎと記憶用容量素子ＣＳＴ１〜ＣＳＴｎと出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎの構成は、第７実施形態の場合と同一であるから、それらに関する説明は省略する。
以上述べたように、図１３及び図１４に示した第９実施形態に係るイメージセンサ２Ｄは、第４実施形態のセンサ回路１Ｃ（図５参照）を適用したものであって、（ｋ×ｍ）個の画素ブロック１２（それぞれのブロック１２がｎ個の画素１１を含む）と（ｋ×ｍ）組のトランスファゲート群ＴＧ１〜ＴＧｎ）と（ｋ×ｍ）個のリセットトランジスタＴｒＲＳＴと（ｋ×ｍ）個の増幅トランジスタＴｒＡＭＰと（ｋ×ｍ）個の埋込配線２３を上位半導体回路層２１Ｂ中に形成すると共に、（ｋ×ｍ）組の選択トランジスタ群ＴｒＳＥＬ１〜ＴｒＳＥＬｎと（ｋ×ｍ）組の記憶用容量素子群ＣＳＴ１〜ＣＳＴｎと（ｋ×ｍ）組の出力トランジスタ群ＴｒＯＵＴ１〜ＴｒＯＵＴｎを下位半導体回層２２Ｂ’中に形成し、さらに、埋込配線２３及びバンプ電極９０を介して、上位半導体回路層２１Ｂ中の増幅トランジスタＴｒＡＭＰと、下位半導体回層２２Ｂ’中の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎとを電気的に相互接続している。
また、下位半導体回路層２２Ｂ’の上方の主面（配線構造７４の表面）は、バンプ電極９０と接着剤９１によって、上位半導体回路層２１Ｂの下方の主面（基板４０の裏面）に電気的・機械的に接続されているので、両回路層２１Ｂと２２Ｂ’は二段の半導体積層構造（三次元構造）を構成する。
したがって、第４実施形態のセンサ回路１Ｃについて説明したのと同じ理由により、全画素１１についての信号電荷の実質的同時蓄積（実質的同時シャッタ化）が可能であると共に、従来のＣＭＯＳイメージセンサにおける画像の歪みを生じることなく、高速で移動する被写体を撮像することができる。
また、画素ブロック１２の各画素１１は一つのフォトダイオードと一つのゲート素子（ＭＯＳトランジスタ）を含むだけで済むため、一つの画素中にフォトダイオードに加えて三つないし四つのＭＯＳトランジスタを含む従来のＣＭＯＳイメージセンサに比べて、高い画素開口率（例えば、６０％程度）を実現することができ、しかも画素１１自体の大きさを縮小することが可能となる。
さらに、従来のＣＭＯＳイメージセンサよりも高い画素開口率を実現できることから、上位半導体回路層２１Ｂの表面にある撮像領域の総面積に対する受光領域（各フォトダイオードの開口部分）の総面積の割合を高くすることが可能となる。
さらに、出力制御信号φＯＵＴ１〜φＯＵＴｎで出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎを制御することにより、画素ブロック１２中のトランスファゲートＴＧ１〜ＴＧｎと選択トランジスタ群ＴｒＳＥＬ１〜ＴｒＳＥＬｎの開閉とはタイミングをずらして列信号線３７に信号を出力することができるため、記憶用容量素子ＣＳＴ１〜ＣＳＴｎと出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎを有しない場合よりも高速の撮像が可能であるという効果もある。
（第１０実施形態）
図１５は、本発明の第１０実施形態に係るアドレス指定型イメージセンサ２Ｅの実際構造を示す要部断面図である。このイメージセンサ２Ｅは、上述した第９実施形態のイメージセンサ２Ｃ（図１３及び図１４参照）において、記憶用容量素子ＣＳＴ１〜ＣＳＴｎと出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎを削除したものに相当する。このイメージセンサ２Ｅは、本発明の第３の観点によるアドレス指定型イメージセンサに対応する。
第１０実施形態のイメージセンサ２Ｅは、図１５から明らかなように、上位半導体回路層２１Ｂと下位半導体回路層２２Ｂとを、埋込配線２３と微細なバンプ電極９０と電気的絶縁性の接着剤９１を用いて機械的且つ電気的に接続して構成されている。上位半導体回路層２１Ｂの構成は、第９実施形態のイメージセンサ２Ｄのそれと同じである。下位半導体回路層２２Ｂの構成は、第９実施形態のイメージセンサ２Ｄの下位半導体回路層２２Ｂ’から記憶用容量素子ＣＳＴ１〜ＣＳＴｎと出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎを削除した構成に等しい。
以上述べたように、第１０実施形態に係るイメージセンサ２Ｅでは、第９実施形態のイメージセンサ２Ｄで述べたのと同様の理由により、全画素１１についての信号電荷の実質的同時蓄積（実質的同時シャッタ化）が可能であると共に、従来のＣＭＯＳイメージセンサにおける画像の歪みを生じることなく、高速で移動する被写体を撮像することができる。
また、画素ブロック１２の各画素１１は一つのフォトダイオードと一つのゲート素子（ＭＯＳトランジスタ）を含むだけで済むため、一つの画素中にフォトダイオードに加えて三つないし四つのＭＯＳトランジスタを含む従来のＣＭＯＳイメージセンサに比べて、高い画素開口率（例えば、６０％程度）を実現することができ、しかも画素１１自体の大きさを縮小することが可能となる。
さらに、従来のＣＭＯＳイメージセンサよりも高い画素開口率を実現できることから、上位半導体回路層２１Ｂの表面にある撮像領域の総面積に対する受光領域（各フォトダイオードの開口部分）の総面積の割合を高くすることが可能となる。
（第１１実施形態）
図１６は、本発明の第１１実施形態に係るアドレス指定型イメージセンサ２Ｆの要部の回路構成を示す回路図であり、図１７は、イメージセンサ２Ｆの実際構造を示す要部断面図である。このイメージセンサ２Ｆは、上記第４実施形態のセンサ回路１Ｃ（図５参照）を使用したものであり、上位半導体回路層２１Ｃと下位半導体回路層２２Ｃ’を積層して二段の三次元積層構造とされている。イメージセンサ２Ｆは、本発明の第３の観点によるイメージセンサに対応する。
イメージセンサ２Ｆの全体構成及び動作は、図１に示したものと同じであり、図１６に示された回路構成は、埋込配線２３が追加されている点を除いて、図５の第４実施形態のセンサ回路１Ｃと同じである。
イメージセンサ２Ｆは、図１６及び図１７より明らかなように、上位半導体回路層２１Ｃと下位半導体回路層２２Ｃ’とを、埋込配線２３と微細なバンプ電極９０と電気的絶縁性の接着剤９１を用いて機械的且つ電気的に接続して構成されている。その構成は、第６実施形態に係るイメージセンサ２Ａの（図７及び図９参照）で上位半導体回路層２１中に形成されていた（ｋ×ｍ）組のトランスファゲート群ＴＧ１〜ＴＧｎを、その下位半導体回路層２２’中に移したものに相当する。したがって、上位半導体回路層２１Ｃには、（ｋ×ｎ）×ｍ個のフォトダイオード（すなわち、（ｋ×ｍ）組のフォトダイオード群ＰＤ１〜ＰＤｎ）と、（ｋ×ｍ）個の埋込配線２３のみが形成されている。
フォトダイオードＰＤ１〜ＰＤｎの構成は、第６実施形態のイメージセンサ２Ａ（図７及び図９参照）の場合とほぼ同様であるが、基板４０の各素子領域中に一つのフォトダイオードが形成されている点が異なる。例えば、フォトダイオードＰＤ１について言えば、図１７に示すように、素子分離絶縁膜４１によってｐ型基板４０の表面領域に形成された複数の素子領域の一つに、その全面にわたってｎ＋領域４２が形成されており、当該ｎ＋領域４２がフォトダイオードＰＤ１を形成する。基板４０には、素子分離絶縁膜４１と重なる適当な位置に、素子分離絶縁膜４１と基板４０を上下方向に（基板４０の主面に直交する方向に）貫通する透孔が形成されており、この透孔の基板４０に接する部分の内壁の全面は、絶縁膜２４で覆われている。この透孔の内部（絶縁膜２４の内側と素子分離絶縁膜４１の内部）には、導電性材料が充填されており、その導電性材料が埋込配線２３を形成する。この埋込配線２３の上端は、基板４０（素子分離絶縁膜４１）の表面から露出しており、配線構造４７の内部に形成された配線膜５７の下面に接続されている。配線膜５７の下面は、対応するｎ＋領域４２の表面にも接続されているから、ｎ＋領域４２は埋込配線２３に電気的に接続されていることになる。埋込配線２３の下端は、基板４０（素子分離絶縁膜４１）の裏面から露出しており、対応するバンプ電極９０に機械的・電気的に接続されている。
下位半導体回路層２２Ｃ’には、（ｋ×ｍ）組のトランスファゲート群ＴＧ１〜ＴＧｎと、（ｋ×ｍ）個のリセットトランジスタＴｒＲＳＴと、（ｋ×ｍ）個の増幅トランジスタＴｒＡＭＰと、（ｋ×ｍ）組の記憶用容量素子群ＣＳＴ１〜ＣＳＴｎと、（ｋ×ｍ）組の出力トランジスタ群ＴｒＯＵＴ１〜ＴｒＯＵＴｎが形成されている。リセットトランジスタＴｒＲＳＴと増幅トランジスタＴｒＡＭＰと記憶用容量素子ＣＳＴ１〜ＣＳＴｎと出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎは、第６実施形態に係るイメージセンサ２Ａの場合（図７及び図９参照）と同じ構成を持つので、同一要素には同一符号を付してその説明を省略する。なお、図１７では、記憶用容量素子ＣＳＴ１〜ＣＳＴｎと出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎは省略されている。
トランスファゲートＴＧ１〜ＴＧｎは、次のような構成を持つ。例えば、トランスファゲートＴＧ１について言えば、図１７に示すように、ゲート電極７７と、このゲート電極７７を挟んで両側に形成された一対のｎ＋形領域（ソース・ドレイン領域）７６とを含むＭＯＳトランジスタから構成されている。ゲート電極７７には、図示しない配線を介してトランスファゲート制御信号φＴ１が印加される。一方のｎ＋形領域７６（ソース・ドレイン領域）は、配線構造７４の内部に形成された導電性コンタクトプラグ７８、８０及び８２と配線膜７９、８１及び８３とを介して、対応するバンプ電極９０に電気的に接続されている。その結果、トランスファゲートＴＧ１の当該ソース・ドレイン領域は、埋込配線２３を介して、上位半導体回路層２１Ｃの対応するフォトダイオードＰＤ１に電気的に接続されていることになる。当該ＭＯＳトランジスタの他方のｎ＋形領域７６（ソース・ドレイン領域）は、配線構造７４の内部に形成された導電性コンタクトプラグ７８と図示しない配線膜を介して、対応するリセットトランジスタＴｒＲＳＴと増幅トランジスタＴｒＡＭＰに電気的に接続されている。トランスファゲートＴＧ２〜ＴＧｎは、トランスファゲートＴＧ１と同じ構造を持っている。このようにして、下位半導体回路層２２Ｃ’内のトランスファゲートＴＧ１〜ＴＧｎは、埋込配線２３を介して、上位半導体回路層２１Ｃ内のフォトダイオードＰＤ１〜ＰＤｎにそれぞれ電気的に接続されている。
以上述べたように、図１６及び図１７に示した第１１実施形態に係るイメージセンサ２Ｆは、第４実施形態のセンサ回路１Ｃ（図５参照）を適用したものであって、（ｋ×ｍ）個の画素ブロック１２（それぞれのブロック１２がｎ個の画素１１を含む）と（ｋ×ｍ）個の埋込配線２３を上位半導体回路層２１Ｃ中に形成すると共に、（ｋ×ｍ）組のトランスファゲート群ＴＧ１〜ＴＧｎ）と（ｋ×ｍ）個のリセットトランジスタＴｒＲＳＴと（ｋ×ｍ）個の増幅トランジスタＴｒＡＭＰと（ｋ×ｍ）組の選択トランジスタ群ＴｒＳＥＬ１〜ＴｒＳＥＬｎと（ｋ×ｍ）組の記憶用容量素子群ＣＳＴ１〜ＣＳＴｎと（ｋ×ｍ）組の出力トランジスタ群ＴｒＯＵＴ１〜ＴｒＯＵＴｎを下位半導体回層２２Ｃ’中に形成し、さらに、埋込配線２３及びバンプ電極９０を介して、上位半導体回路層２１Ｃ中の画素ブロック１２と、下位半導体回層２２Ｃ’中のトランスファゲートＴＧ１〜ＴＧｎとを電気的に相互接続している。
また、下位半導体回路層２２Ｃ’の上方の主面（配線構造７４の表面）は、バンプ電極９０と接着剤９１によって、上位半導体回路層２１Ｃの下方の主面（基板４０の裏面）に電気的・機械的に接続されているので、両回路層２１Ｃと２２Ｃ’は二段の半導体積層構造（三次元構造）を構成する。
したがって、第４実施形態のセンサ回路１Ｃについて説明したのと同じ理由により、全画素１１についての信号電荷の実質的同時蓄積（実質的同時シャッタ化）が可能であると共に、従来のＣＭＯＳイメージセンサにおける画像の歪みを生じることなく、高速で移動する被写体を撮像することができる。
また、画素ブロック１２の各画素１１は一つのフォトダイオードを含むだけであるから、一つの画素中にフォトダイオードに加えて三つないし四つのＭＯＳトランジスタを含む従来のＣＭＯＳイメージセンサに比べて、高い画素開口率（例えば、６０％程度）を実現することができ、しかも画素１１自体の大きさを縮小することが可能となる。特に、上記第５〜第１０実施形態の場合よりも小さくすることが可能である。
さらに、従来のＣＭＯＳイメージセンサよりも高い画素開口率を実現できることから、上位半導体回路層２１Ｃの表面にある撮像領域の総面積に対する受光領域（各フォトダイオードの開口部分）の総面積の割合を高くすることが可能となる。特に、上記第５〜第１０実施形態の場合よりも高くすることが可能である。
さらに、出力制御信号φＯＵＴ１〜φＯＵＴｎで出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎを制御することにより、画素ブロック１２中のトランスファゲートＴＧ１〜ＴＧｎと選択トランジスタ群ＴｒＳＥＬ１〜ＴｒＳＥＬｎの開閉とはタイミングをずらして列信号線３７に信号を出力することができるため、記憶用容量素子ＣＳＴ１〜ＣＳＴｎと出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎを有しない場合よりも高速の撮像が可能であるという効果もある。
（第１２実施形態）
図１８は、本発明の第１２実施形態に係るアドレス指定型イメージセンサ２Ｇの実際構造を示す要部断面図である。このイメージセンサ２Ｇは、上述した第１１実施形態のイメージセンサ２Ｆ（図１６及び図１７参照）において、下位半導体回路層２２Ｃ’をそのままにして、上位半導体回路層２１Ｃ中の基板４０を上下逆向きにしたものに相当する。このイメージセンサ２Ｇは、本発明の第３の観点によるアドレス指定型イメージセンサに対応する。
第１２実施形態のイメージセンサ２Ｇは、図１８から明らかなように、上位半導体回路層２１Ｄと下位半導体回路層２２Ｄ’とを、微細なバンプ電極９０と電気的絶縁性の接着剤９１を用いて機械的且つ電気的に接続して構成されている。下位半導体回路層２１Ｄ’の構成は、第１１実施形態のイメージセンサ２Ｆの下位半導体回路層２１Ｃ’と同じである。このイメージセンサ２Ｇでは、上述した第５〜第１１実施形態の場合とは異なり、埋込配線２３は使用されていない。
上位半導体回路層２１Ｄでは、基板４０が第１１実施形態のイメージセンサ２Ｆの上位半導体回路層２１Ｃとは上下逆向きにされており、配線構造４７が下側に、基板４０が上側に位置している。外部の光は、基板４０を貫通してフォトダイオードＰＤ１〜ＰＤｎに照射されるので、第１１実施形態のイメージセンサ２Ｆの場合よりも基板４０の厚さが薄くされている。
配線構造４７の内部には、フォトダイオードＰＤ１〜ＰＤｎを構成する複数のｎ＋型領域４２の各々の表面にそれぞれ電気的・機械的に接続せしめられた導電性コンタクトプラグ５８と、それら導電性コンタクトプラグ５８にそれぞれ電気的・機械的に接続せしめられた複数の複数の配線膜５９とが形成されている。これら配線膜５９は、配線構造４７の表面近傍に配置されていて、対応するバンプ電極９０に電気的・機械的に接続せしめられている。このようにして、フォトダイオードＰＤ１〜ＰＤｎは、対応するバンプ電極９０を介して、下位半導体回路層２２Ｄ’内の対応するトランスファゲートＴＧ１〜ＴＧｎにそれぞれ電気的に接続されている。
図１８に示した第１２実施形態に係るイメージセンサ２Ｇは、以上の構成を有するものであるから、第１１実施形態のイメージセンサ２Ｆで述べたのと同様の効果が得られることが明らかである。
（第１３実施形態）
図２０は、本発明の第１３実施形態に係るセンサ回路３の要部回路構成を示す図である。図１９は、このセンサ回路３が使用されるアドレス指定型イメージセンサの全体構成を示す機能ブロック図である。このセンサ回路３は、本発明の第２の観点によるセンサ回路に対応する。
図１９のイメージセンサの全体構成は、各リセット線３１が同じ列に属するｋ個の画素ブロック１２ａを貫通して設けられている点を除き、図１に示したアドレス指定型イメージセンサのそれと同一である。すなわち、（ｋ×ｎ）行ｍ列のマトリックス状に配置された（ｋ×ｎ）×ｍ個の画素１１ａを備えている。各画素ブロック１２ａでは、同じ列に属するｎ個の画素１１ａがまとめられて共通ノード（図１９には表示せず。図２０では共通ノード１３ａに対応する）に並列接続されている。
各画素ブロック１２ａには、それぞれが画素マトリックスの対応する列に沿って延在するｍ本のリセット線３１が、当該列に属する画素ブロック１２ａを貫通して形成されている。各リセット線３１には、各画素１１ａ毎に一つのリセットトランジスタが接続されている。換言すれば、画素ブロック１２ａに属するｎ個の画素１１ａにリセットトランジスタＴｒＲＳＴ１〜ＴｒＲＳＴｎがそれぞれ設けられている。増幅トランジスタＴＡＭＰは、各画素ブロック１２ａ毎に一つ設けられている。ｎ個のリセットトランジスタ群ＴＲＳＴ１〜ＴｒＲＳＴｎは対応する画素ブロック１２ａ内のｎ個の画素１１ａの内部にそれぞれ配置され、増幅トランジスタＴＡＭＰは対応する画素ブロック１２ａの外部に配置されている。
各リセット線３１は、対応する列に属するｋ個の画素ブロック１２ａ中の画素１１ａの信号電荷をリセットするために使用される。それらの画素１１ａへのリセット用電圧ＶＲＳＴの印加は、対応するリセットトランジスタＴＲＳＴ１１〜ＴｒＲＳＴｎを用いて行われる。各増幅トランジスタＴＡＭＰは、対応する画素ブロック１２ａの中の画素１１ａから読み出された信号を増幅して、対応する列信号線３７に送出するために使用される。各増幅トランジスタＴｒＡＭＰで増幅された信号は、対応する列信号線３７に順に送出される。
画素１１ａ及び画素ブロック１２ａの構成とリセット線３１の配置以外は、図１の構成と同じであるから、それらに関する説明は省略する。
次に、図２０を参照しながら、図１９の構成を持つイメージセンサに使用される第１３実施形態に係るセンサ回路３について説明する。図２０は、第ｊ列に属する二つの画素ブロック１２ａ（ｉ，ｊ）と１２ａ（ｉ＋１，ｊ）の回路構成を示している。
上の画素ブロック１２（ｉ，ｊ）は、第ｊ列の第［ｎ×（ｉ−１）＋１］行〜第（ｎ×ｉ）行に属する画素１１を含む。下の画素ブロック１２（ｉ＋１，ｊ）は、第ｊ列の第［ｎ×ｉ＋１］行〜第［ｎ×（ｉ＋１）］行に属する画素１１を含む。これら二つの画素ブロック１２（ｉ，ｊ）と１２（ｉ＋１，ｊ）は同一の構成を有するので、以下の説明では、主として上の画素ブロック１２（ｉ，ｊ）について説明することにする。
画素ブロック１２ａ（ｉ，ｊ）の中には、ｎ個の画素１１ａが含まれている。換言すれば、ｎ個のフォトダイオードＰＤ１〜ＰＤｎと、ｎ個のトランスファゲートＴＧ１〜ＴＧｎと、ｎ個のリセットトランジスタＴｒＲＳＴ１〜ＴｒＲＳＴｎが含まれている。各画素１１ａは、一つのフォトダイオードと一つのトランスファゲートと一つのリセットトランジスタを含む。トランスファゲートＴＧ１〜ＴＧｎの各々は、ＭＯＳトランジスタから構成されている。リセットトランジスタＴｒＲＳＴ１〜ＴｒＲＳＴｎの各々も、ＭＯＳトランジスタから構成されている。フォトダイオードＰＤ１〜ＰＤｎの各々のアノードは、トランスファゲートＴＧ１〜ＴＧｎの対応するものの一方のソース・ドレイン領域と、リセットトランジスタＴｒＲＳＴ１〜ＴｒＲＳＴｎの対応するものの一方のソース・ドレイン領域の接続点であるノード１５に接続され、カソードは所定電位（通常は接地電位）の端子または領域に共通接続されている。リセットトランジスタＴＲＳＴ１〜ＴｒＲＳＴｎの他方のソース・ドレイン領域は、リセット用電圧源（リセット電圧＝ＶＲＳＴ）に接続されている。トランスファゲートＴＧ１〜ＴＧｎの各々の他方のソース・ドレイン領域は、共通ノード１３ａに共通接続されている。このように、画素ブロック１２ａ（ｉ，ｊ）の中のｎ個の画素１１ａは、当該画素１１ａ内の共通ノード１３ａに並列に接続されている。
画素ブロック１２ａ（ｉ，ｊ）の共通ノード１３ａは、対応する増幅トランジスタＴＡＭＰのゲート電極に接続されている。増幅トランジスタＴＡＭＰは、画素ブロック１２ａ（ｉ，ｊ）の外側に設けられている。増幅トランジスタＴＡＭＰの一方のソース・ドレイン領域は、直流電源（電源電圧＝ＶＣＣ）に接続されており、他方のソース・ドレイン領域（出力側）は、当該画素ブロック１２（ｉ，ｊ）の出力端子（すなわち、対応する列信号線３７）に接続されている。増幅トランジスタＴＡＭＰの出力端子（出力側のソース・ドレイン領域）は、抵抗Ｒを介して所定電位（通常は接地電位）の端子に接続されており、ソースフォロア形式の増幅器を構成している。ノード１５には寄生容量が生じるが、図２０では省略している。
増幅トランジスタＴＡＭＰの出力側のソース・ドレイン領域は、対応する列信号線３７に接続されている。したがって、増幅トランジスタＴＡＭＰの出力信号、すなわちｎ個のフォトダイオードＰＤ１〜ＰＤｎのシリアル（時系列的な）出力信号は、対応するＣＤＳ回路３６に順に送られる。そして、ＣＤＳ回路３６から水平信号線３３に送られる際に、水平走査回路３５の走査によってｍ個の列選択信号３８を介して当該列信号線３７が選択され、それによって当該シリアル出力信号は水平信号線３３に送られる。その後、水平信号線３３の一端（図１９では右端）に設けられた当該イメージセンサの出力端子（図示せず）まで送られる。
画素ブロック１２ａ（ｉ，ｊ）の以外のすべての画素ブロック１２ａは、画素ブロック１２ａ（ｉ，ｊ）と同じ構成を有しているので、上述したのと同様にして、ｎ個のフォトダイオードＰＤ１〜ＰＤｎのシリアル出力信号が当該イメージセンサの出力端子まで送られる。こうして被写体の撮像が可能となる。
次に、以上の構成を持つセンサ回路３を備えたイメージセンサの動作（信号電荷の生成・蓄積から信号の出力まで）について説明する。
１．全画素（全フォトダイオード）のグローバルリセット
まず、全画素１１ａのフォトダイオードＰＤ１〜ＰＤｎの各々に対して設けられたトランスファゲートＴＧ１〜ＴＧｎ（第１ゲート素子）を構成するｎ個のＭＯＳトランジスタのゲート電極に印加されるトランスファゲート制御信号φＴ１〜φＴｎの論理状態をＨとし、もって全トランスファゲートＴＧ１〜ＴＧｎを導通状態とする。
次に、その状態で、各画素ブロック１２ａ内の画素１１ａの各々に対して設けられたリセットトランジスタＴｒＲＳＴ１〜ＴｒＲＳＴｎのゲート電極に共通に印加されるリセット制御信号φＲＳＴの論理状態をＨとし、もって全リセットトランジスタＴｒＲＳＴ１〜ＴｒＲＳＴｎを導通状態にする。その結果、所定のリセット電圧ＶＲＳＴが、ノード１５を介して全画素１１ａのフォトダイオードＰＤ１〜ＰＤｎに一括して同時に印加される。こうして、全画素１１ａの一括リセット、すなわち「グローバルリセット」が行われる。この時、全増幅トランジスタＴｒＡＭＰのゲート電極の電圧もリセットされる。
２．露光（電荷蓄積）
次に、トランスファゲートＴＧ１〜ＴＧｎに印加されるトランスファゲート制御信号φＴ１〜φＴｎの論理状態をＬとし、すべてのトランスファゲートＴＧ１〜ＴＧｎを遮断状態とする。また、それと同時に、リセット制御信号φＲＳＴの論理状態をＬとして全リセットトランジスタＴｒＲＳＴ１〜ＴｒＲＳＴｎも遮断状態とする。
その後、その状態で、全画素１１ａのフォトダイオードＰＤ１〜ＰＤｎに光を照射させ、全フォトダイオードＰＤ１〜ＰＤｎに一括して信号電荷を生成・蓄積させる。照射時間は通常、数百μｓｅｃないし数ｍｓｅｃとされる。
信号電荷の生成・蓄積が完了すると同時に、リセット制御信号φＲＳＴの論理状態をＨとして全リセットトランジスタＴｒＲＳＴ１〜ＴｒＲＳＴｎを一括して導通状態にし、さらにトランスファゲート制御信号φＴ１〜φＴｎの論理状態をＨとして全トランスファゲートＴＧ１〜ＴＧｎを導通状態とする。所定時間（例えば、１μｓｅｃ）経過後、リセット制御信号φＲＳＴの論理状態を再びＬとして全リセットトランジスタＴｒＲＳＴ１〜ＴｒＲＳＴｎを一括して遮断状態にし、それと同時に、トランスファゲート制御信号φＴ１〜φＴｎの論理状態を再びＬとして全トランスファゲートＴＧ１〜ＴＧｎを遮断状態とする。こうして、全共通ノード１３ａ（すなわち全増幅トランジスタＴｒＡＭＰのゲート電極）にリセット電圧ＶＲＳＴを一時的に印加し、全増幅トランジスタＴｒＡＭＰのゲート電圧を所定の基準電圧に設定（リセット）する。
３．信号の読み出しとその増幅
上記のようにして全フォトダイオードＰＤ１〜ＰＤｎに生成・蓄積された電荷量に比例する信号は、電圧の形式で次のようにして各画素１１ａから読み出され、増幅される。
すなわち、まず、垂直走査回路３４と水平走査回路３５によって一つの画素ブロック１２ａが選択されると、その画素ブロック１２ａ中のｎ個のトランスファゲート制御信号φＴ１〜φＴｎの論理状態を順にＬからＨに変えてトランスファゲートＴＧ１〜ＴＧｎを順に導通状態にしていく。そして、それらの導通状態を所定時間（例えば、０．１μｓｅｃ）保持した後、順にそれらの論理状態をＬに戻していく。こうして、当該画素ブロック１２中の全フォトダイオードＰＤ１〜ＰＤｎから信号がノード１４に時系列的に読み出される。その間、全リセットトランジスタＴｒＲＳＴ１〜ＴｒＲＳＴｎは遮断状態に保持される。
ノード１３ａにソースフォロア形式で接続された増幅トランジスタＴｒＡＭＰは、そのゲート電極がノード１３ａに接続されているので、ノード１３ａに読み出された信号は直ちに当該増幅トランジスタＴｒＡＭＰで増幅される。そして、増幅された信号は、当該増幅トランジスタＴｒＡＭＰの出力端子側のソース・ドレイン領域から列信号線３７に向けて出力される。
当該画素ブロック１２ａ中のｎ個の画素１１ａ、すなわちフォトダイオードＰＤ１〜ＰＤｎから信号を読み出して増幅する際に、一つの画素１１ａ（例えば、フォトダイオードＰＤ１）からの信号の読み出しと増幅が完了してから、次の画素１１ａ（例えば、フォトダイオードＰＤ２）の信号の読み出しが開始するまでの間に、上述したように、当該画素１１ａ用のリセットトランジスタＴｒＲＳＴ１を導通状態にすることによってリセット電圧ＶＲＳＴをノード１３ａに一時的に印加し、もって当該ノード１３ａ（増幅トランジスタＴｒＡＭＰのゲート電極）を基準電位に設定する（リセットする）必要がある。これは、そうしないと、先の画素１１ａ（例えば、フォトダイオードＰＤ１）からの信号の影響が残って次の画素１１ａ（例えば、フォトダイオードＰＤ２）からの信号に誤差が生じる恐れがあるからである。
当該画素ブロック１２ａ中にはｎ個の画素１１ａ（ｎ個のフォトダイオードＰＤ１〜ＰＤｎ）があるから、トランスファゲート制御信号φＴ１〜φＴｎによる読み出し動作の総回数はｎ回、増幅トランジスタＴｒＡＭＰによる増幅動作の総回数はｎ回、増幅トランジスタＴｒＡＭＰのリセット動作の総回数はｎ回となる。
具体的に説明すると、例えば、最初に、当該画素ブロック１２ａの１番目のトランスファゲートＴＧ１を一時的に導通状態にして、１番目のフォトダイオードＰＤ１に蓄積された信号電荷に比例する信号をノード１３ａに読み出す。その信号は直ちに増幅トランジスタＴｒＡＭＰで増幅され、得られた増幅信号は列信号線３７に向けて送られる。続いて、このフォトダイオードＰＤ１に接続されたリセットトランジスタＴｒＲＳＴ１を一時的に導通状態にして、リセット電圧ＶＲＳＴをノード１３ａに一時的に印加し、もって増幅トランジスタＴｒＡＭＰのゲート電極（ノード１４）を基準電位にリセットする。
その後、当該画素ブロック１２ａの２番目のトランスファゲートＴＧ２を一時的に導通状態にして、２番目のフォトダイオードＰＤ２に蓄積された信号電荷に比例する信号をノード１３ａに読み出す。その信号は直ちに増幅トランジスタＴｒＡＭＰで増幅され、得られた増幅信号は列信号線３７に向けて送られる。続いて、このフォトダイオードＰＤ２に接続されたリセットトランジスタＴｒＲＳＴ２を一時的に導通状態にして、増幅トランジスタＴｒＡＭＰのゲート電極（ノード１４）を基準電位にリセットする。さらに、３番目のフォトダイオードＰＤ３、４番目のフォトダイオードＰＤ４というように、上記と同じ動作が順に繰り返される。最後に、ｎ番目のフォトダイオードＰＤｎについての読み出し動作と増幅動作を実行すると、当該画素ブロック１２ａについての処理が終了する。
図１のイメージセンサでは、当該画素ブロック１２ａに対応する増幅トランジスタＴｒＡＭＰの出力端子が一つであるから、当該画素ブロック１２ａ中の全フォトダイオードＰＤ１〜ＰＤｎから得られるｎ個の信号が、当該増幅トランジスタＴｒＡＭＰの出力端子側のソース・ドレイン領域から列信号線３７に向けて時系列的に順に出力される。つまり、当該画素ブロック１２ａから出力される信号は、フォトダイオードＰＤ１〜ＰＤｎの信号電荷の量（照射された光の量）を反映するｎ個のパルス波形が所定間隔をあけて連結された一つのシリアル信号となる。
上記イメージセンサ（図１９参照）は、合計で（ｋ×ｍ）個の画素ブロック１２ａを有するから、全画素１１ａが走査される間に、上述した動作が（ｋ×ｍ）回繰り返されることになる。
当該画素ブロック１２ａから出力される信号、すなわち、ｎ個のパルスが所定間隔をあけて連結された一つのシリアル信号は、公知のサンプル・アンド・ホールド回路やＡ／Ｄ変換回路に送られ、所定の信号処理が行われる。
現在の現実的な最高シャッタスピード（つまり最短の信号電荷蓄積期間）は（１／８０００）秒（＝１２５μｓｅｃ）である。したがって、（ｋ×ｍ）個の画素ブロック１２ａの各々について、リセットトランジスタＴｒＲＳＴ１〜ＴｒＲＳＴｎによるノード１３ａ（増幅トランジスタＴｒＡＭＰのゲート電極）のリセット動作を必要回数（つまりｎ回）実行するのに要する時間（総リセット時間）と、当該画素ブロック１２ａ中の全画素１１ａ（フォトダイオードＰＤ１〜ＰＤｎ）からの信号を対応する増幅トランジスタＴｒＡＭＰで増幅するのに要する時間（総増幅時間）の和を求め、その和の（ｋ×ｍ）倍の時間が、最短の信号電荷蓄積期間（＝１２５μｓｅｃ）よりも十分小さくなるようにｎ値（各画素ブロック１２ａ中の画素１１ａの総数）を設定すれば、全画素ブロック１２ａに属する画素１１ａ（フォトダイオードＰＤ１〜ＰＤｎ）についての信号電荷の蓄積（露光）が実質的に同時に行われることになる。換言すれば、全画素１１ａについての信号電荷の実質的同時蓄積（実質的同時シャッタ化）が可能となる。
また、全画素ブロック１２ａの各々から独立して（ｋ×ｍ）個の出力シリアル信号が出力されるので、これら出力シリアル信号に対してアナログ・デジタル（Ａ／Ｄ）変換等の処理を並列して行うことができる。よって、従来のＣＭＯＳイメージセンサにおけるものよりも高速でデータ処理が可能となる。これも、実質的同時シャッタ化の実現に貢献するものである。
上述した動作から明らかなように、１フレーム内で見ると、各画素ブロック１２ａから出力されるシリアル出力信号は、走査期間の終わりに近いものほど、当該走査期間の始めに生成・出力されたものよりも、わずかではあるが電荷蓄積期間が長くなる。このため、いっそう忠実度の高い画像データを得たい場合や、ｎ値を大きくしたい場合は、電荷蓄積期間の変化に応じた信号補正を行う公知の回路を後段に設けてもよい。そうすれば、電荷蓄積期間の変動の影響を抑制あるいは回避することができるからである。
このようにして実質的に同時シャッタ化が可能となることにより、従来のＣＭＯＳイメージセンサにおける画像の歪みを生じることなく、高速で移動する被写体を撮像することができるようになる。
さらに、各画素ブロック１２ａに対して、当該画素ブロック１２ａの外側に共通の増幅トランジスタＴｒＡＭＰが設けられているため、当該画素ブロック１２ａ中の各画素１１ａは一つのフォトダイオードと一つのゲート素子（ＭＯＳトランジスタ）と一つのリセットトランジスタ（ＭＯＳトランジスタ）を含むだけで済む。したがって、一つの画素中にフォトダイオードに加えて三つないし四つのＭＯＳトランジスタを含む従来のＣＭＯＳイメージセンサに比べて、高い画素開口率（例えば、６０％程度）を実現することができる。この画素開口率は、一つのフォトダイオードと一つのゲート素子だけを含む第１実施形態のセンサ回路１を用いたイメージセンサ（図１及び図２を参照）に比べると、リセットトランジスタの分だけ低くなる。
なお、従来のＣＭＯＳイメージセンサでは、走査線の数に応じて信号処理がシリアルに行われるため、高速のＡ／Ｄ変換回路が必要であるが、この第１３実施形態のセンサ回路３を用いたイメージセンサでは、ｎ値を走査線数よりも小さく設定して並列度を上げることにより、増幅トランジスタＴｒＡＭＰの各々のシリアル出力信号の処理速度を遅くすることが可能となる。このため、より簡単な構成のＡ／Ｄ変換回路を使用できるという効果もある。
また、ｎ個のフォトダイオードＰＤ１〜ＰＤｎからのｎ個の出力信号が、シリアルに連結された形態で増幅トランジスタＴｒＡＭＰの各々から出力されるため、増幅トランジスタＴｒＡＭＰの各々の出力端子に接続される次段の配線が簡単になるという効果もある。
（第１４実施形態）
図２１は、本発明の第１４実施形態に係るアドレス指定型イメージセンサ４の要部の回路構成を示す回路図であり、図２３はそのイメージセンサ４の実際構造を示す要部断面図である。このイメージセンサ４は、上述した第１３実施形態のセンサ回路３（図２０参照）において、各画素ブロック１２ａに対して設けられた増幅トランジスタＴｒＡＭＰの出力側のソース・ドレイン領域に、ｎ個の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎ（第２ゲート素子）が接続されていて、増幅されたｎ個のフォトダイオードＰＤ１〜ＰＤｎからのｎ個の出力信号が、選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎを介して並列的に出力されるようにしたセンサ回路を使用しており、上位半導体回路層２１Ｅと下位半導体回路層２２Ｅを積層して二段の三次元積層構造とされている。このイメージセンサ４は、本発明の第４の観点によるイメージセンサに対応し、その中に使用されているセンサ回路は、本発明の第２の観点によるセンサ回路に対応する。
イメージセンサ４の全体構成及び動作は、図１９に示したものと同じであるから、それらに関する説明は省略する。また、図２１の回路構成は、図２０の第１３実施形態のセンサ回路３にｎ個の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎ（第２ゲート素子）を追加したもの（記憶用容量素子と出力トランジスタは有しない）であるから、図２０と同一の要素には同一の符号を付してその説明は省略する。ただし、このイメージセンサ４では、上位半導体回路層２１Ｅ中に形成された各画素ブロック１２ａの共通ノード１３ａと、下位半導体回路層２２Ｅ中に形成された増幅トランジスタＴｒＡＭＰのゲート電極とを電気的に接続するために、公知の埋込配線２３を使用していることから、埋込配線２３と、当該埋込配線２３によって生じる寄生抵抗Ｒ０と寄生容量Ｃ０１及びＣ０２が図２１に追加されている。埋込配線２３は、各画素ブロック１２ａ（つまり、ｎ個の画素１１ａ）に対して一つ設けられている。
次に、イメージセンサ４の実際構造について説明する。
イメージセンサ４は、図２３から明らかなように、上位半導体回路層２１Ｅと下位半導体回路層２２Ｅとを、埋込配線２３と微細なバンプ電極９０と電気的絶縁性の接着剤９１とを用いて、機械的且つ電気的に接続して構成されている。
上位半導体回路層２１Ｅには、（ｋ×ｍ）個の画素ブロック１２ａ、つまり（ｋ×ｎ）×ｍ個の画素１１ａが形成されている。したがって、上位半導体回路層２１Ｅは、（ｋ×ｎ）×ｍ個のフォトダイオード（すなわち、（ｋ×ｍ）組のフォトダイオード群ＰＤ１〜ＰＤｎ）と、（ｋ×ｎ）×ｍ個のトランスファゲート（すなわち、（ｋ×ｍ）組のトランスファゲート群ＴＧ１〜ＴＧｎ）と、（ｋ×ｎ）×ｍ個のリセットトランジスタ（すなわち、（ｋ×ｍ）組のリセットトランジスタ群ＴｒＲＳＴ１〜ＴｒＲＳＴｎ）とを含んでいる。上位半導体回路層２１Ｅには、さらに、（ｋ×ｍ）個の埋込配線２３が形成されている。
下位半導体回路層２２Ｅには、（ｋ×ｍ）個の増幅トランジスタＴｒＡＭＰと、（ｋ×ｎ）×ｍ個の選択トランジスタ（すなわち、（ｋ×ｍ）組の選択トランジスタ群ＴｒＳＥＬ１〜ＴｒＳＥＬｎ）が形成されている。
上位半導体回路層２１Ｅでは、ｐ型の単結晶Ｓｉ基板４０の表面領域に、所定パターンで素子分離絶縁膜４１が形成されており、それによって図２３のレイアウトとなるように、（ｋ×ｎ）×ｍ個の素子領域がマトリックス状に並んで形成されている。それら素子領域の各々が一つの画素１１ａに対応する。
画素ブロック１２ａ（ｉ，ｊ）に対応する素子領域の内部には、ｎ個のフォトダイオードＰＤ１〜ＰＤｎと、ｎ個のトランスファゲートＴＧ１〜ＴＧｎと、ｎ個のリセットトランジスタＴｒＲＳＴ１〜ＴｒＲＳＴｎが形成されている。例えば、フォトダイオードＰＤ１は、図２３に示すように、ｐ型基板４０に形成されたｎ＋形領域４２から構成される（つまりｐ−ｎ接合フォトダイオードである）。トランスファゲートＴＧ１は、ゲート電極４４と、このゲート電極４４を挟んでｎ＋形領域４２に対向しているｎ＋形領域４３とを含むＭＯＳトランジスタによって形成されている。トランスファゲートＴＧ１は、フォトダイオードＰＤ１のｎ＋形領域４２を共用しているため、トランスファゲートＴＧ１の一方のソース・ドレイン領域が、フォトダイオードＰＤ１のアノードと電気的に接続されていることになる。ゲート電極４４と基板４０の表面の間に存在するゲート絶縁膜は、図２３では省略している。ゲート電極４４は、基板４０の表面に形成された配線構造４７中の配線を介して、対応する読出制御線３２に電気的に接続されている。
リセットトランジスタＴｒＲＳＴ１は、ゲート電極４９と、このゲート電極４４を挟んでｎ＋形領域４２に対向しているｎ＋形領域４３ａとを含むＭＯＳトランジスタによって形成されている。リセットトランジスタＴｒＲＳＴ１は、フォトダイオードＰＤ１のｎ＋形領域４２を共用しているため、リセットトランジスタＴｒＲＳＴ１の一方のソース・ドレイン領域が、フォトダイオードＰＤ１のアノードと電気的に接続されていることになる。ｎ＋形領域４３ａ（ソース・ドレイン領域）には、図示しない配線を介してリセット電圧ＶＲＳＴが印加される。
他のフォトダイオードＰＤ２〜ＰＤｎとトランスファゲートＴＧ２〜ＴＧｎとリセットトランジスタＴｒＲＳＴ２〜ＴｒＲＳＴｎは、それぞれ、フォトダイオードＰＤ１とトランスファゲートＴＧ１とリセットトランジスタＴｒＲＳＴ１と同様の構成を持つ。
配線構造４７の内部には、所定パターンで形成された配線膜４６と、その配線膜４６に対してトランスファゲートＴＧ１〜ＴＧｎのｎ個のｎ＋形領域４３を電気的に接続するｎ個の導電性コンタクトプラグ４５とが形成されている。画素ブロック１２ａ（ｉ，ｊ）中のｎ個のトランスファゲートＴＧ１〜ＴＧｎは、それらコンタクトプラグ４５によって配線膜４６にそれぞれ電気的に接続されているから、トランスファゲートＴＧ１〜ＴＧｎは共通ノード１３ａに並列に接続されていることになる。
上位半導体回路層２１Ｅ内のｎ＋形領域４３は、ＦＤ（浮遊拡散）領域の機能、すなわち光電変換によりフォトダイオードＰＤ１〜ＰＤｎに蓄積された信号電荷量を電圧信号に変換する機能を有している。
基板４０には、トランスファゲートＴＧ１〜ＴＧｎのｎ＋型領域（ソース・ドレイン領域）４３に隣接する素子分離絶縁膜４１と重なる位置に、素子分離絶縁膜４１と基板４０を上下方向に（基板４０の主面に直交する方向に）貫通する（ｋ×ｍ）個の透孔が形成されている。この透孔の基板４０に接する部分の内壁の全面は、絶縁膜２４で覆われている。この透孔の内部（絶縁膜２４の内側と素子分離絶縁膜４１の内部）には、導電性材料が充填されており、その導電性材料が埋込配線２３を形成する。この埋込配線２３の上端は、基板４０（素子分離絶縁膜４１）の表面から露出しており、配線構造４７の内部に形成された導電性コンタクトプラグ２３ａの下端に接続されている。この導電性コンタクトプラグ２３ａの上端は、配線構造４７の内部に形成された配線膜４６に接続されている。したがって、埋込配線２３は、導電性コンタクトプラグ２３ａを介して対応する配線膜４６に電気的に接続されている。その結果、画素ブロック１２ａ（ｉ，ｊ）のｎ個のトランスファゲートＴＧ１〜ＴＧｎのｎ＋型領域（ソース・ドレイン領域）４３は、図２１に示した回路構成のように、対応する埋込配線２３に電気的に共通接続されていることになる。各埋込配線２３の下端は、基板４０の裏面から露出していて、その下端において対応するバンプ電極９０に機械的・電気的に接続されている。
下位半導体回路層２２Ｅでは、ｐ型の単結晶Ｓｉ基板６０の表面領域に、所定パターンで素子分離絶縁膜６１が形成されており、それによって所定数の増幅トランジスタＴｒＡＭＰ用の素子領域と、所定数の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎ用の素子領域が形成されている。ここでは一つの画素ブロック１２ａ（ｉ，ｊ）に対応する構成について説明する。
増幅トランジスタＴｒＡＭＰは、ゲート電極６５と、このゲート電極６５を挟んで両側に形成された一対のｎ＋形領域（ソース・ドレイン領域）６４とを含むＭＯＳトランジスタから構成されている。ゲート電極６５は、配線構造７４の内部に形成された導電性コンタクトプラグ７１と配線膜７２と導電性コンタクトプラグ７４ａと配線膜７５を介して、対応するバンプ電極９０に電気的に接続されている。その結果、増幅トランジスタＴｒＡＭＰのゲート電極は、対応する埋込配線２３を介して、上位半導体回路層２１の対応する共通ノード１３ａ（画素ブロック１２ａ（ｉ，ｊ））に電気的に接続されていることになる（図２１参照）。また、一方のｎ＋形領域６４（ソース・ドレイン領域）は、配線構造７４の内部に形成された導電性コンタクトプラグ６９を介して、配線構造７４の内部に形成された配線膜７３に電気的に接続されている。他方のｎ＋形領域６４（ソース・ドレイン領域）には、図示しない配線を介して電源電圧ＶＣＣが印加される。
ｎ個の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎの各々は、ゲート電極６７と、このゲート電極６７を挟んで両側に形成された一対のｎ＋形領域（ソース・ドレイン領域）６６とを含むＭＯＳトランジスタから構成されている。一方のｎ＋形領域（ソース・ドレイン領域）６６は、配線構造７４の内部に形成された導電性コンタクトプラグ７０と配線膜７３を介して、対応する増幅トランジスタＴｒＡＭＰの一方のｎ＋形領域（ソース・ドレイン領域）６４に電気的に接続されている。ゲート電極６７は、配線構造７４の内部に形成された配線を介して、出力選択線３９に電気的に接続されている。選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎのゲート電極６７には、対応する出力選択線３９を介して所定の出力選択信号φＳＥＬ１〜φＳＥＬｎがそれぞれ印加される。
以上述べたように、図２３に示した第１４実施形態に係るイメージセンサ４は、図２１に示したセンサ回路を適用したものであって、（ｋ×ｍ）組のフォトダイオード群ＰＤ１〜ＰＤｎと（ｋ×ｍ）組のトランスファゲート群ＴＧ１〜ＴＧｎと（ｋ×ｍ）組のリセットトランジスタ群ＴｒＲＳＴ１〜ＴｒＲＳＴｎと、（ｋ×ｍ）個の埋込配線２３を上位半導体回路層２１Ｅ中に形成すると共に、（ｋ×ｍ）個の増幅トランジスタＴｒＡＭＰと（ｋ×ｍ）組の選択トランジスタ群ＴｒＳＥＬ１〜ＴｒＳＥＬｎを下位半導体回層２２Ｅ中に形成し、さらに、埋込配線２３及びバンプ電極９０を介して、上位半導体回路層２１Ｅ中の画素ブロック１２ａ（トランスファゲート群ＴＧ１〜ＴＧｎ）と下位半導体回層２２Ｅ中の増幅トランジスタＴｒＡＭＰとを電気的に相互接続している。
また、下位半導体回路層２２Ｅの上方の主面（配線構造７４の表面）は、バンプ電極９０と接着剤９１によって、上位半導体回路層２１Ｅの下方の主面（基板４０の裏面）に電気的・機械的に接続されているので、両回路層２１Ｅと２２Ｅは二段の半導体積層構造（三次元構造）を構成する。
したがって、第１３実施形態のセンサ回路３について説明したのと同じ理由により、全画素１１ａについての信号電荷の実質的同時蓄積（実質的同時シャッタ化）が可能であると共に、従来のＣＭＯＳイメージセンサにおける画像の歪みを生じることなく、高速で移動する被写体を撮像することができる。
また、画素ブロック１２ａの各画素１１ａは一つのフォトダイオードと一つのゲート素子（ＭＯＳトランジスタ）と一つのリセットトランジスタ（ＭＯＳトランジスタ）を含むだけで済むため、一つの画素中にフォトダイオードに加えて三つないし四つのＭＯＳトランジスタを含む従来のＣＭＯＳイメージセンサに比べて、高い画素開口率（例えば、６０％程度）を実現することができ、しかも画素１１ａ自体の大きさを縮小することが可能となる。
さらに、従来のＣＭＯＳイメージセンサよりも高い画素開口率を実現できることから、上位半導体回路層２１Ｅの表面にある撮像領域の総面積に対する受光領域（各フォトダイオードの開口部分）の総面積の割合を高くすることが可能となる。
（第１５実施形態）
図２２は、本発明の第１５実施形態に係るアドレス指定型イメージセンサ４Ａの要部の回路構成を示す回路図であり、図２４は、同イメージセンサ４Ａの実際構造を示す要部断面図である。このイメージセンサ４Ａは、上述した第１４実施形態のイメージセンサ４で使用されたセンサ回路（図２１を参照）において、ｎ個の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎの出力側にそれぞれ記憶用容量素子ＣＳＴ１〜ＣＳＴｎと出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎとが追加接続されたセンサ回路を使用したものであり、上位半導体回路層２１Ｅと下位半導体回路層２２Ｅ’を積層して二段の三次元積層構造とされている。このイメージセンサ４Ａは、本発明の第４の観点によるイメージセンサに対応する。
イメージセンサ４Ａは、図２４から明らかなように、上位半導体回路層２１Ｅと下位半導体回路層２２Ｅ’とを、埋込配線２３と微細なバンプ電極９０と、電気的絶縁性の接着剤９１とを用いて、機械的且つ電気的に接続して構成されている。
上位半導体回路層２１Ｅは、上述した第１４実施形態のイメージセンサ４（図２３参照）のそれと同じ構成であるから、第１４実施形態の場合と同じ符号を付してその詳細な説明は省略する。
下位半導体回路層２２Ｅ’は、上述した第１４実施形態のイメージセンサ４の下位半導体回路層２２Ｅとほぼ同じ構成であるが、記憶用容量素子ＣＳＴ１〜ＣＳＴｎと出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎが追加形成されている点が異なっている。すなわち、下位半導体回路層２２Ｅ’には、（ｋ×ｍ）個の増幅トランジスタＴｒＡＭＰと、（ｋ×ｍ）組の選択トランジスタ群ＴｒＳＥＬ１〜ＴｒＳＥＬｎに加えて、（ｋ×ｍ）組の記憶用容量素子群ＣＳＴ１〜ＣＳＴｎと（ｋ×ｍ）組の出力トランジスタ群ＴｒＯＵＴ１〜ＴｒＯＵＴｎが形成されている。
図２４に示すように、下位半導体回路層２２Ｅ’では、基板６０の表面領域に、所定パターンで素子分離絶縁膜６１が形成されており、それによって所定数の増幅トランジスタＴｒＡＭＰ用の素子領域と、所定数の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎ、記憶用容量素子ＣＳＴ１〜ＣＳＴｎ及び出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎ用の素子領域が形成されている。
増幅トランジスタＴｒＡＭＰの構成は、上述した第１４実施形態のイメージセンサ４（図２３参照）の場合と同様であり、ゲート電極６５と、このゲート電極６５を挟んで両側に形成された一対のｎ＋形領域（ソース・ドレイン領域）６４とを含むＭＯＳトランジスタから構成されている。増幅トランジスタＴｒＡＭＰの電気的接続も、第１４実施形態のイメージセンサ４（図２１参照）の場合と同様である。
ｎ個の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎの各々の構成は、上述した第１４実施形態のイメージセンサ４の場合と同様であり、ゲート電極６７と、このゲート電極６７を挟んで両側に形成された一対のｎ＋形領域（ソース・ドレイン領域）６６とを含むＭＯＳトランジスタから構成されている。そして、そのＭＯＳトランジスタに対して、記憶用容量素子ＣＳＴ１〜ＣＳＴｎと出力トランジスタ出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎとが、図２４に示すような回路構成となるように接続されている。
例えば、選択トランジスタＴｒＳＥＬ１について言えば、一方のｎ＋形領域（ソース・ドレイン領域）６６は、配線構造７４の内部に形成された導電性コンタクトプラグ７０及び６９と配線膜７３を介して、対応する増幅トランジスタＴｒＡＭＰの一方のｎ＋形領域（ソース・ドレイン領域）６４に電気的に接続されている。ゲート電極６７は、配線構造７４の内部に形成された配線を介して出力選択線３９に電気的に接続されており、出力選択信号φＳＥＬ１が印加される。選択トランジスタＴｒＳＥＬ１の他方のｎ＋形領域（ソース・ドレイン領域）６６は、ゲート電極６７ａに関してそれとは反対側に形成されたｎ＋形領域６６ａと共に、記憶用容量素子ＣＳＴ１として機能するＭＯＳキャパシタを構成している。このｎ＋形領域６６ａは、ゲート電極６７ｂと、そのゲート電極６７ｂに関して当該ｎ＋形領域６６ａとは反対側に形成されたｎ＋形領域６６ａと共に、出力トランジスタＴｒＯＵＴ１として機能するＭＯＳトランジスタを構成している。ゲート電極６７ａは、所定電位（通常は接地電位）の端子に接続される。ゲート電極６７ｂは、図示しない配線を介して出力制御線３９ａに電気的に接続されており、出力制御信号φＯＵＴ１が印加される。
このように、一つの素子領域内に、選択トランジスタＴｒＳＥＬ１と記憶用容量素子ＣＳＴ１と出力トランジスタＴｒＯＵＴ１が形成されている。これは、他の選択トランジスタＴｒＳＥＬ２〜ＴｒＳＥＬｎについても同様である。
以上述べたように、図２４に示した第１５実施形態に係るイメージセンサ４は、図２２に示したセンサ回路を適用したものであって、（ｋ×ｍ）組のフォトダイオード群ＰＤ１〜ＰＤｎと（ｋ×ｍ）組のトランスファゲート群ＴＧ１〜ＴＧｎと（ｋ×ｍ）組のリセットトランジスタ群ＴｒＲＳＴ１〜ＴｒＲＳＴｎと、（ｋ×ｍ）個の埋込配線２３を上位半導体回路層２１Ｅ中に形成すると共に、（ｋ×ｍ）個の増幅トランジスタＴｒＡＭＰと（ｋ×ｍ）組の選択トランジスタ群ＴｒＳＥＬ１〜ＴｒＳＥＬｎと（ｋ×ｍ）組の記憶用容量素子群ＣＳＴ１〜ＣＳＴｎと（ｋ×ｍ）組の出力トランジスタ群ＴｒＯＵＴ１〜ＴｒＯＵＴｎを下位半導体回層２２Ｅ’中に形成し、さらに、埋込配線２３及びバンプ電極９０を介して、上位半導体回路層２１Ｅ中のトランスファゲート群ＴＧ１〜ＴＧｎと、下位半導体回層２２Ｅ’中の増幅トランジスタＴｒＡＭＰとを電気的に相互接続している。
また、下位半導体回路層２２Ｅ’の上方の主面（配線構造７４の表面）は、バンプ電極９０と接着剤９１によって、上位半導体回路層２１Ｅの下方の主面（基板４０の裏面）に電気的・機械的に接続されているので、両回路層２１Ｅと２２Ｅ’は二段の半導体積層構造（三次元構造）を構成する。
したがって、第１３実施形態のセンサ回路３について説明したのと同じ理由により、全画素１１ａについての信号電荷の実質的同時蓄積（実質的同時シャッタ化）が可能であると共に、従来のＣＭＯＳイメージセンサにおける画像の歪みを生じることなく、高速で移動する被写体を撮像することができる。
また、画素ブロック１２ａの各画素１１ａは一つのフォトダイオードと一つのゲート素子（ＭＯＳトランジスタ）と一つのリセットトランジスタ（ＭＯＳトランジスタ）を含むだけで済むため、一つの画素中にフォトダイオードに加えて三つないし四つのＭＯＳトランジスタを含む従来のＣＭＯＳイメージセンサに比べて、高い画素開口率（例えば、６０％程度）を実現することができ、しかも画素１１ａ自体の大きさを縮小することが可能となる。
さらに、従来のＣＭＯＳイメージセンサよりも高い画素開口率を実現できることから、上位半導体回路層２１Ｅの表面にある撮像領域の総面積に対する受光領域（各フォトダイオードの開口部分）の総面積の割合を高くすることが可能となる。
さらに、出力制御信号φＯＵＴ１〜φＯＵＴｎで出力トランジスタＴｒＯＵＴ１〜ＴｒＯＵＴｎを制御することにより、画素ブロック１２ａ中のトランスファゲートＴＧ１〜ＴＧｎと選択トランジスタ群ＴｒＳＥＬ１〜ＴｒＳＥＬｎの開閉とはタイミングをずらして列信号線３７に信号を出力することができるため、第１４実施形態のイメージセンサ４よりも高速の撮像が可能であるという効果もある。
（第１６実施形態）
上述した第５〜第１２実施形態に係るアドレス指定型イメージセンサ２〜２Ｇと第１４及び第１５実施形態に係るアドレス指定型イメージセンサ４及び４Ａは、いずれも上位及び下位の二つの半導体回路層を積層してなる二層構造であるが、本発明のイメージセンサは二層構造に限定されるものではない。三層あるいは四層以上の半導体回路層を積層して構成することも可能である。その一例として、上位、中位及び下位の三層の半導体回路層から構成された例について以下に説明する。
図２８は、本発明の第１６実施形態に係るアドレス指定型イメージセンサ２Ｈの要部の回路構成を示す回路図であり、図２９は、同イメージセンサ２Ｈの実際構造を示す要部断面図である。このイメージセンサ２Ｈは、上述した第３実施形態のセンサ回路１Ｂ（図４を参照）を使用したものであり、そのセンサ回路１Ｂを使用した第５実施形態の二段の三次元積層構造のイメージセンサ２（図６及び図８を参照）とほぼ同一の構成であるが、上位半導体回路層２１Ｆと中位半導体回路層２２Ｆａと下位半導体回路層２２Ｆｂを積層して三段の三次元積層構造とされている点で異なる。このイメージセンサ２Ｈは、本発明の第２の観点によるイメージセンサに対応する。
上位半導体回路層２１Ｆの構成は、上述した第５実施形態のイメージセンサ２の上位半導体回路層２１（図８参照）のそれと同一である。
イメージセンサ２では下位半導体回路層２２に形成されていた（ｋ×ｍ）組のリセットトランジスタＴｒＲＳＴ１〜ＴｒＲＳＴｎと（ｋ×ｍ）個の増幅トランジスタＴＡＭＰは、中位半導体回路層２２Ｆａに形成されている。上位半導体回路層２１Ｆ中の各画素ブロック１２と、中位半導体回路層２２Ｆａ中の対応するリセットトランジスタＴｒＲＳＴ１〜ＴｒＲＳＴｎ及び増幅トランジスタＴＡＭＰとは、上位半導体回路層２１Ｆ中に形成された対応する埋込配線２３を介して電気的に相互接続されている。
イメージセンサ２では下位半導体回路層２２中に形成されていた（ｋ×ｍ）組の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎは、下位半導体回路層２２Ｆｂ中に形成されている。中位半導体回路層２２Ｆａ中の各増幅トランジスタＴＡＭＰと、下位半導体回路層２２Ｆｂ中の対応する選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎとは、中位半導体回路層２２Ｆａ中に形成された対応する埋込配線２３’を介して電気的に相互接続されている。
次に、図２９を参照しながら、イメージセンサ２Ｈの実際構造について説明する。
上位半導体回路層２１Ｆの構成は、上述した第５実施形態のイメージセンサ２の上位半導体回路層２１（図８参照）のそれと同一であるから、対応する要素に同じ符号を付してその説明は省略する。
中位半導体回路層２２Ｆａは、イメージセンサ２の下位半導体回路層２２の構造（図８を参照）と似ており、ｐ型の単結晶Ｓｉ基板６０の表面領域に、所定パターンで素子分離絶縁膜６１が形成されており、それによって所定数のリセットトランジスタＴｒＲＳＴ用の素子領域と、所定数の増幅トランジスタＴｒＡＭＰ用の素子領域が形成されている。
リセットトランジスタＴｒＲＳＴは、図２９に示すように、ゲート電極６３と、このゲート電極６３を挟んで両側に形成された一対のｎ＋形領域（ソース・ドレイン領域）６２とを含むＭＯＳトランジスタから構成されている。ゲート電極６３は、基板６０の表面に形成された配線構造７４中の配線を介して、対応するリセット線３１に電気的に接続されている。一方のｎ＋形領域６２（ソース・ドレイン領域）は、配線構造７４の内部に形成された導電性コンタクトプラグ６８と配線膜７２と導電性コンタクトプラグ７４ａと配線膜７５を介して、対応するバンプ電極９０に電気的に接続されている。その結果、リセットトランジスタＴｒＲＳＴの一方のソース・ドレイン領域は、対応する埋込配線２３を介して、上位半導体回路層２１Ｆの対応する共通ノード１３（画素ブロック１２（ｉ，ｊ））に電気的に接続されていることになる（図６参照）。他方のｎ＋形領域６２（ソース・ドレイン領域）には、図示しない配線を介してリセット電圧ＶＲＳＴが印加される。
増幅トランジスタＴｒＡＭＰは、ゲート電極６５と、このゲート電極６５を挟んで両側に形成された一対のｎ＋形領域（ソース・ドレイン領域）６４とを含むＭＯＳトランジスタから構成されている。ゲート電極６５は、配線構造７４の内部に形成された導電性コンタクトプラグ７１と配線膜７２と導電性コンタクトプラグ７４ａと配線膜７５を介して、対応するバンプ電極９０に電気的に接続されている。その結果、増幅トランジスタＴｒＡＭＰのゲート電極は、対応する埋込配線２３を介して、上位半導体回路層２１の対応する共通ノード１３（画素ブロック１２（ｉ，ｊ））に電気的に接続されていることになる（図６参照）。また、一方のｎ＋形領域６４（ソース・ドレイン領域）は、配線構造７４の内部に形成された導電性コンタクトプラグ６９と配線膜７３と導電性コンタクトプラグ２３ａ’を介して、下位半導体回路層２２Ｆｂ中に形成された導電性プラグ２３’に電気的に接続されている。他方のｎ＋形領域６４（ソース・ドレイン領域）には、図示しない配線を介して電源電圧ＶＣＣが印加される。
下位半導体回路層２２Ｆｂは、ｐ型の単結晶Ｓｉ基板６０’の表面領域に、所定パターンで素子分離絶縁膜６１’が形成されており、それによって所定数の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎの用の素子領域が形成されている。選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎの各々は、ゲート電極６７と、このゲート電極６７を挟んで両側に形成された一対のｎ＋形領域（ソース・ドレイン領域）６６とを含んで構成されるＭＯＳトランジスタから構成されている。一方のｎ＋形領域（ソース・ドレイン領域）６６は、配線構造７４’の内部に形成された導電性コンタクトプラグ７０、配線膜７２ａ、導電性コンタクトプラグ７４ａ’及び配線膜７５’を介して、対応するバンプ電極９０’に電気的に接続されている。したがって、当該ｎ＋形領域（ソース・ドレイン領域）６６は、バンプ電極９０’と中位半導体回路層２２Ｆａ内の導電性プラグ２３’を介して、対応する増幅トランジスタＴｒＡＭＰの一方のｎ＋形領域（ソース・ドレイン領域）６４に電気的に接続されている。他方のｎ＋形領域（ソース・ドレイン領域）６６は、当該イメージセンサ２の対応する出力端子に接続されている。ゲート電極６７は、配線構造７４’の内部に形成された配線を介して、出力選択線３９に電気的に接続されている。選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎのゲート電極６７には、対応する出力選択線３９を介して所定の出力選択信号φＳＥＬ１〜φＳＥＬｎがそれぞれ印加される。
第１６実施形態のイメージセンサ２Ｈは、以上のような実際構造を有しているが、その動作及び効果は上述した第５実施形態のイメージセンサ２（図６及び図８を参照）の場合と同一である。したがって、それらに関する説明は省略する。
（記憶用容量素子の構成例）
図２５〜図２７は、上述した実施形態に使用された記憶用容量素子の構成例を示す。これらの図では、選択トランジスタＴｒＳＥＬ１と出力トランジスタＴｒＯＵＴ１の間に設けられる記憶用容量素子ＣＳＴ１について示している。
図２５（ａ）の記憶用容量素子ＣＳＴ１は、ｐ型Ｓｉ基板６０の内部において、選択トランジスタＴｒＳＥＬ１を形成する容量素子ＣＳＴ１側のｎ＋領域６６と、出力トランジスタＴｒＯＵＴ１を形成する容量素子ＣＳＴ１側のｎ＋領域６６ａとを連結するように形成されたｎ＋領域６６ｂを備えている。基板６０とｎ＋領域６６ｂの間に逆バイアスを印加することにより、ｐ−ｎ接合容量が生成されるので、それを記憶用容量素子ＣＳＴ１として使用する。
図２５（ｂ）の記憶用容量素子ＣＳＴ１は、選択トランジスタＴｒＳＥＬ１を形成するｎ＋領域６６と出力トランジスタＴｒＯＵＴ１を形成するｎ＋領域６６ａの間において、ゲート絶縁膜（図示せず）を介してｐ型Ｓｉ基板６０の上方に形成されたゲート電極６７ａを備えている。ゲート電極６７ａに電源電圧ＶＣＣを印加することにより、基板６０の表面領域にｎ型あるいはｎ＋型の反転層Ｌが生成されるので、それを記憶用容量素子ＣＳＴ１として使用する。これは典型的なＭＯＳキャパシタであり、上述した各実施形態で使用されているものである。
図２６（ａ）の記憶用容量素子ＣＳＴ１は、選択トランジスタＴｒＳＥＬ１を形成するｎ＋領域６６と出力トランジスタＴｒＯＵＴ１を形成するｎ＋領域６６ａの間において、ゲート絶縁膜（図示せず）を介してｐ型Ｓｉ基板６０の上方に形成されたゲート電極６７ａを備えている。基板６０の内部では、選択トランジスタＴｒＳＥＬ１を形成する容量素子ＣＳＴ１側のｎ＋領域６６と、出力トランジスタＴｒＯＵＴ１を形成する容量素子ＣＳＴ１側のｎ＋領域６６ａが除去されている。選択トランジスタＴｒＳＥＬ１を形成するゲート電極６７の容量素子ＣＳＴ１側の端部は、絶縁膜（図示せず）を介してゲート電極６７ａの上に載せられている。同様に、出力トランジスタＴｒＯＵＴ１を形成するゲート電極６７ｂの容量素子ＣＳＴ１側の端部は、ゲート電極６７の反対側から絶縁膜（図示せず）を介してゲート電極６７ａの上に載せられている。
ゲート電極６７ａに電源電圧ＶＣＣを印加することにより、図２５（ｂ）の場合と同様に、基板６０の表面領域にｎ型あるいはｎ＋型の反転層が生成されるので、それを記憶用容量素子ＣＳＴ１として使用する。この時、当該反転層のゲート電極６７側の端部が、選択トランジスタＴｒＳＥＬ１用のｎ型領域あるいはｎ＋型領域として機能する。また、当該反転層のゲート電極６７ｂ側の端部が、出力トランジスタＴｒＯＵＴ１用のｎ型領域あるいはｎ＋型領域として機能する。これはＭＯＳキャパシタの変形例である。
図２６（ｂ）の記憶用容量素子ＣＳＴ１は、選択トランジスタＴｒＳＥＬ１のゲート電極６７と出力トランジスタＴｒＯＵＴ１のゲート電極６７ｂの間において、ゲート絶縁膜（図示せず）を介してｐ型Ｓｉ基板６０の上方に形成されたゲート電極６７ａを備えている。基板６０の内部では、選択トランジスタＴｒＳＥＬ１を形成する容量素子ＣＳＴ１側のｎ＋領域６６と、出力トランジスタＴｒＯＵＴ１を形成する容量素子ＣＳＴ１側のｎ＋領域６６ａが除去されている。ゲート電極６７ａの一方の端部は、選択トランジスタＴｒＳＥＬ１を形成するゲート電極６７の上に絶縁膜（図示せず）を介して載せられており、他方の端部は、出力トランジスタＴｒＯＵＴ１を形成するゲート電極６７ｂの上に絶縁膜（図示せず）を介して載せられている。
ゲート電極６７ａに電源電圧ＶＣＣを印加することにより、図２５（ｂ）の場合と同様に、基板６０の表面領域にｎ型あるいはｎ＋型の反転層が生成されるので、それを記憶用容量素子ＣＳＴ１として使用する。この時、当該反転層のゲート電極６７側の端部が、選択トランジスタＴｒＳＥＬ１用のｎ型領域あるいはｎ＋型領域として機能する。また、当該反転層のゲート電極６７ｂ側の端部が、出力トランジスタＴｒＯＵＴ１用のｎ型領域あるいはｎ＋型領域として機能する。これもＭＯＳキャパシタの変形例である。
図２７の記憶用容量素子ＣＳＴ１は、基板６０の内部では、選択トランジスタＴｒＳＥＬ１を形成する容量素子ＣＳＴ１側のｎ＋領域６６と、出力トランジスタＴｒＯＵＴ１を形成する容量素子ＣＳＴ１側のｎ＋領域６６ａが除去されている。それらに代えて、選択トランジスタＴｒＳＥＬ１のゲート電極６７と出力トランジスタＴｒＯＵＴ１のゲート電極６７ｂの間において、ｎ＋型領域６６ｂが形成されている。選択トランジスタＴｒＳＥＬ１のゲート電極６７は、ｎ＋型領域６６とｎ＋型領域６６ｂの間に配置され、出力トランジスタＴｒＯＵＴ１のゲート電極６７ｂは、ｎ＋型領域６６ａとｎ＋型領域６６ｂの間に配置されている。
ゲート電極６７と６７ｂの上には、ゲート絶縁膜（図示せず）を介して、断面Ｔ型構造を持つ容量素子６７ａａが形成されている。この容量素子６７ａａは、容量素子ＣＳＴ１として機能するものであり、断面略Ｔ型の断面形状を持つ下位電極６７ａａ１と、下位電極６７ａａ１の上に形成された絶縁膜６７ａａ２と、絶縁膜６７ａａ２の上に形成された上位電極６７ａａ３とから構成されている。下位電極６７ａａ１の下端は、ゲート電極６７と６７ｂの間を通って下方に延びてｎ＋型領域６６ｂの表面に接触している。上位電極６７ａａ３に、適当なゲート電圧ＶＧ（０〜ＶＣＣ）を印加される。
記憶用容量素子ＣＳＴ１は、このように種々の構成とすることが可能である。
（変形例）
上述した第１〜第１６の実施形態は本発明を具体化した例を示すものであり、したがって本発明はこれらの実施形態に限定されるものではなく、本発明の趣旨を外れることなく種々の変形が可能であることは言うまでもない。例えば、上述した実施形態のほとんどでは、上位半導体回路層と下位半導体回路層、あるいは上位半導体回路層と中位半導体回路層、中位半導体回路層と下位半導体回路層をそれぞれバンプ電極と埋込配線を用いて相互に電気的に接続しているが、本発明はこれに限定されない。上述した第１２実施形態のように、上位半導体回路層と下位半導体回路層をバンプ電極と配線膜を用いて相互に電気的に接続してもよい。要は、上位半導体回路層と下位半導体回路層とを相互に電気的に接続する構造であれば、任意のものを使用できる。
さらに、上述した実施形態のほとんどでは、上位半導体回路層と下位半導体回路層からなる二層の積層構造としており、画素マトリックスの周辺回路（垂直走査回路３４、水平走査回路３５等）を上位半導体回路層または下位半導体回路層に形成するようにしているが、本発明はこれに限定されない。画素マトリックスの周辺回路を他の半導体回路層の内部に形成し、その半導体回路層を下位半導体回路層の裏面に接続してもよい。これは、上位半導体回路層と中位半導体回路層と下位半導体回路層からなる三層の積層構造、あるいは四層以上の積層構造の場合でも、同様である。
上述した実施形態では、複数個の画素を含む画素ブロックの各々に対して１個の埋込配線を設けているが、本発明はこれに限定されるわけではない。１個の画素に対して１個の埋込配線を設けてもよいことは言うまでもない。これは、例えば各埋込配線の直径（あるいは一辺）を１〜０．５μｍ程度にすることにより、実現可能である。
上位半導体回路層と下位半導体回路層の各々は、単一の半導体ウェハーにより形成してもよいし、複数の半導体チップにより形成してもよい。換言すれば、当該半導体回路層中に形成されるべき回路素子を、単一の半導体ウェハーの内部に一括して形成してもよいし、複数の半導体チップの内部に分割して形成してもよい。
本発明の第１実施形態に係るセンサ回路が使用されるアドレス指定型イメージセンサの全体構成を示す機能ブロック図である。 本発明の第１実施形態に係るセンサ回路の要部回路構成を示す図で、第ｊ列に属する二つの画素ブロックの回路構成を示している。 本発明の第２実施形態に係るセンサ回路の要部回路構成を示す図２と同様の図である。 本発明の第３実施形態に係るセンサ回路の要部回路構成を示す図２と同様の図である。 本発明の第４実施形態に係るセンサ回路の要部回路構成を示す図２と同様の図である。 本発明の第５実施形態に係るアドレス指定型イメージセンサの要部回路構成を示す回路図である。 本発明の第６実施形態に係るアドレス指定型イメージセンサの要部回路構成を示す回路図である。 本発明の第５実施形態に係るアドレス指定型イメージセンサの実際構造を示す要部断面図である。 本発明の第６実施形態に係るアドレス指定型イメージセンサの実際構造を示す要部断面図である。 本発明の第７実施形態に係るアドレス指定型イメージセンサの要部回路構成を示す回路図である。 本発明の第７実施形態に係るアドレス指定型イメージセンサの実際構造を示す要部断面図である。 本発明の第８実施形態に係るアドレス指定型イメージセンサの実際構造を示す要部断面図である。 本発明の第９実施形態に係るアドレス指定型イメージセンサの要部回路構成を示す回路図である。 本発明の第９実施形態に係るアドレス指定型イメージセンサの実際構造を示す要部断面図である。 本発明の第１０実施形態に係るアドレス指定型イメージセンサの実際構造を示す要部断面図である。 本発明の第１１実施形態に係るアドレス指定型イメージセンサの要部回路構成を示す回路図である。 本発明の第１１実施形態に係るアドレス指定型イメージセンサの実際構造を示す要部断面図である。 本発明の第１２実施形態に係るアドレス指定型イメージセンサの実際構造を示す要部断面図である。 本発明の第１３実施形態に係るセンサ回路が使用されるアドレス指定型イメージセンサの全体構成を示す機能ブロック図である。 本発明の第１３実施形態に係るセンサ回路の要部回路構成を示す図で、第ｊ列に属する二つの画素ブロックの回路構成を示している。 本発明の第１４実施形態に係るアドレス指定型イメージセンサの要部回路構成を示す回路図である。 本発明の第１５実施形態に係るアドレス指定型イメージセンサの要部回路構成を示す回路図である。 本発明の第１４実施形態に係るアドレス指定型イメージセンサの実際構造を示す要部断面図である。 本発明の第１５実施形態に係るアドレス指定型イメージセンサの実際構造を示す要部断面図である。 本発明のアドレス指定型イメージセンサに使用される記憶用容量素子の構成例を示す要部断面図である。 本発明のアドレス指定型イメージセンサに使用される記憶用容量素子の他の構成例を示す要部断面図である。 本発明のアドレス指定型イメージセンサに使用される記憶用容量素子のさらに他の構成例を示す要部断面図である。 本発明の第１６実施形態に係るアドレス指定型イメージセンサの要部回路構成を示す回路図である。 本発明の第１６実施形態に係るアドレス指定型イメージセンサの実際構造を示す要部断面図である。 （ａ）は、従来のＣＭＯＳ（アドレス指定型）イメージセンサの一般的な回路構成を示す概念図、（ｂ）は同イメージセンサの信号電荷の蓄積期間を示す概念図である。 従来のＣＭＯＳ（アドレス指定型）イメージセンサの要部回路構成を示す回路図である。 従来のＣＭＯＳ（アドレス指定型）イメージセンサの実際構造を示す要部断面図である。 （ａ）は、従来のＣＣＤ（電荷転送型）イメージセンサの一般的な回路構成を示す概念図、（ｂ）は同イメージセンサの信号電荷の蓄積期間を示す概念図である。 （ａ）は高速回転する羽根をＣＣＤ（電荷転送型）イメージセンサによって撮像して得た画像を示す概念図、同じ羽根を従来のＣＭＯＳ（アドレス指定型）イメージセンサによって撮像して得た画像を示す概念図である。
符号の説明
１、１Ａ、１Ｂ、１Ｃ センサ回路
２、２Ａ、２Ｂ、２Ｃ、２Ｄ、２Ｅ、２Ｆ、２Ｇ、２Ｈ アドレス指定型イメージセンサ
３ センサ回路
４、４Ａ アドレス指定型イメージセンサ
１１、１１ａ 画素
１２、１２ａ 画素ブロック
１３，１３ａ 共通ノード
１４、１５ ノード
２１、２１Ａ、２１Ｂ、２１Ｃ、２１Ｄ、２１Ｅ、２１Ｆ 上位半導体回路層
２２Ｆａ 中位半導体回路層
２２、２２’、２２Ａ、２２Ａ’、２２Ｂ、２２Ｂ’、２２Ｃ’、２２Ｄ’、２２Ｅ、２２Ｅ’、２２Ｆｂ下位半導体回路層
２３、２３’ 埋込配線
２３ａ、２３ａ’ 導電性コンタクトプラグ
２４、２４’ 絶縁膜
３１ リセット線
３２ 読出制御線
３３ 水平信号線
３４ 垂直走査回路
３５ 水平走査回路
３６ ＣＤＳ回路
３７ 列信号線
３８ 列選択信号
３９ 出力選択線
３９ａ 出力制御線
４０ ｐ型シリコン基板
４１ 素子分離絶縁膜
４２、４３ ｎ＋型領域
４４ ゲート電極
４５ 導電性コンタクトプラグ
４６ 配線膜
４７ 配線構造
４８ ｎ＋型領域
４９ ゲート電極
５０ 導電性コンタクトプラグ
５２ ｎ＋型領域
５３ ゲート電極
５４、５５ 導電性コンタクトプラグ
５６、５７ 配線膜
５８ 導電性コンタクトプラグ
５９ 配線膜
６０、６０’ ｐ型シリコン基板
６１、６１’ 素子分離絶縁膜
６２、６４、６６、６６ａ、６６ｂ ｎ＋型領域
６３、６５、６７、６７ａ、６７ｂ ゲート電極
６７ａａ 容量素子
６８、６９、７０、７１ 導電性コンタクトプラグ
７２、７２ａ、７３ 配線膜
７４、７４’ 配線構造
７４ａ、７４ａ、７４ａ’ 導電性コンタクトプラグ
７５、７５’ 配線膜
７６ ｎ＋型領域
７７ ゲート電極
７８、８０、８２ 導電性コンタクトプラグ
７９、８１、８３ 配線膜
９０、９０’ バンプ電極
９１、９１’ 電気的絶縁性接着剤
ＰＤ１〜ＰＤｎ フォトダイオード
ＴＧ１〜ＴＧｎ トランスファゲート
ＴｒＲＳＴ、ＴｒＲＳＴ１〜ＴｒＲＳＴｎ リセットトランジスタ
ＴｒＡＭＰ 増幅トランジスタ
ＴｒＳＥＬ１〜ＴｒＳＥＬｎ 選択トランジスタ
Ｒ 抵抗器
ＣＳＴ、ＣＳＴ１〜ＣＳＴｎ 記憶用容量素子
Ｒ０ 寄生抵抗
Ｃｓｎ、Ｃ０１、Ｃ０２ 寄生容量

Claims (32)

  1. マトリックス状に配置された複数の画素を有すると共に、アドレス指定によって前記画素の各々を選択するアドレス指定型イメージセンサに使用されるセンサ回路であって、
    複数の前記画素を所定数毎に共通ノードに並列接続して構成された複数の画素ブロックと、
    前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素をリセットするためのリセットトランジスタと、
    複数の前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素から送出される信号を増幅する増幅トランジスタとを備え、
    前記画素ブロックの各々において、前記画素の各々は、照射された光に応じて信号電荷を生成する光電変換素子と、その光電変換素子と当該画素ブロックの前記共通ノードとの間の経路に設けられた第１ゲート素子とを含んでいることを特徴とするセンサ回路。
  2. 前記増幅トランジスタが、単一の出力端を有している請求項１に記載のセンサ回路。
  3. 前記増幅トランジスタの出力端に接続された記憶用容量素子と、当該容量素子に記憶された信号の出力を制御する出力トランジスタとを、さらに備えている請求項１に記載のセンサ回路。
  4. 前記増幅トランジスタが、当該増幅トランジスタに対応する前記画素ブロック中の前記画素の総数に等しい数の出力端を有していると共に、それら出力端の各々に第２ゲート素子が接続されている請求項１に記載のセンサ回路。
  5. 前記増幅トランジスタの複数の前記出力端にそれぞれ接続された複数の記憶用容量素子と、これら容量素子に記憶された信号の出力を制御する複数の出力トランジスタとを、さらに備えている請求項４に記載のセンサ回路。
  6. 前記画素のすべてに一括して信号電荷を生成・蓄積させる前に、前記リセットトランジスタのすべてを用いて前記画素のすべてについて一括してリセットが行われ、前記画素ブロックの各々において、前記画素に蓄積された信号電荷に対応する信号が、対応する前記共通ノードを介して時系列的に読み出されてから対応する前記増幅トランジスタに送られる請求項１〜５のいずれか１項に記載のセンサ回路。
  7. マトリックス状に配置された複数の画素を有していると共に、アドレス指定によって前記画素の各々を選択するアドレス指定型イメージセンサに使用されるセンサ回路であって、
    複数の前記画素を所定数毎に共通ノードに並列接続して構成された複数の画素ブロックと、
    複数の前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素から送出される信号を増幅する増幅トランジスタとを備え、
    前記画素ブロックの各々において、前記画素の各々は、照射された光に応じて信号電荷を生成する光電変換素子と、その光電変換素子と当該画素ブロックの前記共通ノードとの間の経路に設けられた第１ゲート素子と、当該光電変換素子と前記第１ゲート素子との接続点に接続された、当該画素をリセットするためのリセットトランジスタとを含んでいることを特徴とするセンサ回路。
  8. 前記増幅トランジスタが、単一の出力端を有している請求項７に記載のセンサ回路。
  9. 前記増幅トランジスタの出力端に接続された記憶用容量素子と、当該容量素子に記憶された信号の出力を制御する出力トランジスタとを、さらに備えている請求項７に記載のセンサ回路。
  10. 前記増幅トランジスタが、当該増幅トランジスタに対応する前記画素ブロック中の前記画素の総数に等しい数の出力端を有していると共に、それら出力端の各々に第２ゲート素子が接続されている請求項７に記載のセンサ回路。
  11. 前記増幅トランジスタの複数の前記出力端にそれぞれ接続された複数の記憶用容量素子と、これら容量素子に記憶された信号の出力を制御する複数の出力トランジスタとを、さらに備えている請求項１０に記載のセンサ回路。
  12. 前記画素のすべてに一括して信号電荷を生成・蓄積させる前に、前記リセットトランジスタのすべてを用いて前記画素のすべてについて一括してリセットが行われ、前記画素ブロックの各々において、前記画素に蓄積された信号電荷に対応する信号が、対応する前記共通ノードを介して時系列的に読み出されてから対応する前記増幅トランジスタに送られる請求項７〜１１のいずれか１項に記載のセンサ回路。
  13. マトリックス状に配置された複数の画素を有すると共に、アドレス指定によって前記画素の各々を選択する、三次元積層構造を持つアドレス指定型イメージセンサであって、
    複数の前記画素を所定数毎に共通ノードに並列接続して構成された複数の画素ブロックと、
    前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素をリセットするためのリセットトランジスタと、
    複数の前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素から送出される信号を増幅する増幅トランジスタとを備え、
    前記画素ブロックの各々において、前記画素の各々は、照射された光に応じて信号電荷を生成する光電変換素子と、その光電変換素子と当該画素ブロックの前記共通ノードとの間の経路に設けられた第１ゲート素子とを含んでおり、
    少なくとも前記光電変換素子は、前記三次元積層構造を構成する第１半導体回路層の中に形成され、前記第１ゲート素子と前記リセットトランジスタと前記増幅トランジスタは、前記三次元積層構造を構成する第２あるいは第３以降の半導体回路層の中に形成されていることを特徴とするアドレス指定型イメージセンサ。
  14. 複数の前記光電変換素子に加えて、複数の前記第１ゲート素子が前記第１半導体回路層の中に形成され、複数の前記増幅トランジスタと複数の前記リセットトランジスタが前記第２あるいは第３以降の半導体回路層の中に形成されている請求項１３に記載のアドレス指定型イメージセンサ。
  15. 複数の前記光電変換素子に加えて、複数の前記第１ゲート素子及び複数の前記リセットトランジスタが前記第１半導体回路層の中に形成され、複数の前記増幅トランジスタが前記第２あるいは第３以降の半導体回路層の中に形成されている請求項１３に記載のアドレス指定型イメージセンサ。
  16. 前記増幅トランジスタが、当該増幅トランジスタに対応する前記画素ブロック中の前記画素の総数に等しい数の出力端を有していると共に、それら出力端の各々に第２ゲート素子（選択トランジスタ）が接続されており、
    複数の前記光電変換素子に加えて、複数の前記第１ゲート素子、複数の前記リセットトランジスタ及び複数の前記増幅トランジスタが前記第１半導体回路層の中に形成され、複数の前記第２ゲート素子（選択トランジスタ）が前記第２あるいは第３以降の半導体回路層の中に形成されている請求項１３に記載のアドレス指定型イメージセンサ。
  17. 複数の前記光電変換素子のみが前記第１半導体回路層の中に形成され、複数の前記第１ゲート素子と複数の前記リセットトランジスタと複数の前記増幅トランジスタが前記第２あるいは第３以降の半導体回路層の中に形成されている請求項１３に記載のアドレス指定型イメージセンサ。
  18. 前記増幅トランジスタの各々が、単一の出力端を有している請求項１３に記載のアドレス指定型イメージセンサ。
  19. 前記第２あるいは第３以降の半導体回路層の中に、前記増幅トランジスタの出力端に接続された記憶用容量素子と、当該容量素子に記憶された信号の出力を制御する出力トランジスタとを、さらに備えている請求項１８に記載のアドレス指定型イメージセンサ。
  20. 前記増幅トランジスタの各々が、当該増幅トランジスタに対応する前記画素ブロック中の前記画素の総数に等しい数の出力端を有していると共に、それら出力端の各々に第２ゲート素子が接続されている請求項１８に記載のアドレス指定型イメージセンサ。
  21. 前記第２あるいは第３以降の半導体回路層の中に、前記増幅トランジスタの複数の前記出力端にそれぞれ接続された複数の記憶用容量素子と、これら容量素子に記憶された信号の出力を制御する複数の出力トランジスタとを、さらに備えている請求項２０に記載のアドレス指定型イメージセンサ。
  22. 前記画素のすべてに一括して信号電荷を生成・蓄積させる前に、前記リセットトランジスタのすべてを用いて前記画素のすべてについて一括してリセットが行われ、前記画素ブロックの各々において、前記画素に蓄積された信号電荷に対応する信号が、対応する前記共通ノードを介して時系列的に読み出されてから対応する前記増幅トランジスタに送られる請求項１３〜２１のいずれか１項に記載のアドレス指定型イメージセンサ。
  23. マトリックス状に配置された複数の画素を有すると共に、アドレス指定によって前記画素の各々を選択する、三次元積層構造を持つアドレス指定型イメージセンサであって、
    複数の前記画素を所定数毎に共通ノードに並列接続して構成された複数の画素ブロックと、
    複数の前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素から送出される信号を増幅する増幅トランジスタとを備え、
    前記画素ブロックの各々において、前記画素の各々は、照射された光に応じて信号電荷を生成する光電変換素子と、その光電変換素子と当該画素ブロックの前記共通ノードとの間の経路に設けられた第１ゲート素子と、当該光電変換素子と前記第１ゲート素子との接続点に接続された、当該画素をリセットするためのリセットトランジスタとを含んでおり、
    少なくとも前記光電変換素子は、前記三次元積層構造を構成する第１半導体回路層の中に形成され、前記第１ゲート素子と前記リセットトランジスタと前記増幅トランジスタは、前記三次元積層構造を構成する第２あるいはそれ以降の半導体回路層の中に形成されていることを特徴とするアドレス指定型イメージセンサ。
  24. 複数の前記光電変換素子に加えて、複数の前記第１ゲート素子が前記第１半導体回路層の中に形成され、複数の前記増幅トランジスタと複数の前記リセットトランジスタが前記第２あるいは第３以降の半導体回路層の中に形成されている請求項２３に記載のアドレス指定型イメージセンサ。
  25. 複数の前記光電変換素子に加えて、複数の前記第１ゲート素子及び複数の前記リセットトランジスタが前記第１半導体回路層の中に形成され、複数の前記増幅トランジスタが前記第２あるいは第３以降の半導体回路層の中に形成されている請求項２３に記載のアドレス指定型イメージセンサ。
  26. 前記増幅トランジスタが、当該増幅トランジスタに対応する前記画素ブロック中の前記画素の総数に等しい数の出力端を有していると共に、それら出力端の各々に第２ゲート素子（選択トランジスタ）が接続されており、
    複数の前記光電変換素子に加えて、複数の前記第１ゲート素子、複数の前記リセットトランジスタ及び複数の前記増幅トランジスタが前記第１半導体回路層の中に形成され、複数の前記第２ゲート素子（選択トランジスタ）が前記第２あるいは第３以降の半導体回路層の中に形成されている請求項２３に記載のアドレス指定型イメージセンサ。
  27. 複数の前記光電変換素子のみが前記第１半導体回路層の中に形成され、複数の前記第１ゲート素子と複数の前記リセットトランジスタと複数の前記増幅トランジスタが前記第２あるいは第３以降の半導体回路層の中に形成されている請求項２３に記載のアドレス指定型イメージセンサ。
  28. 前記増幅トランジスタの各々が、単一の出力端を有している請求項２３に記載のアドレス指定型イメージセンサ。
  29. 前記第２あるいは第３以降の半導体回路層の中に、前記増幅トランジスタの出力端に接続された記憶用容量素子と、当該容量素子に記憶された信号の出力を制御する出力トランジスタとを、さらに備えている請求項２８に記載のアドレス指定型イメージセンサ。
  30. 前記増幅トランジスタの各々が、当該増幅トランジスタに対応する前記画素ブロック中の前記画素の総数に等しい数の出力端を有していると共に、それら出力端の各々に第２ゲート素子が接続されている請求項２３に記載のアドレス指定型イメージセンサ。
  31. 前記第２あるいは第３以降の半導体回路層の中に、前記増幅トランジスタの複数の前記出力端にそれぞれ接続された複数の記憶用容量素子と、これら容量素子に記憶された信号の出力を制御する複数の出力トランジスタとを、さらに備えている請求項３０に記載のアドレス指定型イメージセンサ。
  32. 前記画素のすべてに一括して信号電荷を生成・蓄積させる前に、前記リセットトランジスタのすべてを用いて前記画素のすべてについて一括してリセットが行われ、前記画素ブロックの各々において、前記画素に蓄積された信号電荷に対応する信号が、対応する前記共通ノードを介して時系列的に読み出されてから対応する前記増幅トランジスタに送られる請求項２３〜３１のいずれか１項に記載のアドレス指定型イメージセンサ。
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