JP2014519703A - 垂直相互接続を用いたハイブリッド積層画像センサのためのサブ列パラレルデジタイザのシステムおよび方法 - Google Patents

垂直相互接続を用いたハイブリッド積層画像センサのためのサブ列パラレルデジタイザのシステムおよび方法 Download PDF

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Abstract

画素サブ列データが画素配列内から読み出されるハイブリッド撮像センサおよび方法の実施形態が提供される。ハイブリッド撮像センサおよび方法は、画素配列の領域を最適化し、基板同士の間に最小の垂直相互接続があるハイブリッド画像センサについての積層方式を使用する。

Description

本開示は、一般に、電磁センシングおよび電磁センサに関し、低エネルギー電磁入力状態、および低エネルギー電磁スループット条件にも関する。本開示は、より詳細には、必ずしも全部ではないが、画素配列の領域の最適化と、基板同士の間に最小の垂直相互接続があるハイブリッド画像センサ、ならびに関連したシステム、方法および特徴について積層方式の使用とに関するものであり、これには画素配列サイズ／ダイサイズの最大化（領域の最適化）も含み得る。
一般に、画像／カメラ技術を利用し、その使用を含む電子装置の数の普及がある。例えば、スマートフォン、タブレットコンピュータ、および他のハンドヘルドコンピュータ装置は全て、画像／カメラ技術を含み、それを利用する。画像／カメラ技術の使用は、家庭用電化製品の産業に限られない。様々な他の使用分野も、様々な産業的応用、医学的応用、家庭およびビジネス用防犯／監視応用、他多数を含む画像／カメラ技術を利用する。実際に、画像／カメラ技術は、ほとんど全ての産業で利用される。
普及により、市場では、ますます小型の高解像度の撮像センサの需要が目覚ましく増大している。本開示の装置、システムおよび方法は、サイズおよびフォームファクタが考慮事項である任意のイメージング応用において利用することができる。電荷結合素子（ＣＣＤ）、もしくは相補型金属酸化物半導体（ＣＭＯＳ）、または現在知られているまたは将来知られることになり得る他の任意の画像センサなどのいくつかの異なるタイプの撮像センサが、本開示によって利用できる。
典型的には、ＣＭＯＳ画像センサは、画素配列全体、ならびに関連する回路、例えばアナログ・デジタル変換器および／または増幅器などを単一のチップに取り付ける。チップサイズ自体、および従来のＣＭＯＳ画像センサに含まれる関連する回路によって占められる物理的空間の物理的制約のために、画素配列がチップ上で占め得る領域は、しばしば制限される。したがって、画素配列が、関連する回路も含む基板上で最大化された場合でも、信号処理および他の機能のための関連する回路がチップ上で占める物理的な領域および空間の大きさにより、画素配列は、領域内で物理的に制限される。
さらに、ＣＭＯＳ画像センサが使用され得る応用分野または使用分野は、しばしば、ＣＭＯＳ画像センサをあるサイズに制限し、画素配列が占めることができる物理的な領域も制限することを余儀なくさせる。ＣＭＯＳ画像センサのサイズの制限は、しばしば、ＣＭＯＳ画像センサの設計および製造において考慮されなければならないいくつかの考慮事項により、画質と信号処理などの他の重要な機能との間のトレードオフも余儀なくさせる。したがって、例えば、画素配列の領域が増大すると、関連する回路が占め得る領域が減少するために、Ａ／Ｄ変換または他の信号処理機能などの他の領域においてトレードオフを伴い得る。
本開示は、第１の基板上の画素配列を最適化および最大化し、続く基板上の関連する回路を積層化することによって、信号処理の質を犠牲にすることなく画素配列を最適化および最大化する。本開示は、基板上の画素配列の領域の最適化を利用するために裏面照射および他の領域の進歩を利用する。積層方式および積層構造によって、小さいチップサイズを維持しつつ、高機能の大規模回路の利用を可能にする。
本開示の特徴および利点は、後述の説明に記載されることになり、一部はこの説明から明らかであり、または過度の実験をすることなく本開示の実施によって知ることができる。本開示の特徴および利点は、添付の特許請求の範囲に特に挙げられた手段および組合せによって理解することおよび得ることができる。
本開示の特徴および利点は、添付図面に関連して提示される続く詳細な説明の検討から明らかになろう。
本開示の教示および原理による、複数の基板上に構築された撮像センサの一実施形態を示すと共に、支援回路の特定の配置の一実施形態も示す図である。 本開示の教示および原理による、相互接続が画素配列内の画素に対して間隔をおいて配置される、画素配列の一実施形態を示す図である。 本開示の教示および原理による、相互接続が画素配列内の列に対して間隔をおいて配置される画素配列の一実施形態を示す図である。 本開示の教示および原理による、相互接続が画素配列内の領域に対して間隔をおいて配置される画素配列の一実施形態を示す図である。 本開示の教示および原理による、画素配列を形成する複数の画素列が第１の基板上に位置すると共に、複数の回路列が第２の基板上に位置する、複数の基板上に構築された撮像センサの一実施形態の斜視図であって、画素配列内の一定の画素領域に対して間隔をおいて配置され得る相互接続を介した一列の画素とその関連したまたは対応する回路の列との間の電気的接続および通信を示す図である。 本開示の教示および原理による、画素配列を形成する複数の画素列が第１の基板上に位置すると共に、複数の回路列が第２の基板上に位置する、複数の基板上に構築された撮像センサの様々な実施形態の上面図であって、画素配列内の一定の画素領域に対して間隔をおいて配置され得る相互接続を介した一列の画素とその関連したまたは対応する回路の列との間の電気的接続および通信を示す図である。 本開示の教示および原理による、画素配列を形成する複数の画素列が第１の基板上に位置すると共に、複数の回路列が第２の基板上に位置する、複数の基板上に構築された撮像センサの様々な実施形態の上面図であって、画素配列内の一定の画素領域に対して間隔をおいて配置され得る相互接続を介した一列の画素とその関連したまたは対応する回路の列との間の電気的接続および通信を示す図である。 本開示の教示および原理による、画素配列を形成する複数の画素列が第１の基板上に位置すると共に、複数の回路列が第２の基板上に位置する、複数の基板上に構築された撮像センサの様々な実施形態の上面図であって、画素配列内の一定の画素領域に対して間隔をおいて配置され得る相互接続を介した一列の画素とその関連したまたは対応する回路の列との間の電気的接続および通信を示す図である。 本開示の教示および原理による、画素配列を形成する複数の画素列が第１の基板上に位置すると共に、複数の回路列が第２の基板上に位置する、複数の基板上に構築された撮像センサの様々な実施形態の上面図であって、画素配列内の一定の画素領域に対して間隔をおいて配置され得る相互接続を介した一列の画素とその関連したまたは対応する回路の列との間の電気的接続および通信を示す図である。 本開示の教示および原理による、画素配列を形成する複数の画素列が第１の基板上に位置すると共に、複数の回路列が第２の基板上に位置する、複数の基板上に構築された撮像センサの様々な実施形態の上面図であって、画素配列内の一定の画素領域に対して間隔をおいて配置され得る相互接続を介した一列の画素とその関連したまたは対応する回路の列との間の電気的接続および通信を示す図である。 画素配列を形成する複数の画素列およびサブ列が、第１の基板上に位置し、複数の回路列が第２の基板上に位置する複数の基板上に構築された撮像センサの一実施形態の上面図であって、一列の画素とその関連したまたは対応する回路の列との間の電気的接続および通信を示す図である。 本開示の教示および原理による、第１の基板上に位置する画素配列および第２の基板上に位置する複数の回路列を共に形成する複数の列およびサブ列の一実施形態の斜視図であって、画素からなる１つのサブ列とその関連したまたは対応する回路の列の間の電気的接続および通信を示す図である。 画素からなる２つの別個のサブ列に形成された画素の単一の列の斜視図であって、各画素サブ列が異なる画素列リードバスに取り付けられており、間に電気的接続を示す図１２からとった回路の２つの列を示す図である。 画素からなる２つの別個のサブ列に形成された画素の単一の列の正面図であって、各画素サブ列が異なる画素列リードバスに取り付けられており、間に電気的接続を示す図１２からとった回路の２つの列を示す図である。 画素からなる２つの別個のサブ列に形成された画素の単一の列の側面図であって、各画素サブ列が異なる画素列リードバスに取り付けられており、間に電気的接続を示す図１２からとった回路の２つの列を示す図である。 図１３は、本開示の教示および原理による、第１の基板上に位置する画素配列および第２の基板上に位置する１つまたは複数の画素サブ列に対して専用にされる複数の回路列を共に形成する複数の列およびサブ列の一実施形態の斜視図であって、一列の画素とその関連したまたは対応する回路の列との間の電気的接続および通信を示す図である。 図１３ａは、画素からなる２つの別個のサブ列に形成された画素の単一の列の斜視図であって、両画素サブ列が異なる画素列リードバスに取り付けられており、リードバスと図１３からとった回路の列の間の電気的接続を示す図である。 本開示の教示および原理による、第１の基板上に位置する画素配列および第２の基板上に位置する複数の回路列を共に形成する複数の列およびサブ列の一実施形態の斜視図であって、画素の各サブ列とその関連したまたは対応する回路の列の間の電気的接続および通信を示す図である。 画素からなる２つの別個のサブ列に形成された画素の単一の列の斜視図であって、各画素サブ列が異なる画素列リードバスに取り付けられており、間に電気的接続を示す図１４からとった回路の２つの列を示す図である。 画素からなる２つの別個のサブ列に形成された画素の単一の列の正面図であって、各画素サブ列が異なる画素列リードバスに取り付けられており、間に電気的接続を示す図１４からとった回路の２つの列を示す図である。 画素からなる２つの別個のサブ列に形成された画素の単一の列の側面図であって、各画素サブ列が異なる画素列リードバスに取り付けられており、間に電気的接続を示す図１４からとった回路の２つの列を示す図である。 本開示の教示および原理による、第１の基板上に位置する画素配列および第２の基板上に位置する複数の回路列を共に形成する複数の列およびサブ列の様々な実施形態の上面図であって、画素の各サブ列とその関連したまたは対応する回路の列の間の電気的接続および通信を示す図である。 本開示の教示および原理による、第１の基板上に位置する画素配列および第２の基板上に位置する複数の回路列を共に形成する複数の列およびサブ列の様々な実施形態の上面図であって、画素の各サブ列とその関連したまたは対応する回路の列の間の電気的接続および通信を示す図である。 本開示の教示および原理による、第１の基板上に位置する画素配列および第２の基板上に位置する複数の回路列を共に形成する複数の列およびサブ列の様々な実施形態の上面図であって、画素の各サブ列とその関連したまたは対応する回路の列の間の電気的接続および通信を示す図である。 本開示の教示および原理による、第１の基板上に位置する画素配列および第２の基板上に位置する複数の回路列を共に形成する複数の列およびサブ列の様々な実施形態の上面図であって、画素の各サブ列とその関連したまたは対応する回路の列の間の電気的接続および通信を示す図である。
本開示による原理の理解を促進するために、次に、図面に示された実施形態の参照がなされ、特定の言語がそれを説明するために使用される。それにも関わらず、本開示の範囲について限定のないことがそれによって意図されると理解されよう。本開示を手に入れた当業者に通常思い浮かぶ、本明細書に示された本発明の特徴の任意の変更およびさらなる修正、ならびに本明細書に示されるような本開示の原理の何らかのさらなる応用は、特許請求の範囲に記載された本開示の範囲内とみなされるべきである。
垂直相互接続を用いた列またはサブ列のハイブリッド画像センサ内のＡＤＣまたは列の回路のバンプを交互に配置する装置、システム、方法、およびプロセスが、開示および説明される前に、構造、構成、工程段階、および材料は多少変更され得るものだから、本開示は、本明細書に開示されたそのような特定の構造、構成、工程段階、および材料に限定されないことを理解されたい。本明細書に用いられる専門用語は、特定の実施形態を説明するために使用されるものにすぎず、本開示の範囲は、添付の特許請求の範囲およびその均等物によってのみ限定されるものであるから、専門用語は限定するものではないということも理解されたい。
本明細書および添付の特許請求の範囲に使用されるとき、単数形「ａ」、「ａｎ」および「ｔｈｅ」は、文脈上明らかに他に示さない限り、複数の概念を含むことに留意しなければならない。
本開示の主題を説明およびクレームするとき、以下の専門用語は、以下に述べる定義に従って使用される。
本明細書に用いられるとき、用語「備える、含む（ｃｏｍｐｒｉｓｉｎｇ）」、「含む、備える（ｉｎｃｌｕｄｉｎｇ）」、「含む（ｃｏｎｔａｉｎｉｎｇ）」、「ことを特徴とする（ｃｈａｒａｃｔｅｒｉｚｅｄ ｂｙ）」、およびその文法的に等価な表現は、追加の記載されていない要素または方法ステップを除外しない非排他的なまたはオープンエンドの用語である。
本明細書に用いられるとき、語句「からなる（ｃｏｎｓｉｓｔｉｎｇ ｏｆ）」およびその文法的に等価な表現は、請求項に記載されていないいかなる要素またはステップも除外する。
本明細書に用いられるとき、語句「本質的に〜からなる（ｃｏｎｓｉｓｔｉｎｇ ｅｓｓｅｎｔｉａｌｌｙ ｏｆ）」およびその文法的に等価な表現は、請求項の範囲を、記載された構成要素またはステップ、ならびにクレームされた開示の基本的かつ新規な１つまたは複数の特徴に実質的に影響しない構成要素またはステップに限定する。
本明細書に用いられるとき、用語「近位」は、起点に最も近い部分という概念を幅広く指すものとする。
本明細書に用いられるとき、用語「遠位」は、一般に、近位の反対を指すものであり、つまり、文脈に応じて、起点からより遠い部分、または最も遠い部分という概念を指すものとする。
デジタルイメージングは、静止画であろうと動画であろうと、画像データを記録するために使用される装置に関して課せられる多くの制約を有する。本明細書中に述べられるように、撮像センサは、少なくとも１つの基板上に配設される画素配列および支援用回路を備えることができる。通常、装置は、用途に応じて撮像センサのフォームファクタに対する実際的で最適な制約を有する。しばしば、それは、取り付け品についての検討事項である画素配列ではなく、収容されることが必要である支援用回路である。支援用回路は、アナログ・デジタル変換器、電力回路、パワーハーベスタ、増幅器回路、専用信号プロセッサ、およびフィルタ、送信準備用の直列化回路などであり得るが、必ずしもそれらに限定されない。回路に加えて、光フィルタおよびレンズなどの物理的特性要素が必要とされ得る。画素の各々は、画素配列から読み出されなければならず、支援用回路によって処理されるデータを有する。配列内の画素の個数が増加すると、より多くのデータが取り扱われなければならない。動画データに関しては、センサは、そのデータをダンプし、迅速に再び動作する用意をしなければならない。
上述の通りサイズが問題であるが、画素数は、特定の応用に関係なく産業全体で上昇し続け、しばしば、コンピュータのモニタまたはテレビなどの画像が記録された後に画像を実際に見るのに使用される手段を凌駕する。しかし、全ての画素が等しく作り出されるのではないことを理解されたい。上記の例では、スコープの構成は、限られた光応用において使用することができる。
画素数が所与の空間内で増大し続けるにつれて、画素ピッチは減少し、それによって相互接続の電気接点についてより優れた精度を必要とする。したがって、増大した画素ピッチの場合、データ処理時のより優れた精度の必要性が要求されるにつれて、画像センサの生産コストは増加し得る。現在の技術を使用して性能を向上させた画像センサを実現できるが、製造中に歩留まりが落ちるので増大したコストで実現し得る。
上記の特定された問題は、この産業内のいくつかの必要性に関連して現在の最先端を説明する。必要なものは、できるだけ画素サイズが大きい画素数、垂直構造、およびフォームファクタによって十分な分解能を有する画像センサであり、その全ては、限られた空間内に制約される。本開示は、基板／チップ上の画素配列のサイズを最適化し、概して垂直な構成で１つまたは複数の支持用基板／チップ上に支援用回路を遠隔に設置することによって、これらの問題および潜在的な他の問題に対処する設計の実施形態および方法を考え、述べることにする。
オンチップアナログデジタル変換器（ＡＤＣ）、オンチップデジタルアルゴリズムおよびオンチップアナログアルゴリズム、オンチップ複雑タイミング、ならびにオンチップ複雑アナログ機能を使用する高性能画像センサは、以下の理由により、高品質の画像を与える（以下のリストは、完全なリストではなく、例示のために与えられるに過ぎない）。
長いオフチップアナログデータ線によるピックアップノイズが無いこと（オンチップＡＤＣがない場合、アナログ信号がチップ外へ送られる必要があること）、
デジタル変換がデータ経路内で早期に実行されるため低テンポラルノイズであること（余分なノイズを付加する余分な増幅器、バッファがないこと）、
複雑なオンチップタイミング発生器を用いるローカルタイミング最適化。パッドカウントの制限のため、単純なタイミングだけが外部システムを用いて実行でき、
低ノイズがＩ／Ｏにより発生する。オンチップシステムは、パッドカウントの減少を可能にし、
より高速な動作（より連続的なオンチップ動作、浮遊容量および抵抗の低減）を実現することができる。配列がますます大きくなるにつれて、内部で生成されるデータの読み出しおよび処理をする必要が最重要である。
本開示は、画像センサの画素配列および支援用回路が単一のモノリシックの基板／チップ上にあり、画素配列を支援用回路の全部または大部分から隔てた状態の他の方法によって製造され得る画像センサも考える。本開示は、３次元積層技術を用いて積み重ね合わされる少なくとも２つの基板／チップを使用することができる。２つの基板／チップのうちの第１の基板／チップは、イメージＣＭＯＳプロセスを用いて処理できる。第１の基板／チップは、画素配列で排他的に構成することができ、または限られた回路によって囲まれた画素配列で構成することができる。第２のまたは次の基板／チップは、任意のプロセスを用いて処理することができ、イメージＣＭＯＳプロセスによる必要はない。第２の基板／チップは、限定するものではないが、基板／チップ上のとても限られた空間または領域に様々な多数の機能を組み込むために非常に高密度のデジタルプロセスとすることができ、または例えば精密なアナログ機能を組み込むために混合モードまたはアナログプロセスとすることができ、または無線能力を実装するためにＲＦプロセスとすることができ、またはＭＥＭＳ（微小電気機械システム）デバイスを組み込むためにＭＥＭＳとすることができる。イメージＣＭＯＳ基板／チップは、任意の３次元技法を用いて第２のまたは次の基板／チップを積み重ねることができる。第２の基板／チップは、回路のほとんどすなわち大部分を支持することができ、この回路は、（モノリシックの基板／チップ上に実装される場合）第１のイメージＣＭＯＳチップに周辺回路として他の方法で実装され、したがって、画素配列サイズを一定に維持すると共に、できる限り最大限に最適化しつつシステム領域全体を増大させる。２つの基板／チップ間の電気的接続は、結線、ｍバンプおよび／またはＴＳＶ（シリコン貫通電極）であり得る相互接続によってなされ得る。
次に、図１を参照すると、複数の基板上に構築された画素配列および支援用回路を備える画像センサの一実施形態が、裏面照射を用いた状態で示される。図に見られるように、画素配列４５０は、第１の基板４５２上に配設され得る。第１の基板４５２は、光透過特性を制御するためにシリコンまたは別の材料で作製することができる。はんだボール、バンプ、またはビア４２１が、ある基板を別の基板に電気的に接続するために使用することができる。積み重ねられた画像センサの一実施形態は、第１の基板４５２上の画素配列４５０を備えることができる。画素配列４５０は、第１の基板４５２の第１の表面４５１の少なくとも４０パーセントを覆うことができる。裏面照射される構成では、画素配列は、前記第１の基板の裏面上に配設することができる。さらに、裏面照射の構成では、基板４５２は、それを通じての光の透過を制御するために薄くすることができる。裏面照射を利用する一実施形態では、第１の基板は、主にシリコン材料で作製することができ、または第１の基板は、主に「高Ｚ」半導体材料（例えば、テルル化カドミウム）で作製することができ、または第１の基板は、主にＩＩＩ−Ｖ半導体材料（例えば、ガリウムヒ素）で作製することができる。
一実施形態では、画素配列４５０は、第１の基板４５２の第１の表面４５１の大部分を覆うことができる。そのような一実施形態では、画素配列４５０は、前記第１の表面４５１の任意の部分上に位置または設置することができる。第１の表面４５１上の残りの空間は、必要ならば、二次回路配置に使用することができる。二次回路は画素配列の中央配置が実際的でないようなサイズに作製される場合がある状況が生じる可能性がある。
使用中、画素配列上の個々の画素によって生成されるデータは、支援用回路によって処理されなければならず、そのようなものとして、各画素は、支援用回路に電子的に接続されなければならない。理想的には、各画素は、同時に読み出すことができ、それによってグローバルシャッタを生成する。次に、図２を参照すると、グローバルシャッタとして撮像装置からデータを読み出す能力は、画素１７２６当たり１つの相互接続１７２４が存在することを必要とし、これは、バンプピッチを製造公差中とする理由により、実際には実現することがとても難しいことが理解されよう。図３は、複数の列、例えば１７２８などに形成されている画素１７２６の状況を示す。画素配列において画素列（１７２８）の形態を用いると、非常に高いフレーム率が、ローリング式シャッタを用いて実現できる。ローリング式シャッタは、複数の画素の行全体をほぼ同時に一度で読み出し、次いで画素列の上から画素列の下へ読み出すすなわち移動することが理解されよう。言い換えれば、データが複数の画素列から読み出されるときは、画素の第１の行を読み出し、続いて画素の次の隣接した行を読み出し、この読み出しは、画素列の上で始まり、次いで列を一度に画素ごとにロールダウンし、画素配列の全体にわたって所定の計算されたパターンで移動する。ローリングシャッタの場合、たった１つのリードバス１７３０が画素列１７２８ごとに存在する必要があり、１つのリードバス１７４０が、回路列ごとに存在する必要がある。第１の基板１７５２上のリードバス１７３０および第２の基板１７５４上のリードバス１７４０の重ね合わせにより、グローバルシャッタによって求められるような画素１７２６ごとに１つの相互接続／バンプ１７２４の代わりに、画素列バス１７３０ごとにたった１つの相互接続／バンプ１７２４が、画素リードバス１７３０を回路リードバス１７４０に接続するのに必要とされる。
図２は、画素１７２６当たり１つのバンプ１７２４を用いたバンプ構成またはバンプ方式を示し、これはグローバルシャッタ動作に似ている。この構成では、バンプピッチは、Ｘ軸およびＸ方向とＹ軸およびＹ方向の両方で画素ピッチに等しいまたはほぼ等しい。
図３は、画素列１７２８当たり１つの相互接続／バンプ１７２４を用いるバンプ構成またはバンプ方式を示す。この構成は、ローリングシャッタ動作に使用することができる。このバンプピッチ構成またはバンプピッチ方式は、垂直方向だけの図２のバンプピッチに比べてより緩和される。しかし、この構成では、バンプピッチは、画素ピッチと一方向または一次元で少なくとも同じであることがなお必要とされることを留意されたい。図３は、各列１７２８が複数の画素１７２６から構成される複数の列１７２８を示す。画素の各列は、ある距離にわたってｙ方向（ｙ軸）に延びることができ、例示されるように幅１画素とすることができる。画素の各列は、各列１７２８の一端で単一の接続箇所を通じて読み出すことができる。そのような構成は、チップ構造を単純化するが、相互接続は隣り合った相互接続と接触してはならず、それに応じた大きさに作製されなければならないため、画素同士の間の距離が、横方向（水平方向）にバンプ（相互接続）ピッチを制限し続けるので、厳しい許容誤差がさらに維持されなければならない。
図４は、図２および図３に示されるものよりいっそうさらに緩和されるバンプ構成を示す。この図では、バンプピッチが緩められ（例えば、バンプ同士の間の距離が図２および図３に比べて増加しており）、相互接続／バンプ１７２４の半分が、画素配列１７１０の両側でデータを処理するのに使用することができる。これは、列のリードバスの両側でそれぞれの列のリードバスと交互になる（例えば、相互接続１７２４は、リードバス１７３０、１７４０を接続するために使用され、画素配列７１０の片側で１つの列のリードバスおきに設置することができ、画素配列７１０の他方の側では正反対のことがなされ得る）第２のセットの相互接続１７２４を付加および導入することによって実現することができる。図４に見られるように、第２のセットの相互接続１７２４ｂは、第１のセットの相互接続１７２４ａと組み合わせて使用することができ、画素配列１７１０の両側でデータの半分を処理するまたは読み出すことを可能にするために用いることができる。そのような構成は、少なくとも１つの次元における画素ピッチに比べてほぼ２倍のサイズのバンプピッチ（相互接続ピッチ）を可能にすることができ、これによって画像センサ１７００の生産コストを大きく減少させる。一実施形態では、画素列１７２８当たり２つ以上の相互接続またはバンプ１７２４が、リードバスごとに利用することができ、データが、画素列１７２８のどちらかの端から読み出すことができるようになっている。
図５〜図１０は、基板／チップ上に交互に配置された相互接続またはバンプ１８２４の配置を有する画素配列１８１０の実施形態および構成を示す。上述の通り、画素列１８２８、１８３２当たり１つのリードバス１８３０、および回路列当たり１つのリードバス１８４０があり、リードバス１８３０および１８４０が列の上から列の底に延びるので、相互接続／バンプ１８２４は、列内のバスの重ね合わされた経路に沿ったどこかで配置することができる。バンプピッチを緩和するために、次の列において（Ｙ方向に）上または下に次の列のバンプ１８２４をずらすことによって、列から列までのバンプの距離を増大させることができる。
例によれば、画素ピッチは約５μｍとすることができ、画素列は任意の長さ、例えば、約２ｍｍから約１５ｍｍの間の長さとすることができることを理解されよう。バンプピッチは画素ピッチの関数であり、画素ピッチが理想的なバンプピッチの決定因となるようになっていることを理解されたい。例えば、約１００μｍの所望のバンプピッチがあると仮定すると、そのとき、第１の相互接続またはバンプ１８２４の配置は、第１の列の上部で開始し、次の列の相互接続またはバンプを１００μｍだけ下にずらすことによって実現することができる。全ての他のバンプは、ラインの２０番目の列内の相互接続またはバンプが画素列の底に位置するまで、同様に配置される。その時点で、２１番目の列内の相互接続またはバンプ１８２４が、画素列１８２８の上部に再び配置可能である。次いで、この同じパターンが、画素配列１８１０の終わりまで繰り返され得る。水平方向に、相互接続またはバンプ１８２４は、２０列×５μｍ＝１００μｍだけ離され得る。この例では、画素ピッチが約５μｍでも、そのとき全部のバンプが１００μｍより多く離される。次いで、冗長性が、歩留まりのために画素列に導入されてもよい。例えば、全ての列内のバンプは、２倍にすることができる（すなわち、２つのリードバスが、２つの相互接続またはバンプによって取り付けられる）。この技法は、積層の歩留まりをかなり向上させ、プロセス全体のコストを下げる。
図５に見られるように、画素１８２６の第１の列１８２８は、第１の相互接続１８２４ａを介して電気的にアクセスすることができる。本実施形態では、第２の画素列１８３２は、第２の相互接続１８２４ｂを通じて電気的にアクセスすることができ、第２の相互接続１８２４ｂは、前記第１の相互接続１８２４ａに対して交互に配置された構成で製造中に配置されたものである。例示されるように、第２の相互接続１８２４ｂの位置または配置は、ＸとＹの両方の次元または方向に第１の相互接続１８２４ｂの位置から（および任意の他の相互接続１８２４から）少なくとも２画素の幅だけ離れることができる。次いで、第３の相互接続１８２４ｃが、画素配列１８１０にわたるＮ個の相互接続１８２４について第３の画素列などにおいて同様に配置できる。そのような構成によって画素ピッチの少なくとも３倍のものである相互接続ピッチを与える。相互接続ピッチのゲインは、標準的な条件下の画素ピッチのゲインの３倍よりずっと大きいものであり得ることを理解されよう。しかし、相互接続ピッチのゲインは、上述の画素ピッチの少なくとも３倍であり得ることを理解されよう。
同様に、より大きい相互接続のゲインは、列と列に基づく接続性ではなく、領域に基づいた間隔を用いて作製することができる（画素列のアスペクト比６／１ならびに回路列のアスペクト比６／１および３／２、または画素列のアスペクト比８／１ならびに回路列のアスペクト比２／４を示す図を参照せよ）。これは、より多くのバス構造の追加、または続く基板への直接の読み出しの使用を用いて実現することができる。したがって、いずれの構成でも、相互接続ピッチは、
のように説明することができ、ただし、Ｎは、Ｘ方向の２つの隣接した相互接続の間の画素の個数、およびＭは、Ｙ方向の２つの隣接した相互接続の間の画素の個数である。複数の相互接続の各々はバンプとすることができ、バンプからバンプ距離は、幅２画素より大きく、または幅４画素より大きく、または幅８画素より大きいものとすることができることが理解されよう。
多くの応用では、Ｎ×Ｘ方向の画素ピッチは、Ｍ×Ｙ方向の画素ピッチに等しい。図６〜図１０に示されるように、より大きい画素配列１８１０は、さらなる反復により上記のプロセスを推定することによって対応または設計することができる。図６は、重ね合わされたシリコン基板のスタックを示す。この図では、画素配列１８１０からなる第１の基板１８５２は、支援回路を含む支持基板１８５４の上部に重ねられて示される。第１の画素列１８８１のための支援回路を設置するために利用できる領域は、破線で描かれ、簡潔化および説明のために指示される。回路列の実際の領域は、破線によって表されないが、画素列の領域より大きい、画素列の領域より小さい、または画素列の領域と同じであり得ることが理解されよう。上述したように、支援回路領域は、それらが対応する画素列の領域と直接相関関係にある。各画素列は、１画素の幅および６４画素の長さとすることができ、画素列の上から下に延びる１つのリードバスを有することができる。図６では、支援回路の配置のために利用できる領域は、１画素単位の幅と６４画素単位の長さに等しいものとすることができ、これは図中により太い垂直線として示される。したがって、図６中の基板同士の間の相互接続１８２４は、この列を読み出すために、６４画素単位の領域内のどこかに含まれなければならないが、これは、画素列リードバスおよび列の回路リードバスが、６４個の画素の経路に沿って重ね合わされ、それによって相互接続１８２４が、リードバスを接続するためにそれらの６４個の画素に沿ってどこかに配置できるからである。
また、相互接続は画素列リードバスと支援回路リードバスが重なり合うところだけに設置され得るので、対応する画素列を読み出すために相互接続の範囲は、（この例の場合）１画素の幅および６４画素の長さであり、これは、接続される画素列と支援回路の間の交差である。
図６中の支援回路領域の例示的なアスペクト比が、１／６４として示されることに留意されたい。この領域内の相互接続１８２４を設置または配置するための多くのオプションがあり、次いで設計者によって、相互接続から相互接続まで所望の間隔を可能にするように、最終的な位置を選ぶことができる。例えば、図６〜図１０に最も良く示されるように、相互接続またはバンプ１８２４が交互に配置された構成である一実施形態では、画素１８２６の群当たり１つの相互接続またはバンプ１８２４が存在できることを理解されよう。
加えて、様々なリードバス構造が、所望の応用に応じて利用できることに留意されたい。上述したように、より大きい専用支援回路が、各相互接続１８２４を通じて読み出すデータを処理するために用いることができる。各相互接続／バンプ１８２４の位置の交互配置は、画素配列内の各領域または画素の群１８１０に対して支援回路のためのさらにいっそう大きい空間を与えることもできる。
図６から図１０に示されるような多くの最適な交互配置構成は、異なる支援回路のアスペクト比を有する同じベースセンサのために見出されたものであることにも留意されたい。画素列と支援回路の間の交差の範囲内の相互接続の位置、および支援回路の各画素列への割り当てのパターンを変化させることによって、最適な構成を見出すことができる。図６から図１０に示される全ての相互接続は、互いから距離７画素より多く離れていることにも留意されたい。
図７では、支援回路の配置のために利用できる領域は、２画素単位の幅と３２画素単位の長さに等しいものとすることができ、これは図中により太い垂直線として示される。したがって、基板１８５２と基板１８５４の間の相互接続１８２４は、この列を読み出すために、６４画素単位の領域内のどこかに含まれなければならない。この例における支援回路領域のアスペクト比が、２／３２であることに留意されたい。各画素列は、１画素の幅および６４画素の長さであり、または１画素の幅および６４画素の長さとすることができ、画素列の上から下に延びる１つのリードバスを有することができる。相互接続を配置する場所の選択は、この領域内で多くのオプションがあり、相互接続から相互接続まで所望の間隔を可能にするように選ぶことができる。また、相互接続は画素列リードバスおよび支援回路リードバスが重なり合うところでだけ設置できるので、対応する画素列を読み出すために相互接続の範囲は、（この例の場合）１画素の幅および３２画素の長さとすることができ、これは、接続される画素列と支援回路の間の交差である。
図８では、支援回路の配置のために利用できる領域は、４画素単位の幅と１６画素単位の長さに等しいものとすることができ、これは図中により太い垂直線として示される。したがって、基板同士の間の相互接続は、対応する画素列を読み出すために、６４画素単位の領域内のどこかに含まれなければならない。この例における支援回路領域のアスペクト比は４／１６であることに留意されたい。各画素列は、１画素の幅および６４画素の長さであり、または１画素の幅および６４画素の長さとすることができ、画素列の上から下に延びる１つのリードバスを有することができる。相互接続を配置する場所の選択は、この領域内で多くのオプションがあり、相互接続から相互接続まで所望の間隔を可能にするように選ぶことができる。
また、相互接続は画素列リードバスおよび支援回路リードバスが重なり合うところでだけ設置できるので、対応する画素列を読み出すために相互接続の範囲は、（この例の場合）１画素の幅および１６画素の長さとすることができ、これは、接続される画素列と支援回路の間の交差である。
図９では、支援回路の配置のために利用できる領域は、８画素単位の幅と８画素単位の長さに等しいものとすることができ、これは図中により太い垂直線として示される。したがって、基板１８５２と１８５４の間の相互接続１８２４は、対応する画素列を読み出すために、６４画素単位の領域内のどこかに含まれなければならない。この例における支援回路領域のアスペクト比は８／８であることに留意されたい。各画素列は、１画素の幅および６４画素の長さであり、または１画素の幅および６４画素の長さとすることができ、画素列の上から下に延びる１つのリードバスを有することができる。相互接続を配置する場所の選択は、この領域内で多くのオプションがあり、相互接続から相互接続まで所望の間隔を可能にするように選ぶことができる。
また、相互接続は画素列リードバスおよび支援回路リードバスが重なり合うところでだけ設置できるので、対応する画素列を読み出すために相互接続の範囲は、（この例の場合）１画素の幅および８画素の長さとすることができ、これは、接続される画素列と支援回路の間の交差である。
図１０では、支援回路の配置のために利用できる領域は、１６画素単位の幅と４画素単位の長さに等しいものとすることができ、これは図中により太い垂直線として示される。したがって、基板同士の間の相互接続は、対応する画素列を読み出すために、６４画素単位の領域内のどこかに含まれなければならない。この例における支援回路領域のアスペクト比は１６／４であり、この例は、本明細書に開示されたこれらの方法および装置が与えることができる可撓性を示すことに留意されたい。各画素列は、１画素の幅および６４画素の長さであり、または１画素の幅および６４画素の長さとすることができ、画素列の上から下に延びる１つのリードバスを有することができる。相互接続を配置する場所の選択は、この領域内で多くのオプションがあり、相互接続から相互接続まで所望の間隔を可能にするように選ぶことができる。
また、相互接続は画素列リードバスおよび支援回路リードバスが重なり合うところでだけ設置できるので、対応する画素列を読み出すために相互接続の範囲は、（この例の場合）１画素の幅および４画素の長さとすることができ、これは、接続される画素列と支援回路の間の交差である。
支援回路と画素列の関連のパターンは、図６から図１０のパターンとは異なっていてもよく、最終的に、そのような関連は、互いから離れた相互接続の最適な距離を与えることができることにも留意されたい。例えば、相互接続は、互いから少なくとも２画素の幅だけ離れて、４画素の幅だけ離れて、８画素の幅だけ離れて、またはそれ以上離れて最適に配置することができる。設計者は、（１）１列当たりの画素の個数、ならびに（２）回路のアスペクト比および位置の２自由度に基づいて、相互接続が互いから離れて配置できる距離を最適に決定することができる。図６〜図１０に示される例では、相互接続１８２４は、互いから約８画素だけ離れて設置することができる。しかし、本開示の精神または範囲から逸脱することなく、他の設計が実施されてもよいことが理解されよう。
例えば、図６に示されるように、相互接続の各々１８２４は、長さを互いから８画素および幅１画素だけ離れて設置することができる。回路列はそれぞれ、幅１画素および長さ６４画素のアスペクト比を有するので、そこで、相互接続１８２４は、図６に示されるように、回路１８００の底に到達するまで隣接した列内で互いから８画素だけ離れて設置することができ、到達の場合には、次いで、相互接続１８２４は、次の列の上部に移動させられ、画素配列１８１０の全幅について続く。反対に、図１０では、相互接続１８２４は、互いから長さ８画素および幅１画素だけ離れてさらに位置する。しかし、この例では、回路列のアスペクト比では、このとき、長さ４画素および幅１６画素である。したがって、相互接続１８２４が互いから少なくとも８画素だけ離れている場合、アスペクト比がたった長さ４画素のため、相互接続１８２４が最適な間隔を保つように、１つの回路列１８５６ｂが飛ばされなければならない。したがって、例えば、（第１の列１８２８の第１の画素上の）図１０中の画素配列１８１０の左上の隅に相互接続１８２４を配置し、次いで、次の画素列１８３２へ移動し、長さ８画素をカウントダウンし、次いで、次の相互接続１８２４が、第３の回路列１８５６ｃ内に配置でき、第２の回路列１８５６ｂを完全に飛ばす。このパターンは、画素配列の全体にわたって使用することができる。次いで、第２の飛ばした回路列１８５６ｂは、９番目の画素列に配置される相互接続１８２４ａによって画素配列に接続され、パターンは、全部の飛ばした回路列について繰り返される。このようにして、例示されるように、最適な相互接続間隔が実現でき、様々な回路設計が、本開示の範囲から逸脱することなく考慮することができる。
次に、図１１を参照すると、列およびサブ列を有する画素配列１８１０が述べられる。図１１に見られるように、内部に６列を有する画素配列１８１０の一部が示されており、各列は、例示された画素配列の部分の上部から画素配列の底部へ延びる。今日の回路１８００は、画素配列１８１０を有し、画素配列１８１０は、配列１８１０を形成するさらに多くの画素の列（複数の画素は図中Ｙ方向に延びる）、および行（複数の画素は図中Ｘ軸方向に延びる）を含むことが理解されよう。限られた数の画素列および行のみが、例示のため、および説明および簡潔化のために本明細書に示される。
画素配列１８１０中の画素列１８２８の各々は、サブ列に分割することができる。サブ列は、画素の列全体より少ない列内の、画素サブ列バスに電気的に接続される複数の画素として定義することができる。したがって、画素列１８２８当たり複数の画素サブ列が存在することができる。サブ列の各々は、５１、５２、５３、および５４に示されるコンタクトパッドおよび／または相互接続を有して、第１の基板上のサブ列バスの各々を支持用基板上に位置する関連したまたは対応する回路列バスに電気的に接続することができる。
少なくとも１つの画素列バスが、列１８２８内の画素ごとに電気的接続を行うために使用することができる。列１８２８は、複数のサブ列に分割でき、ただし少なくとも１つの画素サブ列バスが、画素サブ列ごとに存在する。サブ列バスは、ディバイダ６２、６３、６４によって差別化でき、このディバイダは、物理的空間または空所、あるいは画素サブ列および／またはサブ列バスを別のサブ列および／またはサブ列バスから電気的に絶縁するための他の装置であり得る。使用中に、画素からのデータは、ローリング式シャッタ方式で読み出すことができ、これは（図１１中の４つのサブ列として示される）サブ列の各々の中の画素の各行からほぼ同時である。そのような構成では、読み出し時間は、画素サブ列リードバスおよび回路列のリードバスならびにバス同士を共に電気的に接続する相互接続を介して専用回路列に接続されるサブ列の個数により実質的に減少させることができる。したがって、例示の本実施形態における読み出し時間は、サブ列バスの個数によって（図１１中において４つのサブ列を含む）列全体について理論上減少させることができる（すなわち、読み出し速度が増加する）。図１１には、４つのサブ列およびサブ列バスがあり、読み出し時間が７５パーセント減少するようになっている（速度が４倍増加する）。サブ列の個数または構成に関係なく、ローリングシャッタは、行ずつで動作し、各サブ列の初めにサブ列内の各画素を徐々に読み出し、サブ列の終わりまで他のサブ列と同時に読み出す（５１、５２、５３、５４に位置する画素の行から画素の行を同時に読み出す）ことができることを理解されよう。
他の実施形態では、列は、任意の個数のサブ列に分割することができ、列の各部分（例えば、サブ列の追加）は、グローバルシャッタ機能に似ている。図に見られるように、コンタクトパッドおよび相互接続の位置は、列ごとに交互に配置することができる。例示されるように、「Ａ」と表示された列からの相互接続は、「Ｂ」と表示された列における相互接続と異なる。サブ列の他の反復および相互接続の交互配置が、Ｎ個の列に可能である。
次に、図１２から図１４ｃを参照すると、サブ列読み出し機能および遠隔に設置された支援回路を有する複数の基板上に構築された撮像センサ１２００の一実施形態の様々な図が示されている。図１２および図１４は、第１の基板１２１０、１４１０上の画素配列１２５０および１４５０、ならびに第２の基板１２１１、１４１１上の（支援用回路１２７０、１４７０を表す）複数の回路列１２５６、１４５６を形成する複数の画素列１２５２および１４５２を示す。
図１２〜図１２ｃに示されるように、画素配列１２５０は、複数の列およびサブ列１２５２に分割することができる。例えば、列およびサブ列のサイズは、関連した回路１２７０および回路列１２５６のサイズに基づくことができる。例えば、画素サブ列１２５２は、１画素の幅および「Ｎ」個の画素の長さとすることができ（図１２〜図１２ｃ中、画素サブ列は、１画素の幅および６画素の長さであるものとして示される）、回路列１２５６は、１画素の幅と６画素の長さのアスペクト比を有するものとして示される。画素サブ列１２５２が、回路列１２５６とほぼ同じ領域を有するべきであるので、回路列１２５６のサイズまたは領域は、画素サブ列１２５２のサイズを指示できるまたはそのサイズに方向付けできることを理解されよう。画素サブ列１２５２は、画素リードバス１２３０を回路リードバス１２４０に電気的に接続する相互接続１２２４間の電気的接続を介して回路列１２５６と直接関連することができる。これらの図は、リードバス１２３０および１２４０を介しての各画素サブ列１２５２と回路列１２５６内のその関連した回路１２７０との間の接続の一例を示す。
これらの図は、画素サブ列１２５２当たり１つのリードバス１２３０、および回路列１２５６当たり１つのリードバス１２４０も示す。この実施形態では、回路列１２５６内の関連した回路１２７０は、１画素の幅および６画素の長さであるが、任意の回路列のアスペクト比が本開示によって利用されてもよいことが理解されよう。図１２〜図１２ｃに見られるように、列は全て、２つのサブ列１２８７、１２８８に分割されている。
したがって、画素列リードバス１２３０は、対応する画素サブ列リードバス１２３０ａおよび１２３０ｂに製造することができる。各画素サブ列１２８７、１２８８は、まず画素列バス１２３０ａまたは１２３０ｂに接続され、次いで支援用回路１２７０および回路列１２５６に接続することができ、または各サブ列１２８７、１２８８はそれぞれ、関連した回路バス１２４０ａおよび１２４０ｂへのそれら自体の相互接続１２２４ａおよび１２２４ｂを介して、回路１２７０および回路列１２５６に直接接続することができる。
本明細書に上述のように、各画素サブ列１２５２は、１つの画素サブ列バス１２３０に電気的に関連または接続することができ、各回路列１２５６は、１つの画素列バス１２４０に電気的に関連または接続することができる。図１２ａ〜図１２ｃは、図１２に示される複数の画素列１２５２および複数の回路列１２５６から分離したサブ列１２８７、１２８８に分割された単一の画素列１２５２および２つの関連した回路列１２５６のそれぞれの斜視図、正面図および側面図を示す。図１２ａ〜図１２ｃに示されるように、画素列ごとに２つのリードバス１２３０ａ、１２３０ｂがあり、これによって列を２つのサブ列に分ける。２つの支援用回路は、画素サブ列のリードバス当たり１つの支援回路を含む。この構成では、回路列のアスペクト比は６／１であり、画素サブ列のアスペクト比も６／１であり、画素列全体のアスペクト比は１２／１である。
図１２ａ〜図１２ｃは、サブ列接続当たり１つまたは複数の相互接続１２２４を用いて、画素サブ列１２８７、１２８８の画素サブ列バス１２３０ａおよび１２３０ｂと回路列１２５６の間の電気的接続もさらに示す。画素サブバス１２３０ａおよび１２３０ｂ、ならびにバス１２４０ａおよび１２４０ｂは、１つまたは複数の相互接続１２２４を用いて電気的に接続することができるが、これらの図は、本開示の精神または範囲から逸脱することなく、相互接続１２２４が、画素サブバス１２３０ａおよび１２３０ｂならびにバス１２４０の重ね合わされた経路に沿ってどこかに設置できることを示す。
図１３および図１３ａは、画素列が複数のサブ列に分割され、それぞれがサブ列自体のバスを有する代替の実施形態を示す。ただし、サブ列は、単一の回路列へのそれらの個々のバスによって接続されるものとして示される。
図１２〜図１２ｃと同様に、図１４〜図１４ｃは、画素配列１４５０が複数の列およびサブ列１４５２に分割されていることを示す。列およびサブ列のサイズは、例えば、関連した回路１４７０および回路列１４５６のサイズの基づくことができる。例えば、画素サブ列１４５２は、１画素の幅および「Ｎ」個の画素の長さとすることができ（図１４〜図１４ｃでは、画素サブ列は、１画素の幅および６画素の長さであると示されるのに対して、列全体は、１画素の幅および１２画素の長さとして示される）、回路列１４５６は、２画素の幅と３画素の長さのアスペクト比を有するように示される。画素サブ列１４５２が、回路列１４５６とほぼ同じ領域を有するべきであるので、回路列１４５６のサイズまたは領域は、画素サブ列１４５２のサイズを指示できるまたはそのサイズに方向付けできることを理解されよう。画素サブ列１４５２は、画素リードバス１４３０を回路リードバス１４４０に電気的に接続する相互接続１４２４間の電気的接続を介して回路列１４５６と直接関連することができる。これらの図は、リードバス１４３０および１４４０を介しての各画素サブ列１４５２と回路列１４５６内のその関連した回路１４７０との間の接続の一例を示す。
これらの図は、画素サブ列１４５２当たり１つのリードバス１４３０、および回路列１４５６当たり１つのリードバス１４４０も示す。この実施形態では、回路列１４５６内の関連した回路１４７０は、２画素の幅および３画素の長さであるが、任意の回路列のアスペクト比が本開示によって利用されてもよいことが理解されよう。図１４〜図１４ｃに見られるように、列は全て、２つのサブ列１４８７、１４８８に分割されている。
したがって、画素列リードバス１４３０は、対応する画素サブ列リードバス１４３０ａおよび１４３０ｂに製造することができる。各画素サブ列１４８７、１４８８は、まず画素列バス１４３０ａまたは１４３０ｂに接続され、次いで支援用回路１４７０および回路列１４５６に接続することができ、または各サブ列１４８７、１４８８はそれぞれ、関連した回路バス１４４０ａおよび１４４０ｂへのそれら自体の相互接続１４２４ａおよび１４２４ｂを介して、回路１４７０および回路列１４５６に直接接続することができる。
本明細書に上述のように、各画素サブ列１４５２は、１つの画素サブ列バス１４３０に電気的に関連または接続することができ、各回路列１４５６は、１つの画素列バス１４４０に電気的に関連または接続することができる。図１４ａ〜図１４ｃは、図１４に示される複数の画素列１４５２および複数の回路列１４５６から分離したサブ列１４８７、１４８８に分割された単一の画素列１４５２および２つの関連した回路列１４５６のそれぞれの斜視図、正面図および側面図を示す。図１４ａ〜図１４ｃに示されるように、画素列全体に対して２つのリードバスが存在する。しかし、例示されるように、２つのリードバス１４３０ａ、１４３０ｂの割合は、互いに電気的に接続されない別個のおよび異なるバスとして示され、列を２つのサブ列に分離する（図１１との関連で上述したような）セパレーションまたディバイダが存在するようになっている。
したがって、２つの支援用回路および回路列のリードバス（画素サブ列リードバス当たり１つの支援回路および回路列バス）もあり、この構成では、回路列のアスペクト比は３／２、画素サブ列のアスペクト比はやはり６／１、および画素列全体のアスペクト比が１２／１である。
図１４ａ〜図１４ｃは、サブ列接続当たり１つまたは複数の相互接続１４２４を用いた、画素サブ列１４８７、１４８８の画素サブ列バス１４３０ａおよび１４３０ｂと回路列１４５６の間の電気的接続をさらに示す。画素サブバス１４３０ａおよび１４３０ｂ、ならびに回路列バス１４４０ａおよび１４４０ｂは、１つまたは複数の相互接続１４２４を用いて電気的に接続することができるが、これらの図は、本開示の精神または範囲から逸脱することなく、相互接続１４２４が、画素サブバス１４３０ａおよび１４３０ｂならびに回路列バス１４４０の重ね合わされた経路に沿ってどこかに設置できることを示す。
図１４〜図１４ｃは、基板同士の間の異なるアスペクト比が、バスの接触箇所においてどのように柔軟性を与えることができるのかについても示す。本実施形態では、列の回路バス１４４０は、回路列１４５６の領域をより均一に占めるように概して「Ｕ」形状のもので設計し、それによって回路列１４５６全体にわたって相互接続１４２４を接続するためのオプションを与えている。画素列バス１４３０はほぼＵ形ではないが、回路列バス１４４０はほぼＵ形とすることができ、そのため同じ列の回路１４５６は、２つの隣接しているが異なる画素列の構成と共に使用することができることに留意されたい。（図１４ａに示されるように）Ｕ形の回路列バス１４４０ａおよび１４４０ｂの第１の脚は、画素サブ列１４８７および１４８８のリードバス１４３０ａおよび１４３０ｂに重ね合わすことができる。（図１４に最も良く示されるように）回路列バス１４４０ａと１４４０ｂの間に位置するＵ形の回路列バス１４４２の第２の脚は、次の隣接した画素列１４５２のリードバス１４３０に重ね合わすことができる。図１４ａ〜図１４ｃは、図１４の画素配列１４５０からとった単一セットの画素サブ列１４８７および１４８８を示す。回路列１４５６のアスペクト比は、２画素の幅と（対応する画素サブ列１４８７および１４８８の半分の長さである）３画素の長さとして示されるので、相互接続１４２４の位置のオプションは、画素サブ列の長さの一部に単に利用できるだけであることに留意されたい。
図１４ｂは、複雑なバス形状の場合、それが支持する画素サブ列１４８７および１４８８の２倍の幅を有する回路列１４５６内のバス１４４０ａおよび１４４０ｂに沿って２つの相互接続位置経路のオプションが存在し得ることを示す。図１４ｂは、Ｕ形の回路列バス１４４０ｂの第１の脚と画素サブ列１４８８のリードバス１４３０ｂの重ね合わせの正面図を示し、相互接続１４２４を次の隣接した画素列１４５２に設置するために図１４および図１４ａに示されるようにバス１４４０ｂの最内部分を使用するのとは対照的に、相互接続１４２４を設置するためにバス１４４０ｂの最外部分を使用する。
図１４は、図１４ａ〜図１４ｃに示される画素サブ列１４８７および１４８８に対してその左に設置される次の画素サブ列１４５２を示す。図１４に示される次の画素サブ列１４５２のバス１４３０は、例示されるように、回路バス１４４０ａと１４４０ｂの間に設置できる異なる回路バス１４４２に電気的に接続することができる。回路列１４５６の実装面積は２画素の幅と３画素の長さのアスペクト比を有するので、画素サブ列バス１４３０と回路列バス１４４２の重ね合わせは、回路列バス１４４２の第２の脚がほぼＵ形であることを必要とし、それによって図１４に示される（サブ列１４８７に対して）次の画素サブ列１４５２およびその対応するバスに対してバス１４４２の自然な整合または重ね合わせを可能にすることに留意されたい。
図１５は、基板／チップ上に交互に配置された相互接続またはバンプ１８２４の配置およびサブ列を有する画素配列１８１０の一実施形態および構成を示す。上述の通り、画素列１８２８（またはサブ列）当たり１つのリードバス、および回路列当たり１つのリードバスがあり、リードバスが列の上から列の底に延び、画素列をサブ列に分割することができ、それぞれがそれら自体の画素列バスを有するので、相互接続／バンプ１８２４は、サブ列バスと回路列バスの重ね合わされた経路に沿ったどこかに配置することができる。この図では、物理的空間または空所、あるいは画素サブ列および／またはサブ列バスを別のサブ列および／またはサブ列バスから電気的に絶縁するためのいくつかの他の装置であり得るディバイダ１８６６が、画素列バスを画素サブ列バスに分割する。
図１５に見られるように、画素１８２６の第１のサブ列１８２８ａは、バス１８３０および１８４０に接続される第１の相互接続１８２４ａを介してその対応する回路列１８５６に電気的に接続することができ、同様のやり方で、第２のサブ列１８２８ｂは、第２の相互接続１８２４ｂによって電気的に接続することができる。本実施形態では、第２の画素列は、第２のセットのサブ列の相互接続を通じて電気的にアクセスすることができ、第２のセットのサブ列の相互接続は、前記第１の列の相互接続に対してサブ列の構成で製造中に配置されたものである。例示されるように、第２の相互接続の位置または配置は、ＸとＹの両方の次元または方向に第１の相互接続の位置から２画素の幅だけ離れることができる。次いで、第３のセットの相互接続が、画素配列１８１０にわたるＮ個の相互接続のセットについての第３の画素列などにおいて同様に配置できる。
図１６は、各列が２つのサブ列に分割され、次いで交互に配置されるように構成される画素配列を示す。第１の画素列１８８１のための支援回路を設置するために利用できる領域は、上記のような画素サブ列の構成と相関関係にある。さらに上述されたように、支援回路の領域は、それが対応する画素列の領域と直接相関関係がある。図１６では、支援回路の配置のために利用できる領域は、１画素単位の幅と６４画素単位の長さに等しくすることができ、これは図中により太い垂直線として示される。加えて、各回路列は、サブ列のうちの１つと相関関係にあり得、または代替では、回路列は、画素列に対応する形でもあり得る。
図１６中の支援回路の領域の例示的なアスペクト比が、１／６４として示されることに留意されたい。この領域内のサブ列のための相互接続を設置または配置するための多くのオプションがあり、次いで設計者によって、相互接続から相互接続まで所望の間隔を可能にするように、最終的な位置を選ぶことができる。
図１７には、本開示の原理および教示の拡張性を示す概略的に大きい画像センサが示される。図に見られるように、支援回路の配置のために利用できる領域は、４画素単位の幅と１６画素単位の長さに等しいものとすることができ、これは図中により太い垂直線として示される。例示されるように、画素サブ列を示す画素列当たり複数個の相互接続２５１６および２５１８が存在でき、大きい配列構成のためのいっそうのサブ列の機能を可能にするようになっている。したがって、基板同士の間の相互接続は、対応する画素列を読み出すために、サブ列の画素の単位領域内のどこかに含まれなければならない。この例における支援回路領域のアスペクト比は４／１６であり、サブ列のアスペクト比は１／６４であり、画素列は１／１２８であることに留意されたい。したがって、画素列当たり複数の画素サブ列がある。この例では、フレーム読み出し時間（１ローリング周期）は、この配列が分割されない場合になるもののフレーム読み出し時間の半分である。同時に対応する２つの行がある。画素配列全体は、２つの独立した首尾一貫したサブ配列とみなすことができる。実施形態におけるそのようなものは、画素サブ列に直接対応する支援回路に役立つ。相互接続を配置する場所の選択は、この領域内で多くのオプションがあり、相互接続から相互接続まで所望の間隔を可能にするように選ぶことができる。図が示すように、本開示の方法を繰り返すことによって、最新の撮像センサ技術であっても、これらの方法と共に使用することができる。
図１８には、本開示の原理および教示の拡張性を示す概略的に大きい画像センサが示される。１列当たりの複数の相互接続２６１６、２６１８は、画素列がサブ列に分割されたことを示す。図に見られるように、画素サブ列のための支援回路の配置のために利用できる領域は、２画素単位の幅と３２画素単位の長さに等しいものとすることができ、これは図中により太い垂直線として示される。したがって、基板同士の間の相互接続は、対応する画素サブ列を読み出すために、６４画素単位の領域内のどこかになければならない。支援回路領域のアスペクト比が２／３２であることに留意されたい。相互接続を配置する場所の選択は、この領域内で多くのオプションがあり、相互接続から相互接続まで所望の間隔を可能にするように選ぶことができる。図が示すように、本開示の方法を繰り返すことによって、最新の撮像センサ技術でさえ、これらの方法と共に使用することができる。
本明細書に開示された構造および機器は、撮像センサを最適化するための例示に過ぎないことが理解され、本明細書に開示されたものと同じ働きをするまたはそれと均等である撮像センサを最適化する任意の構造、機器またはシステムは、現在知られているまたは将来利用できることになる可能性のある撮像のための構造、機器またはシステムを含めて、本開示の範囲内に含まれることが意図されることを理解されたい。撮像センサを最適化する手段と同じ働きをするものまたはそれと均等であるものは、本開示の範囲内に含まれる。
当業者は、本開示の特徴によって与えられる利点を理解されよう。例えば、設計および製造が簡単である最適化された撮像センサを提供することは本開示の潜在的な特徴である。本開示の別の潜在的な特徴は、全体サイズに対してより大きい画素を備えるそのような撮像センサを提供することである。
前述の詳細な説明では、本開示の様々な特徴は、本開示を簡素化するために単一の実施形態にまとめられ、または異なる実施形態で述べられる。この開示方法は、特許請求の範囲に記載された開示が各請求項に明示的に挙げられるものより多くの特徴を必要とする意図を反映するものとして解釈されるべきではない。むしろ、添付の特許請求の範囲を反映するとき、発明の態様は、単一の前述の開示した実施形態の全部の特徴より少ないものであり、別個の実施形態に開示された様々な発明の特徴は、以下により完全に特許請求の範囲に記載されるようにそれ自体の実施形態を形成するように組み合わせることができる。したがって、添付の特許請求の範囲は、本参照により本詳細な説明にここに組み込まれ、各請求項は、本開示の別個の実施形態としてそれ自体に基づくものである。
上記の構成は、本開示の原理の応用の例示に過ぎないことを理解されたい。多数の修正形態および代替構成が、本開示の精神および範囲から逸脱することなく当業者によって考案される可能性があり、添付の特許請求の範囲は、そのような修正形態および構成を含むものである。したがって、本開示は、図面に示され、具体的および詳細に上述されてきたが、限定するものではないが、サイズ、材料、形状、形態、機能および動作方法、組立ならびに使用の変更が含まれる多数の修正形態が、本明細書に説明した原理および概念から逸脱することなくなされ得ることは当業者には明らかであろう。

Claims (27)

  1. 複数の基板と、
    画素列(pixel columns)に形成された画素を含む画素配列(pixel array)と
    を備える撮像センサであって、
    前記画素列が、あるサブ列から別のサブ列へ画素サブ列バスを通じて独立して読み出すように構成される画素サブ列(pixel sub-columns)に分割され、
    複数の支援用(supporting)回路が、回路バスをそれぞれ有し、
    前記複数の基板のうちの第１の基板が、前記画素配列を備え、
    前記複数の支援用回路が、前記第１の基板に対して遠隔に配置される(disposed remotely)支持用(supporting)基板上に配設され、
    前記複数の支援用回路のうちの１つが、前記画素配列の対応するサブ列に電気的に接続されると共に前記画素配列の対応するサブ列と電気通信し(electrical communication with)、
    前記電気通信が、前記第１の基板と前記支持用基板の間に配設される(disposed between)相互接続(interconnect)によってもたらされる、撮像センサ。
  2. 各画素サブ列バスおよび各回路バスが、各画素サブ列バスおよび各回路バスが前記サブ列の部分内でほぼ揃えられる(substantially aligned)ように重ね合わされ(superimposed)、
    少なくとも１つの相互接続が、前記サブ列の前記揃えられた部分内で各画素サブ列バスと各回路バスの間の電気的接続をもたらす、請求項１に記載の撮像センサ。
  3. １つの画素サブ列と１つの回路バスの間の電気的接続が、単一の相互接続によって実現される、請求項２に記載の撮像センサ。
  4. １つの画素サブ列バスと１つの回路バスの間の電気的接続が、複数の相互接続によって実現され、前記複数の相互接続の各々が、画素サブ列内に配設される、請求項２に記載の撮像センサ。
  5. 前記撮像センサが裏面照射される、請求項１に記載の撮像センサ。
  6. 前記複数の基板が、複数の続く(subsequent)支持用基板をさらに備える、請求項１に記載の撮像センサ。
  7. 各画素サブ列が、他の画素サブ列から電子的に絶縁される、請求項１に記載の撮像センサ。
  8. 前記画素サブ列が、前記画素サブ列が存在する前記画素列を支援している同じ支援回路に電気的に接続される、請求項１に記載の撮像センサ。
  9. 前記支持用基板が、前記画素配列の各画素サブ列に専念(dedicated)および対応する支援回路を備える、請求項１に記載の撮像センサ。
  10. 前記画素サブ列が、ほぼ同じ時間で読み出すように電気的に構成される、請求項１に記載の撮像センサ。
  11. 撮像センサのデータにアクセスする方法であって、
    第１の基板上に位置する画素配列内の画素を第２の基板上の支援回路に電子的に接続するステップであって、
    前記画素配列が、画素列に編成され、
    前記画素列が、画素サブ列に分割される
    電子的に接続するステップと、
    各サブ列内の第１の画素で始まって、前記サブ列内の最後の画素が読み出されるまで前記画素の各々から画素データを順次読み出す複数の画素サブ列を読み出すステップと、
    前記画素データを相互接続を通じて前記第２の基板上に位置し複数の回路列を含む複数の対応する支援用回路へ伝送するステップであって、
    １つの画素サブ列からのデータが、前記１つの画素サブ列に対応する１つの回路列によって処理される
    伝送するステップと、
    前記画素データを処理して画像にするステップと
    を含む方法。
  12. 各画素サブ列から同時に画素データを読み出すステップをさらに含む、請求項１１の撮像センサのデータにアクセスする方法。
  13. 前記画素データを同じ画素列内から複数の画素サブ列に対応する支援回路に伝送するステップをさらに含む、請求項１１の撮像センサのデータにアクセスする方法。
  14. 少なくとも第１の基板および第２の基板を備える複数の基板と、
    前記第１の基板上に位置すると共に複数の画素列を備える画素配列であって、前記複数の画素列の各々が、前記配列(array)の寸法(dimension)を覆う(cover)のに十分な幅１画素(one pixel in width)および長さ複数(plurality of pixels in length)の画素として定められ、
    前記画素列が、画素サブ列に分割され、各画素サブ列が、他の画素サブ列から電気的に絶縁されるようになっている、
    画素配列と、
    前記第２の基板上に位置し、複数の回路列(circuit columns)を含む複数の支援用回路であって、１つの回路列が１つの画素サブ列に対応し、前記複数の回路列の各々が対応する画素サブ列の領域(area)に対応する領域を有するものとして定められる複数の支援用回路と、
    前記第１の基板上に存在する(residing)少なくとも１つの画素サブ列当たり(per)１つの画素サブ列バス、および前記第２の基板上に存在する回路列当たり１つの回路列バスが存在する複数のバスと
    を備え、
    前記画素サブ列バスの各々の少なくとも一部が、対応する回路列バスの各々の少なくとも一部と重ね合わされ、少なくとも１つの相互接続が、１つの画素サブ列バスと１つの対応する回路列バスの間の電気通信をもたらす撮像センサであって、
    前記少なくとも１つの相互接続(interconnect)が、１つの画素サブ列バスと１つの対応する回路列バスの間のどこかに(anywhere)設置され、互いに対して(with respect to each other)重ね合わされる(superimposed)撮像センサ。
  15. 前記基板同士の間に配設される複数の相互接続をさらに備え、前記複数の相互接続が前記画素配列の画素ピッチより大きい距離で互いに対して間隔をおいて(spaced)配置される、請求項１４に記載の撮像センサ。
  16. 前記第１の基板および前記第２の基板が、揃った状態(in alignment)である、請求項１４に記載の撮像センサ。
  17. 前記第１の基板上の前記画素サブ列のうちの１つの領域(area)が、前記第２の基板上の前記対応する回路列のうちの１つの領域とほぼ等しい、請求項１４に記載の撮像センサ。
  18. 前記第２の基板が、前記第１の基板とほぼ同じサイズである、請求項１４に記載の撮像センサ。
  19. 前記第１の基板上の前記画素サブ列のうちの１つの領域が、前記第２の基板上の前記対応する回路列のうちの１つの領域より大きい、請求項１４に記載の撮像センサ。
  20. 前記第１の基板上の前記画素サブ列のうちの１つの領域が、前記第２の基板上の前記対応する回路列のうちの１つの領域より小さい、請求項１４に記載の撮像センサ。
  21. 前記画素サブ列のうちの１つのアスペクト比が、前記回路列のうちの１つのアスペクト比とほぼ同様である、請求項１４に記載の撮像センサ。
  22. 複数の相互接続が、画素サブ列バスを対応する回路列バスに接続する、請求項１４に記載の撮像センサ。
  23. 前記画素サブ列のうちの１つのアスペクト比が、前記回路列のうちの１つのアスペクト比とは異なる、請求項１４に記載の撮像センサ。
  24. 前記回路列のうちの少なくとも１つのアスペクト比が、「Ｎ」画素の幅と前記画素サブ列のうちの１つのアスペクト比の１／「Ｍ」画素の長さである、請求項１４に記載の撮像センサ。
  25. 前記回路列のうちの少なくとも１つのアスペクト比が、前記画素サブ列のうちの１つのアスペクト比の２倍の幅および半分の長さである、請求項１４に記載の撮像センサ。
  26. 前記回路列のうちの少なくとも１つのアスペクト比が、前記画素サブ列のうちの１つのアスペクト比の４倍の幅および４分の１の長さである、請求項１４に記載の撮像センサ。
  27. 前記回路列のうちの少なくとも１つのアスペクト比が、前記画素サブ列のうちの１つのアスペクト比の８倍の幅および８分の１の長さである、請求項１４に記載の撮像センサ。
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