JP6991816B2 - 半導体装置および機器 - Google Patents

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Description

本発明は、複数のチップを積層した半導体装置に関する。
画素回路を含むチップと画素回路からの信号を処理する電気回路を含むチップとを積層した撮像装置を用いることで、撮像装置の価値を大幅に向上することができる。特許文献１、２には、複数の列回路を有する基板と、画素部を有する基板とが積層されていることが開示されている。
特開２０１２－１０４６８４号公報 特開２０１３－５１６７４号公報
信号を処理する電気回路の特性には、電気回路の位置に依存したバラツキが存在しうる。電気回路と画素回路との対応関係によっては、電気回路の特性のばらつきに起因して画像にムラ（シェーディング）を生じる場合がある。そのため、画質を主とする半導体装置の性能を向上する必要がある。そこで本発明は、半導体装置の性能を向上する上で有利な技術を提供することを目的とする。
上記課題を解決するための手段は、複数の画素回路がＪ行かつＫ列の行列状に配された第１チップと、複数の電気回路がＴ行かつＵ列の行列状に配された第２チップと、が積層された半導体装置であって、前記複数の電気回路の各々は第１部と第２部とを有し、前記第１部は前記複数の画素回路のうちの少なくとも２つの画素回路および前記第２部に接続され、かつ、前記第１部は前記２つの画素回路のうちで前記第２部に接続する画素回路を順次選択するように構成されており、前記複数の画素回路のうちの第ａ１行かつ第ｅ１列の画素回路は、前記複数の電気回路のうちの第ｐ行かつ第ｖ列の電気回路に接続されており、前記複数の画素回路のうちの第ａ２行かつ第ｆ１列の画素回路は、前記複数の電気回路のうちの第ｑ行かつ第ｖ列の電気回路に接続されており、前記複数の画素回路のうちの第ａ３行かつ第ｇ１列の画素回路は、前記複数の電気回路のうちの第ｒ行かつ第ｖ列の電気回路に接続されており、前記複数の画素回路のうちの第ａ４行かつ第ｈ１列の画素回路は、前記複数の電気回路のうちの第ｓ行かつ第ｖ列の電気回路に接続されており、Ｔ＜ＪかつＵ＜Ｋであり、ｆ１およびｇ１はｅ１とｈ１との間の整数であり、ｑおよびｒはｐとｓとの間の整数であることを特徴とする。
本発明によれば、半導体装置の性能を向上する上で有利な技術を提供することを目的とする。
半導体装置の実施形態を説明する模式図。 半導体装置の実施形態を説明する模式図。 半導体装置の実施形態を説明する模式図。 半導体装置の実施形態を説明する模式図。 半導体装置の実施形態を説明する模式図。 半導体装置の実施形態を説明する模式図。 半導体装置の実施形態を説明する模式図。 半導体装置の実施形態を説明する模式図。 半導体装置の実施形態を説明する模式図。 半導体装置の実施形態を説明する模式図。 半導体装置の実施形態を説明する模式図。 半導体装置の実施形態を説明する模式図。 半導体装置の実施形態を説明する模式図。 半導体装置の実施形態を説明する模式図。 半導体装置の実施形態を説明する模式図。 半導体装置の実施形態を説明する模式図。 半導体装置の実施形態を説明する模式図。 半導体装置の実施形態を説明する模式図。 半導体装置の実施形態を説明する模式図。 半導体装置の実施形態を説明する模式図。 半導体装置の実施形態を説明する模式図。
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
図１（ａ）は、半導体装置ＡＰＲを示している。半導体装置ＡＰＲの全部または一部が、チップ１とチップ２の積層体である半導体デバイスＩＣである。本例の半導体装置ＡＰＲは、例えば、イメージセンサーやＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）センサー、測光センサー、測距センサーとして用いることができる光電変換装置である。半導体装置ＡＰＲにおいて、複数の画素回路１０が行列状に配されたチップ１と、複数の電気回路２０が行列状に配されたチップ２と、が積層されている。なお、チップ２に対してチップ１とは反対側に、更に別のチップを積層してもよい。この別のチップにはＤＲＡＭセルアレイを配置することができる。ＤＲＡＭセルアレイには複数の電気回路２０で処理された信号を記憶させることができる。
チップ１は、複数の画素回路１０を構成する複数の半導体素子（不図示）が設けられた半導体層１１と、複数の画素回路１０を構成するＭ層の配線層（不図示）を含む配線構造１２と、を含む。チップ２は、複数の電気回路２０を構成する複数の半導体素子（不図示）が設けられた半導体層２１と、複数の電気回路２０を構成するＮ層の配線層（不図示）を含む配線構造２２と、を含む。
配線構造１２が半導体層１１と半導体層２１との間に配さている。配線構造２２が配線構造１２と半導体層２１との間に配されている。
詳細は後述するが、画素回路１０は光電変換素子を含み、典型的には増幅素子を更に含む。電気回路２０は、画素回路１０からの信号を処理する機能を有する電気回路である。電気回路２０は信号処理以外の機能を更に有することができる。
図１（ｂ）は、半導体装置ＡＰＲを備える機器ＥＱＰを示している。半導体デバイスＩＣは画素回路１０を含む画素ＣＣＴが行列状に配列された画素エリアＰＸを有する。画素ＣＣＴは光電変換素子や増幅素子に加えてマイクロレンズやカラーフィルタを含むことができる。半導体デバイスＩＣは画素エリアＰＸの周囲に周辺エリアＰＲを有することができる。周辺エリアＰＲには画素回路１０以外の回路を配置することができる。半導体装置ＡＰＲは半導体デバイスＩＣに加えて、半導体デバイスＩＣを格納するパッケージＰＫＧを含むことができる。機器ＥＱＰは、光学系ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹおよび機械装置ＭＣＨＮの少なくともいずれかをさらに備え得る。機器ＥＱＰの詳細は後述する。
（第１実施形態）
図２を用いて第１実施形態を説明する。図２（ａ）は、チップ１におけるＪ行かつＫ列の行列状に配された複数の画素回路１０の配置を示している。実用的には、Ｊ≧１００、Ｋ≧１００であり、より好ましくは、Ｊ≧１０００、Ｋ≧１０００である。画素回路１０のＪ行は、第ａ１～ａ４行、第ｂ１～ｂ４行、第ｃ１～ｃ４行、第ｄ１～ｄ４行をこの順で含む。第ａ１～ａ４行は、第ａ１行、第ａ２行、第ａ３行、第ａ４行をこの順で含み、これらを第ａ行と総称する。第ｂ１～ｂ４行を第ｂ行と総称し、第ｃ１～ｃ４行を第ｃ行と総称し、第ｄ１～ｄ４行を第ｄ行と総称する。ａ、ｂ、ｃ、ｄは正の整数であり、ａ＜ｂ＜ｃ＜ｄである。ａ１、ａ２、ａ３、ａ４は正の整数であり、ａ１＜ａ２＜ａ３＜ａ４である。例えば、図２（ａ）に示した複数の画素回路１０が全ての画素回路１０であるとすれば、ａ１＝１、ａ２＝２、ａ３＝３、ａ４＝４、ｂ１＝５、ｂ４＝８、ｃ１＝９、ｃ４＝１２、ｄ１＝１３、ｄ４Ｊ＝１６である。説明の上では、第ａ１～ｄ４行のそれぞれの行は隣接しているものとして説明する。行が隣接している場合、ａ２＝１＋ａ１、ａ３＝１＋ａ２、ａ４＝１＋ａ３であり、ｂ１＝１＋ａ４、ｃ１＝１＋ｂ４、ｄ１＝１＋ｃ４である。しかし、２つの行の間に図示しない行があることを否定するものではない。
画素回路１０のＫ列は、第ｅ１列、第ｆ１列、第ｇ１列、第ｈ１列、第ｅ２列、第ｆ２列、第ｇ２列、第ｈ２列をこの順で含む。すなわち、ｅ１、ｆ１、ｇ１、ｈ１、ｅ２、ｆ２、ｇ２、ｈ２は正の整数であり、ｅ１＜ｆ１＜ｇ１＜ｈ１＜ｅ２＜ｆ２＜ｇ２＜ｈ２である。同様に、ｈ２＜ｅ３＜ｆ３＜ｇ３＜ｈ３＜ｅ４＜ｆ４＜ｇ４＜ｈ４である。ある。例えば、図２（ａ）に示した複数の画素回路１０が全ての画素回路１０であるとすれば、ｅ１＝１、ｆ１＝２、ｇ１＝３、ｈ１＝４、ｅ２＝５、ｆ２＝６、ｇ２＝７、ｈ２＝８、ｈ５＝Ｋ＝２０である。説明の上では、第ｅ１～ｈ５行のそれぞれの行は隣接しているものとして説明する。列が隣接している場合、ｆ１＝１＋ｅ１、ｇ１＝１＋ｆ１、ｈ１＝１＋ｇ１であり、ｅ２＝１＋ｈ４、ｅ３＝１＋ｈ２、ｅ４＝１＋ｈ３、ｅ５＝１＋ｈ４である。しかし、２つの列の間に図示しない列があることを否定するものではない。
以降の説明では、第α行かつ第β列の画素回路１０を画素回路１０（α、β）と表現する。なお、画素回路１０の行と列が成す角度は９０度に限らず、６０～１２０度であってもよく、平行四辺形状に行列をなしていてもよい。
同一列の画素回路１０の２つ以上の画素回路１０が信号線１４へ共通に接続されている。信号線１４は、同一列の画素回路１０が並ぶ方向に沿って延びている。例えば、第ｅ１列の画素回路１０（ａ１、ｅ１）、１０（ｂ１、ｅ１）、１０（ｃ１、ｅ１）、１０（ｄ１、ｅ１）は、共通の信号線１４に接続されている。同一列の画素回路１０の全ての画素回路１０が１本の信号線１４に共通に接続されてもよいが、同一列の画素回路１０の２つ以上の画素回路１０が共通に接続される信号線１４は複数本あってもよい。例えば、第ｅ１列の画素回路１０（ａ２、ｅ１）、１０（ｂ２、ｅ１）、１０（ｃ２、ｅ１）、１０（ｄ２、ｅ１）は、画素回路１０（ａ１、ｅ１）が接続された信号線１４とは別の信号線１４に共通に接続されてもよい。複数の信号線１４に接続された複数の画素回路１０は、信号線１４に読み出すべき画素回路１０から順番に選択されて、それぞれ読み出される。同一列の画素回路１０からの信号を、複数の信号線１４で並行して読み出すことで、信号の読出しを高速化できる。
図２（ｂ）は、チップ２におけるＴ行かつＵ列の行列状に配された複数の電気回路２０の配置を示している。ここで、Ｔ＜Ｊであり、Ｕ＜Ｋである。実用的には、Ｔ≧１０、Ｕ≧１０であり、より好ましくは、Ｔ≦１０００、Ｕ≦１０００である。電気回路２０のＴ行は、第ｑ行、第ｑ行、第ｒ行、第ｓ行をこの順で含む。すなわち、ｐ、ｑ、ｒ、ｓは正の整数でありｐ＜ｑ＜ｒ＜ｓである。例えば、図２（ｂ）に示した複数の電気回路２０が全ての電気回路２０であるとすれば、ｐ＝１、ｑ＝２、ｒ＝３、ｓ＝Ｔ＝４である。説明の上では、第ｐ～ｓ行のそれぞれの行は隣接しているものとして説明する。行が隣接している場合、ｑ＝１＋ｐ、ｒ＝１＋ｑ、ｓ＝１＋ｒである。しかし、２つの行の間に図示しない行があることを否定するものではない。
電気回路２０のＵ列は、第ｖ列、第ｗ列、第ｘ列、第ｙ列、第ｚ列をこの順で含む。すなわち、ｖ、ｗ、ｘ、ｙ、ｚは正の整数でありｖ＜ｗ＜ｘ＜ｙ＜ｚである。例えば、図２（ｂ）に示した複数の電気回路２０が全ての電気回路２０であるとすれば、ｖ＝１、ｗ＝２、ｘ＝３、ｙ＝４、ｚ＝Ｕ＝５である。説明の上では、第ｖ～ｚ列のそれぞれの列は隣接しているものとして説明する。列が隣接している場合、ｗ＝１＋ｖ、ｘ＝１＋ｗ、ｙ＝１＋ｘ、ｚ＝１＋ｙである。しかし、２つの列の間に図示しない列があることを否定するものではない。
以降の説明では、第γ行かつ第δ列の電気回路２０を電気回路２０（γ、δ）と表現する。なお、電気回路２０の行と列が成す角度は９０度に限らず、６０～１２０度であってもよく、平行四辺形状に行列をなしていてもよい。
第ｖ列の電気回路２０は、第ｐ行の電気回路２０（ｐ、ｖ）、第ｑ行の電気回路２０（ｑ、ｖ）、第ｒ行の電気回路２０（ｒ、ｖ）、第ｓ行の電気回路２０（ｓ、ｖ）を含む。第ｗ列の電気回路２０は、第ｐ行の電気回路２０（ｐ、ｗ）、第ｑ行の電気回路２０（ｑ、ｗ）、第ｒ行の電気回路２０（ｒ、ｗ）、第ｓ行の電気回路２０（ｓ、ｖ）を含む。
複数の画素回路１０のそれぞれは、複数の電気回路２０の何れかに接続されている。配線構造１２には、図２（ａ）に示すように複数の導電部１３が設けられており、配線構造２２には、図２（ｂ）に示すように複数の導電部２３が設けられている。導電部１３と導電部２３とが接合することで、複数の画素回路１０のそれぞれは、導電部１３と導電部２３を介して複数の電気回路２０と電気的に接続される。
同一の電気回路２０に接続される画素回路１０の集合を画素グループ１５と称する。本例では、画素グループ１５は、Ｊ個の画素回路１０からなる。１つの画素グループ１５には、この１つの画素グループ１５に所属する全ての画素回路１０が同一の電気回路２０に接続される。そして、当該同一の電気回路２０には、当該画素グループ１５以外の画素グループ１５に含まれる画素回路１０は接続されない。本実施形態では、同一列の画素回路１０の複数の画素回路１０が画素グループ１５を構成する。本例では、１つの画素グループ１５には同一列の全ての画素回路１０が属する。例えば、第ｅ１列の全ての画素回路１０は画素グループ１５ｅ１に属する。図２（ａ）には、第β列の画素回路１０で構成される画素グループ１５を画素グループ１５βと表現している（βはｅ１、ｆ１、ｅ２などである）。
図２（ｂ）には、電気回路２０の各々が、電気回路２０に対応する導電部２３を介して、複数の画素グループ１５のうちのどの画素グループ１５に接続されるかを示している。例えば、電気回路２０（ｐ、ｖ）は画素グループ１５ｅ１に接続されており、電気回路２０（ｑ、ｖ）は画素グループ１５ｆ１に接続されている。電気回路２０（ｒ、ｖ）は画素グループ１５ｆ１に接続されており、電気回路２０（ｓ、ｖ）は画素グループ１５ｇ１に接続されている。例えば、電気回路２０（ｐ、ｗ）は画素グループ１５ｅ２に接続されており、電気回路２０（ｑ、ｗ）は画素グループ１５ｆ２に接続されている。電気回路２０（ｒ、ｗ）は画素グループ１５ｇ２に接続されており、電気回路２０（ｓ、ｗ）は画素グループ１５ｈ２に接続されている。例えば、電気回路２０（ｐ、ｘ）は画素グループ１５ｅ３に接続されており、電気回路２０（ｑ、ｘ）は画素グループ１５ｆ３に接続されている。電気回路２０（ｒ、ｘ）は画素グループ１５ｇ３に接続されており、電気回路２０（ｓ、ｘ）は画素グループ１５ｈ３に接続されている。
図２（ａ）、図２（ｂ）に示す例では、同一列の画素回路１０の全ての画素回路１０が同一の画素グループ１５に属する。そのため、第ｅ１列の全ての画素回路１０は電気回路２０（ｐ、ｖ）に接続され、第ｆ１列の全ての画素回路１０は電気回路２０（ｑ、ｖ）に接続されている。第ｇ１列の全ての画素回路１０は電気回路２０（ｒ、ｖ）に接続され、第ｈ１列の全ての画素回路１０は電気回路２０（ｓ、ｖ）に接続されている。第ｅ２列の全ての画素回路１０は電気回路２０（ｐ、ｗ）に接続され、第ｆ２列の全ての画素回路１０は電気回路２０（ｑ、ｗ）に接続されている。第ｇ２列の全ての画素回路１０は電気回路２０（ｒ、ｗ）に接続され、第ｈ２列の全ての画素回路１０は電気回路２０（ｓ、ｗ）に接続されている。第ｅ３列の全ての画素回路１０は電気回路２０（ｐ、ｘ）に接続され、第ｆ３列の全ての画素回路１０は電気回路２０（ｑ、ｘ）に接続されている。第ｇ３列の全ての画素回路１０は電気回路２０（ｒ、ｘ）に接続され、第ｈ３列の全ての画素回路１０は電気回路２０（ｓ、ｘ）に接続されている。
本実施形態では、ｅ１＜ｆ１＜ｇ１＜ｈ１、ｐ＜ｑ＜ｒ＜ｓであることから、電気回路２０の列番が同じ場合には、画素回路１０の列番が大きくなるほど、接続される電気回路２０の行番が大きくなる。
複数の画素回路１０と複数の電気回路２０との接続関係を説明する。図２（ａ）、図２（ｂ）に示す例では、第ａ列の全ての画素回路１０は電気回路２０（ｉ、ｊ）に接続され、第ｂ列の全ての画素回路１０は電気回路２０（ｋ、ｊ）に接続され、第ｃ列の全ての画素回路１０は電気回路２０（ｓ、ｊ）に接続されている。第ｄ列の全ての画素回路１０は電気回路２０（ｉ、ｒ）に接続され、第ｅ列の全ての画素回路１０は電気回路２０（ｋ、ｒ）に接続され、第ｆ列の全ての画素回路１０は電気回路２０（ｓ、ｒ）に接続されている。第ｇ列の全ての画素回路１０は電気回路２０（ｉ、ｔ）に接続され、第ｈ列の全ての画素回路１０は電気回路２０（ｋ、ｔ）に接続され、第ｑ列の全ての画素回路１０は電気回路２０（ｓ、ｔ）に接続されている。
本実施形態では、ｅ１＜ｆ１＜ｇ１＜ｈ１であることから、電気回路２０の列番が同じ場合には、画素回路１０の列番が大きくなるほど、接続される電気回路２０の行番が大きくなることになる。
ｈ１＜ｅ２であることから、画素回路１０の列番が大きくなる（第ｈ１列から第ｅ２列になる）と、接続される電気回路２０の列番が変わる（第ｖ列から第ｗ列になる）。同一列の電気回路２０に割り当てられる画素回路１０の列数はｅ２－ｅ１であり、これが同一列に含まれる電気回路２０の行数Ｔに等しくなる（Ｔ＝ｅ２－ｅ１）。換言すれば、Ｔに等しい画素回路１０の列数毎に、接続される電気回路２０の列が変わるのである。
本実施形態では、同一行（例えば第ｐ行）かつ近接列（例えば第ｖ列と第ｗ列）の電気回路２０がそれぞれ接続された２つの画素回路１０（例えば第ｅ１列と第ｅ２列）の間にはＴ－１列分の画素回路１０が存在する。
また、Ｋ列の画素回路１０が列毎にいずれかの電気回路２０に割り当てられる。そのため、Ｔ×Ｕ＝Ｋとなりうる。信号処理の並列度を高めるためには、Ｊ≦Ｋとすることが好ましいため、Ｊ≦Ｔ×Ｕとなる。また、Ｔ＜Ｊ、Ｕ＜Ｋであるから、Ｔ×Ｕ＜Ｊ×Ｋである。よって、Ｔ×Ｕ－Ｋ＜Ｊ×Ｋ－Ｔ×Ｕを満たす。これを変形すると、Ｔ×Ｕ＜（Ｊ＋１）×Ｋ／２となり、Ｊ＋１≒Ｊであるから、Ｔ×Ｕ＜Ｊ×Ｋ／２となる。よって、本実施形態の接続方法を採用する場合には、Ｊ≦Ｔ×Ｕ＜Ｊ×Ｋ／２を満足することが好ましい。
第１実施形態の思想は、近接列（例えば第ｅ１列と第ｆ１列）の画素回路１０がそれぞれ接続された２つの電気回路２０の距離を近づけることにある。つまり、近接する画素回路１０のそれぞれを近接する電気回路２０に接続するのである。具体的には、同一行（例えば第ａ行）の４列分（例えば第ｅ１～ｈ１列）の画素回路１０と、４列分の画素回路１０に接続された同一列（例えばｖ列）の４行分（例えば第ｐ～ｓ行）の電気回路２０に注目する。４列分の画素回路１０のうちの中間の列（第ｆ１列、第ｇ１列）の画素回路１０は、４列分の画素回路１０のうちの両端の列（第ｅ１列、第ｈ１列）の画素回路１０同士よりも、両端の列（第ｅ１列、第ｈ１列）の画素回路１０に近接している。４行分の電気回路２０のうちの中間の行（第ｑ行、第ｒ行）の電気回路２０は、４行分の電気回路２０のうちの両端の行（第ｐ行、第ｓ行）の電気回路２０同士よりも、両端の行（第ｐ行、第ｓ行）の電気回路２０に近接している。そして、４列分の画素回路１０のうちの中間の列（第ｆ１列、第ｇ１列）の画素回路１０は、４行分の電気回路２０のうちの中間の列（第ｑ列、第ｒ列）の電気回路２０に接続されている。このようにすることで、４列分の画素回路１０の並び順と、この４列分の画素回路１０のそれぞれが接続された４行分の電気回路２０の並び順が類似または一致する。このようにすることで、電気回路２０による信号処理の特性の違いの影響を小さくできる。４行分の電気回路２０に関して、中間の行の電気回路２０と一端の行の電気回路２０との特性差、および、中間の行の電気回路２０と他端の行の電気回路２０との特性差を、第１の特性差と称する。一端の行の電気回路２０と他端の行の電気回路２０の特性差を第２の特性差と称する。この特性差としては、配線長などに起因しており、２つの電気回路２０の特性差はその距離に比例する。そのため、第１の特性差は第２の特性差よりも小さくなる。４列分の画素回路１０に関して、中間の列の画素回路１０と一端の列の画素回路１０の出力差、および、中間の列の画素回路１０との他端の列の画素回路１０の出力差は、第１の特性差に対応することになる。そのため、２つの画素回路１０に対応した信号の出力差を小さくする上では、２つの画素回路１０の間の距離が小さいほど、対応する２つの電気回路２０の間の距離を小さくすることが好ましいのである。その結果、シェーディングの小さい良好な画像を得ることができる。
このことは、ｆ１およびｇ１がｅ１とｈ１の間の整数であり、ｑおよびｒがｐとｓの間の整数であることに対応する。特に、ｇ１がｆ１とｈ１の間の整数であり、ｒがｑとｓの間の整数である場合に好ましい。また、ｆ１がｅ１とｇ１の間の整数であり、ｑがｐとｒの間の整数であることも好ましい。ここでは、第ａ行の画素回路１０と第ｖ列の電気回路２０との関係を例示したが、第ｂ行、第ｃ行、第ｄ行でも同様であり、第ｗ列、第ｘ列、第ｙ列、第ｚ列でも同様である。
（第２実施形態）
図３を用いて第２実施形態を説明する。他の実施形態と同様であってよい点については説明を省略する。図３（ａ）は図２（ａ）と同様に画素回路１０の配置を示しており、図３（ｂ）は図２（ｂ）と同様に電気回路２０の配置を示している。第２実施形態では、第ｗ列および第ｙ列の電気回路２０の接続関係が第１実施形態と異なる。
同一列の画素回路１０の全ての画素回路１０が同一の画素グループ１５に属する。そのため、第ｇ１列の全ての画素回路１０は電気回路２０（ｒ、ｖ）に接続され、第ｈ１列の全ての画素回路１０は電気回路２０（ｓ、ｖ）に接続されている。第ｅ２列の全ての画素回路１０は電気回路２０（ｓ、ｗ）に接続され、第ｆ２列の全ての画素回路１０は電気回路２０（ｒ、ｗ）に接続されている。第ｇ２列の全ての画素回路１０は電気回路２０（ｑ、ｗ）に接続され、第ｈ２列の全ての画素回路１０は電気回路２０（ｐ、ｗ）に接続されている。第ｅ３列の全ての画素回路１０は電気回路２０（ｐ、ｘ）に接続され、第ｆ３列の全ての画素回路１０は電気回路２０（ｑ、ｘ）に接続されている。第ｇ３列の全ての画素回路１０は電気回路２０（ｒ、ｘ）に接続され、第ｈ３列の全ての画素回路１０は電気回路２０（ｓ、ｘ）に接続されている。
第ｅ１列～第ｈ１列の画素回路１０については、画素回路１０の列番が増加するにつれて、対応する電気回路２０の行番が第ｐ行から第ｓ行に増加する。しかし、第ｅ２列～第ｈ２列の画素回路１０については、画素回路１０の列番が増加するにつれて、対応する電気回路２０の行番が第ｓ行から第ｐ行に減少する。そして、第ｅ３列～第ｈ３列の画素回路１０については、画素回路１０の列番が増加するにつれて、対応する電気回路２０の行番が第ｐ行から第ｓ行に増加する。第ｅ４列～第ｈ４列の画素回路１０については、画素回路１０の列番が増加するにつれて、対応する電気回路２０の行番が第ｓ行から第ｐ行に減少する。このように、画素回路１０の列番の増加に伴う、対応する電気回路２０の行番は周期に増減を繰り返す。
第２実施形態の思想は、近接列（例えば第ｈ１列と第ｅ２列）の画素回路１０がそれぞれ接続された２つの電気回路２０の距離を、第１実施形態よりも近づけることにある。例えば、画素グループ１５ｈ１は電気回路２０（ｓ、ｖ）に接続されており、画素グループ１５ｈ１に近接する画素グループ１５ｅ２は、電気回路２０（ｓ、ｖ）に近接する電気回路２０（ｓ、ｗ）に接続されている。そして、画素グループ１５ｆ２は電気回路２０（ｒ、ｗ）に接続されており、画素グループ１５ｇ２は、電気回路２０（ｑ、ｗ）に接続されており、画素グループ１５ｈ２は、電気回路２０（ｐ、ｗ）に接続されている。特に注目すべきは、画素回路１０と第ｅ２列の画素回路１０がそれぞれ接続された電気回路２０である。第ｈ１列と第ｅ２列とが近接している。本例では、第ｈ１列と第ｅ２列とが隣接している（ｅ２＝ｈ１＋１）が、少なくとも第ｇ１列と第ｆ２列との組よりは、第ｈ１列と第ｅ２列との組は近接していると云える。そして、第ｈ１列の画素グループ１５ｈ１が接続された電気回路２０（ｓ、ｖ）と第ｅ２列の画素グループ１５ｅ２が接続された電気回路２０（ｓ、ｗ）とが同一行（第ｓ行）である。さらに、電気回路２０（ｓ、ｖ）と電気回路２０（ｓ、ｗ）とは隣接列（第ｖ列と第ｗ列）である。そのため、電気回路２０（ｓ、ｖ）と電気回路２０（ｓ、ｗ）は近接しているといえる。このようにすれば、近接する画素回路１０に対応した信号を特性差の小さい、近接した電気回路２０で処理できるため、近接する画素回路１０に対応する信号の出力差を小さくできる。その結果、シェーディングの小さい良好な画像を得ることができる。
（第３実施形態）
図４を用いて第３実施形態を説明する。他の実施形態と同様であってよい点については説明を省略する。図４（ａ）は図２（ａ）と同様に画素回路１０の配置を示しており、図４（ｂ）は図２（ｂ）と同様に電気回路２０の配置を示している。第３実施形態では、電気回路２０の行を第ｐ１～ｓ１行と第ｐ２～ｓ２行の構成にしている。ｐ１＜ｑ１＜ｒ１＜ｓ１＜ｐ２＜ｑ２＜ｒ２＜ｓ２である。第３実施形態では、画素回路１０の第ａ１～ｂ４行を画素グループ１５ｅ１１～１５ｈ５１に割り当て、画素回路１０の第ｃ１～ｄ４行を画素グループ１５ｅ１２～１５ｈ５２に割り当てている。画素グループ１５ｅ１１～１５ｈ５１は第ｐ１～ｓ１行かつ第ｖ～ｚ列の電気回路２０に接続されている。例えば、第ｃ行かつ第ｅ１列の画素回路１０（ｃ、ｅ１）は、第ｐ２行かつ第ｖ列の電気回路２０（ｐ２、ｖ）に接続されている。画素グループ１５ｅ１２～１５ｈ５２は第ｐ２～ｓ２行かつ第ｖ～ｚ列の電気回路２０に接続されている。また、第ｃ行かつ第ｆ１列の画素回路１０（ｃ、ｆ１）は、第ｑ２行かつ第ｖ列の電気回路２０（ｑ２、ｖ）に接続されている。第ｃ行かつ第ｇ１列の画素回路１０（ｃ、ｇ１）は、第ｒ２行かつ第ｖ列の電気回路２０（ｒ２、ｖ）に接続されている。第３実施形態によれば、同一列の画素回路１０を第ｐ１～ｓ１行の電気回路２０と、第ｐ２～ｓ２行の電気回路２０とで信号処理を並行して行うことできるため、信号処理を高速化できる。
（第４実施形態）
図５を用いて第４実施形態を説明する。他の実施形態と同様であってよい点については説明を省略する。図５（ａ）は図２（ａ）と同様に画素回路１０の配置を示しており、図５（ｂ）は図２（ｂ）と同様に電気回路２０の配置を示している。第４実施形態では、第３実施形態を、第２実施形態と同様に、画素回路１０のうちの互いに近接する列で構成される画素グループが接続される電気回路２０が、互いに近接するようにしている。すなわち、互いに近接する画素グループ１５ｈ１１と画素グループ１５ｅ２１は同じ行（第ｓ１行）の電気回路２０（ｓ１、ｖ）と電気回路２０（ｓ１、ｗ）とにそれぞれ接続されている。同様に、互いに近接する画素グループ１５ｈ１２と画素グループ１５ｅ２２は同じ行（第ｓ１行）の電気回路２０（ｓ２、ｖ）と電気回路２０（ｓ２、ｗ）とにそれぞれ接続されている。
（第５実施形態）
図６を用いて第５実施形態を説明する。他の実施形態と同様であってよい点については説明を省略する。図６（ａ）は図２（ａ）と同様に画素回路１０の配置を示しており、図６（ｂ）は図２（ｂ）と同様に電気回路２０の配置を示している。第５実施形態では、第４実施形態を、互いに近接する画素グループが接続される電気回路２０が、互いに近接するようにしている。すなわち、同一列（例えば第ｈ１列）の画素回路１０で構成され、互いに近接する画素グループ１５ｈ１１と画素グループ１５ｈ１２は互いに近接する。そして、画素グループ１５ｈ１１と画素グループ１５ｈ１２は、同一列（ｖ列）の近接行（第ｓ１行と第ｐ２行）の電気回路２０（ｓ１、ｖ）と電気回路２０（ｐ２、ｖ）とにそれぞれ接続されている。同様に、互いに近接する画素グループ１５ｅ２１と画素グループ１５ｅ２２は同一列（第ｗ列）の近接行（第ｓ１行と第ｐ２行）の電気回路２０（ｓ１、ｗ）と電気回路２０（ｐ２、ｗ）とにそれぞれ接続されている。
（第６実施形態）
第６実施形態は、第１～５実施形態に共通の形態である。図７は、図１に示した半導体装置の等価回路を示している。図７では、図２に示した画素回路１０のうち８行分（例えば第ａ１行～第ｂ４行）かつ３列分（例えば第ｅ１列～ｇ１列）の画素回路１０を示している。また図７では、図２に示した電気回路２０のうち３行分（例えば第ｐ～ｒ行）かつ１列分（例えば第ｖ列）の電気回路２０を示している。
チップ１の画素回路１０は、１列の画素回路１０に対し、４本（λ本）の信号線１４ａ、１４ｂ、１４ｃ、１４ｄを有する。信号線１４ａ、１４ｂ、１４ｃ、１４ｄをまとめて信号線１４と総称する。第ａ行のうちの１行目（第ａ１行）の画素回路１０は信号線１４ａに接続されている。第ａ行のうちの２、３、４行目（第ａ２、ａ３、ａ４行）の画素回路１０は、順に信号線１４ｂ、１４ｃ、１４ｄに接続されている。λ＋１行目以降の画素回路１０については、（ρ×λ＋１）行目（ρは自然数）の画素回路１０は信号線１４ａに接続されている。そして、（ρ×λ＋２）行目、（ρ×λ＋３）行目、（ρ×λ＋４）行目の画素回路１０は順に信号線１４ｂ、１４ｃ、１４ｄに接続されている。１列にＪ画素がある場合には、１つの信号線１４ａにＪ／λ個の画素回路１０が共通に接続されている。画素回路１０と信号線１４との接続関係は、画素回路１０の他の列においても同様である。
同一の電気回路２０に接続される画素回路１０の集合を画素グループ１５と称する。互いに異なるλ本の信号線に接続され、連続して配列されたλ個の画素回路１０の集合を画素セット１６と称する。本例では、画素グループ１５は、Ｊ行（Ｊ個）の画素からなり、Ｊ／λ個の画素セット１６が含まれ得る。１つの画素グループ１５には、当該１つの画素グループ１５に所属する全ての画素回路１０が同一の電気回路２０に接続される。そして、当該同一の電気回路２０には、当該画素グループ１５以外の画素グループ１５に含まれる画素回路１０は接続されない。
信号線１４の各信号線１４ａ～１４ｄには、電流源１２０が接続されている。電流源１２０は、接続部３００を介して、信号線１４の各信号線に電流を供給する。本例の電流源１２０はチップ２に設けられているが、チップ１に設けてもよい。
信号線１４のそれぞれは、接続部３００を介して、電気回路２０に接続されている。図７の例では、画素回路１０の列毎に異なる電気回路２０－１、２０－２、２０－３に接続されている。
電気回路２０は、入力部２１０と主部２２０と出力部２３０を有している。入力部２１０は少なくともλ個の入力端子を有している。信号線１４に含まれるλ本の信号線１４ａ、１４ｂ、１４ｃ、１４ｄが、入力部２１０のλ個の入力端子に接続される。主部２２０は、例えば画素回路１０からの信号を処理する。そのため、主部２２０を信号処理部と称することもできる。入力部２１０は、信号線１４の信号線１４ａ、１４ｂ、１４ｃ、１４ｄを順次選択し、主部２２０は各信号線１４ａ、１４ｂ、１４ｃ、１４ｄの信号を順次処理する。出力部２３０は電気回路２０からの信号を出力する。
図７には複数の画素回路１０に対して、信号が処理される順番を０１～０８で示している。まず、不図示の走査回路によって、１つめの画素セット１６が選択される。例えば、（ρ×λ＋１）行目の画素回路１０の信号、（ρ×λ＋２）行目の画素回路１０の信号、（ρ×λ＋３）行目の画素回路１０の信号、（ρ×λ＋４）行目の画素回路１０の信号が順次処理される（順番０１～０４）。次に、不図示の走査回路によって、次の画素セット１６が選択される。すなわち、（（ρ＋１）×λ＋１）行目の画素回路１０の信号、（（ρ＋１）×λ＋２）行目の画素回路１０の信号、（（ρ＋１）×λ＋３）行目の画素回路１０の信号、（（ρ＋１）×λ＋４）行目の画素回路１０の信号が、信号線１４に読み出される。そして、入力部２１０と主部２２０によって、（（ρ＋１）×λ＋２）行目の画素回路１０の信号、（（ρ＋１）×λ＋３）行目の画素回路１０の信号、（（ρ＋１）×λ＋４）行目の画素回路１０の信号が、順次処理される（順番０５～０８）。
同一の行の画素回路１０であれば、各列の画素回路１０に対応した複数の電気回路２０で、信号の処理が並列して行われうる。たとえば、（ρ×λ＋１）行目～（ρ×λ＋４）行目の画素回路１０の信号の処理は、電気回路２０－１と、電気回路２０－２と、電気回路２０－３と、で並行して行われうる。同様に、（（ρ＋１）×λ＋１）行目～（（ρ＋１）×λ＋４）行目の画素回路１０の信号の処理は、電気回路２０－１と、電気回路２０－２と、電気回路２０－３と、で並行して行われうる。（ρ×λ＋１）行目～（ρ×λ＋４）行目の画素回路１０の信号の処理は、（（ρ＋１）×λ＋１）行目～（（ρ＋１）×λ＋４）行目の画素回路１０の信号の処理とは異なるタイミングで行われる。
図８は、画素回路１０の等価回路の一例を示している。画素回路１０は、フォトダイオードである光電変換素子６０１ａ、６０１ｂを有する。光電変換素子６０１ａ、６０１ｂには、不図示の１つのマイクロレンズと、カラーフィルタを透過した光が入射する。つまり、光電変換素子６０１ａに入射する光と、光電変換素子６０１ｂに入射する光の波長は実質的に同じである。光電変換素子６０１ａは、転送トランジスタ６０３ａを介して、電荷検出部６０５に接続されている。電荷検出部６０５はフローティングディフュージョン構造を有する。また、転送トランジスタ６０３ａのゲートは、制御線６５０を介して、不図示の走査回路に接続されている。光電変換素子６０１ｂは、転送トランジスタ６０３ｂを介して、電荷検出部６０５に接続されている。また、転送トランジスタ６０３ｂのゲートは、制御線６５５を介して、不図示の走査回路に接続されている。
電荷検出部６０５は、リセットトランジスタ６０６と、増幅トランジスタ６０７のゲートに接続されている。リセットトランジスタ６０６および増幅トランジスタ６０７は、電源電圧Ｖｄｄが供給される。リセットトランジスタ６０６のゲートは、制御線６６０を介して、不図示の走査回路に接続されている。
増幅トランジスタ６０７は、選択トランジスタ６０８に接続されている。選択トランジスタ６０８のゲートは、制御線６６５を介して、不図示の垂直走査回路に接続されている。選択トランジスタ６０８は、信号線１４の何れかの信号線に接続されている。上述した実施形態における、導電部１３に接続された半導体素子は、選択トランジスタ６０８であり、選択トランジスタ６０８を省略する場合には、増幅トランジスタ６０７である。
図９は、電気回路２０の等価回路の一例を示している。入力部２１０に設けられた選択回路２４０は、例えばマルチプレクサである。上述した実施形態における、導電部２３に接続された半導体素子は、マルチプレクサの入力トランジスタであり得る。本例の電気回路２０は主部２２０として、逐次比較型（ＳＡＲ：Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｇｉｓｔｅｒ）のアナログ－デジタル変換器を含みうる。選択回路２４０で選択された画素信号ＰＩＸは、入力部２１０に設けられた補助回路２５０を介して、主部２２０の比較回路２６０の反転入力端子（－）に入力される。補助回路２５０は、サンプル／ホールド回路および／または増幅回路でありうる。比較回路２６０の非反転入力端子（＋）には、参照信号ＲＥＦが入力される。参照信号ＲＥＦは信号生成回路２９０から供給される。信号生成回路２９０はデジタル－アナログ変換器（ＤＡＣ：Ｄｉｇｉｔａｌ－Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）を含みうる。信号生成回路２９０の一部のみが行列状に配された電気回路２０に含まれ、残りの一部は、周辺エリアＰＲ（図１参照）に配されてもよい。比較回路２６０は、画素信号ＰＩＸと参照信号ＲＥＦとの大小関係の比較結果を示す比較信号ＣＭＰを出力する。比較信号ＣＭＰは記憶回路２７０に取り込まれる。記憶回路２７０はデジタルメモリである。比較回路２６０と記憶回路２７０は信号生成回路２９０からの同期信号ＣＬＫによって同期する。信号生成回路２９０は記憶回路２７０に取り込まれた信号に応じて動作することができる。記憶回路２７０にはデジタル信号ＤＩＧが保持される。出力部２３０は走査回路（不図示）によって選択される選択トランジスタを含み、走査回路によって選択された選択トランジスタがＯＮになることで、所望の電気回路２０からデータが読み出し回路（不図示）に読み出される。出力部２３０に設けられた出力回路２８０からデジタル信号（データ）が出力される。出力回路２８０は例えばセンスアンプを含みうる。出力回路２８０はパレラル－シリアル変換器や低電圧差動信号（ＬＶＤＳ：Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）の伝送を行うインターフェース回路を含むこともできる。しかし、これらのインターフェース回路は電気回路２０外に設けることが好ましい。
第１信号レベルの参照信号ＲＥＦ１が入力され、その比較結果を示す第１比較信号ＣＭＰ１が上位ビットとしてメモリに取り込まれる。次に、第１比較信号ＣＭＰ１に基づいて第１信号レベルとは異なる第２信号レベルの参照信号ＲＥＦ２が入力され、その比較結果を示す第２比較信号ＣＭＰ２が中位ビットとしてメモリに取り込まれる。次に、第２比較信号ＣＭＰ２に基づいて第２信号レベルとは異なる第３信号レベルの参照信号ＲＥＦ３が入力され、その比較結果を示す第３比較信号ＣＭＰ３が下位ビットとしてメモリに取り込まれる。このように、複数回の比較を繰り返して、複数ビットのデジタル信号ＤＩＧを得ることができる。
なお、電気回路２０において、傾斜型のアナログ－デジタル変換を行うこともできる。その場合には、信号生成回路２９０は参照信号ＲＥＦとしてのランプ信号と、カウント信号（不図示）を生成する。比較回路２６０は、参照信号ＲＥＦと画素信号ＰＩＸとの比較結果が変わったタイミングで比較信号ＣＭＰの出力を反転させる。比較信号ＣＭＰの反転のタイミングで、記憶回路２７０がカウント信号を取り込むことで、カウント信号のカウント値に対応したデジタル信号ＤＩＧを得ることができる。
（第７実施形態）
第７実施形態として、第６実施形態で説明した半導体装置の動作の一例を説明する。図１０に示した動作では、以下のように、複数の動作を並行して行っている。
（１）１行目の画素回路１０に対応するＮ信号の読出しと２行目の画素回路１０に対応するＮ信号の読出しとの並行動作
（２）１行目の画素回路１０に対応するＮ信号のＡＤ変換と、２行目の画素回路１０に対応するＮ信号の読み出しとの並行動作
（３）４行目の画素回路１０に対応するＮ信号のＡＤ変換と、１行目の画素回路１０に対応するＡ＋Ｂ信号の読み出しとの並行動作
（４）１行目の画素回路１０に対応するＡ＋Ｂ信号の読出しと、２行目の画素回路１０に対応するＡ＋Ｂ信号の読出しとの並行動作
（５）１行目の画素回路１０に対応するＡ＋Ｂ信号のＡＤ変換と、２行目の画素回路１０に対応するＡ＋Ｂ信号の読出しとの並行動作
この並行動作により、主部２２０が１度のＡＤ変換を終えてから、次のＡＤ変換を行うまでの待機期間を短縮することができる。これにより、全ての画素回路１０が出力する信号のＡＤ変換に要する期間を短縮することができる。よって、半導体装置ＡＰＲの高フレームレート化を進展させることができる。
撮像装置の動作として焦点検出モードと撮像モードの両方を行う場合を説明する。
図１１の動作は、半導体装置ＡＰＲが焦点検出用の信号と、撮像用の信号を出力する動作である。以下、図１０に示した動作と異なる点を中心に説明する。
各行の画素回路１０からのＮ信号の読出しの動作は、図１０に示した動作と同じである。各行の画素回路１０のＮ信号のＡＤ変換の動作は、図１０に示した動作と同じである。
各行の画素回路１０に対応するＡ信号の読み出しの動作を説明する。時刻ｔ９に、垂直走査回路は、１行目の画素回路１０に出力する信号ＰＴＸＡをＨｉｇｈレベルとする。これにより、光電変換素子６０１ａが蓄積した電荷が、転送トランジスタ６０３ａを介して電荷検出部６０５に転送される。これにより、電荷検出部６０５は、光電変換素子６０１ａの電荷に対応する電位となる。各列の信号線１４ａには、１行目の画素回路１０のＡ信号が出力される。このＡ信号は、複数の光電変換素子のうちの一部のみの光電変換素子の信号に基づく第１信号である。この第１信号は、焦点検出用の信号として用いることができる。
時刻ｔ１０に、垂直走査回路は、２行目の画素回路１０に出力する信号ＰＴＸＡをＨｉｇｈレベルとする。これにより、各列の信号線１４ｂには、２行目の画素回路１０のＡ信号が出力される。
時刻ｔ１１に、垂直走査回路は、３行目の画素回路１０に出力する信号ＰＴＸＡをＨｉｇｈレベルとする。これにより、各列の信号線１４ｃには、３行目の画素回路１０のＡ信号が出力される。
時刻ｔ１２に、垂直走査回路は、４行目の画素回路１０に出力する信号ＰＴＸＡをＨｉｇｈレベルとする。これにより、各列の信号線１４ｄには、４行目の画素回路１０のＡ信号が出力される。
各行の画素回路１０に対応するＡ信号のＡＤ変換の動作を説明する。
時刻ｔ１７に、入力部２１０は信号線１４ａの信号、すなわち１行目の画素回路１０のＡ信号を主部２２０に出力する。主部２２０ａは、１行目の画素回路１０のＡ信号をデジタル信号に変換する。
時刻ｔ１８に、入力部２１０は信号線１４ｂの信号、すなわち２行目の画素回路１０のＡ信号を主部２２０に出力する。主部２２０は、２行目の画素回路１０のＡ信号をデジタル信号に変換する。
時刻ｔ１９に、入力部２１０は信号線１４ｃの信号、すなわち３行目の画素回路１０のＡ信号を主部２２０に出力する。主部２２０は、３行目の画素回路１０のＡ信号をデジタル信号に変換する。
時刻ｔ２０に、入力部２１０ａは信号線１４ｄの信号、すなわち４行目の画素回路１０のＡ信号を主部２２０に出力する。主部２２０は、４行目の画素回路１０のＡ信号をデジタル信号に変換する。
各行の画素回路１０のＡ＋Ｂ信号の読出しの動作を説明する。
時刻ｔ１８に、垂直走査回路は、１行目の画素回路１０に出力する信号ＰＴＸＡ、ＰＴＸＢをＨｉｇｈレベルとする。これにより、光電変換素子６０１ａ、６０１ｂが蓄積した電荷が、転送トランジスタ６０３ａ、６０３ｂを介して電荷検出部６０５に転送される。これにより、信号線１４ａには、１行目の画素回路１０のＡ＋Ｂ信号が出力される。
時刻ｔ１９に、垂直走査回路は、２行目の画素回路１０に出力する信号ＰＴＸＡ、ＰＴＸＢをＨｉｇｈレベルとする。これにより、光電変換素子６０１ａ、６０１ｂが蓄積した電荷が、転送トランジスタ６０３ａ、６０３ｂを介して電荷検出部６０５に転送される。これにより、信号線１４ｂには、２行目の画素回路１０のＡ＋Ｂ信号が出力される。
時刻ｔ２０に、垂直走査回路は、３行目の画素回路１０に出力する信号ＰＴＸＡ、ＰＴＸＢをＨｉｇｈレベルとする。これにより、光電変換素子６０１ａ、６０１ｂが蓄積した電荷が、転送トランジスタ６０３ａ、６０３ｂを介して電荷検出部６０５に転送される。これにより、信号線１４ｃには、３行目の画素回路１０のＡ＋Ｂ信号が出力される。
時刻ｔ２１に、垂直走査回路は、４行目の画素回路１０に出力する信号ＰＴＸＡ、ＰＴＸＢをＨｉｇｈレベルとする。これにより、光電変換素子６０１ａ、６０１ｂが蓄積した電荷が、転送トランジスタ６０３ａ、６０３ｂを介して電荷検出部６０５に転送される。これにより、信号線１４ｄには、４行目の画素回路１０のＡ＋Ｂ信号が出力される。
各行の画素回路１０のＡ＋Ｂ信号のＡＤ変換の動作を説明する。
時刻ｔ２６に、入力部２１０は信号線１４ａの信号、すなわち１行目の画素回路１０のＡ＋Ｂ信号を主部２２０に出力する。主部２２０は、１行目の画素回路１０のＡ＋Ｂ信号をデジタル信号に変換する。
時刻ｔ２７に、入力部２１０ａは信号線１４ｂの信号、すなわち２行目の画素回路１０のＡ＋Ｂ信号を主部２２０に出力する。主部２２０は、２行目の画素回路１０のＡ＋Ｂ信号をデジタル信号に変換する。
時刻ｔ２８に、入力部２１０ａは信号線１４ｃの信号、すなわち３行目の画素回路１０のＡ＋Ｂ信号を主部２２０に出力する。主部２２０は、３行目の画素回路１０のＡ＋Ｂ信号をデジタル信号に変換する。
時刻ｔ２９に、入力部２１０ａは信号線１４ｄの信号、すなわち４行目の画素回路１０のＡ＋Ｂ信号を主部２２０に出力する。主部２２０は、４行目の画素回路１０のＡ＋Ｂ信号をデジタル信号に変換する。
その後、垂直走査回路は５行目の画素回路１０の信号ＰＳＥＬ（５）をＨｉｇｈレベルとする。以降、同様の動作が繰り返される。
このようにして、本実施例の撮像装置は、各画素のＮ信号に基づくデジタル信号と、各画素のＡ信号に基づくデジタル信号と、各画素のＡ＋Ｂ信号に基づくデジタル信号とを得ることができる。
本実施形態では、図１１の動作における、半導体装置ＡＰＲが行う並行動作による高速化を実現できる。図１１に示した動作では、以下のように、複数の動作を並行して行っている。
（１）１行目の画素回路１０に対応するＮ信号の読出しと２行目の画素回路１０に対応するＮ信号の読出しとの並行動作
（２）１行目の画素回路１０に対応するＮ信号のＡＤ変換と、２行目の画素回路１０に対応するＮ信号の読み出しとの並行動作
（３）４行目の画素回路１０に対応するＮ信号のＡＤ変換と、１行目の画素回路１０に対応するＡ信号の読み出しとの並行動作
（４）１行目の画素回路１０に対応するＡ信号の読出しと、２行目の画素回路１０に対応するＡ信号の読出しとの並行動作
（５）１行目の画素回路１０に対応するＡ信号のＡＤ変換と、２行目の画素回路１０に対応するＡ信号の読出しとの並行動作
（６）４行目の画素回路１０に対応するＡ信号のＡＤ変換と、１行目の画素回路１０に対応するＡ＋Ｂ信号の読み出しとの並行動作
（７）１行目の画素回路１０に対応するＡ＋Ｂ信号の読出しと、２行目の画素回路１０に対応するＡ＋Ｂ信号の読出しとの並行動作
（８）１行目の画素回路１０に対応するＡ＋Ｂ信号のＡＤ変換と、２行目の画素回路１０に対応するＡ信号の読出しとの並行動作
この並行動作により、主部２２０が１度のＡＤ変換を終えてから、次のＡＤ変換を行うまでの待機期間を短縮することができる。これにより、全ての画素回路１０が出力する信号のＡＤ変換に要する期間を短縮することができる。よって、撮像装置の高フレームレート化を進展させることができる。
本実施例は、この例に限定されるものでは無い。例えば、１フレーム期間において、第１色のカラーフィルタが配された画素と接続され、第２色のカラーフィルタが配された画素とは接続されないようにするようにもできる。Ｒ，Ｇのカラーフィルタが配された１列の画素に注目して説明すると、入力部２１０は、第１色であるＲのカラーフィルタを有する画素が接続された信号線１４ａ、１４ｃを主部２２０に接続する。一方、当該１フレーム期間において、入力部２１０は、第２色であるＧのカラーフィルタを有する画素が接続された信号線１４ｂ、１４ｄを主部２２０に接続しない。この構成では、主部２２０に入力される画素の信号を、１色のみに対応する信号とすることができる。これにより、主部２２０のＡＤ変換の補正、ＡＤ変換後の補正を簡略にすることができるという効果を得ることができる。
また、本実施例では、１列の画素回路１０に対し、１つの電気回路２０が対応して設けられる構成としたが、この例に限定されるものでは無い。１列の画素回路１０に対して、複数の電気回路２０が設けられてもよい。例えば、信号線１４ａ、１４ｂに接続される電気回路２０と、信号線１４ｃ、１４ｄに接続される別の電気回路２０が設けられていてもよい。また、複数の画素列で、１つの電気回路２０を共有するようにしてもよい。
（第８実施形態）
図１２を用いて第８実施形態を説明する。他の実施形態と同様であってよい点については説明を省略する。第８実施形態は、第１～７実施形態に共通の形態である。第８実施形態は、電気回路２０によって処理が行われた後の、電気回路２０からの信号出力に関する。図１２（ａ）は、画素回路１０と電気回路２０の接続関係を示し、図１０（ｂ）は電気回路２０からの出力について説明している。
図１２（ａ）には第ａ１～ａ４行、第ｅ１～ｈ４列の画素回路１０を示している。また、第ｐ～ｓ行、第ｖ、ｗ列の電気回路２０を示している。図１２（ａ）には、画素回路１０で生成された信号に対応する信号Ｒ１１、Ｇｒ１１等の番号を付している。なお、Ｒ、Ｂ、Ｇｒ、Ｇｂは信号が示す色に対応しており、Ｒは赤色、Ｂは青色、ＧｒおよびＧｂは緑色を意味しているが、信号が示す色はこれに限ったものではない。画素回路１０と電気回路２０の接続関係については、第１～７実施形態のいずれかと同様である。
電気回路２０での信号処理は複数の電気回路２０で並列に行われるが、複数の電気回路２０からの信号の読み出しは、信号を出力すべき電気回路２０を順次選択することで行われる。
図１２（ｂ）は、電気回路２０での信号処理と電気回路２０からの信号出力のタイミングを示している。時刻ｔ１～ｔ２には、各電気回路２０で第ａ１行の画素回路１０の信号Ｒ１１、Ｇｒ１１、Ｒ１２、Ｇ１２、Ｒ１３、Ｇｒ１３、Ｒ１４、Ｇｒ１４の処理が並行して行われる。次に、時刻ｔ２～ｔ３に、信号を出力すべき電気回路２０の選択が順次行われる。本例では、第ａ１行の画素回路１０のうち、第ｅ１列から、列番が順に大きくなるように、第ｆ１列、第ｇ１列と読み出される。すなわち、信号Ｒ１１、Ｇｒ１１、Ｒ１２、Ｇ１２、Ｒ１３、Ｇｒ１３、Ｒ１４、Ｇｒ１４がこの順で読み出される。次に時刻ｔ３～ｔ４に、時刻ｔ１～ｔ２には、各電気回路２０で第ａ２行の画素回路１０の信号Ｇｂ１１、Ｂ１１、Ｇｂ１２、Ｂ１２、Ｇｂ１３、Ｂ１３、Ｇｂ１４、Ｂ１４の処理が並行して行われる。次に、時刻ｔ４～ｔ５に、信号を出力すべき電気回路２０の選択が順次行われる。本例では、第ａ２行の画素回路１０のうち、第ｅ１列から、列番が順に大きくなるように、第ｆ１列、第ｆｇ１列と読み出される。すなわち、信号Ｇｂ１１、Ｂ１１、Ｇｂ１２、Ｂ１２、Ｇｂ１３、Ｂ１３、Ｇｂ１４、Ｂ１４がこの順で読み出される。同様にして、時刻ｔ５～ｔ６は第ａ３行の画素回路１０の信号の処理が並行して行われ、時刻ｔ６～ｔ７には、第ａ３行の画素回路１０の信号の出力が第ｅ１列から、列番が順に大きくなるように順次行われる。時刻ｔ７～ｔ８には、第ａ４行の画素回路１０の信号の処理が並行して行われ、時刻ｔ８～ｔ９には、第ａ４行の画素回路１０の信号の出力が第ｅ１列から、列番が順に大きくなるように順次行われる。
このように、同一行の画素回路１０に対応する信号を、画素回路１０を列の順番で読み出す場合に、同一行の画素回路１０に対応した信号を並行して処理することができる。この場合に、主に第１実施形態で説明したように、画素回路１０の４つの列が並ぶ順番と、対応する電気回路２０の４つの行が並ぶ順番とがそろっていることで、電気回路２０の特性差の影響を低減できる。
第８実施形態のように、複数の画素回路１０に対応するデータを読み出す際に、同一行（例えば第ａ１行）の画素回路１０のデータを、複数列（例えば第ｖ列と第ｗ列）の電気回路２０から読み出す。そしてその後に、他の行（例えば第ａ２行）の画素回路１０のデータが読み出される。このようにすることで、画素回路１０のデータを画素回路１０の同一行毎に出力できるため、データの伝送や画像処理を高速、効率的に行うことができる。
第２実施形態のような接続形態を採用する場合には、同一行（例えば第ａ１行）の画素回路１０のデータが画素回路１０の列順で出力されるように、画素回路１０が接続された適切な電気回路２０からデータを出力すればよい。
（第９実施形態）
図１３を用いて第９実施形態を説明する。他の実施形態と同様であってよい点については説明を省略する。第９実施形態は、第８実施形態を変形した形態である。図１３（ａ）は図１２（ａ）と同様に画素回路１０と電気回路２０の接続関係を示しており、図１３（ｂ）は図１２（ｂ）と同様に電気回路２０からの出力について説明している。
第９実施形態は、図１３（ａ）に示すように電気回路２０からの出力を２系統設けている点が第８実施形態と異なる。第ｐ行と第ｑ行の電気回路２０からの出力先と、第ｒ行と第ｓ行の電気回路２０からの出力先が別になっている。なお、同一行の電気回路２０について、第ｖ列と第ｗ列とで電気回路２０の出力先は同じであってもよいし、別であってもよく、本例では同じである。
図１３（ｂ）は、電気回路２０での信号処理と電気回路２０からの信号出力のタイミングを示している。時刻ｔ１～ｔ２と時刻ｔ３～ｔ４での信号処理は第８実施形態と同様である。時刻ｔ２～ｔ３では、まず、第ｖ列の電気回路２０について、第ｐ行の電気回路２０からの信号出力と第ｒ行の電気回路２０からの信号出力とを並行して行う。次いで、第ｑ行の電気回路２０からの信号出力と第ｓ行の電気回路２０からの信号出力とを並行して行う。時刻ｔ２～ｔ３の後半では、第ｗ列の電気回路２０について、第ｑ行の電気回路２０からの信号出力と第ｓ行の電気回路２０からの信号出力とを並行して行う。次いで、第ｑ行の電気回路２０からの信号出力と第ｓ行の電気回路２０からの信号出力とを並行して行う。これにより、画素回路１０の１行分の信号を出力するのに要する時刻ｔ２～ｔ３の時間を、第８実施形態に比べて短縮できる。その結果、高速な信号出力が可能となり、フレームレートの高い撮像が可能になる。
（第１０実施形態）
図１４を用いて第１０実施形態を説明する。他の実施形態と同様であってよい点については説明を省略する。第１０実施形態は、第９実施形態を変形した形態である。図１４（ａ）は図１３（ａ）と同様に画素回路１０と電気回路２０の接続関係を示しており、図１４（ｂ）は図１３（ｂ）と同様に電気回路２０からの出力について説明している。
第ｐ行の電気回路２０からの出力先と、第ｑ行の電気回路２０からの出力先とが異なっている。第ｒ行の電気回路２０からの出力先と、第ｓ行の電気回路２０からの出力先とが異なっている。第ｐ行と第ｒ行の電気回路２０からの出力先は同一であり、第ｑ行と第ｓ行の電気回路２０からの出力先は同一である。なお、同一行の電気回路２０について、第ｖ列と第ｗ列とで電気回路２０の出力先は同じであってもよいし、別であってもよく、本例では同じである。
図１４（ｂ）は、電気回路２０での信号処理と電気回路２０からの信号出力のタイミングを示している。時刻ｔ１～ｔ２と時刻ｔ３～ｔ４での信号処理は第９実施形態と同様である。時刻ｔ２～ｔ３では、まず、第ｖ列の電気回路２０について、第ｐ行の電気回路２０からの信号出力と第ｑ行の電気回路２０からの信号出力とを並行して行う。次いで、第ｒ行の電気回路２０からの信号出力と第ｓ行の電気回路２０からの信号出力とを並行して行う。時刻ｔ２～ｔ３の後半では、第ｗ列の電気回路２０について、第ｐ行の電気回路２０からの信号出力と第ｑ行の電気回路２０からの信号出力とを並行して行う。次いで、第ｒ行の電気回路２０からの信号出力と第ｓ行の電気回路２０からの信号出力とを並行して行う。これにより、高速な信号出力が可能となり、フレームレートの高い撮像が可能になる点では第９実施形態と同様である。
第９実施形態においては、隣接列の画素回路１０の信号は、どの２列の組み合わせにおいても異なるタイミングで出力される。例えば信号Ｒ１１と信号Ｇｒ１１の組に注目すると、両者は異なるタイミングで出力され、信号Ｇｒ１１と信号Ｒ１２の組に注目しても、両者は異なるタイミグで出力される。これに対して第１０実施形態では、隣接列の画素回路１０の信号が同時に出力される場合（例えば信号Ｒ１１と信号Ｇｒ１１）と、隣接列の画素回路１０の信号が異なるタイミングで出力される場合（例えば信号Ｇｒ１１と信号Ｒ１２）と、が混在する。そのため、画素回路１０には、隣接列間での出力差が大きい列の組と小さい列の組が存在しうる。ジッターなどの時間軸で出力が変動する要因が相対的に大きければ、第９実施形態のように出力して、隣接列の出力タイミングのばらつきを低減することが好ましい。
第１０実施形態において、同一の出力系統から連続して出力される２つの信号に着目すると、どの２つの信号でも対応する画素回路１０の間隔は均一である。例えば、信号Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４は画素回路１０の全て１行おきの信号である。これに対して第９実施形態では、同一の出力系統から連続して出力される２つの信号に着目すると、２つの信号で対応する画素回路１０の間隔が異なる。例えば、信号Ｒ１１と信号Ｇｒ１１は隣接列の画素回路１０の信号であるが、信号Ｇｒ１１と信号Ｒ１３は２列分離れた画素回路１０の信号である。そのため、出力系統ごとに出力特性が異なると、隣接する画素回路１０の列毎に出力差が異なってしまう。出力系統の特性差が相対的に大きければ、第１０実施形態のように出力して、隣接列の出力差のばらつきを低減することが好ましい。また、半導体装置ＡＰＲから出力されたデータを処理する場合にも、隣接する画素のデータを用いて処理することが、アルゴリズムを最適化できる。そのため、第９実施形態の信号Ｇｒ１１と信号Ｒ１３のように離間した画素のデータを連続して出力するより、第１０実施形態の信号Ｇｒ１１と信号Ｇｒ１２のように近接した画素のデータを連続して出力することが好ましい。
（第１１実施形態）
第１１実施形態は第１～１０実施形態に共通の実施形態であるが、とりわけ、第９実施形態あるいは第１０実施形態に好適な実施形態である。
図１５にはチップ２のレイアウトを示している。図１５には、第ｐ１行、第ｑ１行、ｒ１行、第ｓ１行、第ｐ２行、第ｑ２行、第ｓ２行の電気回路２０を示している。電気回路２０は第ｖ列、第ｗ列、第ｘ列に配列されている。ここで、ｓ１＜ｑ１＜ｒ１＜ｓ１＜ｐ２＜ｑ２＜ｓ２である。電気回路２０の各々は模式的に示した複数の画素グループ１５のいずれかにそれぞれ接続されている。第１１実施形態でも第１実施形態で説明したように、画素グループ１５の列番の増加に従って、対応する電気回路２０の列番が増加する。
第１１実施形態では、電気回路２０の行が並ぶ方向において、電気回路２０の複数の行を挟むように複数の読み出し回路４４１、４４２が設けられている。読み出し回路４４１、４４２には電気回路２０の出力信号が入力される。読み出し回路４４１、４４２に読み出された信号は、インターフェース回路４５１、４５２に転送され、インターフェース回路４５１、４５２によって所定のデータ形式に変換され、半導体デバイスから出力される。インターフェース回路４５１、４５２は、パレラル－シリアル変換器や低電圧差動信号（ＬＶＤＳ：Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）などのインターフェース回路を含むことができる。
第ｐ１行、第ｒ１行、第ｐ２行、第ｓ２行の電気回路２０は上側の読み出し回路４４１に接続されている。第ｑ１行、第ｓ１行、第ｑ２行の電気回路２０は下側の読み出し回路４４２に接続されている。これにより、電気回路２０の複数行からの信号の出力を並行して行うことができる。例えば第ｐ１行の電気回路２０からの信号出力と、第ｑ１行の電気回路２０からの信号出力とを並行して行うことができる。
（第１２実施形態）
図１６を用いて第１２実施形態を説明する。他の実施形態と同様であってよい点については説明を省略する。第１２実施形態は第１１実施形態を変形した形態である。第１２実施形態では、第ｐ１、ｑ１、ｒ１、ｓ１行の電気回路２０は奇数列の画素グループ１５に接続されており、第ｐ２、ｑ２、ｓ２行の電気回路２０は偶数列の画素グループ１５に接続されている。第ｐ１、ｑ１、ｒ１、ｓ１行については、画素グループ１５の列番（奇数列）の増加に従って、対応する電気回路２０の列番が増加する。第ｐ２、ｑ２、ｓ２行については、画素グループ１５の列番（偶数列）の増加に従って、対応する電気回路２０の列番が増加する。本実施形態では、第ｐ１～ｓ１行の電気回路２０を上側の読み出し回路４４１に接続し、第ｐ２～ｓ２行の電気回路２０を下側の読み出し回路４４２に接続している。第１１実施形態では、電気回路２０と読み出し回路４４１に接続された出力線と、電気回路２０と読み出し回路４４２に接続された出力線とが交差する。これに対して、第１２実施形態では、電気回路２０と読み出し回路４４１に接続された出力線と、電気回路２０と読み出し回路４４２に接続された出力線とが交差しなくてよい。そのため、出力線が設けられる配線構造２２を簡略化でき、コストを低減することができるし、クロストーク等のデータ伝送における好ましくない影響も低減できる。
（第１３実施形態）
図１７を用いて第１３実施形態を説明する。他の実施形態と同様であってよい点については説明を省略する。第１３実施形態は、第１～１２実施形態に組み合わせてよく、特に第１１実施形態や第１２実施形態と組み合わせてもよい。図１７にはチップ２のレイアウトを示している。電気回路２０の行が並ぶ方向において、電気回路２０の複数の行を挟むように複数の走査回路４６１、４６２が設けられている。電気回路２０の列が並ぶ方向において、電気回路２０の複数の列とチップ２の外縁との間に走査回路４６３が設けられている。本例では、読み出し回路４４１が走査回路４６１とチップ２の外縁との間に配されているが、走査回路４６１を読み出し回路４４１とチップ２の外縁との間に配してもよい。読み出し回路４４２が走査回路４６２とチップ２の外縁との間に配されているが、走査回路４６２を読み出し回路４４２とチップ２の外縁との間に配してもよい。
走査回路４６１、４６２は電気回路２０に接続されており、複数の電気回路２０のうち、信号を出力すべき電気回路２０が属する列を選択するための走査を行う。走査回路４６３は電気回路２０に接続されており、複数の電気回路２０のうち、信号を出力すべき電気回路２０が属する行を選択する。走査回路４６１、４６２および走査回路４６３により選択された電気回路２０から、読み出し回路４４１、４４２へ信号が読み出される。走査回路４６１、４６２、４６３はデコーダーやシフトレジスタで構成することができる。電気回路２０の列が並ぶ方向において、電気回路２０の複数の列とチップ２の外縁との間に駆動回路４７が設けられている。駆動回路４７は複数の電気回路２０の各々に、電気回路２０を駆動するための電源を供給する。
信号生成回路４８は、例えば図９で説明した信号生成回路２９０の一部であり、同期信号ＣＬＫや参照信号ＲＥＦを生成し、電気回路２０に供給する。信号生成回路４８は電気回路２０の比較回路２６０以外の回路に供給される同期信号や参照信号を生成し、電気回路２０に供給することもできる。
（第１４実施形態）
チップ２の寸法が例えば３３ｍｍより大きい場合には、チップ２を製造する際には、フォトリソグラフィにおける露光を、チップ２となる領域を複数の露光領域に分割して露光すること（分割露光）が好ましい。ここでいう寸法とは、電気回路２０の列が並ぶ方向における幅でありうる。とりわけ、チップ２をＡｒＦ露光装置（液浸でもよい）で露光する場合には、分割露光は好適である。分割露光を行う際には、１つの電気回路２０が分割されないように、複数の露光領域の境界を、複数の電気回路２０の間の位置に設定することが好ましい。典型的には、露光領域の境界はチップ２の中央付近である。第１１～１３実施形態で説明した、電気回路２０と、読み出し回路４４１、４４２、走査回路４６１、４６２、４６３、駆動回路４７、信号生成回路４８とを接続する配線は、チップ２の中で配線長が長くなるグローバル配線である。分割露光においてグローバル配線に対応するレジストパターンが繋がるように、繋ぎ露光を行うことが好ましい。これらのグローバル配線は、低インピーダンスで駆動されるため、繋ぎ露光を行っても出力特性への影響が小さい。これに対して、インターフェース回路４５１、４５２はこれらのグローバル配線に比べて高い周波数で動作するため、インターフェース回路４５１、４５２には繋ぎ露光で繋がれることは好ましくない。そのため、図１５～図１７に示すように、インターフェース回路４５１、４５２は露光領域の境界が位置する中央付近から離すのが良い。たとえば、Ｕが偶数であれば、Ｕ列の電気回路２０のうち第Ｕ／２列の電気回路２０とチップ２の外縁との間には、電気回路２０の列が並ぶ方向において、インターフェース回路４５１、４５２は配されないことが好ましい。Ｕが奇数であれば第（Ｕ＋１）／２列の電気回路２０とチップ２の外縁との間には、電気回路２０の列が並ぶ方向においてインターフェース回路４５１、４５２は、配されないことが好ましい。図１５、１６の例ではＵが３であり、電気回路２０の列が並ぶ方向において、第２列に相当する第ｗ列とチップ２の外縁には、インターフェース回路４５１、４５２は配されていない。インターフェース回路４５１、４５２は第ｖ列か第ｘ列とチップ２の外縁との間に配されている。
（第１５実施形態）
図１８を用いて第１３実施形態を説明する。他の実施形態と同様であってよい点については説明を省略する。図１８は図１５、図１６と同様に、チップ２の回路のレイアウトを示している。
第１５実施形態では、行列状に配された電気回路２０の一部と、行列状に配された電気回路２０の一部との間に、読み出し回路４４３、４４４が配されている。これにより、より多くのデータを同時に出力が可能となる。例えば、読み出し回路４４１からは第１色の画素のデータ、読み出し回路４４２からは第２色の画素のデータ、４４３、４４３からは第４色の画素のデータを読み出すことができる。あるいは、読み出し回路４４１、読み出し回路４４２からは第１色の画素のデータ、読み出し回路４４３からは第２色の画素のデータ、読み出し回路４４４からは第３色の画素のデータ、を読み出すことができる。
（第１６実施形態）
図１９を用いて第１６実施形態を説明する。他の実施形態と同様であってよい点については説明を省略する。図１９（ａ）はチップ１の平面レイアウトであり、複数の画素回路１０を行毎に共通の走査線５０が接続している。走査線５０は、第７実施形態で説明した信号ＰＴＸ等の転送信号ＴＸ、信号ＰＳＥＬ等の選択信号ＳＥＬ、信号ＰＲＥＳ等のリセット信号ＲＥＳを同一行の複数の画素回路１０へ共通に供給する。転送信号ＴＸ、選択信号ＳＥＬ、リセット信号ＲＥＳを走査信号と総称する。
図１９（ｂ）はチップ２の平面レイアウトである。チップ２には走査回路４０１、４０２、４０３が配されている。走査回路４０１は、電気回路２０の列が並ぶ方向において、複数の電気回路２０の間に配されている。走査回路４０２、４０３は電気回路２０の列が並ぶ方向において、福巣の電気回路２０とチップ２の外縁との間に配されている。走査回路４０１、４０２、４０３の少なくともいずれかがチップ２に設けられていればよい。なお、走査回路４０１、４０２、４０３のいずれかをチップ２に設けずにチップ１に設けることもできる。
走査回路４０１、４０２、４０３は導電部２３に接続されており、走査線５０は導電部１３に接続されている。走査回路４０１、４０２、４０３は導電部２３、１３を介して走査線５０に接続されて、上述の走査信号を走査線５０に供給する。
走査線５０には第ｅ１～ｅ５列の画素回路１０が接続されている。走査線５０は、中央の部分５１と、一端の部分５２と、他端の部分５３と、を有する。中央の部分５１の両側には複数の画素回路１０が接続されている。例えば、部分５１は、第ｅ２列の画素回路１０が走査線５０に接続された部分と、第ｅ４列の画素回路１０が走査線５０に接続された部分との間に位置する。あるいは、部分５１は、第ｅ１列の画素回路１０が走査線５０に接続された部分と、第ｅ５列の画素回路１０が走査線５０に接続された部分との間に位置する。同一行の全ての画素回路１０は、走査線５０の一端の部分５２と他端の部分５３との間の部分に接続されている。つまり、走査線５０の部分５２に対して部分５３とは反対側には画素回路１０は接続されておらず、走査線５０の部分５３に対して部分５２とは反対側には画素回路１０は接続されていない。
中央の部分５１には、走査回路４０１からの配線（導電部１３、２３を含む）が接続されている。走査線５０内で、走査回路４０１が接続されている部分５１の位置は、画素回路１０の２つの列の間である。これによって、この部分５１から、部分５１の一方の側に位置する第ｅ１、ｅ２列の画素回路１０と、部分５１の他方の側に位置する第ｅ４、ｅ５列の画素回路１０と、に走査信号を供給する。これにより、走査信号を走査線５０の一端の部分５２および他端の部分５３の一方のみへ供給する場合に比べて、走査線５０のうち走査信号が供給される部分から最遠の画素回路１０までの距離を小さくできる。そのため、最遠の画素回路１０における走査信号の遅延を低減でき、画素回路１０からの高速な読み出しが可能となる。そのため複数の電気回路２０で並列に信号を選択したり処理したり出力する際の遅延を低減し、電気回路２０の性能を向上できる。
本例では、走査回路４０２から導電部１３、２３を介して部分５２に接続されており、走査回路４０２からも走査回路４０１と同期した走査信号が走査線５０に供給される。また、走査回路４０３から導電部１３、２３を介して部分５３に接続されており、走査回路４０３からも走査回路４０１と同期した走査信号が走査線５０に供給される。この場合、画素回路１０の読み出し動作をより高速化できる。なお、走査回路４０１を省略して、走査回路４０２および走査回路４０３から部分５２、５３へ走査信号を供給してもよい。また、走査回路４０１を省略して、走査回路４０２および／または走査回路４０３から部分５１へ走査信号を供給してもよい。しかしながら、走査信号の遅延の改善には部分５１へ走査回路４０１を接続するのがよい。
（第１７実施形態）
図２０を用いて第１７実施形態を説明する。第１７実施形態は第１６実施形態の一例および変形例を含む。他の実施形態、特に第１６実施形態と同様であってよい点については説明を省略する。
図２０（ａ）に示す第１例は、第１７実施形態の斜視図に相当する。
図２０（ｂ）に示す第２例は、走査回路４０２、４０３を省略して、走査回路４０１を走査線５０の中央の部分（部分５１に対応）に接続している。
図２０（ｃ）に示す第３例では、走査回路４０２、４０３がチップ１に設けられている。画素回路１０の列が並ぶ方向において、走査回路４０２と走査回路４０３との間に複数の画素回路１０が位置する。換言すれば、画素回路１０の列が並ぶ方向において、複数の画素回路１０とチップ１の外縁との間に走査回路４０２、４０３が位置する。このようにすれば、走査回路４０２、４０３とチップ１の走査線５０との距離を短縮できるため、画素回路１０の駆動を高速化できる。
図２０（ｄ）に示す第４例では、走査線５０をチップ１ではなくチップ２に配置している。つまり、走査線５０はチップ２の配線構造２２に含まれる配線層で構成されたグローバル配線である。そして、チップ２に設けられた走査線５０の中央の部分（部分５１に対応）から導電部１３、２３（不図示）を介して、複数の画素回路１０の各々に接続されている。このような形態では、導電部１３、１４の数が画素回路１０の数の数倍（走査信号の種類の数による）だけ必要になる。そのため、半導体装置ＡＰＲの複雑化を招き、コストが高くなる可能性がある。よって、走査線５０はチップ１の配線構造１２に設けるのが良い。
（第１８実施形態）
図２１を用いて第１８実施形態を説明する。他の実施形態と同様であってよい点については説明を省略する。第１８実施形態は、第１～１７実施形態に共通の形態である。第１８実施形態は、導電部１３と導電部２３の接続に関する。
図２１（ａ）には、半導体デバイスＩＣの断面図を示している。チップ１の半導体層１１とチップ２の半導体層２１との間には、チップ１の配線構造１２とチップ２の配線構造２２が位置している。配線構造１２はＭ層の配線層１２１、１２２を有している。配線層１２１、１２２はＣｕ配線層でありうる。本例では、配線層１２２が導電部１３を含む。導電部１３は層間絶縁膜に形成された凹部に埋め込まれ、ダマシン構造（本例ではデュアルダマシン構造）を有している。配線構造２２はＮ層の配線層２２１、２２２を有している。配線構造２２の配線層数（Ｎ）は配線構造１２の配線層数（Ｍ）よりも大きくてもよい（Ｍ＞Ｎ）。このようにすることで、画素回路１０と電気回路２０の性能を高めつつ、半導体装置ＡＰＲのコストを低減できる。配線層２２１、２２２はＣｕ配線層でありうる。本例では、配線層２２２が導電部２３を含む。導電部２３は層間絶縁膜に形成された凹部に埋め込まれ、ダマシン構造（本例ではデュアルダマシン構造）を有している。導電部１３と導電部２３とが接合している。導電部１３が埋め込まれた凹部を有する層間絶縁膜と、導電部２３が埋め込まれた凹部を有する層間絶縁膜と、も接合（接触）している。導電部１３と導電部２３との位置ずれや、寸法の違いなどにより、導電部１３は導電部２３が埋め込まれた凹部を有する層間絶縁膜に面している。導電部２３は導電部１３が埋め込まれた凹部を有する層間絶縁膜に面している。導電部１３，２３および層間絶縁膜の接触面を接合面３０で示している。この例によれば、導電部１３、２３の寸法を小さくできるので、画素回路１０と電気回路２０の接続部を多く設けることができ、より多くの画素回路１０を複数の電気回路２０で並列処理することができる。
半導体層１１には光電変換素子６０１は、転送トランジスタ６０３を介して電荷検出部６０５が設けられている。チップ１は裏面照射型の受光構造を有している。導電部１３は配線層１２１を介して画素回路１０の半導体素子に接続されている。導電部１３が接続される画素回路１０の半導体素子は例えばトランジスタであるが、ダイオードや抵抗、容量でもよい。本例では導電部１３が選択トランジスタ６０８に接続されている。半導体層１１には光電変換素子６０１は、転送トランジスタ６０３を介して電荷検出部６０５が設けられている。導電部２３は配線層２２１を介して電気回路２０の半導体素子に接続されている。導電部２３が接続される電気回路２０の半導体素子は例えばトランジスタであるが、ダイオードや抵抗、容量でもよい。本例では導電部２３が選択回路２４０に接続されている。電気回路２０に用いられるトランジスタは、コバルトシリサイドやニッケルシリサイドなどのシリサイド層を有していてもよい。また、ゲート電極はメタルゲートであってもよく、ゲート絶縁膜はｈｉｇｈ－ｋ絶縁膜であってもよい。電気回路２０に用いられるトランジスタは、プレーナ型のＭＯＳＦＥＴでもよいが、Ｆｉｎ－ＦＥＴでもよい。半導体層２１に設けられたトランジスタのゲート絶縁膜の厚さは複数種類あってもよい。厚いゲート絶縁膜を有するトランジスタは電源系やアナログ系などの高耐圧性が要求される回路に用いられ、薄いゲート絶縁膜を有するトランジスタはデジタル系などの高速性が要求される回路に用いられる。半導体層１１は１～１０μｍ程度であり、半導体層２１は半導体層１１と同程度か、半導体層１１よりも厚くすることができる。半導体層１１の厚さは例えば５０～８００μｍである。
図２１（ｂ）も、半導体装置ＡＰＲの断面図を示している。図２１（ｂ）に示す例では、導電部１３と導電部２３は接触していない点で図２１（ａ）の例と異なる。導電部１３は導電部２３が埋め込まれた凹部を有する層間絶縁膜に面している。導電部１３が埋め込まれた凹部を有する層間絶縁膜と、導電部２３が埋め込まれた凹部を有する層間絶縁膜と、も離間している。導電部１３と導電部２３との間には両者に接触するバンプ３３が設けられている。バンプ３３は数ｕμ～数１０ｕμ程度の大きさが必要であるが、上述した第１～１８実施形態では、電気回路２０の数を画素回路１０の数よりも減らせるので、バンプ３３を使用しても、一定の性能を得ることができる。
図２１（ｃ）も、半導体装置ＡＰＲの断面図を示している。図２１（ｂ）に示す例では、導電部１３と導電部２３は接触していない点で図２１（ａ）の例と異なる。配線構造１２と配線構造２２の間には両者の層間絶縁膜を接着する接着層３４が設けられている。接着層３４の接合面３０は、配線構造１２側の接着層と配線構造２２側の接着層の接触面である。導電部１３と導電部２３は半導体層２１を貫通する貫通電極３５によって接続されている。本例では、半導体層１１ではなく半導体層２１に貫通電極を設けているので、貫通電極３５が画素回路１０の集積化を妨げることがなく、また、半導体層１１へのダメージを抑制することもできる。しかしながら、貫通電極３５は電気回路２０の集積化を妨げうるため、上述の図２１（ａ）の例を採用することが望ましい。
（第１９実施形態）
第１９実施形態として、図１（ａ）に示した機器ＥＱＰについて詳述する。半導体装置ＡＰＲはチップ１、２の積層体である半導体デバイスＩＣの他に、半導体デバイスＩＣを収容するパッケージＰＫＧを含みうる。パッケージＰＫＧは、半導体デバイスＩＣが固定された基体と、半導体デバイスＩＣに対向するガラス等の蓋体と、基体に設けられた端子と半導体デバイスＩＣに設けられた端子とを接続するボンディングワイヤやバンプ等の接続部材と、を含みうる。
機器ＥＱＰは、光学系ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹの少なくともいずれかをさらに備え得る。光学系ＯＰＴは光電変換装置としての半導体装置ＡＰＲに結像するものであり、例えばレンズやシャッター、ミラーである。制御装置ＣＴＲＬは半導体装置ＡＰＲを制御するものであり、例えばＡＳＩＣなどの半導体デバイスである。処理装置ＰＲＣＳは半導体装置ＡＰＲから出力された信号を処理するものであり、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成するための、ＣＰＵやＡＳＩＣなどの半導体デバイスである。表示装置ＤＳＰＬは半導体装置ＡＰＲで得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置ＭＭＲＹは、半導体装置ＡＰＲで得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置ＭＭＲＹは、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。機械装置ＭＣＨＮはモーターやエンジン等の可動部あるいは推進部を有する。機器ＥＱＰでは、半導体装置ＡＰＲから出力された信号を表示装置ＤＳＰＬに表示したり、機器ＥＱＰが備える通信装置（不図示）によって外部に送信したりする。そのために、機器ＥＱＰは、半導体装置ＡＰＲが有する記憶回路部や演算回路部とは別に、記憶装置ＭＭＲＹや処理装置ＰＲＣＳを更に備えることが好ましい。
図１（ａ）に示した機器ＥＱＰは、撮影機能を有する情報端末（例えばスマートフォンやウエアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器でありうる。カメラにおける機械装置ＭＣＨＮはズーミングや合焦、シャッター動作のために光学系ＯＰＴの部品を駆動することができる。また、機器ＥＱＰは、車両や船舶、飛行体などの輸送機器（移動体）でありうる。輸送機器における機械装置ＭＣＨＮは移動装置として用いられうる。輸送機器としての機器ＥＱＰは、半導体装置ＡＰＲを輸送するものや、撮影機能により運転（操縦）の補助および／または自動化を行うものに好適である。運転（操縦）の補助および／または自動化のための処理装置ＰＲＣＳは、半導体装置ＡＰＲで得られた情報に基づいて移動装置としての機械装置ＭＣＨＮを操作するための処理を行うことができる。
以上説明した実施形態による半導体装置ＡＰＲは、その設計者、製造者、販売者、購入者および／または使用者に、高い価値を提供することができる。そのため、半導体装置ＡＰＲを機器ＥＱＰに搭載すれば、機器ＥＱＰ価値も高めることができる。よって、機器ＥＱＰの製造、販売を行う上で、本実施形態の半導体装置ＡＰＲの機器ＥＱＰへの搭載を決定することは、機器ＥＱＰの価値を高める上で有利である。
以上、説明した実施形態は、技術思想を逸脱しない範囲において適宜変更が可能である。なお、実施形態の開示内容は、本明細書に明記したことのみならず、本明細書および本明細書に添付した図面から把握可能な全ての事項を含む。また、同様の名称で異なる符号を付した構成については、第１構成、第２構成、第３構成・・・などとして区別することが可能である。
ＡＰＲ 半導体装置
１ チップ
１０ 画素回路
２ チップ
２０ 電気回路

Claims (25)

  1. 複数の画素回路がＪ行かつＫ列の行列状に配された第１チップと、複数の電気回路がＴ行かつＵ列の行列状に配された第２チップと、が積層された半導体装置であって、
    前記複数の電気回路の各々は第１部と第２部とを有し、前記第１部は前記複数の画素回路のうちの少なくとも２つの画素回路および前記第２部に接続され、かつ、前記第１部は前記２つの画素回路のうちで前記第２部に接続する画素回路を順次選択するように構成されており、
    前記複数の画素回路のうちの第ａ１行かつ第ｅ１列の画素回路は、前記複数の電気回路のうちの第ｐ行かつ第ｖ列の電気回路に接続されており、
    前記複数の画素回路のうちの第ａ２行かつ第ｆ１列の画素回路は、前記複数の電気回路のうちの第ｑ行かつ第ｖ列の電気回路に接続されており、
    前記複数の画素回路のうちの第ａ３行かつ第ｇ１列の画素回路は、前記複数の電気回路のうちの第ｒ行かつ第ｖ列の電気回路に接続されており、
    前記複数の画素回路のうちの第ａ４行かつ第ｈ１列の画素回路は、前記複数の電気回路のうちの第ｓ行かつ第ｖ列の電気回路に接続されており、
    Ｔ＜ＪかつＵ＜Ｋであり、ｆ１およびｇ１はｅ１とｈ１との間の整数であり、ｑおよびｒはｐとｓとの間の整数であることを特徴とする半導体装置。
  2. 前記複数の画素回路のうちの第ｂ１行かつ第ｅ１列の画素回路は、第ｐ行かつ第ｖ列の前記電気回路に接続されており、
    前記複数の画素回路のうちの第ｂ２行かつ第ｆ１列の画素回路は、第ｑ行かつ第ｖ列の前記電気回路に接続されており、
    前記複数の画素回路のうちの第ｂ３行かつ第ｇ１列の画素回路は、第ｒ行かつ第ｖ列の前記電気回路に接続されており、
    前記複数の画素回路のうちの第ｂ４行かつ第ｈ１列の画素回路は、第ｓ行かつ第ｖ列の前記電気回路に接続されている、
    請求項１に記載の半導体装置。
  3. 第ａ１行かつ第ｅ１列の前記画素回路を第１画素回路とし、
    第ｂ１行かつ第ｅ１列の前記画素回路を第２画素回路とし、
    第ａ２行かつ第ｅ１列の前記画素回路を第３画素回路とし、
    第ｂ２行かつ第ｅ１列の前記画素回路を第４画素回路として、
    前記第１画素回路および前記第２画素回路は第１信号線を介して第ｐ行かつ第ｖ列の前記電気回路に接続可能になっており、
    前記第３画素回路および前記第４画素回路は前記第１信号線とは別の第２信号線を介して第ｐ行かつ第ｖ列の前記電気回路に接続可能になっている、請求項２に記載の半導体装置。
  4. 第ｐ行かつ第ｖ列の前記電気回路の前記第１部は、前記第１信号線と第ｐ行かつ第ｖ列の前記電気回路の前記第２部との接続と、前記第２信号線と第ｐ行かつ第ｖ列の前記電気回路の前記第２部との接続と、を切り替えるように構成されている、請求項３に記載の半導体装置。
  5. 前記複数の電気回路の各々は増幅トランジスタと選択トランジスタとを有しており、
    前記第１画素回路の前記増幅トランジスタは前記第１画素回路の前記選択トランジスタを介して前記第１信号線に接続可能であり、
    前記第２画素回路の前記増幅トランジスタは前記第２画素回路の前記選択トランジスタを介して前記第１信号線に接続可能である、請求項４に記載の半導体装置。
  6. 前記複数の画素回路のうちの第ｂ１行かつ第ｅ２列の画素回路は、前記複数の電気回路のうちの第ｐ行かつ第ｗ列の電気回路に接続されており、
    前記複数の画素回路のうちの第ｂ２行かつ第ｆ２列の画素回路は、前記複数の電気回路のうちの第ｑ行かつ第ｗ列の電気回路に接続されており、
    前記複数の画素回路のうちの第ｂ３行かつ第ｇ２列の画素回路は、前記複数の電気回路のうちの第ｒ行かつ第ｗ列の電気回路に接続されている、
    前記複数の画素回路のうちの第ｂ４行かつ第ｈ２列の画素回路は、前記複数の電気回路のうちの第ｓ行かつ第ｗ列の電気回路に接続されている、
    請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記複数の画素回路のうちの第ａ１行かつ第ｅ２列の画素回路は、第ｐ行かつ第ｗ列の前記電気回路に接続されており、
    前記複数の画素回路のうちの第ａ２行かつ第ｆ２列の画素回路は、第ｑ行かつ第ｗ列の前記電気回路に接続されており、
    前記複数の画素回路のうちの第ａ３行かつ第ｇ２列の画素回路は、第ｒ行かつ第ｗ列の前記電気回路に接続されている、
    前記複数の画素回路のうちの第ａ４行かつ第ｈ２列の画素回路は、第ｓ行かつ第ｗ列の前記電気回路に接続されている、
    請求項６に記載の半導体装置。
  8. ｆ２およびｇ２はｅ２とｈ２の間の整数である、請求項６または７に記載の半導体装置。
  9. ｅ１＜ｆ１＜ｇ１＜ｈ１かつｐ＜ｑ＜ｒ＜ｓである、請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 前記複数の電気回路の各々の前記第２部は、アナログ－デジタル変換器を含む、請求項１乃至９のいずれか１項に記載の半導体装置。
  11. 前記アナログ－デジタル変換器は、逐次比較型のアナログ－デジタル変換器である、請求項１０に記載の半導体装置。
  12. 前記複数の電気回路の各々の前記第１部は、マルチプレクサを含む、請求項１乃至１１のいずれか１項に記載の半導体装置。
  13. 前記複数の電気回路の各々は前記第２部に接続された第３部を有し、前記第３部はセンスアンプを含む、請求項１２に記載の半導体装置。
  14. 複数の画素回路がＪ行かつＫ列の行列状に配された第１チップと、複数の電気回路がＴ行かつＵ列の行列状に配された第２チップと、が積層された半導体装置であって、
    前記複数の電気回路の各々は、前記複数の画素回路で生成された信号を処理し、
    前記複数の画素回路のうちの第ａ行かつ第ｅ１列の画素回路は、前記複数の電気回路のうちの第ｐ行かつ第ｖ列の電気回路に接続されており、
    前記複数の画素回路のうちの第ａ行かつ第ｆ１列の画素回路は、前記複数の電気回路のうちの第ｑ行かつ第ｖ列の電気回路に接続されており、
    前記複数の画素回路のうちの第ａ行かつ第ｇ１列の画素回路は、前記複数の電気回路のうちの第ｒ行かつ第ｖ列の電気回路に接続されており、
    前記複数の画素回路のうちの第ａ行かつ第ｈ１列の画素回路は、前記複数の電気回路のうちの第ｓ行かつ第ｖ列の電気回路に接続されており、
    前記複数の画素回路のうちの第ａ行かつ第ｈ１列の画素回路は、前記複数の電気回路のうちの第ｓ行かつ第ｖ列の電気回路に接続されており、
    前記複数の画素回路のうちの第ａ行かつ第ｅ２列の画素回路は、前記複数の電気回路のうちの第ｓ行かつ第ｗ列の電気回路に接続されており、
    前記複数の画素回路のうちの第ａ行かつ第ｆ２列の画素回路は、前記複数の電気回路のうちの第ｒ行かつ第ｗ列の電気回路に接続されており、
    Ｔ＜ＪかつＵ＜Ｋであり、ｆ１およびｇ１はｅ１とｈ１との間の整数であり、ｑおよびｒはｐとｓとの間の整数であり、
    ｇ１＜ｈ１＜ｅ２＜ｆ２であることを特徴とする半導体装置。
  15. 前記複数の画素回路のうちの第ａ行かつ第ｆ２列の画素回路は、前記複数の電気回路のうちの第ｒ行かつ第ｗ列の電気回路に接続されており、
    前記複数の画素回路のうちの第ａ行かつ第ｇ２列の画素回路は、前記複数の電気回路のうちの第ｑ行かつ第ｗ列の電気回路に接続されており、
    前記複数の画素回路のうちの第ａ行かつ第ｈ２列の画素回路は、前記複数の電気回路のうちの第ｐ行かつ第ｗ列の電気回路に接続されており、
    ｅ１＜ｆ１＜ｇ１＜ｆ２＜ｇ２＜ｈ２である、請求項１または２に記載の半導体装置。
  16. 前記複数の画素回路のうちの第ａ行かつ第ｈ２列の画素回路は、前記複数の電気回路のうちの第ｐ行かつ第ｗ列の電気回路に接続されており、
    前記複数の画素回路のうちの第ａ行かつ第ｅ３列の画素回路は、前記複数の電気回路のうちの第ｐ行かつ第ｘ列の電気回路に接続されており、
    前記複数の画素回路のうちの第ａ行かつ第ｆ３列の画素回路は、前記複数の電気回路のうちの第ｑ行かつ第ｘ列の電気回路に接続されており、
    ｆ２＜ｈ２＜ｅ３＜ｆ３、ｖ＜ｗ＜ｘである、請求項１４または１５に記載の半導体装置。
  17. 前記複数の画素回路のうちの第ｃ１行かつ第ｅ１列の画素回路は、前記複数の電気回路のうちの第ｐ２行かつ第ｖ列の電気回路に接続されており、
    前記複数の画素回路のうちの第ｃ２行かつ第ｆ１列の画素回路は、前記複数の電気回路のうちの第ｑ２行かつ第ｖ列の電気回路に接続されており、
    前記複数の画素回路のうちの第ｃ３行かつ第ｇ１列の画素回路は、前記複数の電気回路のうちの第ｒ２行かつ第ｖ列の電気回路に接続されており、
    前記複数の画素回路のうちの第ｃ４行かつ第ｈ１列の画素回路は、前記複数の電気回路のうちの第ｓ２行かつ第ｖ列の電気回路に接続されている、請求項１または２に記載の半導体装置。
  18. ｅ２＝ｈ１＋１である、請求項６乃至８のいずれか１項、または、請求項１４に記載の半導体装置。
  19. Ｔ＝ｅ２－ｅ１である、請求項６乃至８のいずれか１項、または、請求項１４に記載の半導体装置。
  20. Ｊ≦Ｔ×Ｕ＜Ｊ×Ｋ／２である、請求項１乃至１９のいずれか１項に記載の半導体装置。
  21. 第ａ１行かつ第ｅ１列の画素回路で生成された信号に基づく信号を前記複数の電気回路の何れかから出力する第１出力と、第ａ１行かつ第ｅ２列の画素回路で生成された信号に基づく信号を前記複数の電気回路の何れかから出力する第２出力と、第ａ２行かつ第ｅ１列の画素回路で生成された信号に基づく信号を前記複数の電気回路の何れかから出力する第３出力と、をこの順で行う、請求項１乃至２０のいずれか１項に記載の半導体装置。
  22. 前記第１出力に並行して、第ａ１行かつ第ｆ１列の画素回路で生成された信号に基づく信号を前記複数の電気回路の何れかから出力する、請求項２１に記載の半導体装置。
  23. 前記複数の電気回路の行が並ぶ方向において、前記複数の電気回路と前記第２チップの第１辺との間に前記複数の電気回路のうちの２つ以上の電気回路から出力された信号が入力される第１読み出し回路が配置されており、
    前記複数の電気回路の行が並ぶ方向において、前記複数の電気回路と前記第２チップの第２辺との間に前記複数の電気回路のうちの２つ以上の電気回路から出力された信号が入力される第２読み出し回路が配置されている、請求項１乃至２２のいずれか１項に記載の半導体装置。
  24. 前記複数の電気回路の列が並ぶ方向における前記第２チップの幅が３３ｍｍよりも大きく、前記第２チップはインターフェース回路を有しており、
    Ｕが偶数であり、前記複数の電気回路のうちの第Ｕ／２列の電気回路と前記第１チップの外縁との間には、前記インターフェース回路が配されていないこと、または、
    Ｕが奇数であり、前記複数の電気回路のうちの第（Ｕ＋１）／２列の電気回路と前記第２チップの外縁との間には、前記インターフェース回路が配されていない、請求項１乃至２３のいずれか１項に記載の半導体装置。
  25. 請求項１乃至２４のいずれか１項に記載の半導体装置を備え、
    前記半導体装置に結像する光学系、前記半導体装置を制御する制御装置、前記半導体装置から出力された信号を処理する処理装置、前記半導体装置で得られた情報に基づいて制御される機械装置、前記半導体装置で得られた情報を表示する表示装置、および、前記半導体装置で得られた情報を記憶する記憶装置の少なくともいずれかをさらに備えることを特徴とする機器。
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