JP2016171399A - 固体撮像装置 - Google Patents

Abstract

【課題】画素から周辺回路への信号の読み出し速度を高速化できる固体撮像装置を提供する。【解決手段】第１の半導体チップＣＨ１と、第２の半導体チップＣＨ２とを有する。第１の半導体チップＣＨ１は、複数の画素と複数の信号線とを有し、複数の画素は、列に沿った方向に配され、複数の信号線は、複数の画素における互いに異なる画素に接続されているとともに、互いに電気的に分離されている。第２の半導体チップＣＨ２は、ＡＤ変換回路と接続回路とを有し、接続回路は、複数の信号線から１つの信号線を選択してＡＤ変換回路ＡＤＣへ電気的に接続する。【選択図】図５

Description

実施形態は、概して、固体撮像装置に関する。

固体撮像装置では、光に応じて画素で生成された信号を信号線経由で周辺回路へ読み出す。このとき、画素から周辺回路への信号の読み出し速度の高速化が望まれる。

国際公開第２００６／０２５２３２号

一つの実施形態は、画素から周辺回路への信号の読み出し速度を高速化できる固体撮像装置を提供することを目的とする。

一つの実施形態によれば、第１の半導体チップと、第２の半導体チップとを有する固体撮像装置が提供される。第１の半導体チップは、複数の画素と複数の信号線とを有する。複数の画素は、列に沿った方向に配されている。複数の信号線は、複数の画素における互いに異なる画素に接続されている。複数の信号線は、互いに電気的に分離されている。第２の半導体チップは、ＡＤ変換回路と接続回路とを有する。接続回路は、複数の信号線から１つの信号線を選択してＡＤ変換回路へ電気的に接続する。

実施形態にかかる固体撮像装置を適用した撮像システムの構成を示す断面図。 実施形態にかかる固体撮像装置を適用した撮像システムの構成を示すブロック図。 実施形態にかかる固体撮像装置の構成を示す回路図。 実施形態における画素の構成を示す回路図。 実施形態にかかる固体撮像装置の積層構成を示す分解斜視図。 実施形態にかかる固体撮像装置の積層構成を示す回路図。 実施形態の変形例にかかる固体撮像装置の積層構成を示す回路図。 実施形態の他の変形例にかかる固体撮像装置の積層構成を示す分解斜視図。 実施形態の他の変形例にかかる固体撮像装置の積層構成を示す回路図。

以下に添付図面を参照して、実施形態にかかる固体撮像装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
実施形態にかかる固体撮像装置について説明する。固体撮像装置は、例えば、図１及び図２に示す撮像システムに適用される。図１及び図２は、撮像システムの概略構成を示す図である。図１において、ＯＰは光軸を示している。

撮像システム８１は、例えば、デジタルカメラ、デジタルビデオカメラなどであってもよいし、カメラモジュールが電子機器に適用されたもの（例えばカメラ付き携帯端末等）でもよい。撮像システム８１は、図２に示すように、撮像部８２及び後段処理部８３を有する。撮像部８２は、例えば、カメラモジュールである。撮像部８２は、撮像光学系８４及び固体撮像装置１００を有する。後段処理部８３は、ＩＳＰ（Ｉｍａｇｅ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）８６、記憶部８７、及び表示部８８を有する。

撮像光学系８４は、撮影レンズ４７、ハーフミラー４９、メカシャッタ４６、レンズ４４、プリズム４５、及びファインダー４８を有する。撮影レンズ４７は、撮影レンズ４７ａ，４７ｂ、絞り（図示せず）、及びレンズ駆動機構４７ｃを有する。絞りは、撮影レンズ４７ａと撮影レンズ４７ｂとの間に配され、撮影レンズ４７ｂへ導かれる光量を調節する。なお、図１では、撮影レンズ４７が２枚の撮影レンズ４７ａ，４７ｂを有する場合が例示的に示されているが、撮影レンズ４７は多数枚の撮影レンズを有していてもよい。

固体撮像装置１００は、撮影レンズ４７の予定結像面に配置されている。例えば、撮影レンズ４７は、入射した光を屈折させて、ハーフミラー４９及びメカシャッタ４６経由で固体撮像装置１００の撮像面へ導き、固体撮像装置１００の撮像面に被写体の像を形成する。固体撮像装置１００は、被写体像に応じた画像信号を生成する。

固体撮像装置１００は、図３に示すように、イメージセンサ９０、及び信号処理回路９１を有する。図３は、固体撮像装置１００の回路構成を示す図である。イメージセンサ９０は、例えば、ＣＭＯＳイメージセンサであってもよいし、ＣＣＤイメージセンサであっても良い。イメージセンサ９０は、画素配列ＰＡ、垂直シフトレジスタ９３、タイミング制御部９５、アナログデジタル変換部（ＡＤＣ）９６、相関二重サンプリング部（ＣＤＳ）９７、及びラインメモリ９８を有する。

画素配列ＰＡでは、複数の画素Ｐが例えば行方向及び列方向に配列されている。各画素Ｐは、図４に示すように、例えば、光電変換部３、転送部８、電荷電圧変換部４、リセット部７、増幅部５、及び選択部６を有する。図４は、各画素Ｐの構成を示す図である。図４では、ｎ行ｍ列目の画素Ｐ（ｎ，ｍ）について例示的に示されているが、他の画素についても同様である。

光電変換部３は、光電変換を行い、受けた光に応じた電荷を発生させて蓄積する。光電変換部３は、例えば、フォトダイオードＰＤを有する。

転送部８は、活性状態において、光電変換部３の電荷を電荷電圧変換部４へ転送し、非活性状態において、光電変換部３の電荷を電荷電圧変換部４へ転送しない。転送部８は、垂直シフトレジスタ９３からアクティブレベルの制御信号φＲＥＡＤｎを受けた場合に、光電変換部３の電荷を電荷電圧変換部４へ転送する。転送部８は、垂直シフトレジスタ９３からノンアクティブレベルの制御信号φＲＥＡＤｎを受けた場合に、光電変換部３の電荷を電荷電圧変換部４へ転送しない。転送部８は、例えば、トランスファーゲートとして機能する転送トランジスタＴｄを有し、そのゲートにアクティブレベルの制御信号φＲＥＡＤｎを受けた場合にオンすることにより、光電変換部３の電荷を電荷電圧変換部４へ転送し、そのゲートにノンアクティブレベルの制御信号φＲＥＡＤｎを受けた場合にオフすることにより、光電変換部３の電荷を電荷電圧変換部４へ転送しない。

電荷電圧変換部４は、その寄生容量を用いて、転送された電荷を電圧に変換する。電荷電圧変換部４は、例えば、フローティングジャンクションＦＪを有する。

光電変換部３は、転送部８による電荷の転送が完了してから電荷の蓄積を開始し、転送部８により電荷が次に電荷電圧変換部４へ転送されるまで電荷の蓄積を行う。すなわち、光電変換部３は、転送部８による転送動作の完了タイミングから転送部８による次の転送動作の開始タイミングまでの電荷蓄積期間において、電荷蓄積動作を行う。

リセット部７は、垂直シフトレジスタ９３からアクティブレベルの制御信号φＲＥＳＥＴ＿ＦＪｎを受けた場合に、電荷電圧変換部４の電位を所定の電位（例えば、ＶＤＤｒｅｓｅｔ）にリセットする。リセット部７は、例えば、リセットトランジスタＴｃを有し、そのゲートにアクティブレベルの制御信号φＲＥＳＥＴ＿ＦＪｎを受けた場合にオンすることにより、電荷電圧変換部４の電位を所定の電位（例えば、ＶＤＤｒｅｓｅｔ）にリセットする。

増幅部５は、画素Ｐ（ｎ，ｍ）が選択状態になった際に、電荷電圧変換部４の電圧に基づく信号を信号線ＳＬへ出力する。増幅部５は、例えば、アンプトランジスタＴｂを有し、画素Ｐ（ｎ，ｍ）が選択状態になった際に、信号線ＳＬを介して接続された負荷電流源ＣＳとともにソースフォロワ動作を行うことにより、電荷電圧変換部４の電圧に応じた信号を信号線ＳＬへ出力する。なお、ソースフォロワ動作では、増幅部５から信号線ＳＬに信号が出力される場合、信号線ＳＬがその容量値に応じた速さで充放電され、その電位が変化する。

選択部６は、垂直シフトレジスタ９３からアクティブレベルの制御信号φＡＤＲＥＳｎを受けた場合に、画素Ｐ（ｎ，ｍ）を選択状態にし、垂直シフトレジスタ９３からノンアクティブレベルの制御信号φＡＤＲＥＳｎを受けた場合に、画素Ｐ（ｎ，ｍ）を非選択状態にする。選択部６は、例えば、選択トランジスタＴａを有し、そのゲートにアクティブレベルの制御信号φＡＤＲＥＳｎを受けた際にオンすることにより、画素Ｐ（ｎ，ｍ）を選択状態にし、そのゲートにノンアクティブレベルの制御信号φＡＤＲＥＳｎを受けた際にオフすることにより、画素Ｐ（ｎ，ｍ）を非選択状態にする。

また、画素Ｐは、選択部６が省略された構成であってもよい。その場合、リセット部７が画素Ｐを選択状態／非選択状態にするための動作を行ってもよい。例えば、リセット部７は、電荷電圧変換部４の電位を第１の電位（例えば、ＶＤＤレベル）にリセットすることにより画素Ｐを選択状態にし、電荷電圧変換部４の電位を第２の電位（増幅部５（アンプトランジスタＴｂ）がオフするような電位、例えば、ＧＮＤレベル）にリセットすることにより画素Ｐを非選択状態にしてもよい。

図３に戻って、各画素Ｐで生成された画像信号は、信号線ＳＬを介してＡＤＣ９６へ伝送される。ＡＤＣ９６は、伝送された画像信号（アナログ信号）をＡ／Ｄ変換して画像信号（デジタル信号）を生成してＣＤＳ９７へ供給する。ＣＤＳ９７は、画像信号（デジタル信号）に対してＣＤＳ処理を施してラインメモリ９８経由で信号処理回路９１に出力する。信号処理回路９１では、信号処理が行われる。これらの信号処理された画像データは、ＩＳＰ８６に出力される。

このとき、画素配列ＰＡにおいて、各列の画素Ｐごとに共通の垂直信号線が接続されていると、画素配列ＰＡの多画素化に伴い、各垂直信号線に接続される画素数が増大する傾向にある。各垂直信号線に接続される画素数が増大すると、各垂直信号線の負荷容量が増加しやすく、信号伝送時に垂直信号線を充放電するのに要する時間が長時間化しやすいので、各画素Ｐから周辺回路への信号の読み出し速度の高速化が困難になる可能性がある。

そこで、本実施形態では、基板接合を用いたチップ積層化により、画素領域下に電極の接合点を配置できるようにし、上チップの各垂直信号線を複数の信号線へ分割して下チップの周辺回路へ配線することで、各信号線の負荷を低減し、各画素Ｐから周辺回路への信号の読み出し速度の高速化を図る。

具体的には、図５及び図６に示すように、固体撮像装置１００は、半導体チップＣＨ１及び半導体チップＣＨ２を有する。図５は、固体撮像装置１００の積層構成を示す分解斜視図である。図６は、固体撮像装置１００の積層構成を示す回路図である。

半導体チップＣＨ２には、半導体チップＣＨ１が積層されている。半導体チップＣＨ１及び半導体チップＣＨ２は、基板接合で接合されている。半導体チップＣＨ１及び半導体チップＣＨ２は、互いに表面側が接合され、互いの電極ＥＬ同士を接合（例えば、Ｃｕ−Ｃｕ接合）させることができる。半導体チップＣＨ１及び半導体チップＣＨ２は、それぞれ、表面側に多層配線構造が形成されており、最上の配線層上に表面が露出された電極ＥＬを有する。

半導体チップＣＨ１には、図３に示す固体撮像装置１００内の構成のうち画素配列ＰＡが配される。例えば、半導体チップＣＨ１は、複数の画素Ｐ（１，１）〜Ｐ（４，４）、複数の信号線ＳＬ（１，１）〜ＳＬ（４，４）、及び複数の配線ＷＲ（１，１）〜ＷＲ（４，４）を有する。複数の画素Ｐ（１，１）〜Ｐ（４，４）は、行方向及び列方向に配列され、例えば４行４列を構成する。図５及び図６では、画素配列ＰＡにおける画素の配列数が４行４列である場合を例示するが、画素の配列数はこれに限定されない。なお、図示しないが、各画素Ｐ（１，１）〜Ｐ（４，４）は、裏面照射型の画素構成を有する。

複数の信号線ＳＬ（１，１）〜ＳＬ（４，４）は、列ごとに共通接続されていた垂直信号線から複数の信号線に分割されたものである。

例えば、複数の信号線ＳＬ（１，１）〜ＳＬ（４，１）は、１列目の画素Ｐ（１，１）〜Ｐ（４，１）に対応している。複数の信号線ＳＬ（１，１）〜ＳＬ（４，１）は、１列目の画素Ｐ（１，１）〜Ｐ（４，１）における互いに異なる画素に接続され、互いに電気的に分離されている。複数の信号線ＳＬ（１，１）〜ＳＬ（４，１）は、それぞれ列に沿った方向に延びているとともに、互いに列に沿った方向に配列されている。すなわち、複数の信号線ＳＬ（１，１）〜ＳＬ（４，１）は、１列目の垂直信号線から分割されている。複数の信号線ＳＬ（１，１）〜ＳＬ（４，１）は、例えば画素Ｐごとに分割されている。

複数の信号線ＳＬ（１，４）〜ＳＬ（４，４）は、４列目の画素Ｐ（１，４）〜Ｐ（４，４）に対応している。複数の信号線ＳＬ（１，４）〜ＳＬ（４，４）は、４列目の画素Ｐ（１，４）〜Ｐ（４，４）における互いに異なる画素に接続され、互いに電気的に分離されている。複数の信号線ＳＬ（１，４）〜ＳＬ（４，４）は、それぞれ列に沿った方向に延びているとともに、互いに列に沿った方向に配列されている。すなわち、複数の信号線ＳＬ（１，４）〜ＳＬ（４，４）は、４列目の垂直信号線から分割されている。複数の信号線ＳＬ（１，４）〜ＳＬ（４，４）は、例えば画素Ｐごとに分割されている。

複数の配線ＷＲ（１，１）〜ＷＲ（４，４）は、複数の信号線ＳＬ（１，１）〜ＳＬ（４，４）に対応している。各配線ＷＲ（１，１）〜ＷＲ（４，４）は、対応する信号線ＳＬ（１，１）〜ＳＬ（４，４）を半導体チップＣＨ２側へ３次元的に接続する。例えば、配線ＷＲ（１，１）〜配線ＷＲ（４，１）は、信号線ＳＬ（１，１）〜信号線ＳＬ（４，１）をその下方に設けられた電極ＥＬへ接続する。

半導体チップＣＨ２には、図３に示す固体撮像装置１００内の構成のうち画素配列ＰＡ以外が配される。例えば、半導体チップＣＨ２は、ＡＤＣ９６、ロジック回路９９（図示せず）、複数の接続回路ＣＣ（１）〜ＣＣ（４）、及び複数の配線ＬＷＲ（１，１）〜ＬＷＲ（４，４）を有する。半導体チップＣＨ２では、ＡＤＣ９６が端部付近に配置されている。ＡＤＣ９６の配置領域の近くには、ロジック回路配置領域１１が設けられている。ロジック回路配置領域１１には、ロジック回路９９が配置されている。ロジック回路９９は、信号処理回路９１などを含む（図３参照）。

複数の接続回路ＣＣ（１）〜ＣＣ（４）のそれぞれは、複数の信号線から１つの信号線を選択してＡＤＣ９６へ電気的に接続するように構成されている。

例えば、接続回路ＣＣ（１）は、複数の接続線ＣＬ１〜ＣＬ４、複数の負荷電流源ＣＳ１〜ＣＳ４、スイッチＳＷ、及び転送線ＴＬを有する。複数の接続線ＣＬ１〜ＣＬ４は、複数の負荷電流源ＣＳ１〜ＣＳ４に対応している。各接続線ＣＬ１〜ＣＬ４は、対応する負荷電流源ＣＳ１〜ＣＳ４が接続されている。各接続線ＣＬ１〜ＣＬ４は互いに長さが異なる。図５に示すように、各負荷電流源ＣＳ１〜ＣＳ４は、各接続線ＣＬ１〜ＣＬ４の長さが異なることに応じて生じた空きスペースに配置されている。これにより、各負荷電流源ＣＳ１〜ＣＳ４を効率的に配置することができる。

また、複数の接続線ＣＬ１〜ＣＬ４は、半導体チップＣＨ１側の複数の信号線ＳＬ（１，１）〜ＳＬ（４，１）に対応している。各接続線ＣＬ１〜ＣＬ４は、半導体チップＣＨ１側から、対応する信号線ＳＬ（１，１）〜ＳＬ（４，１）が接続される。転送線ＴＬは、スイッチＳＷ及びＡＤＣ９６を接続している。スイッチＳＷは、複数の接続線ＣＬ１〜ＣＬ４のうち１つの接続線を選択してＡＤＣ９６へ接続する。これにより、半導体チップＣＨ１側の複数の信号線ＳＬ（１，１）〜ＳＬ（４，１）のうち１つの信号線を選択してＡＤＣ９６へ接続することができる。

なお、図５，６では、各接続回路ＣＣにおけるスイッチＳＷの段数が１段である場合について例示しているが、スイッチＳＷの段数が複数段であってもよい。また、スイッチＳＷの具体的な構成は、例えば、ＣＭＯＳインバータでもよいし、ＮＭＯＳトランジスタでもよいし、ＰＭＯＳトランジスタでもよい。

複数の配線ＬＷＲ（１，１）〜ＬＷＲ（４，４）のそれぞれは、半導体チップＣＨ１側から各接続回路ＣＣ内の接続線ＣＬ１〜ＣＬ４へ３次元的に接続する。例えば、配線ＬＷＲ（１，１）〜ＬＷＲ（４，１）は、接続回路ＣＣ（１）内の接続線ＣＬ１〜ＣＬ４をその上方に設けられた電極ＥＬへ接続する。

例えば、信号線ＳＬ（１，１）→配線ＷＲ（１，１）→半導体チップＣＨ１の電極ＥＬ→半導体チップＣＨ２の電極ＥＬ→配線ＬＷＲ（１，１）→接続回路ＣＣ（１）内の接続線ＣＬ１と接続されている。

信号線ＳＬ（２，１）→配線ＷＲ（２，１）→半導体チップＣＨ１の電極ＥＬ→半導体チップＣＨ２の電極ＥＬ→配線ＬＷＲ（２，１）→接続回路ＣＣ（１）内の接続線ＣＬ２と接続されている。

信号線ＳＬ（３，１）→配線ＷＲ（３，１）→半導体チップＣＨ１の電極ＥＬ→半導体チップＣＨ２の電極ＥＬ→配線ＬＷＲ（３，１）→接続回路ＣＣ（１）内の接続線ＣＬ３と接続されている。

信号線ＳＬ（４，１）→配線ＷＲ（４，１）→半導体チップＣＨ１の電極ＥＬ→半導体チップＣＨ２の電極ＥＬ→配線ＬＷＲ（４，１）→接続回路ＣＣ（１）内の接続線ＣＬ４と接続されている。

複数の接続回路ＣＣ（１）〜ＣＣ（４）のそれぞれは、１つの列に対応した複数の信号線から１つの信号線を選択してＡＤＣ９６へ電気的に接続する。

例えば、接続回路ＣＣ（１）は、１列目の画素Ｐ（１，１）〜Ｐ（４，１）に対応しており、複数の信号線ＳＬ（１，１）〜ＳＬ（４，１）から１つの信号線を選択してＡＤＣ９６へ電気的に接続する。接続回路ＣＣ（４）は、４列目の画素Ｐ（１，４）〜Ｐ（４，４）に対応しており、複数の信号線ＳＬ（１，４）〜ＳＬ（４，４）から１つの信号線を選択してＡＤＣ９６へ電気的に接続する。

また、複数の接続回路ＣＣ（１）〜ＣＣ（４）は、選択された信号線を、互いに時分割でＡＤＣ９６へ電気的に接続する。例えば、接続回路ＣＣ（１）で選択された信号線を接続→接続回路ＣＣ（２）で選択された信号線を接続→接続回路ＣＣ（３）で選択された信号線を接続→接続回路ＣＣ（４）で選択された信号線を接続という動作を、時分割で順次に行う。さらに、各接続回路ＣＣ（１）〜ＣＣ（４）内の選択動作も時分割で行うことができる。例えば、「接続回路ＣＣ（１）で選択された信号線を接続」の動作期間内において、接続線ＣＬ１を選択して接続→接続線ＣＬ２を選択して接続→接続線ＣＬ３を選択して接続→接続線ＣＬ４を選択して接続という動作を、時分割で順次に行う。これにより、各画素Ｐから信号線ＳＬ経由で出力された信号を順次に選択してＡ／Ｄ変換することができる。

以上のように、実施形態では、固体撮像装置１００において、複数の信号線ＳＬ（１，１）〜ＳＬ（４，１）は、１列目の画素Ｐ（１，１）〜Ｐ（４，１）における互いに異なる画素に接続され、互いに電気的に分離されている。すなわち、複数の信号線ＳＬ（１，１）〜ＳＬ（４，１）は、１列目の垂直信号線から電気的に分割されている。これにより、各信号線ＳＬの負荷を低減でき、信号伝送時に各信号線を充放電するのに要する時間を短縮でき、各画素Ｐから周辺回路（例えば、ＡＤＣ９６）への信号の読み出し速度を高速化できる。

また、実施形態では、固体撮像装置１００において、接続回路ＣＣが、複数の信号線ＳＬから１つの信号線を選択してＡＤＣ９６へ電気的に接続する。このとき、複数の接続回路ＣＣ（１）〜ＣＣ（４）は、選択された信号線を、互いに時分割でＡＤＣ９６へ電気的に接続する。また、各接続回路ＣＣ（１）〜ＣＣ（４）内の選択動作も時分割で行うことができる。これにより、各画素Ｐから信号線ＳＬ経由で出力された信号を順次に選択してＡ／Ｄ変換することができる。

なお、各接続回路ＣＣ（１）〜ＣＣ（４）は、複数の負荷電流源ＣＳ１〜ＣＳ４（図６参照）に代えて、図７に示すように、１つの負荷電流源ＣＳ１ａを有していてもよい。負荷電流源ＣＳ１ａは、転送線ＴＬに接続されている。これにより、接続回路ＣＣ（１）内に設ける負荷電流源ＣＳ１ａの数を１つに低減でき、半導体チップＣＨ２における負荷電流源ＣＳ１ａの配置面積を削減できる。

あるいは、実施形態では、垂直信号線を１画素ごとに分割しているが、垂直信号線の分割数は任意であり、例えば、図８、図９に示すように、垂直信号線を複数画素ごとに分割してもよい。図８は、固体撮像装置１００’の積層構成を示す分解斜視図である。図９は、固体撮像装置１００’の積層構成を示す回路図である。

例えば、半導体チップＣＨ１’において、複数の信号線ＳＬ’（１，１）〜ＳＬ’（２，１）は、１列目の垂直信号線から、例えば２画素Ｐごとに分割されている。これにより、半導体チップＣＨ１’における信号線ＳＬ’のトータルの本数を例えば約半分に低減でき、また、半導体チップＣＨ２’側へ接続する配線ＷＲ’の本数も例えば約半分に低減できる。それに応じて、半導体チップＣＨ２’において、各接続回路ＣＣ内の接続線ＣＬ’の本数、負荷電流源ＣＳ’の個数も例えば約半分に低減でき、半導体チップＣＨ１’側から接続する配線ＬＷＲ’の本数も例えば約半分に低減できる。すなわち、全体として、固体撮像装置１００’の構成を簡略化できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

８１ 撮像システム、１００，１００’ 固体撮像装置。

Claims (6)

1. 列に沿った方向に配された複数の画素と前記複数の画素における互いに異なる画素に接続され互いに電気的に分離された複数の信号線とを有する第１の半導体チップと、
   ＡＤ変換回路と前記複数の信号線から１つの信号線を選択して前記ＡＤ変換回路へ電気的に接続する接続回路とを有する第２の半導体チップと、
   を備えたことを特徴とする固体撮像装置。
2. 前記第１の半導体チップと前記第２の半導体チップとは積層され、
   前記接続回路と前記複数の信号線とは電気的に接続されている
   ことを特徴とする請求項１に記載の固体撮像装置。
3. 前記複数の信号線は、それぞれ列に沿った方向に延びているとともに、互いに列に沿った方向に配列されている
   ことを特徴とする請求項１又は２に記載の固体撮像装置。
4. 前記接続回路は、
   前記複数の信号線に対応しており、対応する信号線がそれぞれ接続される複数の接続線と、
   前記複数の接続線のうち１つの接続線を選択して前記ＡＤ変換回路へ接続するスイッチと、
   を有する
   ことを特徴とする請求項１から３のいずれか１項に記載の固体撮像装置。
5. 前記複数の接続線は、互いに長さが異なる
   ことを特徴とする請求項４に記載の固体撮像装置。
6. 前記接続回路は、
   前記複数の接続線に対応しており、対応する接続線にそれぞれ接続された複数の電流源をさらに有する
   ことを特徴とする請求項４又は５に記載の固体撮像装置。

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