KR101942337B1 - 최소 수직 상호연결들로 하이브리드 이미지 센서를 위한 적층 수법을 사용한 화소 어레이 영역 최적화 - Google Patents

최소 수직 상호연결들로 하이브리드 이미지 센서를 위한 적층 수법을 사용한 화소 어레이 영역 최적화 Download PDF

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로랑 블랑까르
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Abstract

적층된 기판들과 연관된 특징들 간에 최소 수직 상호연결들로 관계된 회로의 배치를 위한 적층 수법을 사용하여 기판 상에 화소 어레이 영역을 최적화하는 하이브리드 이미징 센서의 실시예들이 개시된다. 최대화된 화소 어레이 크기 다이 크기(영역 최적화)의 실시예들이 개시되며, 디지털 이미징의 산업에 공통인 특정 응용들을 위해 개선된 이미지 질, 개선된 기능, 및 개선된 폼 팩터들을 제공하는 최적화된 이미징 센서 또한 개시된다.

Description

최소 수직 상호연결들로 하이브리드 이미지 센서를 위한 적층 수법을 사용한 화소 어레이 영역 최적화{PIXEL ARRAY AREA OPTIMIZATION USING STACKING SCHEME FOR HYBRID IMAGE SENSOR WITH MINIMAL VERTICAL INTERCONNECTS}
발명은 일반적으로 전자기 감지 및 센서들에 관한 것이며 또한 저 에너지 전자기 스루풋 상태들뿐만 아니라 저 에너지 전자기 입력 상태들에 관한 것이다. 발명은, 반드시 전부는 아니지만, 화소 어레이 영역을 최적화하는 것과 화소 크기/다이 크기를 최대화하는 것을 포함할 수 있는, 특히 기판들 간에 최소 수직 상호연결들로 하이브리드 이미지 센서를 위한 적층 수법을 사용하는 것 및 연관된 시스템들, 방법들 및 특징들에 관한 것이다.
일반적으로 이미징(imaging)/카메라 기술의 사용을 이용하며 포함하는 다수의 전자 디바이스들의 대중화가 있었다. 예를 들면, 스마트폰들, 타블렛 컴퓨터들, 및 이외 다른 휴대 컴퓨팅 디바이스들 모두가 이미징/카메라 기술을 포함하고 이용한다. 이미징/카메라 기술의 사용은 가전산업으로 제한되지 않는다. 다양한 산업적 응용들, 의료 응용들, 가정 및 비즈니스 보안/감시 응용들, 및 더 많은 것을 포함하여, 다양한 그외 다른 사용 분야들 또한 이미징/카메라 기술을 이용한다. 실제로, 이미징/카메라 기술은 거의 모든 산업들에서 이용된다.
이러한 대중화에 기인하여, 점점 더 작은 고선명 이미징 센서들에 대한 요구가 시장에서 극적으로 증가하였다. 고 해상도 및 고선명은 더 많은 데이터가 비교적 작은 공간에서 이동되어야 함을 의미한다. 발명의 디바이스, 시스템 및 방법들은 크기 및 폼 팩터가 고려사항인 어떠한 이미징 응용에서든 이용될 수 있다. 이를테면 전하-결합 디바이스(CCD), 혹은 상보형 금속-산화물 반도체(CMOS), 또는 현재 공지된 혹은 미래에 알려질 수 있는 그외 어떤 임의의 이미지 센서와 같은, 몇몇 서로 다른 유형들의 이미징 센서들이 발명에 의해 이용될 수 있다.
CMOS 이미지 센서들은 전형적으로, 전체의 화소 어레이 및 이를테면 아날로그-디지털 변환기들 및/또는 증폭기들과 같은 관계된 회로를 단일 칩 상에 실장한다. CMOS 이미지 센서의 크기 제한들은 증가하는 더 많은 데이터가 점점 더 작아지는 구역(confines) 이내에서 이동되고 있을 것을 자주 요구한다. 회로들 간에 콘택 패드들은 CMOS 이미지 센서의 설계 및 제조에서 고려되어야 하는 다수의 고려사항에 기인하여, 센서와 이를테면 신호 처리와 같은 다른 중요한 기능들 간에 점점 더 작게 제조될 수 있다. 이에 따라, 예를 들면, 화소 어레이를 증가시키는 것은 관계된 회로가 점유할 수 있는 감소된 영역 때문에, A/D 변환 또는 다른 신호 처리 기능들과 같은, 다른 영역들에서 절충을 수반할 수 있다.
발명은 제 1 기판 상에 화소 어레이를 최적화 및 최대화하고 후속 기판들 상에 관련 회로를 적층함으로써 신호 처리의 질을 희생함이 없이 화소 어레이를 최적화하고 최대화한다. 발명은 기판 상에 화소 어레이의 영역을 최적화하는 것을 이용하기 위해 후면 조명(back-side illumination) 및 다른 영역들에서의 진보를 이용한다. 적층 수법 및 구조는 작은 칩 크기를 유지하면서도 매우 기능적인 대규모 회로들이 이용될 수 있게 한다.
발명의 특징들 및 잇점들은 다음 설명에서 개시될 것이며, 부분적으로는 설명으로부터 명백해질 것이며, 혹은 과도한 실험없이 발명의 실시예 의해 알게 될 수 있다. 발명의 특징들 및 잇점들은 특히 첨부된 청구항들에 지정된 기구들 및 조합들에 의해 실현되고 얻어질 수 있다.
발명의 특징들 및 잇점들은 동반된 도면에 관련하여 제시되는 다음의 상세한 설명의 고찰로부터 명백해질 것이다.
도 1a는 단일 기판 상에 건조된 이미징 센서의 실시예의 개요도이다.
도 1b는 이미징 센서의 실시예의 개요도로서, 발명의 원리 및 교시된 바에 따라 화소 어레이에 관하여 처리 회로들의 원격에 배치를 실증한다.
도 2는 발명의 원리 및 교시된 바에 따라 복수의 기판들 상에 형성된 이미징 센서의 실시예의 개요도이다.
도 3a는 모노리식 상에 만들어진 이미징 센서의 실시예의 사시도로서, 화소들 및 지원 회로를 포함하는 복수의 컬럼들을 도시한 것이며, 지원 회로는 1 화소 폭이다.
도 3b는 모노리식 상에 만들어진 이미징 센서의 실시예의 평면도로서, 화소들 및 지원 회로를 포함하는 복수의 컬럼들을 도시한 것이며, 지원 회로는 1 화소 폭이다.
도 3c는 도 3a로부터 취해진 화소들 및 지원 회로를 포함하는 단일 컬럼의 사시도이다.
도 3d는 도 3b로부터 취해진 화소들 및 지원 회로를 포함하는 단일 컬럼의 평면도이다.
도 3e는 모노리식 상에 만들어진 이미징 센서의 실시예의 사시도로서, 화소들 및 지원 회로를 포함하는 복수의 컬럼들을 도시한 것이며, 지원 회로는 2 화소 폭이다.
도 3f는 모노리식 상에 만들어진 이미징 센서의 실시예의 평면도로서, 화소들 및 지원 회로를 포함하는 복수의 컬럼들을 도시한 것이며, 지원 회로는 2 화소 폭이다.
도 3g는 발명의 원리 및 교시된 바에 따라 복수의 기판들을 연결하는 것으로 도시된 상호연결들 및 비아들로 제 1 기판 상에 화소 어레이와 제 2 또는 후속 기판 상에 위치된 지원 회로를 가진 복수의 기판들 상에 형성된 이미징 센서의 실시예의 사시도이다.
도 3h는 도 3g의 복수의 기판들 상에 형성된 이미징 센서의 실시예의 정면도이다.
도 3i는 화소 어레이를 형성하는 복수의 화소 컬럼들은 제 1 기판 상에 위치되고 복수의 회로 컬럼들은 제 2 기판 상에 위치된 복수의 기판들 상에 형성된 이미징 센서의 실시예의 사시도로서, 한 컬럼의 화소들과 이의 연관된 혹은 대응하는 한 컬럼의 회로 간에 전기적 연결 및 통신을 도시한 것이다.
도 3j는 도 3i로부터 취해진 단일 컬럼의 화소들 및 단일 컬럼의 회로의 사시도로서 이들 간에 전기적 연결을 도시한 것이다.
도 3k는 도 3i 및 도 3j로부터 취해진 단일 컬럼의 화소들 및 단일 컬럼의 회로의 사시도로서 이들 간에 전기적 연결을 도시한 것이다.
도 3l은 도 3i 및 도 3j로부터 취해진 단일 컬럼의 화소들 및 단일 컬럼의 회로의 사시도로서 이들 간에 전기적 연결을 도시한 것이다.
도 3m은 화소 어레이를 형성하는 복수의 화소 컬럼들이 제 1 기판 상에 위치되고 복수의 회로 컬럼들은 제 2 기판 상에 위치된 복수의 기판들 상에 형성된 이미징 센서의 실시예의 사시도로서, 복수의 화소 한 컬럼들과 연관된 혹은 대응하는 컬럼들의 회로 간에 복수의 전기적 연결들 및 통신을 도시한 것이다.
도 3n은 화소 어레이를 형성하는 복수의 화소 컬럼들이 제 1 기판 상에 위치되고 복수의 회로 컬럼들이 제 2 기판 상에 위치되고 회로 컬럼들은 두 화소들의 폭 및 화소 컬럼의 길이의 절반인 복수의 기판들 상에 형성된 이미징 센서의 실시예의 사시도로서, 복수의 화소 컬럼들과 연관된 혹은 대응하는 컬럼들의 회로 간에 복수의 전기적 연결들 및 통신을 도시한 것이다.
도 3o는 도 3n의 맨 우측 컬럼으로부터 취한 단일 컬럼의 화소들 및 단일 컬럼의 회로의 사시도로서 이들 간에 전기적 연결을 도시한 것이다.
도 3p는 도 3n 및 도 3o로부터 취한 단일 컬럼의 화소들 및 단일 컬럼의 회로의 정면도로서 이들 간에 전기적 연결을 도시한 것이다.
도 3q는 도 3n 및 도 3o로부터 취한 단일 컬럼의 화소들 및 단일 컬럼의 회로의 측면도로서 이들 간에 전기적 연결을 도시한 것이다.
도 3r은 도 3n의 맨 좌측 컬럼으로부터 취한 단일 컬럼의 화소들 및 단일 컬럼의 회로의 사시도로서 이들 간에 전기적 연결을 도시한 것이다.
도 3s는 도 3n 및 도 3r로부터 취한 단일 컬럼의 화소들 및 단일 컬럼의 회로의 정면도로서 이들 간에 전기적 연결을 도시한 것이다.
도 3t는 도 3n 및 도 3r로부터 취한 단일 컬럼의 화소들 및 단일 컬럼의 회로의 측면도로서 이들 간에 전기적 연결을 도시한 것이다.
도 3u는 화소 어레이를 형성하는 복수의 화소 컬럼들이 제 1 기판 상에 위치되고 복수의 회로 컬럼들이 제 2 기판 상에 위치되고 회로 컬럼들은 4 화소들의 폭인 복수의 기판들 상에 형성된 이미징 센서의 실시예의 사시도로서, 복수의 화소 컬럼들과 연관된 혹은 대응하는 컬럼들의 회로 간에 복수의 전기적 연결들 및 통신을 도시한 것이다.
도 3v는 도 3u의 맨 우측 컬럼으로부터 취한 단일 컬럼의 화소들 및 단일 컬럼의 회로의 사시도로서 이들 간에 전기적 연결을 도시한 것이다.
도 3w는 도 3u 및 도 3v로부터 취한 단일 컬럼의 화소들 및 단일 컬럼의 회로의 정면도로서 이들 간에 전기적 연결을 도시한 것이다.
도 3x는 도 3u 및 도 3v로부터 취한 단일 컬럼의 화소들 및 단일 컬럼의 회로의 측면도로서 이들 간에 전기적 연결을 도시한 것이다.
도 3y는 도 3u의 맨 우측에 컬럼의 좌측으로 이에 이웃한 컬럼으로부터 취해진 단일 컬럼의 화소들 및 단일 컬럼의 회로의 사시도로 이들 간에 전기적 연결을 도시한 것이다.
도 3z는 도 3u 및 도 3y로부터 취해진 단일 컬럼의 화소들 및 단일 컬럼의 회로의 정면도로 이들 간에 전기적 연결을 도시한 것이다.
도 3aa는 도 3u 및 도 3y로부터 취해진 단일 컬럼의 화소들 및 단일 컬럼의 회로의 측면도로서 이들 사이에 전기적 연결을 도시한 것이다.
도 4는 복수의 기판들 상에 형성된 이미징 센서의 실시예를 도시한 것으로 발명의 원리 및 교시된 바에 따라 지원 회로들의 특정한 배치의 실시예를 도시한 것이다.
도 5는 복수의 기판들 상에 형성된 이미징 센서의 실시예를 도시하고, 지원 회로들의 특정한 배치의 실시예를 도시한 것으로, 발명의 원리 및 교시된 바에 따라 회로들의 일부는 비교적 떨어져 배치된다.
도 6은 발명의 원리 및 교시된 바에 따라 상이한 화소 어레이들에 의한 피복도의 여러 백분률들을 갖는 제 1기판의 실시예를 도시한 것이다.
도 7은 발명의 원리 및 교시된 바에 따라 복수의 화소 어레이들을 갖는 실시예를 도시한 것이다.
도 8은 발명의 원리 및 교시된 바에 따라 최적화된 화소 어레이 및 관계된 혹은 지원 회로가 적층된 이미지 센서의 실시예를 도시한 것으로 광원을 도시한 것이다.
도 9는 발명의 원리 및 교시된 바에 따라 최적화된 화소 어레이 및 관계된 혹은 지원 회로가 적층된 이미지 센서의 후면 조명 실시예를 도시한 것이다.
도 10은 발명의 원리 및 교시된 바에 따라 화소 어레이가 모든 상기 지원 회로들로부터 더 떨어져 위치된 이미지 센서의 실시예를 도시한 것이다.
도 11은 발명의 원리 및 교시된 바에 따라 상이한 크기의 적층된 기판들을 갖는 이미지 센서의 실시예를 도시한 것이다.
도 12은 화소 아키텍처의 실시예를 도시한 것으로, 각 화소 컬럼은 판독 버스를 또 다른 화소 컬럼와 공유하지 않는다.
도 13은 2개의 화소 컬럼들 당 하나의 판독 버스가 있게, 판독 버스에 관하여 화소 컬럼들의 수평 2-웨이 공유가 있는 화소 아키텍처의 실시예를 도시한 것이다.
발명에 따른 원리의 이해를 촉진시킬 목적으로, 도면들에 도시된 실시예들이 이제 참조될 것이며 이를 기술하기 위해 특정한 언어가 사용될 것이다. 그럼에도불구하고 이에 의해 발명의 범위의 어떠한 제한도 의도되지 않음이 이해될 것이다. 관련 기술에 숙련되고 이 발명을 소유하는 자에게 통상적으로 일어나게 될, 본원에 예시된 발명의 특징들의 임의의 변경들 및 추가의 수정들과, 본원에 예시된 바와 같은 발명의 원리의 임의의 추가의 응용들은 청구된 발명의 범위 내에 있는 것으로 간주된다.
기판들 사이에서 최소 수직 연결을 갖는 하이브리드 이미지 센서에 대한 적층 수법을 이용하는 화소 어레이 영역을 최적화하기 위한 디바이스들, 시스템들, 방법들 및 프로세스들이 개시되고 기술되기 전에, 이 발명은 이러한 구조들, 구성들, 프로세스 단계들, 및 물질들이 다소 가변할 수도 있기 때문에 본원에 개시된 특정한 구조들, 구성들, 프로세스 단계들, 및 물질들로 제한되지 않음을 이해해야 한다. 또한, 분원에 채용된 용어는 특정 실시예들만을 기술할 목적으로 사용되고 발명의 범위는 첨부된 청구항들 및 이의 등가물들에 의해서만 제한될 것이기 때문에 한정하려는 것은 아님을 이해해야 한다.
이 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, 단수표현은 맥락이 명확히 달리 언급하지 않는한 복수의 지시 대상들을 포함하는 것에 유의해야 한다.
발명의 주 요지를 기술하고 청구함에 있어, 이하 개시되는 정의들에 따라 다음의 용어가 사용될 것이다.
본원에서 사용되는 바와 같이, "포함하다", "내포하다", "을 특징으로 하다"라는 용어들은 추가되는, 인용되지 않은 구성요소들 또는 방법 단계들을 배제하지 않는 포괄적(inclusive) 또는 개방형(open-ended) 용어들이다.
본원에서 사용되는 바와 같이, "로 구성되다"라는 어구는 청구항에 명시되지 않은 어떠한 구성요소 또는 단계이든 배제한다.
본원에서 사용되는 바와 같이, "필요로 ~로 구성되다"라는 어구는 명시된 물질들 또는 단계들 및 청구된 발명의 기본이 되는 신규한 특징 또는 특징들에 실질적으로 영향을 미치지 않는 것들로 청구항의 범위를 제한한다.
본원에서 사용되는 바와 같이, "근단"이라는 용어는 기점에서 가장 가까운 부분의 개념을 넓게 지칭할 것이다.
본원에서 사용되는 바와 같이, "원단"이라는 용어는 일반적으로, 근단의 반대, 따라서 맥락에 따라, 기점에서 더 먼 부분, 혹은 가장 먼 부분을 지칭할 것이다.
스틸이든 영화이든 간에 디지털 이미징은 이미지 데이터를 기록하기 위해 사용되는 디바이스들에 관하여 그에 가해지는 많은 제약들을 갖는다. 본원에서 논의되는 바와 같이, 이미징 센서는 적어도 한 기판 상에 배치되는 화소 어레이 및 지원 회로들을 포함할 수 있다. 디바이스들은 일반적으로 응용에 따라 이미징 센서의 폼 팩터에 대해 실제적이고 최적인 제약들을 갖는다. 대부분의 응용들에서, 특히 상업적 사용에 있어서, 크기가 일반적으로 제안이 된다. 크기가 겉보기에 최소의 제약이게 되는 우주 공간 응용들에서조차도, 이미징 디바이스가 궤도에 발사되고 중력의 힘을 극복할 필요가 있기 때문에 크기가 여전히 문제가 된다. 또한, 그리고 특히 가전제품에서, 이미징 디바이스/카메라에 의해 추가되는 임의의 벌크는 있을 수 있는 다른 기능적 하드웨어 또는 배터리 용량/수명을 감소시킨다. 이에 따라, 크기는 이미징 센서를 사용하는 임의의 응용에서 해결되어야 하는 거의 언제나 제약이 된다.
많은 경우들에 있어서, 이미징 디바이스의 폼 팩터가 제약된다. 화소 어레이에 관하여, 측방으로/수평으로, 비제한된 영역 또는 부지가 있을 수 있고, 혹은 수직으로 화소 어레이 바로 뒤에 다량의 공간이 있을 수 있다. 흔히, 장비(fitment)를 위한 유일한 고려사항인 것은 화소 어레이가 아니라, 수용될 필요가 있는 지원 회로이다. 지원 회로들은 아날로그-디지털 변환기들, 파워 회로들, 파워 수확기들(harvesters), 증폭기 회로들, 전용 신호 프로세서들 및 필터들, 데이터 송신을 위한 직렬화기들, 등일 수 있지만, 그러나 반드시 이들로 제한되는 것은 아니다. 회로들 외에도, 광 필터들 및 렌즈들과 같은 물리적 특성 요소들이 요구될 수도 있다. 위에 모두는 이미징 디바이스의 폼 팩터에 관해 결정하고 이를 설계할 때 고려되어야 하며 통상적으로 산업은 최근의 이미지 센서들을 설계할 때 지원 회로들의 측방 또는 수평 배치를 선택하였다. 그럼에도, 측방 또는 수평 폼 팩터보다는 더 수직한 폼 팩터로부터 이익이 얻어질 많은 응용들이 있다.
비교적 수직인(화소 어레이에 관하여) 폼 팩터를 갖는 이미징 디바이스로부터 이익이 얻어질 응용의 예는 스코프의 사용을 요구하는 분야가 될 것이다. 예를 들면, 산업용 스코프들 및 의료용 내시경들은 디바이스의 루멘 내에 수용될 수도 있을 이미지 센서로부터 이익을 얻을 것이다. 이러한 스코프 응용에서, 스코프의 루멘 내에 배치될 수도 있을 이미지 센서는 잇점이 있을 수 있다. 그러면 루멘의 내직경(둥그렇다면)은 이미지 센서의 최대 직경(둥근)을 정의할 것이다. 3mm 내지 15mm의 대중적인 루멘 크기 범위로, 이미지 센서는 내직경 제약들에 기인하여 측방 방향으로 폼 팩터 고려사항에서 크게 제한될 것임을 알 것이다. 따라서, 더 수직인 구성이 잇점이 있을 수 있다.
위에 언급된 바와 같이, 크기가 문제가 될지라도, 화소 카운트 수는 특정 응용에 상관없이 산업 전체에 걸쳐 계속하여 상승하며, 이미지들이 기록된 후에 이들을 실제로 보기 위해 사용되는 컴퓨터 모니터 또는 텔레비전과 같은 매체들을 종종 무색하게 한다. 그러나, 모든 화소들은 똑같게 생성되지 않음을 알 것이다. 위의 예에서, 제한된 광 응용에서는 스코프 구성이 사용될 수도 있다. 이러하기 때문에, 낮은 광 상황들에서 잘 기능하는 스코프 기반의 이미지 센서가 잇점이 있을 수 있다. 큰 화소들은 작은 화소들보다 단순히 이들의 서로 다른 크기들 때문에 더 많은 광을 수집하는 능력을 갖는다. 그러나, 시장에서 경향은 주어진 폼 팩터에서 화소들의 수를 증가시켜왔다. 논리적으로 주어진 영역에 더 많은 화소들은 일반적으로 더 작은 화소 크기를 의미한다. 더 작은 화소들은 낮은 광에서 잘 작동하지 않고 전자 크라우딩(electronic crowding) 때문에 노이즈를 야기하는 단점이 있다. 또한, 더 많은 화소들은 광 수집 공간에 관하여 더 많은 경계 공간인 것과 같다. 더 큰 화소들은 이들이 단순히 광 감지 부분 대 경계 부분의 비가 더 크기 때문에 더 나은 이미지들 및 더 큰 이미지 질을 내보이는 경향이 있다. 이들 문제들 모두는 최근의 작은 이미지 센서들의 이미지 질을 불량하게 한다.
화소 수가 주어진 공간에서 계속하여 늘어남에 따라 화소 피치는 감소하고 그럼으로써 상호연결 전기적 콘택을 위한 더 큰 정밀도를 요구한다. 따라서, 데이터 취급에서 더 큰 정밀도에 대한 필요성이 증가되 화소 피치에 대해 요구되기 때문에 이미지 센서 제작의 비용이 증가할 수 있다. 현재 기술들은 제조 동안 수율이 떨어지므로 비용은 증가하지만 증가된 능력들을 가진 이미지 센서들을 달성하기 위해 사용될 수 있다.
화소 피치 대 범프 피치의 비에 관하여 본원에 개시되는 기술들 및 구조들 은 다음을 가능하게 할 것이다:
ㆍ교번하는 상호연결들, 즉, 상호연결 용장성을 제공하는 증가된 능력에 기인한 개선된 제조 신뢰성;
ㆍ응용 또는 사용 분야마다 비용 효율적이게 범프 피치 크기를 최대화한다;
ㆍ더 큰 화소 피치를 사용하는 능력에 기인하여 더 경제적인 CMOS 프로세스를 가능하게 한다;
ㆍ보다 효율적인 범프 기술 액세스를 가능하게 한다. 즉 복수의 버스들로부터 데이터 판독 또는 화소 어레이의 직접적인 오프;
ㆍ수율을 개선하기 위해 CMOS 프로세스에서 용장성을 가능하게 한다.
ㆍ소정의 또는 정의된 화소 영역 내에 국부화된 ADC의 사용; 및
ㆍ이용될 복수의 화소 어레이 기하구조들, 복수의 버스들, 및 컬럼 범프 구성들을 가능하게 한다.
위에 확인된 쟁점들은 산업 내에 몇몇 요구에 관하여 최신의 기술을 기술한다. 필요한 것은, 모두가 제한된 공간 내에서 제약되는 것들이지만, 화소 수, 수직 아키텍처 및 폼 팩터에 의한 적절한 해상도와 가능한한 큰 화소 크기를 갖는 이미지 센서이다. 발명은 기판/칩 상에 화소 어레이의 크기를 최적화하고 하나 이상의 지원 기판들/칩들 상에 일반적으로 수직 구성으로 지원 회로들을 떨어져 위치시킴으로써 이들 및 잠재적으로 다른 문제들을 해결하는 설계의 실시예들 및 방법들을 구상하며 논의할 것이다.
온-칩 아날로그-디지털 변환기들(ADC), 온-칩 디지털 및 아날로그 알고리즘들, 온-칩 복합 타이밍들, 및 온-칩 복합 아날로그 기능들을 사용하는 고 성능 이미지 센서들은 다음의 이유들(이하 리스트는 완전한 리스트가 아니며 단지 예시적 목적들을 위해 주어진 것이다) 때문에 고 품질의 이미지들을 제공한다:
긴 오프-칩 아날로그 데이터 라인들(온-칩 ADC가 없다면, 아날로그 신호들은 오프-칩으로 보내질 필요가 있다)에 기인한 픽-업 노이즈가 없다;
디지털 변환이 데이터 경로(가외의 노이즈를 추가할 가외의 증폭기, 버퍼가 없다)에서 조기에 수행되기 때문에 시간적 노이즈가 낮다;
복합 온-칩 타이밍 발생기를 사용한 로컬 타이밍 최적화. 패드 수 제한 때문에, 단순한 타이밍만이 외부 시스템을 사용하여 수행될 수 있다;
I/O에 의해 발생되는 낮은 노이즈. 온-칩 시스템들은 감소된 패드 수를 가능하게 한다; 더 빠른 동작이 달성될 수 있다(더 직렬의 온-칩 동작, 감소된 스트레이 정전용량들 및 저항들).
그러나, 이러한 고 품질의 이미지들을 제공하기 위해 사용되는 정교한 기능들 및 프로세스들은 화소 어레이 주위에 매우 큰 영역을 점유하며 화소 어레이 크기 대 다이 크기의 비를 현저하게 낮춘다. 위에 언급된 ADC들 및 다른 정교한 기능들을 포함하여, 온-칩 프로세스들 및 회로를 사용하는 이미징 시스템에서 25% 미만의 화소 어레이 크기 대 다이 크기의 비를 갖는 것이 공통이다. 이에 따라, 화소 어레이 크기 대 다이 크기의 비와 온-칩 기능들 간에 절충이 있다.
그러므로, 화소 어레이 크기 대 다이 크기의 최적화된 비를 사용할 필요가 있는 기술의 응용들의 대부분은 디지털 변환(아날로그 아웃) 없이 혹은 감소된 아날로그/디지털 기능 및 저급의 아날로그-디지털 변환을 사용하여 이미지 센서들을 커스터마이즈할 수 있다. 이 경우에서조차도, 50%보다 큰 화소 어레이 크기 대 다이 크기의 비들은 달성하기가 어렵다.
발명은 이미지 질을 희생함이 없이 화소 어레이 크기 대 다이 크기의 비를 증가시키는 시스템 및 방법을 실증하고 구상한다. 발명은 주어진 다이 크기를 사용하며 최대화된 화소 어레이 크기가 요구되는 이미징 응용들 혹은 주어진 화소 어레이 크기를 사용하나 더 작은 다이 크기가 요구되는 이미징 응용들을 구상한다.
3차원 적층 기술의 주요 문제들 중 하나는 다이 범프 피치이다. 현재 기술들은 대략 50㎛ 내지 100㎛의 범프 피치를 달성한다. 다음 3 내지 10년 내에, 개발되는 기술들은 화소 피치와 크기가 같거나 거의 동일한 범위 내 크기로 범프 피치가 감소될 수 있게 할 것으로 예상된다.
또한, 적층된 기판들/칩들 수율은 범프 피치에 직접 의존한다. 적층된 기판들/칩들에서 가장 빈번한 실패는 2개의 상호연결들 또는 범프들 간에 전기적 단락이다. 범프 피치가 크기가 감소하고 더 작아지게 됨에 따라, 웨이퍼들의 평탄화 명세는 더 엄격해져야 한다. 웨이퍼 평탄화 오류들을 흡수하기 위해서, 상호연결들 또는 범프들은 더 크게 만들어지거나 성장된다. 그러나, 더 큰 상호연결들/범프들에 과잉의 금속은 웨이퍼 본당 프로세스 동안에 측(들)으로 이동하는 경향이 있는데, 이것이 이웃한 혹은 인접한 범프들을 단락시킬 수 있다. 완화된 웨이퍼 정렬 프로세스에 기인한 더 큰 수율 및 더 낮은 비용은 상호연결 또는 범프 피치를 완화함으로써 달성될 수 있다.
발명은 더 엄격한 화소 피치에 작용하면서 범프 피치를 완화시키는 디바이스, 시스템, 방법을 제안한다.
또한, 발명은 아니라면 단일의 모노리식 기판/칩 상에 자신의 화소 어레이 및 지원 회로로 제조되었을 수도 있었을, 그리고 모든 또는 대다수의 지원 회로로부터 화소 어레이를 분리시키는 이미지 센서를 구상한다. 발명은 3차원 적층 기술을 사용하여 함께 적층될 적어도 2개의 기판들/칩들을 사용할 수 있다. 2개의 기판들/칩들 중 첫 번째는 이미지 CMOS 프로세스를 사용하여 가공될 수 있다. 제 1 기판/칩은 화소 어레이만으로 혹은 제한된 회로에 의해 둘러싸인 화소 어레이로 구성될 수 있다. 제 2 또는 후속 기판/칩은 임의의 프로세스를 사용하여 가공될 수 있고, 이미지 CMOS 프로세스로부터 될 필요는 없다. 제 2 기판/칩은 기판/칩 상에 매우 제한되 공간 또는 영역 내에 다양한 다수의 기능들을 집적하기 위해서 고밀도의 디지털 프로세스, 혹은 예를 들면 정밀한 아날로그 기능들을 집적하기 위해서 혼합-모드 또는 아날로그 프로세스, 혹은 무선 능력을 구현하기 위한 RF 프로세스, 혹은 MEMS 디바이스들을 집적하기 위한 MEMS(Micro-Electro-Mechanical Systems)일 수 있는데, 그러나 이들로 제한되지 않는다. 이미지 CMOS 기판/칩은 임의의 3차원 기술을 사용하여 제 2 또는 후속 기판/칩과 적층될 수 있다. 제 2 기판/칩은 아니라면 주변 회로들로서 제 1 이미지 CMOS 칩(모노리식 기판/칩 상에 구현된다면) 내에 구현 되었었을 대부분, 혹은 대다수의 회로를 지원할 수 있고, 따라서 화소 어레이 크기를 일정하게 유지하면서도 전체 시스템 영역을 증가시키고 가능한 최대한 정도로 최적화하였다. 두 기판들/칩들 간에 전기적 연결은 와이어본드들, μ범프 및/또는 TSV(Through Silicon Via)일 수 있는 상호연결들을 통해 행해질 수 있다.
이제 도 1a 및 도 1b를 참조하면, 도 1a는 단일 기판이 칩 건조의 토대로서 사용되는 모노리식 설계의 이미징 센서의 예를 도시한 것이다. 도 1a에서 알 수 있는 바와 같이, 기판(100a)은 전자기 에너지를 수신하고, 이를 데이터로 변환하고, 이 데이터를, 종국에 디지털 이미지 또는 비디오가 되게 하는 처리를 위해 지원 회로들(110a, 120a, 130a)에 전달하게 구성되는 화소 어레이(150a)를 포함할 수 있다. 지원 회로들은 몇가지만을 명명하면, 아날로그-디지털 변환기들(110a), 증폭기 회로들(130a), 필터 회로들, 파워 공급 및 수확(harvesting) 회로들(120a), 및 직렬 프로세서들과 같은 신호 처리 회로들을 포함할 수 있다. 지원 회로들의 일부는 다른 회로들보다는 화소 어레이에 더 가까이에 위치되어 버스들을 통해 화소 어레이의 각 화소에 연결될 수 있다. 예를 들면, 증폭 회로들 및 디지털 변환 회로들은 이 아키텍처가 데이터 스트림의 명료도를 증가시키고 시스템에 최소 노이즈를 야기할 수 있기 때문에 화소 어레이에 더 가깝게 위치되는 것이 바람직할 수 있다. 도 1a에서 알 수 있는 바와 같이, 이미지 센서(100a)는 이미지 센서들에 관하여 시장에서 전형적으로 입수할 수 있는 것의 개요도이다. 도 1a는 화소 어레이(150a)에 관하여 지원 회로들의 일반적으로 측방 배치를 도시한 것으로, 이것은 최근에 비용 및 제조 한계들 때문에 시장을 지배하고 있다. 화소 어레이(150a)와 동일한 기판 상에 그리고 화소 어레이(150a)에 관하여 지원 회로들의 측방 배치는 아키텍처를 단순화하며 제조 비용을 감소시킨다. 그러나, 단일 기판의 사용은 위에 논의된 바와 같이 모든 응용들 자체들이 측방 또는 수평 회로 배치에 알맞는 것은 아니기 때문에, 폼 팩터 문제들과 같은 몇가지 결점들 및 한계들을 갖는다. 도 1b에 도시된 바와 같이, 110a, 120a, 130a와 같은 지원 회로들이 제 1 기판(160)으로부터 제거될 때, 제 1 기판(160) 상에 위치될 더 큰 화소 어레이(150a)를 위한 상당한 여지가 남게 되는데, 이것은 더 많은 혹은 더 큰 화소들이 사용될 수 있음을 의미한다. 이미징 센서를 사용하는 전자 디바이스에서 동일한 물리적 제한들이 주어졌을 때, 본원에 개시된 기술들 및 특징들의 조합을 사용함으로써 증가된 화소 해상도 또는 증가된 화소 크기가 사용될 수 있다. 이러한 경우들에 있어서, 이미지 센서 기판들은 크기가 감소될 수 있고 크기가 주로 중요하면서도 고 품질의 이미지가 요망되는 더 많은 디바이스들에서 사용될 수 있다. 구체적으로, 도 1b는 화소 어레이에 관하여 지원 회로들(110b, 120b, 130b)을 떨어져 위치시키는 설계 개념을 도시한다.
주로 도 2를 참조하여, 지원 회로들을 탑재하기 위한 지원 기판들의 사용이 논의될 것이다. 예시적 이미지 센서(200)의 실시예에서, 복수의 화소 컬럼들로 형성되는 복수의 화소들을 포함할 수 있는 화소 어레이(205)는 제 1 기판(210)의 표면 상에 위치된다. 제 1 기판(210) 상에 위치된 복수의 화소 컬럼들 각각은 판독 버스(240)에 전기적으로 연결될 수 있다. 신호 처리 및 이미지 인핸스먼트는 제 2 기판(220) 상에 위치된 지원 회로들에 의해 수행될 수 있다. 회로들은 제 1 기판(210) 상에 복수의 화소 컬럼들에 대응하는 복수의 회로 컬럼들로 형성될 수 있는 것들인, 이를테면 아날로그-디지털 변환기들(228), 증폭기 회로들(226), 필터 회로들(224), 파워 공급 및 수확 회로들(222)과 같은 신호 처리 회로들을 포함할 수 있다. 각 회로 컬럼은 판독 버스(230) 혹은 각 회로 컬럼에 대응하는 복수의 판독 버스들과 전기적으로 통신하는 복수의 지원 회로들로 구성될 수 있다. 즉, 신호 처리 회로들은 제 2 기판 또는 지원 기판(220) 상에 위치될 수 있다. 이어, 제 2 기판(220) 상에 복수의 회로 컬럼들 각각은 판독 버스들(230, 240)이 중첩 또는 겹치는 물리적 경로를 따라 임의의 곳에 위치될 수 있는 솔더 범프, 솔더 볼 또는 비아와 같은 상호연결을 통해 제 1 기판(210) 상에 위치된 대응하는 화소 컬럼에 전기적으로 연결될 수 있다. 또한, 복수의 2차 기판들의 사용을 구상하는 것은 이 발명의 범위 내에 있는 것으로, 각 기판은 이미지 센서를 위해 임의의 필요한 회로들을 이미지의 센서의 요망되는 기능에 따라 지원 회로들의 임의의 순서 또는 조합으로 수용한다.
도 3a 내지 도 3f에 도시된 바와 같이, 이미지 센서(300a)는 일반적으로 화소 어레이(350a)와, 그리고 모두가 모노리식 기판(310a) 상에 배치될 수 있는 것들인 아날로그-디지털 변환기(317a), 증폭기(315a), 필터(314a) 및 클럭(316a)을 포함할 수 있는 지원 회로(370a)를 포함할 수 있다. 도 3a 및 도 3b에서, 모노리식 이미지 센서는 각각 사시도 및 평면도로 도시되었다. 화소 어레이(350a)는 복수의 화소 컬럼들로 구성될 수 있고, 복수의 화소 컬럼들(352a) 각각은 복수의 개개의 화소들을 포함한다. 지원 회로(370a)는 복수의 회로 컬럼들(356a)을 포함할 수 있고, 회로 컬럼들(356a) 각각은 대응하는 화소 컬럼(352a)을 지원하기 위한 회로를 포함한다. 도면들에 도시된 바와 같이, 모노리식 회로 컬럼들(356a)는 각각이 한 화소 폭이며 이들이 대응하는 화소 컬럼에 관하여 국부적으로 위치된다. 도면들은 단지 이미지 센서의 일측 상에 대응하는 컬럼 회로에 전기적으로 연결된 화소 컬럼당 한 판독 버스와 비공유된 화소들의 화소 어레이를 도시한다. 대응하는 회로는 실시예에서 한 화소 폭이지만, 그러나 이하 논의되는 바와 같은 지원 회로의 다른 구성들이 이 발명의 범위 내에서 구상되고 이미지 센서 설계 선택지들을 증가시키기 위해 사용될 수 있음을 알 것이다.
이제 도 3c 및 도 3d을 참조하면, 복수의 화소들 및 단일 회로 컬럼(356a)을 포함하는 단일 화소 컬럼(352a)이 각각 사시도 및 평면도로 도시되었다. 도면들에 도시된 단일 화소 컬럼(352a) 및 대응하는 회로 컬럼(356a)은 도 3a 및 도 3b에 도시된 이미지 센서(300a)로부터 취해지며 단순히 단일 회로 컬럼(356a)에 전기적으로 연결된 단일 화소 컬럼(352a)을 나타냄을 알 것이다.
도 3e 및 도 3f는 모노리식 기판 상에 만들어진 이미징 센서(300a)의 실시예의 사시도 및 평면도이며 화소들 및 지원 회로를 포함하는 복수의 컬럼들을 도시한 것이다. 도 3a 및 도 3b와는 대조적으로, 도 3e 및 도 3f는 지원 회로를 두 화소 폭으로서 도시하고 있다. 도면들에서, 교번하는 화소 컬럼들(352a)은 화소 컬럼들(352a)의 서로 대향하는 끝들에 위치된 대응하는 회로로 판독함을 알 수 있다. 이러한 구성은 대응하는 회로 컬럼(356a) 영역들의 종횡비들을 변화할 수 있한다. 버스들(330a)은 화소 어레이(350a)의 교번하는 끝들로 판독하기 때문에, 회로 컬럼(356a)은 두 화소 폭일 수 있다. 도 3b 및 도 3f에 도시된 센서들을 대조하면, 도 3b에 도시된 화소 컬럼(352a)은 6 화소들(유닛들) 길이 x 한 화소 폭의 종횡비(6/1)를 가지며, 회로 컬럼(356a)은 비슷한 종횡비를 갖는다. 반대로, 도 3f에 도시된 이미지 센서는 6 화소들(유닛들) 길이 x 한 화소 폭의 종횡비(6/1)를 갖는 화소 컬럼(352a)을 가지며 회로 컬럼(356a)은 2 화소 폭 및 3 화소 길이의 종횡비(2/3)를 갖는다.
이에 반해서, 모노리식 기판(도 3a ~ 도 3f에 도시된) 상에 형성된 이미징 센서(300a)의 동일 기능이, 모노리식 기판 또는 칩보다 훨씬 작은 치수를 갖는(적어도 측방 방향으로 그리고 훨씬 작은 영역 및 폼 팩터를 갖는) 이미징 센서(300) 내에 제공되고 공급될 수 있다. 이제 도 3g 내지 도 3aa를 참조하여, 모든 지원 회로들(370)이 제 2 기판(311) 및 제 3 기판(312)과 같은 하나 이상의 지원 기판들에 떨어져서 위치될 수 있는(화소 어레이(350) 및 제 1 기판(310)에 관하여) 반면 제 1 기판(310) 상에 배치될 수 있는 화소 어레이(350)를 포함할 수 있는 이미징 센서(300)가 논의될 것이다.
이미지 센서가 복수의 기판들 상에 형성되고 제조될 수 있는 것에 유의한다. 복수의 기판들 각각은 적층된 구성 또는 형성으로 서로에 관하여 위치될 수 있고, 모든 지원 기판들은 화소 어레이(350)를 포함하는 제 1 기판(310) 뒤에, 그리고 이미지될 대상에 관하여 적층 또는 정렬된다. 적층 내 기판들 각각은 솔더 범프들 또는 솔더 볼들과 같은 상호연결들(321), 비아들 또는 이외 다른 형태들의 전기적 통신을 통해 전기적으로 연결될 수 있다. 상호연결들(321)은 발명의 범위 내에서 전기적 신호들을 동일한 또는 서로 다른 기판들 상에 여러 회로들에 전도하기 위한 임의의 공지된 수단 또는 방법을 포함할 수 있음을 알 것이다.
도 3g, 도 3i, 도 3m, 도 3n, 및 도 3u에서, 이미지 센서(300)의 화소 어레이(350) 및 다양한 지원 회로들(370)을 포함하는 복수의 기판들 각각은 복수의 기판들이 적층 내에 실질적으로 정렬될 수 있게, 적층에서 유사한 크기를 가질 수 있다. 실시예에서, 제 1 기판(310) 및 복수의 후속 지원 기판들(311)은 복수의 통신 컬럼들이 실질적으로 동일한 길이 및 폭의 복수-층 적층으로 형성되도록 실질적으로 정렬하여 적층될 수 있다.
이를 폼 팩터가 할 수 있게 할 다른 실시예들에서, 서로 다른 길이들 및 폭들을 갖는 서로 다른 크기의 기판들이 사용될 수 있고 적층에서 바람직할 수 있음에 유의한다. 적층된 구성을 설계할 때, 더 많은 고려사항과 더불어, 방열 및 노이즈와 같은 고려사항이 고려될 수 있다. 예를 들면, 실시예에서, 증폭 회로와 같은 고 열 회로는 적층(도 11에 잘 도시된) 내에 지원 기판들 중 하나의 돌출 부분 상에 배치될 수 있다.
화소 어레이(350)는 복수의 행들의 화소들 및 복수의 컬럼들의 화소들로 형성될 수 있음에 유의한다. 각 화소 컬럼(352)은 1 화소 폭 및 "N" 화소 길이인 라선형 폼 팩터의 복수의 화소들을 포함할 수 있다. 또한, 각 화소 컬럼(352)은 일반적으로 화소 피치만큼 넓고 센서 설계에 의해 사전의 결정된 것만큼 긴 영역 값을 갖게 될 것임에 유의한다.
반대로, 본원에서 언급되는 바와 같이, 회로 컬럼(356)은, 화소 어레이(350)를 포함하는 제 1 기판(310) 이외에, 대응하는 화소 컬럼(352)에 전용되고 이에 전기적으로 연결되거나 이와 전기적 통신하는 적어도 한 지원 회로(370)를 포함하는 기판 상의 할당된 공간이다. 화소 컬럼(352)에 의해 점유된 공간은 이 화소 컬럼(352)에 대응하는 회로 컬럼(356)에 의해 점유되는 공간과 동일하거나 실질적으로 동일할 수 있음을 알 것이다. 이에 따라, 제 2 또는 지원 기판(311)은 복수의 회로 컬럼들(356)을 포함할 수 있고, 각 회로 컬럼(356)은 대응하는 화소 컬럼(352)이 제 1 기판(310) 상에 영역을 갖는 것과 제 2 기판(311) 상에 실질적으로 동일한 혹은 유사한 부지 영역을 포함한다.
또한, 각 화소 컬럼(352)은 제 1 기판(310) 상에 판독 버스(330)와 전기적으로 통신하거나 할 수도 있고, 회로 컬럼(356)은 제 2 기판(311) 상에 판독 버스(340)와 전기적으로 통신하거나 할 수도 있다. 위에 언급된 2개의 버스들(330, 340)은 도 3g 내지 3aa에 도시된 바와 같이, 두 버스들(330, 340)의 중첩에 의해, 혹은 이 내에 혹은 혹은 이들 사이에 생성된 경로를 따른 임의의 곳에 위치되는 적어도 한 상호연결(321)에 의해 전기적으로 연결될 수 있다. 실시예에서, 복수의 상호연결들(321)은 단일 화소 컬럼(352)을 단일 대응하는 회로 컬럼(356)에 연결 하기 위해 사용될 수 있다. 이러한 실시예에서, 사용되는 상호연결들(321) 수에 있어 용장성은 증가된 생산 수율 또는 증가된 기능을 제공할 수 있다.
본원에서 언급되는 바와 같이, 종횡비는 기판 상에 영역의 일반적인 형상을 지칭하기 위해 사용될 것이다. 예를 들면, 4 화소 유닛들 폭 및 5 화소 유닛들 길이인 것으로서 정의되는 영역은 4/5 또는 5/4의 종횡비를 가질 것이다. 종횡비라는 용어는 영역의 형상이 중요한 것으로 간주되는 상황을 나타내기 위해 일반적으로 사용될 수 있다. 예를 들면, 종횡비의 개념은 상이한 기판들 상에 위치되는 2개의 대응하는 영역들의 종횡비들에 있어 차이들을 나타내기 위해 사용될 수 있다. 도 3g ~ 도 3aa에 도시된 화소 컬럼들(352) 및 회로 컬럼들(356)의 종횡비들은 동일하거나 서로 다를 수 있고 화소 컬럼(352) 및 이의 대응하는 회로 컬럼(356)의 풋프린트의 영역은 실질적으로 동일하거나 같을 수 있음에 유의한다. 서로 다른 종횡비들의 몇몇 예들이 도 3g 내지 도 3aa에 도시되었는데, 그러나 이 발명의 원리는 임의의 수의 종횡비 구성들에 적용될 수 있음에 유의한다. 그러나, 도면들에 도시된 바와 같이, 회로 컬럼(356) 풋프린트 또는 부지의 영역은 화소 컬럼(352)의 풋프린트 또는 부지의 영역과 실질적으로 동일하거나 같다. 제조 기술들이 개선되거나 설계 파라미터들이 변함에 따라 회로 컬럼(356)의 지원 회로들(370)을 위해 더 많은 혹은 더 적은 영역이 필요해질 수 있다.
구체적으로 도 3g 및 도 3h을 참조하면, 증폭기, 필터, 클럭 또는 이미지 센서를 이미지 센서를 지원하기 위해 필요한 그외 다른 회로를 포함할 수 있는 지원 회로(370)는 모두가 제 2 기판(311)과 같은 하나 이상의 지원 기판들 상에 배치될 수 있다. 그러나, 이러한 회로들은 제 2 기판(311), 또는 제 3 기판과 같은 하나 이상의 기판들 상에 산재될 수 있음을 알 것이다. 또한, 아날로그-디지털 변환기는 지원 기판들 중 하나 상에 떨어져 위치될 수 있다. 지원 회로들(370)의 순서 및 위치는 변할 수 있고 요망되는 대로 지원 기판들 중 어느 것 위에 위치될 수 있음을 알 것이다.
도면에서 알 수 있는 바와 같이, 각 화소 컬럼(352)은 제 1 기판(310) 상에 한 판독 버스(330)에 연관되고 전기적으로 연결될 수 있고, 반면 회로 컬럼들(356) 각각은 u범프들(321a) 및 비아들(321b)(도 3h에 잘 도시됨) 둘 다를 포함할 수 있는 하나 이상의 상호연결들(321)에 의해 지원 기판(311) 상에 한 판독 버스(340)에 연관되고 전기적으로 연결될 수 있다. 도시된 바와 같이 제 1 기판(310) 상에 화소 컬럼 버스(330)를 지원 기판(311) 상에 회로 컬럼 버스(340)에 연결하기 위해 적어도 한 상호연결(321)이 사용될 수 있다. 도 3i, 도 3j, 도 3l, 도 3o, 도 3q, 도 3r, 도 3t, 도 3v, 도 3x, 도 3y 및 도 3aa에서 점선 화살표들은 대응하는 화소 컬럼(352) 및 회로 컬럼(356)당 2개의 판독 버스들(330, 340)의 중첩 경로를 따른 임의의 곳에 상호연결들(321)이 위치될 수 있음을 도시한 것이다.
이제 도 3i 내지 도 3m을 참조하면, 복수의 기판들 상에 형성된 이미징 센서(300)의 실시예의 여러 도면들 도시되었다. 도 3i 및 도 3m은 제 1 기판(310) 상에 화소 어레이(350)를 형성하는 복수의 화소 컬럼들(352) 및 제 2 기판(311) 상에 복수의 회로 컬럼들(356)(지원 회로(370)를 나타내는)을 도시한 것이다. 도시된 바와 같이, 회로 컬럼들(356)은 회로 컬럼(356)이 연관되는 화소 컬럼(352)에 직접 대응하게 한 화소 폭 및 "N"개 화소들 길이일 수 있다. 도면들은 각 화소 컬럼(352)과 이의 회로 컬럼(356) 내 연관된 회로(370) 간에 연결의 예를 도시한 것이다. 또한 도면들은 화소 컬럼(352)당 한 판독 버스(330)와 회로 컬럼(356)당 한 판독 버스(340)를 도시한 것으로, 회로 컬럼(356) 내 연관된 회로(370)는 한 화소 회로 폭이다.
위에 여기에 언급된 바와 같이, 각 화소 컬럼(352)은 한 화소 컬럼 버스(330)에 전기적으로 연관되거나 연결될 수 있고, 각 회로 컬럼(356)은 한 회로 컬럼 버스(340)에 전기적으로 연관되거나 연결될 수 있다. 도 3j 내지 도 3l은 도 3i에 도시된 복수의 화소 컬럼들(352) 및 복수의 회로 컬럼들(356)로부터 분리된 단일 화소 컬럼(352) 및 단일 회로 컬럼(356)의 사시도, 정면도 및 측면도를 각각 도시한 것이다. 도 3j 내지 도 3l은 또한 하나 이상의 상호연결들(321)을 사용하여 화소 컬럼(352) 및 회로 컬럼(356)의 버스들(330, 340) 간에 전기적 연결을 도시한 것이다. 버스들(330, 340)이 하나 이상의 상호연결들(321)을 사용하여 전기적으로 연결될 수도 있으나, 도면들은 발명의 정신 또는 범위 내에서 버스들(330, 340)의 중첩된 경로를 따른 임의의 곳에 상호연결(321)이 위치될 수 있음을 도시한다.
이제 도 3n 내지 도 3t를 참조하면, 복수의 기판들 상에 형성된 이미징 센서(300)의 실시예의 여러 도면들이 도시되었으며, 화소 어레이(350)를 형성하는 복수의 화소 컬럼들(352)은 제 1 기판(310) 상에 위치되고, 복수의 회로 컬럼들(356)은 제 2 기판(311) 상에 위치된다. 이 실시예에서, 회로 컬럼들(356)은 2 화소들 또는 2 화소 컬럼들 폭일 수 있다. 이 예에서, 각 화소 컬럼(352)과 이의 대응하는 회로 컬럼(356) 내 연관된 회로(370) 간에 연결은 화소 컬럼(352) 및 회로 컬럼(356)당 한 판독 버스(330, 340)일 수 있다. 도면에서 알 수 있는 바와 같이, 제 1 기판(310) 상에 화소 컬럼(352)에 의해 소비되는 영역은 대응하는 회로 컬럼(356)에 의해 소비되는 영역에 대응한다. 이러한 대응은 회로 컬럼(356) 내 지원 회로들(370)이 이들이 지원하는 화소 컬럼(352)과 직접 적층되게, 기판들, 예를 들면 310 및 311의 직접적 오버레이를 가능하게 한다.
또한, 이러한 구성에서, 화소 컬럼(352)의 종횡비는 회로 컬럼(356)의 종횡비와 실질적으로 같을 것이지만 이하 더욱 논의되는 바와 같이 이러한 종횡비 동등은 요구되지 않음에 유의한다. 도 3m에서 알 수 있는 바와 같이, 화소 컬럼은 한 화소 컬럼 폭 및 6 화소들 길이이며, 따라서 종횡비는 1/6이다. 또한, 회로 컬럼은 1/6의 동일한 종횡비를 갖는다. 반대로, 도 3n은 회로 컬럼 종횡비가 화소 컬럼 종횡비에 두 배만큼 넓지만 단지 절반만큼 길며 그럼으로써 지원 회로들을 배치할 아마도 더 유용할 수 있는 풋프린트를 제공하는 설계를 도시한 것이다. 도 3m 및 도 3n 둘 다에서, 화소 컬럼(352) 및 회로 컬럼(356) 둘 다의 풋프린트의 영역은 종횡비들이 서로 다를지라도 서로 간에 실질적으로 동일하다.
또한, 도 3n은 기판들 간에 상이한 종횡비들이 어떻게 버스 접촉점들에서 융통성을 가능하게 할 수 있는가를 도시한 것이다. 실시예에서, 컬럼 회로 버스(340)는 회로 컬럼(356)의 영역을 더 고르게 점유하기 위해서 일반적인 "u" 형상을 갖게 설계되었으며, 그럼으로써 전체 회로 컬럼(356) 도처에서 상호연결(321)을 연결하는 선택지들을 제공한다. 화소 컬럼 버스(330)는 일반적으로 u-형상은 아니며, 회로 컬럼 버스(340)는 일반적으로 u-형상일 수 있고, 따라서 동일한 회로 컬럼(356)이 도 3o 및 도 3r의 2개의 서로 다른 화소 컬럼 구성들에 사용될 수 있음에 유의한다. u-형상의 회로 컬럼 버스(340)의 제 1 레그는 제 1 화소 컬럼(352)(도 3o에 도시된 바와 같이)의 판독 버스(330)에 중첩될 수 있고, u-형상의 회로 컬럼 버스(340)의 제 2 레그는 다음 이웃한 화소 컬럼(352)(도 3r에 도시된 바와 같이)의 판독 버스(330)에 중첩될 수 있다. 도 3o 및 도 3r는 도 3n의 화소 어레이(350)로부터 취해지는 화소 컬럼들(352)을 도시한 것이다. 도 3o 및 도 3r는 회로 컬럼(356) 풋프린트 내에 위치하는 상호연결(321)를 위한 3가지 선택지들을 도시한다. 도 3q에 도시된 바와 같이, 회로 컬럼(356)의 종횡비가 대응하는 화소 컬럼(352)의 두 배 폭이지만 길이는 절반인 것으로서 도시되었기 때문에, 상호연결(321) 배치 선택지들은 화소 컬럼(352) 길이의 부분에 대해서만 가용한 것에 유의한다. 도 3p는 복합 버스 형상에 대해서 회로 컬럼(356)이 지원하는 화소 컬럼(352)의 2배 폭을 갖는 회로 컬럼(356) 내 버스(340)를 따라 2가지 상호연결 배치 경로 선택지들이 있을 수 있음을 도시한 것이다. 도 3p는 제 1 화소 컬럼(352)의 판독 버스(330)에 u-형상의 회로 컬럼 버스(340)의 제 1 레그의 중첩의 정면도를 도시한 것이며, 다음 이웃한 화소 컬럼(352)에 상호연결(321)을 위치시키기 위해 도 3r 및 도 3s에 도시된 바와 같은 버스(340)의 맨 안쪽 부분과는 반대로 상호연결(321)을 위치시키기 위한 버스(340)의 맨 바깥쪽 부분을 사용한다. 도 3r은 도 3n(맨 우측 화소 컬럼) 및 도 3o에 도시된 제 1 화소 컬럼의 좌측에 그리고 이에 관하여 위치된 다음 화소 컬럼(352)을 도시한 것이다. 도 3r에 도시된 제 2 화소 컬럼(352)의 버스(330)는 도시된 바와 같이 버스(340)의 제 2 레그에 전기적으로 연결될 수 있다. 회로 컬럼(356)의 풋프린트가 2/3의 종횡비를 갖기 때문에, 회로 컬럼 버스(340)의 화소 컬럼 버스(330)의 중첩은 회로 컬럼 버스(340)의 제 2 레그가 일반적으로 u-형상이 될 것을 요구하며 그럼으로써 도 3r 및 도 3s에 도시된 다음 화소 컬럼(352)에 관하여 버스들(330, 340)의 자연적인 정합 또는 중첩을 가능하게 함에 유의한다.
도 3u는 복수의 기판들 상에 형성된 이미징 센서(300)의 실시예의 사시도를 도시한 것으로, 화소 어레이(350)를 형성하는 복수의 화소 컬럼들(352)은 제 1 기판(310) 상에 위치되고 복수의 회로 컬럼들(356)은 제 2 기판(311) 상에 위치되며, 회로 컬럼들(356)은 4개 화소들 폭이지만 길이의 1/4이다. 또한, 도면은 복수의 화소 컬럼들(352)과 회로의 연관된 또는 대응하는 컬럼들(356) 간에 복수의 전기적 연결들 및 통신 경로들을 도시한다.
도 3v는 도 3u의 맨 우측으로부터 취해진 단일 컬럼의 화소들(352)과 단일 컬럼의 컬럼(356)의 사시도로 이들 간에 전기적 연결 및 아키텍처를 수용하기 위한 예시적 버스 구성을 도시한 것이다. 도면에서 알 수 있는 바와 같이, 실시예는 대응하는 회로 컬럼(356)(및 연관된 버스(340))과의 오버레이의 최소 부분을 갖는 화소 컬럼(352)(및 연관된 버스(330))를 포함할 수 있다. 즉, 기판들 간에 매우 적은 버스 중첩이 요구된다. 그러나, 도 3u에 도시된 바와 같이, 기판 레벨 상에 중첩이 있을 수도 있다.
도 3w는 도 3v로부터 취해진 단일 컬럼의 화소들(352) 및 단일 컬럼의 컬럼(356)의 정면도로 이들 간에 전기적 연결을 도시한 것이다. 도면에서 알 수 있는 바와 같이, 화소 컬럼(352)을 회로 컬럼(356)에 연결하기 위해 버스 중첩의 작은 측방 부분만이 필요하다.
도 3x는 도 3v로부터 취해진 단일 컬럼의 화소들(352) 및 단일 컬럼의 컬럼(356)의 측면도로 이들 간에 전기적 연결을 도시한 것이다. 도면에서 알 수 있는 바와 같이, 일부 실시예들에서 하나 이상의 상호연결들(321)이 사용될 수 있고, 도면은 또한 버스들(330, 340)의 중첩을 따른 임의의 곳에 상호연결들(321)이 배치될 수 있음을 도시한다.
도 3y는 도 3u의 맨 우측에 컬럼(356)의 좌측으로 이에 이웃한 컬럼으로부터 취해진 단일 컬럼의 화소들(352) 및 단일 컬럼의 회로(356)의 사시도로 이들 간에 전기적 연결을 도시한 것이다. 도 3z는 도 3y으로부터 취해진 단일 컬럼의 화소들(352) 및 단일 컬럼의 회로(356)의 정면도로 이들 간에 전기적 연결을 도시한 것이다. 도 3v 및 도 3y는 도 3u의 화소 어레이(350)로부터 취해진 화소 컬럼들(352) 을 도시한 것이다. 도 3v 및 도 3y는 회로 컬럼(356) 풋프린트 내에 위치하는 상호연결(321)을 위한 2가지 선택지들을 도시한다. 도 3aa에 도시된 바와 같이, 회로 컬럼의 종횡비는 더 넓지만 대응하는 화소 컬럼(352)의 것보다는 더 짧기 때문에, 상호연결 배치 선택지들은 화소 컬럼(352) 길이의 부분에 대해서만 가용함에 유의한다. 도 3z는 복합 버스 형상에 대해서, 지원하는 화소 컬럼(352)의 폭의 4배와 길이의 1/4을 갖는 회로 컬럼(356) 내 버스(340)를 따라 4개의 상호연결 배치 경로 선택지들이 있을 수 있음을 도시한 것이다. 이에 따라, 회로 컬럼(356)의 종횡비가 화소 컬럼(352)의 종횡비와는 다르지만, 각각의 풋프린트들의 영역들은 실질적으로 동일하거나 같음을 알 수 있다. 제조 기술들이 개선되거나 설계 파라미터들이 변함에 따라, 회로 컬럼(356)의 지원 회로들을 위해 더 많은 혹은 더 작은 영역이 필요할 수 있다.
도 3v 및 도 3w는 회로 컬럼 판독 버스(340)의 제 1 레그에 제 1 화소 컬럼 판독 버스(330)의 중첩을 도시한 것이다. 도 3y는 도 3v에 도시된 화소 컬럼에 관하여 다음 이웃한 화소 컬럼을 도시한 것이다. 회로 컬럼(356)의 풋프린트는 4/2의 종횡비를 갖기 때문에, 회로 컬럼 버스(340)에 화소 컬럼 버스(330)의 중첩은 회로 컬럼 버스(340)의 제 2 레그가 그에 따라 형상이 될 것을 요구하여 그럼으로써 도 3y 및 도 3z에 도시된 다음 화소 컬럼(352)에 관하여 버스들(330, 340)의 자연적인 정합 또는 중첩을 허용함에 유의한다. 도 3aa는 도 3y로부터 취해진 단일 컬럼의 화소들 및 단일 컬럼의 회로의 측면도로서 이들 사이에 전기적 연결을 도시한 것이다.
화소 컬럼들 각각은 화소 설계 및 아키텍처에 영향을 미칠 수 있는 존재하는 조건들에 따라, 판독 버스에 관하여 공유되거나 비공유될 수 있음을 알 것이다. 도 12 및 도 13에는 화소 아키텍처의 두 예들이 도시되었다. 도 12는 각 화소 컬럼이 판독 버스를 또 다른 화소 컬럼과 공유하지 않는 화소 아키텍처를 도시한 것이다. 이 예는 화소 컬럼당 단지 한 판독 버스만이 있을 때, 비공유된 화소 아키텍처를 예시한다. 반대로, 도 13에는 수평 2-웨이(2-way) 화소 공유가 도시되었다. 도 13에는, 2개의 화소 컬럼들당 단지 한 판독 버스만이 있다. 화소 컬럼당 판독 버스들의 수는 본원에 논의된 바와 같은 3차원 적층 실시예에서 화소 어레이(350)가 제 1 기판 상에서 최적화되고 제 2 또는 지원 기판 상에 위치된 대다수의 지원 회로로부터 분리된 실시예들에서 중요한 고려사항이 될 수 있음에 유의한다.
복수의 화소 컬럼들이 회로 컬럼 내 한 세트의 지원 회로들에 대응할 수 있게 하는 것은 발명의 범위 내에 있는 것에 유의한다. 예를 들면, 몇몇 지원 회로들의 처리능력은 화소 컬럼에 의해 발생된 데이터에 의해 요구되는 것보다 클 수 있기 때문에, 복수의 화소 컬럼들은 회로 컬럼에 대응할 수 있다. 정반대 또한 여기에서 구상되는데, 어떤 실시예들에서 복수의 회로 컬럼들은 화소 어레이 내 단일 화소 컬럼에 대응할 수 있다.
위에 기술된 특정한 프로세스 및 구현의 실시예에서, 연결은 두 기판들/칩들 간에 위치된 u범프와 같은 상호연결을 통해 행해질 수 있다. 두 기판들/칩들의 두 금속 층들은 서로 면할 수 있고, 따라서 화소 어레이(제 1 칩의 전방측은 제 2 칩의 전방측에 본딩될 수 있다)을 포함하는 CMOS 이미지 센서 칩 상에 후면 조명이 필요할 수도 있다. 실시예에서, 제 1 기판/칩과 제 2 기판/칩 간에 컬럼(352, 356)당 사용되는 단지 한 상호연결만이 있을 수 있다. 실시예에서, 2 이상의 상호연결들이 컬럼(352, 356)당 사용될 수 있고 용장성 목적(프로세스 수율)을 위해 사용될 수 있다. 통상의 기술(도 3a 내지 도 3f에 도시된 바와 같은 모노리식 CMOS 이미지 센서)과 비교하여, 판독 버스는 화소 어레이의 가장자리에서 절단될 수 있고 제 2 기판/칩에 복제될 수 있다. 이어 범프는 컬럼 내에 임의의 곳에 2개의 버스들을 연결 할 수 있다. 2 이상의 기판들/칩들 간에 파워 분배를 위해서 혹은 다른 신호들(예를 들면, 수직 디코더)을 위해서 u범프들와 같은 더 많은 상호연결들이 필요할 수도 있음을 알 것이다.
이제 도 4를 참조하면, 후면 조명을 사용하는, 자신의 화소 어레이 및 지원 회로가 복수의 기판들 상에 형성된 이미지 센서의 실시예가 도시되었다. 도면에서 알 수 있는 바와 같이, 화소 어레이(450)는 제 1 기판(452) 상에 배치될 수 있다. 제 1 기판(452)은 광 투과 특징들을 제어하기 위해 실리콘(silicone) 또는 또 다른 물질로 만들어질 수 있다. 한 기판을 또 다른 기판에 전기적으로 연결하기 위해 솔더 볼들, 범프들 또는 비아들(421)이 사용될 수 있다. 적층된 이미지 센서의 실시예는 제 1 기판(452) 상에 화소 어레이(450)를 포함할 수 있다. 화소 어레이(450)는 제 1 기판(452)의 제 1 표면(451)의 적어도 40 퍼센트를 덮을 수 있다. 후면 조명되는 구성에서, 화소 어레이(950)는 도 9에 잘 도시된 바와 같이 상기 제 1 기판(952)의 후면 상에 배치될 수 있다. 또한, 후면 조명 구성에서, 기판(452)은 이를 통과하는 광 투과를 제어하기 위해 얇게 할 수 있다. 후면 조명을 이용하는 실시예에서, 제 1 기판은 주로 실리콘 물질로 만들어지거나, 제 1 기판은 주로 "고-Z" 반도체 물질(예를 들면, 카드뮴 텔루라이드)로 만들어지거나, 제 1 기판은 주로 III-V 반도체 물질들(예를 들면, 갈륨 비소)로 만들어질 수 있다.
실시예에서, 화소 어레이(450)는 제 1 기판(452)의 제 1 표면(451)의 대부분을 덮을 수 있다. 이러한 실시예에서, 화소 어레이(450)는 상기 제 1 표면(451)의 임의의 부분 상에 놓여지거나 또는 위치될 수 있다. 제 1 표면(451) 상에 남은 공간은 요망된다면 2차 회로 배치를 위해 사용될 수 있다. 2차 회로가 화소 어레이의 중앙 배치가 실시되지 않게 하는 크기일 수 있는 상황들이 일어날 수도 있다.
이제 도 5를 참조하면, 지원 회로 및 성분들의 일부가 소정의 목적을 위해 작동하기 위해 다른 지원 회로 및 성분들로부터 떨어져 위치되는 실시예가 논의될 것이다. 일부 응용들에 있어서, 어떤 2차 프로세서들이 화소 어레이로부터 더 떨어져 위치되는 것이 바람직할 수도 있다. 예를 들면, 내시경과 같은 의료 스코프(scope)에서, 화소 어레이 주위에는 모든 필요한 지원 회로를 내장하기에 충분한 여지가 없을 수 있다. 이러한 경우들에 있어서, 화소 어레이 포함 기판(510)은 이미지 센서(500) 내에 다른 지원 기판들로부터 떨어진 거리에 떨어져 위치될 수 있다.
실시예에서, 화소 어레이 포함 기판(510)은 화소 어레이 포함 기판에 관하여 떨어져 위치되는 지원 기판(520)에 이웃하거에 가까이에 있을 수 있다. 지원 기판(520)은 이 위에 증폭기 회로를 포함할 수 있고, 반면 다른 지원 회로들은 거리 지원 기판(520)이 화소 어레이 기판(510)으로부터 멀리 위치된 것보다 화소 어레이 기판(510)으로부터 더 떨어진 거리에 또 다른 기판(530) 상에 더 떨어져 위치될 수 있다. 실시예에서, 더 떨어져 위치된 기판(530)은 와이어 비아들(522)에 의해 이미지 센서(500) 내 다른 기판들에 연결되거나, 다른 기판들 및 회로들과 무선으로 통신할 수 있다. 이웃한 기판들은 범프들 또는 솔더 볼들(521)에 의해 서로 연결될 수도 있다. 화소 어레이들 및 다른 회로들이 시간에 따라 더 효율적이 됨에 따라, 화소 어레이 포함 기판이 모든 다른 지원 회로들로부터 더 떨어져 있는 이미지 센서를 제공하는 것은 이 발명의 범위 내에 있다. 각각이 신호 처리 회로들 및 파워 회로들과 같은 지원 회로들을 포함하는 것인 지원 기판들(1020, 1030, 1040)로부터 비아들(1022)에 의해 화소 어레이 포함 기판(1010)이 더 떨어져 위치되는, 이러한 회로가 도 10에 도시되었다.
실시예에서, 이미지 센서의 화소 어레이는 제 1 기판(570)의 가용한 표면 영역의 큰 백분률을 지배할 수 있다. 도 6에서 알 수 있는 바와 같이, 다양한 크기의 화소 어레이들(572, 574, 576)(점선으로 도시된)이 발명에 의해 구상되고 개시된 설계의 범위 내에 속한다. 화소 어레이(576)는 화소 어레이(576)가 제 1 기판(570)의 큰 백분률을 덮지만 그러나 기판(570) 대부분을 덮지 않을 수 있는 구성을 개요적으로 나타낸다. 화소 어레이(576)는 지원 회로의 적어도 일부가 제 1 기판(570) 상에 위치되지 않을 수 있게, 영역 대부분은 아닐지라도, 가용한 영역의 이러한 큰 백분률을 덮을 수 있다.
화소 어레이(574)는 화소 어레이(576, 572)로부터 별도의 구성을 개요적으로 예시하며, 화소 어레이(574)는 제 1 기판(570)의 대략 절반을 덮는다. 화소 어레이(572)는 화소 어레이(576, 574)로부터 별도의 구성을 개요적으로 예시하며, 화소 어레이는 명확한 대부분의 제 1 기판(570)을 덮는다. 최적화 프로세스가 응용, 기능 또는 목적에 의해 결정되는 제약들 내에서 작동하면서도 최상의 가능한 이미지 및 이미지질을 제공하는 화소 어레이 크기를 발견할 수 있게 함이 위에 논의로부터 명백할 것이다. 따라서, 고정된 제 1 기판 크기를 가진 이미징 센서를 가진 응용에서조차도, 제 1 기판 상에 위치된 화소 어레이에 의해 점유된 표면 영역의 백분률은 제 1 기판 상에 가용한 총 표면 영역의 많은 서로 다른 백분률들과 다르며 이를 덮을 수 있다.
이에 따라, 화소 어레이가 점유할 수 있는 표면 영역은 제 1 기판의 표면들 중 하나의 총 표면 영역의 약 25% 내지 약 99%인 범위 내에 속할 수도 있거나, 제 1 기판의 표면들 중 하나의 총 표면 영역의 약 40% 내지 약 99%인 범위 내에 속할 수도 있거나, 제 1 기판의 표면들 중 하나의 총 표면 영역의 약 50% 내지 약 99%인 범위 내에 속할 수도 있거나, 제 1 기판의 표면들 중 하나의 총 표면 영역의 약 60% 내지 약 99%인 범위 내에 속할 수도 있거나, 제 1 기판의 표면들 중 하나의 총 표면 영역의 약 70% 내지 약 99% 인 범위 내에 속할 수도 있거나, 제 1 기판의 표면들 중 하나의 총 표면 영역의 약 80% 내지 약 99%인 범위 내에 속할 수도 있거나, 제 1 기판의 표면들 중 하나의 총 표면 영역의 약 90% 내지 약 99%인 범위 내에 속할 수도 있음을 알 것이다. 언급된 범위들 내에 속하는 모든 백분률들은 발명의 범위 내에 속하게 의도된 것음을 알 것이다. 또한, 제 1 기판의 표면들 중 하나의 총 표면 영역의 약 25% 내지 약 99%의 범위 내에 속하는 모든 부-범위들은 발명의 범위 내에 속하게 의도된 것음을 알 것이다.
후면 조명되는 화소 어레이의 특성 때문에, 위에 논의된 기판 표면들은 후면 조명되는 화소 어레이를 포함하는 이미지 센서에 관련이 없을 수 있다. 이에 따라, 후면 조명되는 응용들에서, 기판 표면은 제거되거나 화소 어레이와 일체로 형성될 수 있다.
화소 어레이 피복도 또는 표면 영역은 화소 어레이가 거주하는 기판의 총 표면 영역의 약 40% 내지 약 70%의 범위 내에 있을 수 있고, 이러한 경우들에 있어서 이 위에 이미지 센서의 설계에서 없게 함에 없이 몇몇 지원 회로를 배치하는 것이 가능할 수 있다. 실시예에서, 발광 회로는 사용 동안에 광을 제공하기 위해 제 1 기판 상에 얼마간의 공간을 점유할 수 있다. 치수들이 극히 엄격하고 대부분의 엄격하게 제약된 많은 응용들에 있어서, 최적화된 이미징 센서는 제 1 기판의 실질적으로 모든 표면 영역까지인 90% 이상을 덮을 수 있다. 기판에 추가되기보다는 집적된 기판을 갖는 화소 어레이를 구상하는 것은 이 발명의 범위 내에 있음에 유의한다.
도 7에는 복수의 화소 어레이들을 갖는 이미징 센서의 실시예가 도시되었다. 도면에서 알 수 있는 바와 같이, 이미지 센서(700)는 기판(715) 또는 이미지될 대상에 관하여 수직으로 혹은 아니면 적층될 수 있는 복수의 기판들과 전기적 통신하는 제 1 이미지 센서(710) 및 제 2 이미지 센서(711)를 포함할 수 있다. 실시예에서, 지원 회로들은 위에 논의된 바와 같이 후속 또는 지원 기판들 상에 떨어져 위치될 수 있다. 이러한 구성은 3차원 이미지 캡처를 위해 바람직할 수 있고, 두 화소 어레이들은 사용 동안 오프로 설정될 수 있다. 또 다른 실시예에서, 제 1 화소 어레이 및 제 2 화소 어레이는 소정 범위의 파장들의 전자기 방사선을 수신하는 것에 전용될 수 있고, 제 1 화소 어레이는 제 2 화소 어레이와는 다른 일 범위의 파장의 전자기 방사선에 전용된다.
본원에 개시된 구조들 및 장치들은 이미징 센서를 최적화기 위한 단지 예시적인 것임을 알 것이며, 본원에 개시된 것들과 동일하거나 동등한 기능들을 수행하는 것들인, 3차원 적층 기술을 사용하고 적층 내 기판들 간에 상호연결들을 스태거링하여 이미지 센서 상에 화소 어레이를 최적화하기 위한 임의의 구조, 장치 또는 시스템은 현재 알려져 있거나 미래에 가용하게 될 수 있도 있을 이미징을 위한 구조들, 장치들 또는 시스템들을 포함하여, 이 발명의 범위 내에 속하게 의도된 것임을 알 것이다. 3차원 적층 기술을 사용하고 적층 내 기판들 간에 상호연결들을 스태거링하여 이미지 센서 상에 화소 어레이를 최적화하는 수단과 동일하거나 동등하게 기능하는 어떠한 것이든 이 발명의 범위 내에 속한다.
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당업자들은 발명의 특징들에 의해 잇점들이 제공됨을 알 것이다. 예를 들면, 설계 및 제조에서 간단한, 이미징 센서 상에 최적화된 화소 어레이를 제공하는 것은 발명의 잠재적 특징이다. 발명의 또 다른 잠재적 특징은 전체 크기에 관하여 더 큰 화소들을 가진 이러한 이미징 센서를 제공하는 것이다. 또 다른 잠재적 특징은 3차원 적층 기술을 사용하고 적층 내 기판들 간에 상호연결들을 스태거링하여 이미지 센서 상에 최적화된 화소 어레이를 제공하는 것이다.
전술한 상세한 설명에서, 발명의 여러 특징들은 발명을 간소화할 목적으로 단일 실시예에서 함께 그룹화되거나 서로 다른 실시예들에서 논의된다. 발명의 이 방법은 청구된 발명이 각 청구항에 분명하게 인용된 것보다 더 많은 특징들을 요한다는 의도를 반영하는 것으로서 해석되지 않아야 한다. 그보다는, 다음 청구항들이 반영하는 바와 같이, 발명의 측면들은 단일의 전술한 개시된 실시예의 모든 특징들 미만 이내에 놓여 있고 개별적 실시예들에 개시된 여러 발명적 특징들은 이하 더 완전하게 청구되는 바와 같이 자신의 실시예를 형성하게 조합될 수 있다. 이에 따라, 다음 청구항들은 이 참조에 의해 이 상세한 설명에 포함되고 각 청구항은 발명의 개별적 실시예으로서 자신을 요구한다.
위에 기술된 배열들은 발명의 원리의 응용을 단지 예시하는 것음을 이해해야 한다. 발명의 정신 및 범위 내에서 당업자들에 의해 많은 수정들 및 대안적 배열들이 구상되며 청구된 청구항들은 이러한 수정들 및 배열들을 포함하게 의도된다. 이에 따라, 발명이 도면들에 도시되고 특징적으로 그리고 상세히 위에 기술되었지만 크기, 물질들, 형상, 형태, 기능 및 동작 방식, 조립 및 사용에 변화들을 포함하여 -이들로 제한되지 않는다- 수많은 수정들이 본원에 개시된 원리 및 개념 내에서 행해질 수 있음이 당업자들에게 명백할 것이다.

Claims (66)

  1. 이미징 센서에 있어서,
    복수의 기판들;
    화소 어레이; 및
    복수의 지원 회로들을 포함하고,
    상기 복수의 기판들 중 제1 기판은 상기 화소 어레이를 포함하고;
    상기 복수의 지원 회로들은 제2 후속 지원 기판 상에 배치되고;
    상기 복수의 지원 회로들은 상기 화소 어레이와 전기적으로 연결되고 전기적으로 통신되며;
    상기 화소 어레이는 복수의 화소 컬럼들을 포함하고, 각각의 화소 컬럼은 화소 컬럼당 하나의 화소 컬럼 버스를 갖는 복수의 감지 요소들을 포함하고;
    상기 제2 후속 지원 기판은 회로 컬럼 당 하나의 회로 컬럼 버스를 갖는 복수의 회로 컬럼들을 포함하고;
    각각의 화소 컬럼 버스와 각각의 회로 컬럼 버스는 중첩되며; 및
    적어도 하나의 연결은 각각의 화소 컬럼 버스와 각각의 회로 컬럼 버스 사이에서의 전기적인 연결을 제공하고, 상기 연결은 중첩된 화소 컬럼 버스와 상기 회로 컬럼 버스의 경로를 따라 어디에든 배치되는, 이미징 센서.
  2. 삭제
  3. 제1항에 있어서, 하나의 화소 컬럼 버스와 하나의 회로 컬럼 버스 사이의 상기 전기적인 연결은 단일 상호연결에 의해 수행되는, 이미징 센서.
  4. 제1항에 있어서, 하나의 화소 컬럼 버스와 하나의 회로 컬럼 버스 사이의 상기 전기적인 연결은 2개의 상호연결에 의해 수행되는, 이미징 센서.
  5. 제1항에 있어서, 상기 이미징 센서는 후면 조사되는, 이미징 센서.
  6. 제1항에 있어서, 상기 복수의 기판들은 복수의 후속 지원 기판들을 더 포함하는, 이미징 센서.
  7. 제1항에 있어서, 상기 화소 어레이는 상기 제1 기판의 표면의 다수의 표면을 커버하는, 이미징 센서.
  8. 제1항에 있어서, 상기 화소 어레이는 상기 제1 기판의 25% 이상의 표면을 커버하는, 이미징 센서.
  9. 제1항에 있어서, 상기 지원 회로들 중 하나는 아날로그-디지털 변환기인, 이미징 센서.
  10. 제1항에 있어서, 상기 지원 회로들 중 하나는 증폭기 회로인, 이미징 센서.
  11. 제1항에 있어서, 상기 지원 기판은 적층된 구성으로 상기 제1 기판과 나란하게 정렬되는, 이미징 센서.
  12. 제1항에 있어서, 상기 제2 후속 지원 기판은 상기 제1 기판 뒤에 배치되고 이로부터 횡방향으로 옮겨 배치되는, 이미징 센서.
  13. 제5항에 있어서, 상기 제1 기판은 실리콘 재료로 구성되는, 이미징 센서.
  14. 제5항에 있어서, 상기 제1 기판은 텔루르화 카드뮴과 같은, "고-Z" 반도체 재료로 구성되는, 이미징 센서.
  15. 제5항에 있어서, 상기 제1 기판은 Ⅲ-Ⅴ 반도체 재료로 구성되는, 이미징 센서.
  16. 제6항에 있어서, 상기 제1 기판과 상기 복수의 후속 지원 기판들이 나란하게 적층되어 복수의 통신 컬럼들이 다중-층 적층으로 형성되도록 하는, 이미징 센서.
  17. 이미징 센서에 있어서,
    복수의 기판들;
    화소 어레이; 및
    복수의 지원 회로들을 포함하고,
    상기 복수의 기판들 중 제1 기판은 상기 화소 어레이를 포함하고;
    상기 복수의 지원 회로들은 상기 제1 기판에 대하여 떨어져 배치된 제2 후속 지원 기판 상에 배치되고;
    상기 복수의 지원 회로들은 상기 화소 어레이와 전기적으로 연결되고 전기적으로 통신되고;
    상기 제2 후속 지원 기판은 이미지될 대상에 대하여 상기 화소 어레이 뒤에 배치되고; 및
    상기 화소 어레이는 상기 제1 기판의 다수의 제1 표면을 커버하며,
    상기 화소 어레이는 복수의 화소 컬럼들을 포함하고, 각각의 화소 컬럼은 화소 컬럼당 하나의 화소 컬럼 버스를 갖는 복수의 감지 요소들을 포함하고;
    상기 제2 후속 지원 기판은 회로 컬럼당 하나의 회로 컬럼 버스를 갖는 복수의 회로 컬럼들을 포함하고;
    각각의 화소 컬럼 버스와 각각의 회로 컬럼 버스는 중첩되어 각각의 화소 컬럼 버스와 각각의 회로 컬럼 버스가 나란하게 배열되고; 및
    적어도 하나의 상호연결은 각각의 화소 컬럼 버스와 각각의 회로 컬럼 버스 사이의 전기적인 연결을 제공하고, 상기 상호연결은 상기 중첩된 화소 컬럼 버스와 상기 회로 컬럼 버스의 경로를 따라 어디에든 배치되는, 이미징 센서.
  18. 삭제
  19. 제17항에 있어서, 하나의 화소 컬럼 버스와 하나의 회로 컬럼 버스 사이의 상기 전기적인 연결은 단일 상호연결에 의해 수행되는, 이미징 센서.
  20. 제17항에 있어서, 하나의 화소 컬럼 버스와 하나의 회로 컬럼 버스 사이의 상기 전기적인 연결은 2개의 상호연결에 의해 수행되는, 이미징 센서.
  21. 제17항에 있어서, 상기 이미징 센서는 후면 조사되는, 이미징 센서.
  22. 제17항에 있어서, 상기 복수의 기판들은 복수의 후속 지원 기판들을 더 포함하는, 이미징 센서.
  23. 제17항에 있어서, 상기 화소 어레이는 상기 제1 기판들 중 55% 이상의 표면을 커버하는, 이미징 센서.
  24. 제17항에 있어서, 상기 지원 회로들 중 하나는 아날로그-디지털 변환기인, 이미징 센서.
  25. 제17항에 있어서, 상기 지원 회로들 중 하나는 증폭기 회로인, 이미징 센서.
  26. 제17항에 있어서, 상기 지원 기판은 상기 제1 기판과 나란하게 배열되는, 이미징 센서.
  27. 제17항에 있어서, 상기 지원 기판은 상기 제1 기판 뒤에 배치되고 이로부터 횡방향으로 옮겨 배치되는, 이미징 센서.
  28. 제21항에 있어서, 상기 제1 기판은 실리콘 재료로 구성되는, 이미징 센서.
  29. 제21항에 있어서, 상기 제1 기판은 텔루르화 카드뮴과 같은, "고-Z" 반도체 재료로 구성되는, 이미징 센서.
  30. 제21항에 있어서, 상기 제1 기판은 Ⅲ-Ⅴ 반도체 재료들로 구성되는, 이미징 센서.
  31. 제22항에 있어서, 상기 제1 기판과 상기 복수의 후속 지원 기판들이 정렬되어 적층되어 복수의 통신 컬럼들이 다중-층 적층으로 구성되는, 이미징 센서.
  32. 이미징 센서에 있어서,
    복수의 기판들;
    화소 어레이; 및
    복수의 지원 회로들을 포함하고,
    상기 복수의 기판들 중 제1 기판은 상기 화소 어레이를 포함하고;
    상기 복수의 지원 회로들은 상기 제1 기판에 대하여 떨어져 배치된 적어도 하나의 후속 지원 기판 상에 배치되고;
    상기 복수의 지원 회로들은 상기 화소 어레이와 전기적으로 연결되고 전기적으로 통신되고;
    상기 적어도 하나의 후속 지원 기판들은 이미지될 대상에 대하여 상기 화소 어레이 뒤에 배치되고; 및
    상기 화소 어레이는 상기 제1 기판의 제1 표면의 적어도 40%를 커버하고;
    상기 제1 기판의 상기 화소 어레이는 각각의 상기 복수의 기판들 상에 배치된 각각의 복수의 판독-버스들을 통하여 상기 적어도 하나의 후속 지원 기판 상에 배치된 상기 복수의 지원 회로들과 전기적으로 통신하고 상호 연결을 통하여 전기적으로 연결되며,
    상기 화소 어레이는 복수의 화소 컬럼들을 포함하고, 각각의 화소 컬럼은 화소 컬럼당 하나의 화소 컬럼 버스를 갖는 복수의 감지 요소들을 포함하고;
    상기 적어도 하나의 후속 지원 기판은 회로 컬럼당 하나의 회로 컬럼 버스를 갖는 복수의 회로 컬럼들을 포함하고;
    각각의 화소 컬럼 버스와 각각의 회로 컬럼 버스가 중첩되어 각각의 화소 컬럼 버스와 각각의 회로 컬럼 버스가 나란하게 정렬되고; 및
    상호연결은 각각의 화소 컬럼 버스와 각각의 회로 컬럼 버스 사이의 전기적인 연결을 제공하고, 상기 상호연결은 상기 중첩된 화소 컬럼 버스와 상기 회로 컬럼 버스의 경로를 따라 어디든 옮겨 배치되는, 이미징 센서.
  33. 삭제
  34. 제32항에 있어서, 하나의 화소 컬럼 버스와 하나의 회로 컬럼 버스 사이의 전기적인 연결은 단일 상호연결에 의해 수행되는, 이미징 센서.
  35. 제32항에 있어서, 하나의 화소 컬럼 버스와 하나의 회로 컬럼 버스 사이의 상기 전기적인 연결은 2개의 상호연결에 의해 수행되는, 이미징 센서.
  36. 제32항에 있어서, 상기 이미징 센서는 후면 조사되는, 이미징 센서.
  37. 제32항에 있어서, 상기 적어도 하나의 후속 지원 기판은 복수의 후속 지원 기판들을 포함하는, 이미징 센서.
  38. 제32항에 있어서, 상기 화소 어레이는 상기 제1 기판의 다수의 표면을 커버하는, 이미징 센서.
  39. 제32항에 있어서, 상기 화소 어레이는 상기 제1 기판의 50% 이상의 표면을 커버하는, 이미징 센서.
  40. 제32항에 있어서, 상기 복수의 지원 회로들 중 하나는 아날로그-디지털 변환기인, 이미징 센서.
  41. 제32항에 있어서, 상기 지원 회로들 중 하나는 증폭기 회로인, 이미징 센서.
  42. 제32항에 있어서, 상기 적어도 하나의 후속 지원 기판은 상기 제1 기판과 나란하게 정렬되는, 이미징 센서.
  43. 제32항에 있어서, 상기 적어도 하나의 후속 지원 기판은 상기 제1 기판 뒤에 배치되고 이로부터 횡방향으로 옮겨 배치되는, 이미징 센서.
  44. 제36항에 있어서, 상기 제1 기판은 실리콘 재료로 구성되는, 이미징 센서.
  45. 제36항에 있어서, 상기 제1 기판은 탈루르화 카드뮴과 같은, "고-Z" 반도체 재료로 구성되는, 이미징 센서.
  46. 제36항에 있어서, 상기 제1 기판은 Ⅲ-Ⅴ 반도체 재료로 구성되는, 이미징 센서.
  47. 제37항에 있어서, 상기 제1 기판과 상기 복수의 후속 지원 기판들이 나란히 정렬되게 적층되어 복수의 통신 컬럼들이 다중-층 적층으로 형성되는, 이미징 센서.
  48. 이미징 센서에 있어서,
    적어도 제1 기판과 제2 기판을 가지는 복수의 기판들;
    복수의 화소 컬럼들을 포함하고 상기 제1 기판 상에 배치된 화소 어레이로서, 상기 복수의 화소 컬럼들 중 각각은 폭에 있어 하나의 화소 및 길이에 있어 복수의 화소들로서 형성되는, 화소 어레이;
    복수의 회로 컬럼들을 포함하고 상기 제2 기판 상에 배치된 복수의 지원 회로들로서, 하나의 회로 컬럼은 하나의 화소 컬럼과 대응되고, 상기 복수의 회로 컬럼들 중 각각은 대응되는 화소 컬럼의 영역과 대응되는 영역을 가짐으로써 형성되는, 복수의 지원 회로들;
    상기 제1 기판 상에 잔류하는 화소 컬럼당 하나의 화소 컬럼 버스와 상기 제2 기판 상에 잔류하는 회로 컬럼당 하나의 회로 컬럼 버스가 존재하는 복수의 버스들을 포함하고,
    각각의 상기 화소 컬럼 버스들 중 적어도 일부분은 각각의 상기 대응하는 회로 컬럼 버스들 중 적어도 일부분과 중첩되고;
    적어도 하나의 상호연결은 하나의 화소 컬럼 버스와 하나의 대응하는 회로 컬럼 버스 사이의 전기적인 통신을 제공하고; 및
    상기 적어도 하나의 상호연결은 하나의 화소 컬럼 버스와 하나의 대응하는 회로 컬럼 버스 사이의 어디든 위치되고 서로에 대하여 중첩되는, 이미징 센서.
  49. 제48항에 있어서, 상기 제1 기판과 제2 기판은 나란하게 정렬되는, 이미징 센서.
  50. 제48항에 있어서, 상기 제1 기판 상에 상기 화소 컬럼들 중 하나의 영역은 상기 제2 기판 상의 상기 대응하는 회로 컬럼들 중 하나의 영역과 동일한, 이미징 센서.
  51. 제48항에 있어서, 상기 제2 기판은 상기 제1 기판과 동일한 크기인, 이미징 센서.
  52. 제48항에 있어서, 상기 제1 기판 상의 상기 화소 컬럼들 중 하나의 영역은 상기 제2 기판 상의 상기 대응하는 회로 컬럼들 중 하나의 영역보다 큰, 이미징 센서.
  53. 제48항에 있어서, 상기 제1 기판 상의 상기 화소 컬럼들 중 하나의 영역은 상기 제2 기판 상의 상기 대응하는 회로 컬럼들 중 하나의 영역보다 작은, 이미징 센서.
  54. 제48항에 있어서, 상기 화소 컬럼들 중 하나의 종횡비는 상기 회로 컬럼들 중 하나의 종횡비와 유사한, 이미징 센서.
  55. 제48항에 있어서, 복수의 상호연결들은 화소 컬럼 버스를 대응하는 회로 컬럼 버스에 연결하는, 이미징 센서.
  56. 제48항에 있어서, 상기 화소 컬럼들 중 하나의 종횡비는 상기 회로 컬럼들 중 하나의 종횡비와 서로 상이한, 이미징 센서.
  57. 제56항에 있어서, 상기 회로 컬럼들 중 하나의 상기 종횡비는 상기 화소 컬럼들 중 하나의 종횡비의 1/4 길이이고 4배 폭이 넓은, 이미징 센서.
  58. 제56항에 있어서, 상기 회로 컬럼들 중 하나의 종횡비는 상기 화소 컬럼들 중 하나의 종횡비의 1/2 길이이고 2배 폭이 넓은, 이미징 센서.
  59. 제49항에 있어서, 상기 제1 기판은 실리콘 재료로 구성되는, 이미징 센서.
  60. 제49항에 있어서, 상기 제1 기판은 탈루르화 카드뮴과 같은 "고-Z" 반도체 재료로 구성되는, 이미징 센서.
  61. 제49항에 있어서, 상기 제1 기판은 Ⅲ-Ⅴ반도체 재료로 구성되는, 이미징 센서.
  62. 제49항에 있어서, 2-웨이 공유 화소 아키텍처가 존재하고, 모든 2개의 인접한 화소 컬럼들에 대한 하나의 화소 컬럼 버스가 존재하는, 이미징 센서.
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