JP3664939B2 - Ｃｍｏｓイメージセンサ及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体基板に形成されたフォトダイオード及びＭＯＳトランジスタにより構成されるＣＭＯＳイメージセンサ及びその製造方法に関する。
【０００２】
【従来の技術】
近年、固体撮像素子として、ＣＭＯＳイメージセンサが広く使用されるようになった。ＣＭＯＳイメージセンサは、ＣＣＤ（Charge Coupled Device ）に比べて消費電力が小さく、単一電源で駆動可能であること、タイミング発生回路や読み出し回路及びＡ／Ｄコンバータ等の周辺回路を一体的に形成可能であることなど、種々の長所がある。
【０００３】
図２１はＣＭＯＳイメージセンサの１画素の等価回路図である。この図２１に示すＣＭＯＳイメージセンサの１画素は、１個のフォトダイオードＰＤと３個のＮチャネルＭＯＳトランジスタＴ1 ，Ｔ2 ，Ｔ3 とにより構成されている。フォトダイオードＰＤのカソードはトランジスタＴ1 のドレイン及びトランジスタＴ2 のゲートに接続されている。トランジスタＴ1 ，Ｔ2 のソースは、いずれも基準電圧ＶＲが供給される電源線に接続されている。また、トランジスタＴ1 のゲートには、リセット信号ＲＳＴが供給されるリセット線に接続されている。
【０００４】
トランジスタＴ3 のソースはトランジスタＴ2 のドレインに接続され、ドレインは信号線を介して読み出し回路（図示せず）に接続され、ゲートはセレクト信号ＳＬＣＴが供給される列選択線に接続されている。
なお、トランジスタＴ1 はリセットトランジスタといわれ、トランジスタＴ2 はドライブ用トランジスタ、トランジスタＴ3 は選択用トランジスタといわれる。
【０００５】
ＣＭＯＳイメージセンサでは、半導体基板に図２１に等価回路で表される複数の画素が水平方向及び垂直方向に並び、更にそれらの画素が形成された領域の外側に読み出し回路やＡ／Ｄ（アナログデジタル）変換回路等の周辺回路が形成されている。
なお、特開平１０−２４８０３５号公報には、リセットトランジスタのゲートに供給する信号の電位を３段階に変化させ、ＣＭＯＳイメージセンサのダイナミックレンジを拡大する駆動方法が開示されている。
【０００６】
【発明が解決しようとする課題】
ところで、図２１に示す回路を半導体基板に形成する場合、半導体基板に形成されたＭＯＳトランジスタのソース・ドレインと、半導体基板の上に絶縁膜を介して形成された配線とを電気的に接続することが必要である。単に、絶縁膜にコンタクトホールを形成し、該コンタクトホールに導電体を埋め込んだだけでは、導電体とソース・ドレインとの接触抵抗が大きくなる。ＭＯＳトランジスタのソース・ドレインの表面にシリサイド膜を形成し、該シリサイド膜を介してソース・ドレインと配線とを電気的に接続することにより抵抗値を低減することも考えられるが、そうすると、リセットトランジスタとフォトダイオードとの接続部分でリーク電流が増加して、特性劣化の原因となる。なお、リーク電流には、フィールド酸化膜のエッジ部分でリークする周辺長成分とＰＮ接合部でリークする面積成分とがある。周辺長成分のリークの原因は、 フィールド酸化膜のエッジの注入イオン濃度が薄くなっていると考えられる部分で、注入イオンがシリサイド中に吸収され、更にイオン濃度が薄くなるためと考えられる。また、面積成分は、シリサイド形成時に空乏層が金属原子で汚染されることにより増加すると考えられる。
【０００７】
以上から、本発明は、ＭＯＳトランジスタのソース・ドレインと配線との間の抵抗値を低減し、リセットトランジスタのドレイン部でのリーク電流を抑制したＣＭＯＳイメージセンサ及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記した課題は、半導体基板に不純物を導入して形成されたフォトダイオードと、前記半導体基板に不純物を導入して形成された複数のＭＯＳトランジスタとにより構成されるＣＭＯＳイメージセンサにおいて、前記フォトダイオードの不純物領域と接続した不純物領域を有するＭＯＳトランジスタの少なくとも前記フォトダイオード側の前記不純物領域の表面にシリサイド膜がなく、他のＭＯＳトランジスタの不純物領域の表面にシリサイド膜が設けられ、且つ前記フォトダイオードの不純物領域と接続した不純物領域を有するＭＯＳトランジスタの前記フォトダイオード側の不純物領域に配線が接続されていることを特徴とするＣＭＯＳイメージセンサにより解決する。
【０００９】
本発明においては、フォトダイオードの不純物領域と接続する不純物領域を有するＭＯＳトランジスタ（リセットトランジスタ）のソース・ドレインのうちフォトダイオード側の不純物領域の上に、 シリサイド膜が形成されていない。このため、金属原子に起因するリーク電流の増大が防止され、ノイズの少ないＣＭＯＳイメージセンサが得られる。
【００１０】
また、本発明においては、リセットトランジスタを除くＭＯＳトランジスタの不純物領域の上に、シリサイド膜が形成されている。そして、このシリサイド膜を介して配線と不純物領域とが電気的に接続される。これにより、配線と不純物領域との間のコンタクト抵抗が低くなり、電気的特性の低下が回避される。
また、上記した課題は、半導体基板に不純物を導入しフォトダイオードを形成する工程と、前記半導体基板の上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板にＮ型不純物を導入して前記フォトダイオードのカソードに連続したＮ型不純物領域を有するリセットトランジスタを含む複数のＮチャネルＭＯＳトランジスタを形成する工程と、少なくとも前記フォトダイオードの上から前記リセットトランジスタの前記フォトダイオード側の不純物領域の上までの領域を覆う第１の絶縁膜を形成する工程と、前記半導体基板の上側に金属膜を形成し、該金属膜中の金属と前記シリコン基板の表面のシリコンとを反応させてシリサイド膜を形成する工程とを有することを特徴とするＣＭＯＳイメージセンサの製造方法により解決する。
【００１１】
本発明方法においては、フォトダイオード形成部からリセットトランジスタのドレイン部までの領域を絶縁膜で覆い、その後シリサイド膜形成用の金属膜を形成する。これにより、フォトダイオードからリセットトランジスタのドレイン部間での領域の基板表面には金属原子がなく、金属原子に起因するリーク電流の増大が防止される。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
図１は本発明の実施の形態のＣＭＯＳイメージセンサのブロック図、図２は同じくそのＣＭＯＳイメージセンサの１画素を示す平面図である。
図１に示すように、半導体基板１０には、受光部１、読み出し回路２、タイミング発生回路３及びＡ／Ｄコンバータ４等の回路が形成されている。受光部１には多数の画素が配列して形成されている。１つの画素は、図２に示すように、１個のフォトダイオードＰＤと３個のＮチャネルＭＯＳトランジスタＴ1 ，Ｔ2 ，Ｔ3 とにより構成され、その等価回路は図２１により表される。また、読み出し回路２、タイミング発生回路３及びＡ／Ｄコンバータ４等の回路は、ＣＭＯＳにより構成される。
【００１３】
図３〜図１８は本発明の実施の形態のＣＭＯＳイメージセンサの製造方法を示す図である。なお、図３〜図１０はフォトダイオード及びリセットトランジスタ部分の断面図、図１１〜図１８は周辺回路のＣＭＯＳ回路部における断面図である。
まず、図３（ａ），図１１（ａ）に示すように、半導体基板１０の表面を熱酸化させて約３ｎｍの厚さのシリコン酸化膜（図示せず）を形成した後、その上にシリコン窒化膜（ＳｉＮ膜）１１を約１１５ｎｍの厚さに形成する。そして、シリコン窒化膜１１の上に、フィールド酸化膜形成部に対応する部分に窓を有するレジスト膜１２を形成し、このレジスト膜１２をマスクにしてシリコン窒化膜１１をエッチングする。その後、レジスト膜１２を除去する。
【００１４】
次に、図３（ｂ），図１１（ｂ）に示すように、半導体基板１０の上側全面にフォトレジスト膜１３を塗布し、露光及び現像工程を経て、ＰチャネルＭＯＳトランジスタ形成部に対応する部分に窓を設ける。そして、この窓を介して半導体基板１０にリン（Ｐ）を、例えば１８０ｋｅＶ、１．４×１０13／ｃｍ2 の条件でイオン注入して、Ｎ型不純物領域４１を形成する。
【００１５】
その後、図３（ｃ），図１１（ｃ）に示すように、レジスト膜１３を除去し、１１５０℃の温度で熱処理を施して不純物を拡散させ、ＰチャネルＭＯＳトランジスタ形成部にＮウェル４２を形成する。
次に、図４（ａ），図１２（ａ）に示すように、９００℃の温度で熱処理を施し、シリコン窒化膜１１に覆われてない部分に厚さが約３７０ｎｍのフィールド酸化膜１６を形成する。その後、シリコン窒化膜１１を除去する。
【００１６】
次に、フォトダイオード形成部のウェルを形成する。すなわち、図４（ｂ）に示すように、受光部全体にホウ素（Ｂ）を、例えば６００ｋｅＶ、３×１０12／ｃｍ2 の条件でイオン注入して、半導体基板１０中にＰ型不純物層（ウェル）４３を形成する。
その後、図４（ｃ），図１２（ｂ）に示すように、フォトダイオード形成部及びＰチャネルＭＯＳトランジスタ形成部の上をレジスト膜１７で覆い、ＮチャネルＭＯＳトランジスタ形成部にホウ素（Ｂ）を、例えば１４０ｋｅＶ、８×１０12／ｃｍ2 の条件でイオン注入し、Ｐウェル４４を形成するとともに、ＮチャネルＭＯＳトランジスタのチャネルストップ層４４ａを形成する。その後、レジスト膜１７を除去する。
【００１７】
次に、図５（ａ），図１２（ｃ）に示すように、８００℃の温度で熱処理して半導体基板１０の表面に厚さが約７ｎｍのシリコン酸化膜（ゲート酸化膜）１８を形成する。そして、ＣＶＤ（Chemical Vapor Deposition ）法により、半導体基板１０の上側全面にアモルファスシリコン膜１９を約５０ｎｍの厚さに形成する。
【００１８】
その後、図５（ｂ）に示すように、フォトダイオード形成部のアモルファスシリコン膜１９上にレジスト膜２０を形成した後、レジスト膜２０に覆われていない部分の半導体基板１０中にホウ素（Ｂ）を、例えば３０ｋｅＶ、１．８×１０12／ｃｍ2 の条件でイオン注入する。これは、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタのしきい値を調整するために行うものである。その後、レジスト膜２０を除去する。
【００１９】
次に、図５（ｃ），図１３（ａ）に示すように、アモルファスシリコン膜１９の上にＷＳｉ（タングステンシリコン）膜２１を１５０ｎｍの厚さに成長する。そして、リン（Ｐ）を、例えば４０ｋｅＶ、８×１０15／ｃｍ2 の条件でイオン注入して、アモルファスシリコン膜１９を低抵抗化する。
次に、図６（ａ），図１３（ｂ）に示すように、ＣＶＤ法により、ＷＳｉ膜２１の上に、シリコン酸化膜２２を約４５ｎｍの厚さに形成し、このシリコン酸化膜２２の上に反射防止層として、ＰＶＤ（Physical Vapor Deposition ）法によりアモルファスカーボン膜（図示せず）を約３２ｎｍの厚さに形成する。
【００２０】
その後、図６（ｂ），図１３（ｃ）に示すように、フォトリソグラフィによりアモルファスカーボン膜、シリコン酸化膜２２、ＷＳｉ膜２１、アモルファスシリコン膜２０及びシリコン酸化膜１８をエッチングして、各ＭＯＳトランジスタのゲート電極を形成する。
次に、図６（ｃ）に示すように、フォトダイオード形成部に窓を有するレジスト膜２３を形成し、フォトダイオード形成部にリン（Ｐ）を、例えば２０ｋｅＶ、４×１０15／ｃｍ2 の条件でイオン注入して、Ｎ型不純物領域４５を形成する。その後、レジスト膜２３を除去し、１０００℃の温度で１０秒間熱処理を施す。
【００２１】
次に、図７（ａ），図１４（ａ）に示すように、ＰチャネルＭＯＳトランジスタ形成部及びフォトダイオード形成部を覆うレジスト膜２５を形成し、ＮチャネルＭＯＳトランジスタ形成部のゲート電極の両側にリン（Ｐ）を、例えば２０ｋｅＶ、４×１０13／ｃｍ2 の条件でイオン注入して低濃度Ｎ型不純物領域４６を形成する。その後、レジスト膜２５を除去する。
【００２２】
次に、図７（ｂ），図１４（ｂ）に示すように、ＮチャネルＭＯＳトランジスタ形成部及びフォトダイオード形成部を覆うレジスト膜２６を形成し、ＰチャネルＭＯＳトランジスタ形成部のゲート電極の両側にＢＦ2 を、例えば２０ｋｅＶ、１０13／ｃｍ2 の条件でイオン注入して低濃度Ｐ型不純物領域４７を形成する。その後、レジスト膜２６を除去する。
【００２３】
次に、図７（ｃ），図１４（ｃ）に示すように、半導体基板１０の上側全面にシリコン酸化膜２７を１２０ｎｍの厚さに形成する。そして、シリコン酸化膜２７の上にフォトレジスト膜２８を形成し、シリサイドブロックとなる部分をパターニングする。本実施の形態では、図２に破線で示す部分、すなわちフォトダイオード形成部からリセットトランジスタＴ1 のドレインに対応する部分までをレジスト膜２８で覆う。
【００２４】
次に、図８（ａ），図１５（ａ）に示すように、シリコン酸化膜２７を異方性エッチングして、ゲート電極の側部にサイドウォール２９を形成する。その後、レジスト膜２８を除去する。
次に、図１５（ｂ）に示すように、ＰチャネルＭＯＳトランジスタ形成部以外の部分を覆うレジスト膜３０を形成し、ＰチャネルＭＯＳトランジスタのゲート電極の両側にＢＦ2 を、例えば２０ｋｅＶ、３×１０15／ｃｍ2 の条件でイオン注入して、高濃度Ｐ型不純物領域４８を形成する。その後、レジスト膜３０を除去する。
【００２５】
また、図８（ｂ），図１５（ｃ）に示すように、ＰチャネルＭＯＳトランジスタ形成部を覆うレジスト膜３１を形成し、ＮチャネルＭＯＳトランジスタのゲート電極の両側に砒素（Ａｓ）を３０ｋｅＶ、１０15／ｃｍ2 の条件でイオン注入して、高濃度Ｐ型不純物領域４９を形成する。その後、レジスト膜３１を除去する。そして、１０００℃の温度で１０秒間熱処理して、Ｐ型不純物領域４８及びＮ型不純物領域４９を活性化する。これにより、ＬＤＤ構造のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタが完成する。但し、リセットトランジスタＴ1 のドレイン側（フォトダイオードとの接続側）ではＬＤＤ構造とはならないが、本願発明者らの実験では、このような構造としても実用上支障ないことが確認されている。
【００２６】
次に、図８（ｃ），図１６（ａ）に示すように、半導体基板１０の上側全面にＴｉをスパッタして、厚さが３０ｎｍのＴｉ膜３２を形成する。その後、７００℃の温度で９０秒間加熱し、半導体基板１０と接触している部分のＴｉ膜３２をシリサイド化する。
その後、図９（ａ），図１６（ｂ）に示すように、未反応のＴｉ膜３２をエッチングにより除去する。これにより、ＭＯＳトランジスタのソース・ドレイン領域の表面上にシリサイド膜３３が残る。その後、８００℃の温度で３０秒間熱処理して、シリサイド膜３３を安定化させる。
【００２７】
次に、図９（ｂ），図１６（ｃ）に示すように、半導体基板１０の上側全面に絶縁膜３４を形成する。この絶縁膜３４は、例えばＳｉＯＮを２００ｎｍ、ＳｉＯ2 を３００ｎｍの厚さに積層して形成する。その後、絶縁膜３４の上にＳＯＧ（Spin On Glass ）膜３６を塗布して表面を平坦化する。
次に、ＳＯＧ膜３５の上にフォトレジスト膜（図示せず）を形成し、露光及び現像工程を経て、コンタクトホール形成部に窓を設ける。そして、この窓を介してＳＯＧ膜３５及び絶縁膜３４をエッチングして、図９（ｃ），図１７（ａ）に示すように、リセットトランジスタのドレインである不純物領域４６及び所定のシリサイド膜３３に到達するコンタクトホール３５ａを形成する。その後、レジスト膜を除去する。
【００２８】
次に、図１０（ａ），図１７（ｂ）に示すように、全面にＴｉを２０ｎｍ、ＴｉＮを５０ｎｍの厚さにスパッタ形成して、Ｔｉ膜３６を形成する。その後、図１０（ｂ），図１７（ｃ）に示すように、半導体基板１０の上側全面にタングステン（Ｗ）膜３７を８００ｎｍの厚さに形成し、コンタクトホール３５ａをタングステンで埋め込む。
【００２９】
その後、図１８（ａ）に示すように、タングステン膜３７をＣＭＰ（chemical mechanical polishing ）研磨してコンタクトホール３５ａ以外の部分のタングステン膜３７を除去する。これにより、タングステンプラグ３７ａが形成される。そして、Ｔｉを２０ｎｍ、ＴｉＮを５０ｎｍの厚さに形成し、その上にＡｌＣｕを５００ｎｍ、Ｔｉを５ｎｍ、ＴｉＮを１００ｎｍの厚さに形成し、導電膜３８を形成する。
【００３０】
次いで、図１０（ｃ），図１８（ｂ）に示すように、導電膜３８をパターニングして、所定の配線３９を形成する。このようにして、本実施の形態のＣＭＯＳイメージセンサが完成する。
上記のようにして形成されたＣＭＯＳイメージセンサは、リセットトランジスタＴ1 のドレイン部以外の部分では、トランジスタのソース・ドレインと配線とがシリサイド膜３３を介して電気的に接続されているので、接続部のコンタクト抵抗が小さい。また、フォトダイオードＰＤと直接接続したリセットトランジスタＴ1 のドレイン部にはシリサイド膜が設けられていないので、金属原子に起因するリーク電流の増大が防止され、Ｓ／Ｎ比が向上する。
【００３１】
図２０は本実施の形態のＣＭＯＳイメージセンサの動作を示すタイミングチャートである。リセット信号ＲＳＴは一定の周期で“Ｈ”になる信号であり、このリセット信号ＲＳＴが“Ｈ”になると、フォトダイオードＰＤのカソード側の電位（図２１にＡで示す部分に対応する部分の電位）が一定の電圧（ＶＲ）になる。その後、リセット信号ＲＳＴが“Ｌ”になった後、フォトダイオードＰＤに光が到達すると、フォトダイオードＰＤに光の強度に応じた電荷が発生する。この電荷によりＡ点の電位、すなわちトランジスタＴ2 のゲート電圧が変化する。セレクト信号ＳＬＣＴが“Ｈ”になると、そのときのＡ点の電位に応じた電気信号がトランジスタＴ3 を介して読み出し回路（周辺回路）に伝達される。このようにして、フォトダイオードＰＤに到達した光の強さに応じた信号が周辺回路に伝達される。
【００３２】
以下、上記の方法によりＣＭＯＳイメージセンサを実際に製造し、リーク電流の影響を調べた結果について説明する。実施例として、上記の方法によりＣＭＯＳイメージセンサを製造した。また、リセットトランジスタＴ1 のドレインの表面にもシリサイド膜を形成したこと以外は実施例と同様にして、比較例のＣＭＯＳイメージセンサを製造した。比較例のＣＭＯＳイメージセンサでは、シリサイド膜形成工程において、図１９に示すようにフォトダイオード形成部のみ（図中破線で示す部分）をシリコン酸化膜で覆っている。
【００３３】
周辺リーク電流成分及び面積リーク電流成分を直接測定することはできないが、Ａ／Ｄ変換器の出力からリーク電流を推定することができる。すなわち、ＣＭＯＳイメージセンサを暗所において駆動し、Ａ／Ｄ変換器の出力コードにしきい値を設定し、そのしきい値よりも大きい信号の発生頻度により、 リーク電流の大きさを比較することができる。具体的には、Ａ／Ｄ変換器の出力コードが５００（５００ｍＶに相当）以上の信号の発生頻度を調べた。その結果、比較例のＣＭＯＳイメージセンサでは発生頻度が数十個（Ａ／Ｄ変換器のサンプリング時間は２６ｍsec ）であったのに対し、実施例のＣＭＯＳイメージセンサでは０〜数個であった。このことから、実施例のＣＭＯＳイメージセンサは比較例のＣＭＯＳイメージセンサに比べてリーク電流が少ないことが確認された。また、実施例のＣＭＯＳイメージセンサでは、リセットトランジスタＴ1 のドレイン部にシリサイド膜が形成されていなく、コンタクト抵抗が若干高いと考えられるが、正常に動作しており、実用上支障ないことが確認できた。実施例のＣＭＯＳイメージセンサでは、リセットトランジスタＴ1 のドレイン部以外のソース・ドレインにシリサイド膜が設けられているので、比較例のＣＭＯＳイメージセンサとトランジスタパラメータが同一であり、設計上及び使用上の問題もなかった。
【００３４】
なお、 本発明のＣＭＯＳイメージセンサは、リセットトランジスタのゲート電圧が“Ｈ”及び“Ｌ”の２段階に変化させるものに限定されず、３段階又はそれ以上に変化させて駆動するＣＭＯＳイメージセンサにも適用できる。
【００３５】
【発明の効果】
以上説明したように、本発明のＣＭＯＳイメージセンサは、フォトダイオードの不純物領域と接続する不純物領域を有するＭＯＳトランジスタ（リセットトランジスタ）のソース・ドレインのうちフォトダイオード側の不純物領域の上に、 シリサイド膜が形成されていないので、金属原子に起因するリーク電流の増大が防止され、ノイズが低減される。また、リセットトランジスタを除くＭＯＳトランジスタの不純物領域の上に、シリサイド膜が形成されており、このシリサイド膜を介して配線と不純物領域とが電気的に接続されるので、配線と不純物領域との間のコンタクト抵抗が低く、電気的特性の低下が回避される。
【図面の簡単な説明】
【図１】図１は本発明の実施の形態のＣＭＯＳイメージセンサのブロック図です。
【図２】図２は同じくそのＣＭＯＳイメージセンサの１画素を示す平面図である。
【図３】図３は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、フォトダイオード及びリセットトランジスタ形成部における断面図（その１）である。
【図４】図４は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、フォトダイオード及びリセットトランジスタ形成部における断面図（その２）である。
【図５】図５は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、フォトダイオード及びリセットトランジスタ形成部における断面図（その３）である。
【図６】図６は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、フォトダイオード及びリセットトランジスタ形成部における断面図（その４）である。
【図７】図７は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、フォトダイオード及びリセットトランジスタ形成部における断面図（その５）である。
【図８】図８は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、フォトダイオード及びリセットトランジスタ形成部における断面図（その６）である。
【図９】図９は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、フォトダイオード及びリセットトランジスタ形成部における断面図（その７）である。
【図１０】図１０は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、フォトダイオード及びリセットトランジスタ形成部における断面図（その８）である。
【図１１】図１１は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部における断面図（その１）である。
【図１２】図１２は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部における断面図（その２）である。
【図１３】図１３は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部における断面図（その３）である。
【図１４】図１４は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部における断面図（その４）である。
【図１５】図１５は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部における断面図（その５）である。
【図１６】図１６は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部における断面図（その６）である。
【図１７】図１７は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部における断面図（その７）である。
【図１８】図１８は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部における断面図（その８）である。
【図１９】図１９は比較例のＣＭＯＳイメージセンサを示す平面図である。
【図２０】図２０は実施の形態のＣＭＯＳイメージセンサの動作を示すタイミングチャートである。
【図２１】図２１はＣＭＯＳイメージセンサの１画素の等価回路図である。
【符号の説明】
１０…半導体基板、
１１…シリコン窒化膜（ＳｉＮ膜）、
１２，１３，１７，２０，２３，２４，２５，２６，２８，３０，３１…レジスト膜、
１６…フィールド酸化膜、
１８…シリコン酸化膜（ゲート酸化膜）、
１９…アモルファスシリコン膜、
２１…ＷＳｉ膜、
２２，２７…シリコン酸化膜、
２９…サイドウォール、
３２，３６…Ｔｉ膜、
３３…シリサイド膜、
３４…絶縁膜、
３５…ＳＯＧ膜、
３５ａ…コンタクトホール、
３７…Ｗ膜、
３７ａ…プラグ、
３８…導電膜、
３９…配線、
４１，４５，４６，４９…Ｎ型不純物領域、
４２…Ｎウェル、
４３…Ｐ型不純物領域（ウェル）、
４４…Ｐウェル、
４７，４８…Ｐ型不純物領域、
ＰＤ…フォトダイオード、
Ｔ1 ，Ｔ2 ，Ｔ3 …ＭＯＳトランジスタ。
【発明の属する技術分野】
本発明は、半導体基板に形成されたフォトダイオード及びＭＯＳトランジスタにより構成されるＣＭＯＳイメージセンサ及びその製造方法に関する。
【０００２】
【従来の技術】
近年、固体撮像素子として、ＣＭＯＳイメージセンサが広く使用されるようになった。ＣＭＯＳイメージセンサは、ＣＣＤ（Charge Coupled Device ）に比べて消費電力が小さく、単一電源で駆動可能であること、タイミング発生回路や読み出し回路及びＡ／Ｄコンバータ等の周辺回路を一体的に形成可能であることなど、種々の長所がある。
【０００３】
図２１はＣＭＯＳイメージセンサの１画素の等価回路図である。この図２１に示すＣＭＯＳイメージセンサの１画素は、１個のフォトダイオードＰＤと３個のＮチャネルＭＯＳトランジスタＴ1 ，Ｔ2 ，Ｔ3 とにより構成されている。フォトダイオードＰＤのカソードはトランジスタＴ1 のドレイン及びトランジスタＴ2 のゲートに接続されている。トランジスタＴ1 ，Ｔ2 のソースは、いずれも基準電圧ＶＲが供給される電源線に接続されている。また、トランジスタＴ1 のゲートには、リセット信号ＲＳＴが供給されるリセット線に接続されている。
【０００４】
トランジスタＴ3 のソースはトランジスタＴ2 のドレインに接続され、ドレインは信号線を介して読み出し回路（図示せず）に接続され、ゲートはセレクト信号ＳＬＣＴが供給される列選択線に接続されている。
なお、トランジスタＴ1 はリセットトランジスタといわれ、トランジスタＴ2 はドライブ用トランジスタ、トランジスタＴ3 は選択用トランジスタといわれる。
【０００５】
ＣＭＯＳイメージセンサでは、半導体基板に図２１に等価回路で表される複数の画素が水平方向及び垂直方向に並び、更にそれらの画素が形成された領域の外側に読み出し回路やＡ／Ｄ（アナログデジタル）変換回路等の周辺回路が形成されている。
なお、特開平１０−２４８０３５号公報には、リセットトランジスタのゲートに供給する信号の電位を３段階に変化させ、ＣＭＯＳイメージセンサのダイナミックレンジを拡大する駆動方法が開示されている。
【０００６】
【発明が解決しようとする課題】
ところで、図２１に示す回路を半導体基板に形成する場合、半導体基板に形成されたＭＯＳトランジスタのソース・ドレインと、半導体基板の上に絶縁膜を介して形成された配線とを電気的に接続することが必要である。単に、絶縁膜にコンタクトホールを形成し、該コンタクトホールに導電体を埋め込んだだけでは、導電体とソース・ドレインとの接触抵抗が大きくなる。ＭＯＳトランジスタのソース・ドレインの表面にシリサイド膜を形成し、該シリサイド膜を介してソース・ドレインと配線とを電気的に接続することにより抵抗値を低減することも考えられるが、そうすると、リセットトランジスタとフォトダイオードとの接続部分でリーク電流が増加して、特性劣化の原因となる。なお、リーク電流には、フィールド酸化膜のエッジ部分でリークする周辺長成分とＰＮ接合部でリークする面積成分とがある。周辺長成分のリークの原因は、 フィールド酸化膜のエッジの注入イオン濃度が薄くなっていると考えられる部分で、注入イオンがシリサイド中に吸収され、更にイオン濃度が薄くなるためと考えられる。また、面積成分は、シリサイド形成時に空乏層が金属原子で汚染されることにより増加すると考えられる。
【０００７】
以上から、本発明は、ＭＯＳトランジスタのソース・ドレインと配線との間の抵抗値を低減し、リセットトランジスタのドレイン部でのリーク電流を抑制したＣＭＯＳイメージセンサ及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記した課題は、半導体基板に不純物を導入して形成されたフォトダイオードと、前記半導体基板に不純物を導入して形成された複数のＭＯＳトランジスタとにより構成されるＣＭＯＳイメージセンサにおいて、前記フォトダイオードの不純物領域と接続した不純物領域を有するＭＯＳトランジスタの少なくとも前記フォトダイオード側の前記不純物領域の表面にシリサイド膜がなく、他のＭＯＳトランジスタの不純物領域の表面にシリサイド膜が設けられ、且つ前記フォトダイオードの不純物領域と接続した不純物領域を有するＭＯＳトランジスタの前記フォトダイオード側の不純物領域に配線が接続されていることを特徴とするＣＭＯＳイメージセンサにより解決する。
【０００９】
本発明においては、フォトダイオードの不純物領域と接続する不純物領域を有するＭＯＳトランジスタ（リセットトランジスタ）のソース・ドレインのうちフォトダイオード側の不純物領域の上に、 シリサイド膜が形成されていない。このため、金属原子に起因するリーク電流の増大が防止され、ノイズの少ないＣＭＯＳイメージセンサが得られる。
【００１０】
また、本発明においては、リセットトランジスタを除くＭＯＳトランジスタの不純物領域の上に、シリサイド膜が形成されている。そして、このシリサイド膜を介して配線と不純物領域とが電気的に接続される。これにより、配線と不純物領域との間のコンタクト抵抗が低くなり、電気的特性の低下が回避される。
また、上記した課題は、半導体基板に不純物を導入しフォトダイオードを形成する工程と、前記半導体基板の上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板にＮ型不純物を導入して前記フォトダイオードのカソードに連続したＮ型不純物領域を有するリセットトランジスタを含む複数のＮチャネルＭＯＳトランジスタを形成する工程と、少なくとも前記フォトダイオードの上から前記リセットトランジスタの前記フォトダイオード側の不純物領域の上までの領域を覆う第１の絶縁膜を形成する工程と、前記半導体基板の上側に金属膜を形成し、該金属膜中の金属と前記シリコン基板の表面のシリコンとを反応させてシリサイド膜を形成する工程とを有することを特徴とするＣＭＯＳイメージセンサの製造方法により解決する。
【００１１】
本発明方法においては、フォトダイオード形成部からリセットトランジスタのドレイン部までの領域を絶縁膜で覆い、その後シリサイド膜形成用の金属膜を形成する。これにより、フォトダイオードからリセットトランジスタのドレイン部間での領域の基板表面には金属原子がなく、金属原子に起因するリーク電流の増大が防止される。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
図１は本発明の実施の形態のＣＭＯＳイメージセンサのブロック図、図２は同じくそのＣＭＯＳイメージセンサの１画素を示す平面図である。
図１に示すように、半導体基板１０には、受光部１、読み出し回路２、タイミング発生回路３及びＡ／Ｄコンバータ４等の回路が形成されている。受光部１には多数の画素が配列して形成されている。１つの画素は、図２に示すように、１個のフォトダイオードＰＤと３個のＮチャネルＭＯＳトランジスタＴ1 ，Ｔ2 ，Ｔ3 とにより構成され、その等価回路は図２１により表される。また、読み出し回路２、タイミング発生回路３及びＡ／Ｄコンバータ４等の回路は、ＣＭＯＳにより構成される。
【００１３】
図３〜図１８は本発明の実施の形態のＣＭＯＳイメージセンサの製造方法を示す図である。なお、図３〜図１０はフォトダイオード及びリセットトランジスタ部分の断面図、図１１〜図１８は周辺回路のＣＭＯＳ回路部における断面図である。
まず、図３（ａ），図１１（ａ）に示すように、半導体基板１０の表面を熱酸化させて約３ｎｍの厚さのシリコン酸化膜（図示せず）を形成した後、その上にシリコン窒化膜（ＳｉＮ膜）１１を約１１５ｎｍの厚さに形成する。そして、シリコン窒化膜１１の上に、フィールド酸化膜形成部に対応する部分に窓を有するレジスト膜１２を形成し、このレジスト膜１２をマスクにしてシリコン窒化膜１１をエッチングする。その後、レジスト膜１２を除去する。
【００１４】
次に、図３（ｂ），図１１（ｂ）に示すように、半導体基板１０の上側全面にフォトレジスト膜１３を塗布し、露光及び現像工程を経て、ＰチャネルＭＯＳトランジスタ形成部に対応する部分に窓を設ける。そして、この窓を介して半導体基板１０にリン（Ｐ）を、例えば１８０ｋｅＶ、１．４×１０13／ｃｍ2 の条件でイオン注入して、Ｎ型不純物領域４１を形成する。
【００１５】
その後、図３（ｃ），図１１（ｃ）に示すように、レジスト膜１３を除去し、１１５０℃の温度で熱処理を施して不純物を拡散させ、ＰチャネルＭＯＳトランジスタ形成部にＮウェル４２を形成する。
次に、図４（ａ），図１２（ａ）に示すように、９００℃の温度で熱処理を施し、シリコン窒化膜１１に覆われてない部分に厚さが約３７０ｎｍのフィールド酸化膜１６を形成する。その後、シリコン窒化膜１１を除去する。
【００１６】
次に、フォトダイオード形成部のウェルを形成する。すなわち、図４（ｂ）に示すように、受光部全体にホウ素（Ｂ）を、例えば６００ｋｅＶ、３×１０12／ｃｍ2 の条件でイオン注入して、半導体基板１０中にＰ型不純物層（ウェル）４３を形成する。
その後、図４（ｃ），図１２（ｂ）に示すように、フォトダイオード形成部及びＰチャネルＭＯＳトランジスタ形成部の上をレジスト膜１７で覆い、ＮチャネルＭＯＳトランジスタ形成部にホウ素（Ｂ）を、例えば１４０ｋｅＶ、８×１０12／ｃｍ2 の条件でイオン注入し、Ｐウェル４４を形成するとともに、ＮチャネルＭＯＳトランジスタのチャネルストップ層４４ａを形成する。その後、レジスト膜１７を除去する。
【００１７】
次に、図５（ａ），図１２（ｃ）に示すように、８００℃の温度で熱処理して半導体基板１０の表面に厚さが約７ｎｍのシリコン酸化膜（ゲート酸化膜）１８を形成する。そして、ＣＶＤ（Chemical Vapor Deposition ）法により、半導体基板１０の上側全面にアモルファスシリコン膜１９を約５０ｎｍの厚さに形成する。
【００１８】
その後、図５（ｂ）に示すように、フォトダイオード形成部のアモルファスシリコン膜１９上にレジスト膜２０を形成した後、レジスト膜２０に覆われていない部分の半導体基板１０中にホウ素（Ｂ）を、例えば３０ｋｅＶ、１．８×１０12／ｃｍ2 の条件でイオン注入する。これは、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタのしきい値を調整するために行うものである。その後、レジスト膜２０を除去する。
【００１９】
次に、図５（ｃ），図１３（ａ）に示すように、アモルファスシリコン膜１９の上にＷＳｉ（タングステンシリコン）膜２１を１５０ｎｍの厚さに成長する。そして、リン（Ｐ）を、例えば４０ｋｅＶ、８×１０15／ｃｍ2 の条件でイオン注入して、アモルファスシリコン膜１９を低抵抗化する。
次に、図６（ａ），図１３（ｂ）に示すように、ＣＶＤ法により、ＷＳｉ膜２１の上に、シリコン酸化膜２２を約４５ｎｍの厚さに形成し、このシリコン酸化膜２２の上に反射防止層として、ＰＶＤ（Physical Vapor Deposition ）法によりアモルファスカーボン膜（図示せず）を約３２ｎｍの厚さに形成する。
【００２０】
その後、図６（ｂ），図１３（ｃ）に示すように、フォトリソグラフィによりアモルファスカーボン膜、シリコン酸化膜２２、ＷＳｉ膜２１、アモルファスシリコン膜２０及びシリコン酸化膜１８をエッチングして、各ＭＯＳトランジスタのゲート電極を形成する。
次に、図６（ｃ）に示すように、フォトダイオード形成部に窓を有するレジスト膜２３を形成し、フォトダイオード形成部にリン（Ｐ）を、例えば２０ｋｅＶ、４×１０15／ｃｍ2 の条件でイオン注入して、Ｎ型不純物領域４５を形成する。その後、レジスト膜２３を除去し、１０００℃の温度で１０秒間熱処理を施す。
【００２１】
次に、図７（ａ），図１４（ａ）に示すように、ＰチャネルＭＯＳトランジスタ形成部及びフォトダイオード形成部を覆うレジスト膜２５を形成し、ＮチャネルＭＯＳトランジスタ形成部のゲート電極の両側にリン（Ｐ）を、例えば２０ｋｅＶ、４×１０13／ｃｍ2 の条件でイオン注入して低濃度Ｎ型不純物領域４６を形成する。その後、レジスト膜２５を除去する。
【００２２】
次に、図７（ｂ），図１４（ｂ）に示すように、ＮチャネルＭＯＳトランジスタ形成部及びフォトダイオード形成部を覆うレジスト膜２６を形成し、ＰチャネルＭＯＳトランジスタ形成部のゲート電極の両側にＢＦ2 を、例えば２０ｋｅＶ、１０13／ｃｍ2 の条件でイオン注入して低濃度Ｐ型不純物領域４７を形成する。その後、レジスト膜２６を除去する。
【００２３】
次に、図７（ｃ），図１４（ｃ）に示すように、半導体基板１０の上側全面にシリコン酸化膜２７を１２０ｎｍの厚さに形成する。そして、シリコン酸化膜２７の上にフォトレジスト膜２８を形成し、シリサイドブロックとなる部分をパターニングする。本実施の形態では、図２に破線で示す部分、すなわちフォトダイオード形成部からリセットトランジスタＴ1 のドレインに対応する部分までをレジスト膜２８で覆う。
【００２４】
次に、図８（ａ），図１５（ａ）に示すように、シリコン酸化膜２７を異方性エッチングして、ゲート電極の側部にサイドウォール２９を形成する。その後、レジスト膜２８を除去する。
次に、図１５（ｂ）に示すように、ＰチャネルＭＯＳトランジスタ形成部以外の部分を覆うレジスト膜３０を形成し、ＰチャネルＭＯＳトランジスタのゲート電極の両側にＢＦ2 を、例えば２０ｋｅＶ、３×１０15／ｃｍ2 の条件でイオン注入して、高濃度Ｐ型不純物領域４８を形成する。その後、レジスト膜３０を除去する。
【００２５】
また、図８（ｂ），図１５（ｃ）に示すように、ＰチャネルＭＯＳトランジスタ形成部を覆うレジスト膜３１を形成し、ＮチャネルＭＯＳトランジスタのゲート電極の両側に砒素（Ａｓ）を３０ｋｅＶ、１０15／ｃｍ2 の条件でイオン注入して、高濃度Ｐ型不純物領域４９を形成する。その後、レジスト膜３１を除去する。そして、１０００℃の温度で１０秒間熱処理して、Ｐ型不純物領域４８及びＮ型不純物領域４９を活性化する。これにより、ＬＤＤ構造のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタが完成する。但し、リセットトランジスタＴ1 のドレイン側（フォトダイオードとの接続側）ではＬＤＤ構造とはならないが、本願発明者らの実験では、このような構造としても実用上支障ないことが確認されている。
【００２６】
次に、図８（ｃ），図１６（ａ）に示すように、半導体基板１０の上側全面にＴｉをスパッタして、厚さが３０ｎｍのＴｉ膜３２を形成する。その後、７００℃の温度で９０秒間加熱し、半導体基板１０と接触している部分のＴｉ膜３２をシリサイド化する。
その後、図９（ａ），図１６（ｂ）に示すように、未反応のＴｉ膜３２をエッチングにより除去する。これにより、ＭＯＳトランジスタのソース・ドレイン領域の表面上にシリサイド膜３３が残る。その後、８００℃の温度で３０秒間熱処理して、シリサイド膜３３を安定化させる。
【００２７】
次に、図９（ｂ），図１６（ｃ）に示すように、半導体基板１０の上側全面に絶縁膜３４を形成する。この絶縁膜３４は、例えばＳｉＯＮを２００ｎｍ、ＳｉＯ2 を３００ｎｍの厚さに積層して形成する。その後、絶縁膜３４の上にＳＯＧ（Spin On Glass ）膜３６を塗布して表面を平坦化する。
次に、ＳＯＧ膜３５の上にフォトレジスト膜（図示せず）を形成し、露光及び現像工程を経て、コンタクトホール形成部に窓を設ける。そして、この窓を介してＳＯＧ膜３５及び絶縁膜３４をエッチングして、図９（ｃ），図１７（ａ）に示すように、リセットトランジスタのドレインである不純物領域４６及び所定のシリサイド膜３３に到達するコンタクトホール３５ａを形成する。その後、レジスト膜を除去する。
【００２８】
次に、図１０（ａ），図１７（ｂ）に示すように、全面にＴｉを２０ｎｍ、ＴｉＮを５０ｎｍの厚さにスパッタ形成して、Ｔｉ膜３６を形成する。その後、図１０（ｂ），図１７（ｃ）に示すように、半導体基板１０の上側全面にタングステン（Ｗ）膜３７を８００ｎｍの厚さに形成し、コンタクトホール３５ａをタングステンで埋め込む。
【００２９】
その後、図１８（ａ）に示すように、タングステン膜３７をＣＭＰ（chemical mechanical polishing ）研磨してコンタクトホール３５ａ以外の部分のタングステン膜３７を除去する。これにより、タングステンプラグ３７ａが形成される。そして、Ｔｉを２０ｎｍ、ＴｉＮを５０ｎｍの厚さに形成し、その上にＡｌＣｕを５００ｎｍ、Ｔｉを５ｎｍ、ＴｉＮを１００ｎｍの厚さに形成し、導電膜３８を形成する。
【００３０】
次いで、図１０（ｃ），図１８（ｂ）に示すように、導電膜３８をパターニングして、所定の配線３９を形成する。このようにして、本実施の形態のＣＭＯＳイメージセンサが完成する。
上記のようにして形成されたＣＭＯＳイメージセンサは、リセットトランジスタＴ1 のドレイン部以外の部分では、トランジスタのソース・ドレインと配線とがシリサイド膜３３を介して電気的に接続されているので、接続部のコンタクト抵抗が小さい。また、フォトダイオードＰＤと直接接続したリセットトランジスタＴ1 のドレイン部にはシリサイド膜が設けられていないので、金属原子に起因するリーク電流の増大が防止され、Ｓ／Ｎ比が向上する。
【００３１】
図２０は本実施の形態のＣＭＯＳイメージセンサの動作を示すタイミングチャートである。リセット信号ＲＳＴは一定の周期で“Ｈ”になる信号であり、このリセット信号ＲＳＴが“Ｈ”になると、フォトダイオードＰＤのカソード側の電位（図２１にＡで示す部分に対応する部分の電位）が一定の電圧（ＶＲ）になる。その後、リセット信号ＲＳＴが“Ｌ”になった後、フォトダイオードＰＤに光が到達すると、フォトダイオードＰＤに光の強度に応じた電荷が発生する。この電荷によりＡ点の電位、すなわちトランジスタＴ2 のゲート電圧が変化する。セレクト信号ＳＬＣＴが“Ｈ”になると、そのときのＡ点の電位に応じた電気信号がトランジスタＴ3 を介して読み出し回路（周辺回路）に伝達される。このようにして、フォトダイオードＰＤに到達した光の強さに応じた信号が周辺回路に伝達される。
【００３２】
以下、上記の方法によりＣＭＯＳイメージセンサを実際に製造し、リーク電流の影響を調べた結果について説明する。実施例として、上記の方法によりＣＭＯＳイメージセンサを製造した。また、リセットトランジスタＴ1 のドレインの表面にもシリサイド膜を形成したこと以外は実施例と同様にして、比較例のＣＭＯＳイメージセンサを製造した。比較例のＣＭＯＳイメージセンサでは、シリサイド膜形成工程において、図１９に示すようにフォトダイオード形成部のみ（図中破線で示す部分）をシリコン酸化膜で覆っている。
【００３３】
周辺リーク電流成分及び面積リーク電流成分を直接測定することはできないが、Ａ／Ｄ変換器の出力からリーク電流を推定することができる。すなわち、ＣＭＯＳイメージセンサを暗所において駆動し、Ａ／Ｄ変換器の出力コードにしきい値を設定し、そのしきい値よりも大きい信号の発生頻度により、 リーク電流の大きさを比較することができる。具体的には、Ａ／Ｄ変換器の出力コードが５００（５００ｍＶに相当）以上の信号の発生頻度を調べた。その結果、比較例のＣＭＯＳイメージセンサでは発生頻度が数十個（Ａ／Ｄ変換器のサンプリング時間は２６ｍsec ）であったのに対し、実施例のＣＭＯＳイメージセンサでは０〜数個であった。このことから、実施例のＣＭＯＳイメージセンサは比較例のＣＭＯＳイメージセンサに比べてリーク電流が少ないことが確認された。また、実施例のＣＭＯＳイメージセンサでは、リセットトランジスタＴ1 のドレイン部にシリサイド膜が形成されていなく、コンタクト抵抗が若干高いと考えられるが、正常に動作しており、実用上支障ないことが確認できた。実施例のＣＭＯＳイメージセンサでは、リセットトランジスタＴ1 のドレイン部以外のソース・ドレインにシリサイド膜が設けられているので、比較例のＣＭＯＳイメージセンサとトランジスタパラメータが同一であり、設計上及び使用上の問題もなかった。
【００３４】
なお、 本発明のＣＭＯＳイメージセンサは、リセットトランジスタのゲート電圧が“Ｈ”及び“Ｌ”の２段階に変化させるものに限定されず、３段階又はそれ以上に変化させて駆動するＣＭＯＳイメージセンサにも適用できる。
【００３５】
【発明の効果】
以上説明したように、本発明のＣＭＯＳイメージセンサは、フォトダイオードの不純物領域と接続する不純物領域を有するＭＯＳトランジスタ（リセットトランジスタ）のソース・ドレインのうちフォトダイオード側の不純物領域の上に、 シリサイド膜が形成されていないので、金属原子に起因するリーク電流の増大が防止され、ノイズが低減される。また、リセットトランジスタを除くＭＯＳトランジスタの不純物領域の上に、シリサイド膜が形成されており、このシリサイド膜を介して配線と不純物領域とが電気的に接続されるので、配線と不純物領域との間のコンタクト抵抗が低く、電気的特性の低下が回避される。
【図面の簡単な説明】
【図１】図１は本発明の実施の形態のＣＭＯＳイメージセンサのブロック図です。
【図２】図２は同じくそのＣＭＯＳイメージセンサの１画素を示す平面図である。
【図３】図３は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、フォトダイオード及びリセットトランジスタ形成部における断面図（その１）である。
【図４】図４は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、フォトダイオード及びリセットトランジスタ形成部における断面図（その２）である。
【図５】図５は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、フォトダイオード及びリセットトランジスタ形成部における断面図（その３）である。
【図６】図６は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、フォトダイオード及びリセットトランジスタ形成部における断面図（その４）である。
【図７】図７は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、フォトダイオード及びリセットトランジスタ形成部における断面図（その５）である。
【図８】図８は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、フォトダイオード及びリセットトランジスタ形成部における断面図（その６）である。
【図９】図９は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、フォトダイオード及びリセットトランジスタ形成部における断面図（その７）である。
【図１０】図１０は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、フォトダイオード及びリセットトランジスタ形成部における断面図（その８）である。
【図１１】図１１は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部における断面図（その１）である。
【図１２】図１２は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部における断面図（その２）である。
【図１３】図１３は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部における断面図（その３）である。
【図１４】図１４は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部における断面図（その４）である。
【図１５】図１５は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部における断面図（その５）である。
【図１６】図１６は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部における断面図（その６）である。
【図１７】図１７は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部における断面図（その７）である。
【図１８】図１８は実施の形態のＣＭＯＳイメージセンサの製造方法を示す図であり、周辺ＣＭＯＳ回路形成部における断面図（その８）である。
【図１９】図１９は比較例のＣＭＯＳイメージセンサを示す平面図である。
【図２０】図２０は実施の形態のＣＭＯＳイメージセンサの動作を示すタイミングチャートである。
【図２１】図２１はＣＭＯＳイメージセンサの１画素の等価回路図である。
【符号の説明】
１０…半導体基板、
１１…シリコン窒化膜（ＳｉＮ膜）、
１２，１３，１７，２０，２３，２４，２５，２６，２８，３０，３１…レジスト膜、
１６…フィールド酸化膜、
１８…シリコン酸化膜（ゲート酸化膜）、
１９…アモルファスシリコン膜、
２１…ＷＳｉ膜、
２２，２７…シリコン酸化膜、
２９…サイドウォール、
３２，３６…Ｔｉ膜、
３３…シリサイド膜、
３４…絶縁膜、
３５…ＳＯＧ膜、
３５ａ…コンタクトホール、
３７…Ｗ膜、
３７ａ…プラグ、
３８…導電膜、
３９…配線、
４１，４５，４６，４９…Ｎ型不純物領域、
４２…Ｎウェル、
４３…Ｐ型不純物領域（ウェル）、
４４…Ｐウェル、
４７，４８…Ｐ型不純物領域、
ＰＤ…フォトダイオード、
Ｔ1 ，Ｔ2 ，Ｔ3 …ＭＯＳトランジスタ。
Claims (13)
- 半導体基板に不純物を導入して形成されたフォトダイオードと、前記半導体基板に不純物を導入して形成された複数のＭＯＳトランジスタとにより構成されるＣＭＯＳイメージセンサにおいて、
前記フォトダイオードの不純物領域と接続した不純物領域を有するＭＯＳトランジスタの少なくとも前記フォトダイオード側の前記不純物領域の表面にシリサイド膜がなく、他のＭＯＳトランジスタの不純物領域の表面にシリサイド膜が設けられ、且つ前記フォトダイオードの不純物領域と接続した不純物領域を有するＭＯＳトランジスタの前記フォトダイオード側の不純物領域に配線が接続されていることを特徴とするＣＭＯＳイメージセンサ。 - 半導体基板に形成されたフォトダイオードと、
前記半導体基板に形成され、前記フォトダイオードの不純物領域に連続する不純物領域をドレインとする第１のＭＯＳトランジスタと、
前記半導体基板に形成され、前記第１のＭＯＳトランジスタのソースに連続する不純物領域をソースとする第２のＭＯＳトランジスタと、
前記半導体基板に形成され、前記第２のＭＯＳトランジスタのドレインに連続する不純物領域をソースとする第３のＭＯＳトランジスタと、
前記第１乃至第３のＭＯＳトランジスタを被覆する層間絶縁膜と、
前記層間絶縁膜上に形成された配線とを有し、
前記第１のＭＯＳトランジスタの前記ドレインの表面にはシリサイド膜がなく、前記第１のＭＯＳトランジスタのソースの表面、並びに前記第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタのソース及びドレインの表面にシリサイド膜が形成され、前記第１のＭＯＳトランジスタのドレインはシリサイド膜を介さずに前記配線と接続されていることを特徴とするＣＭＯＳイメージセンサ。 - 前記半導体基板に、前記第３のＭＯＳトランジスタから出力される信号を処理するＭＯＳトランジスタ回路が形成されていることを特徴とする請求項２に記載のＣＭＯＳイメージセンサ。
- 前記半導体基板に、前記第１のＭＯＳトランジスタ及び前記第３のＭＯＳトランジスタの各ゲートにそれぞれ所定のタイミングで信号を供給するタイミング回路と、
前記第３のＭＯＳトランジスタから出力される信号を読み出す読出し回路とが形成されていることを特徴とする請求項２に記載のＣＭＯＳイメージセンサ。 - 前記第１のＭＯＳトランジスタのドレインと前記配線とが、前記層間絶縁膜に埋め込まれた接続プラグを介して接続されていることを特徴とする請求項２に記載のＣＭＯＳイメージセンサ。
- 前記第１のＭＯＳトランジスタのソース、前記第２のＭＯＳトランジスタのソース・ドレイン、及び前記第３のＭＯＳトランジスタのソース・ドレインはいずれもＬＤＤ構造を有し、前記第１のＭＯＳトランジスタのドレインはＬＤＤ構造を有しないことを特徴とする請求項２に記載のＣＭＯＳイメージセンサ。
- 半導体基板に不純物を導入しフォトダイオードを形成する工程と、
前記半導体基板の上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板にＮ型不純物を導入して前記フォトダイオードのカソードに連続したＮ型不純物領域を有するリセットトランジスタを含む複数のＮチャネルＭＯＳトランジスタを形成する工程と、
少なくとも前記フォトダイオードの上から前記リセットトランジスタの前記フォトダイオード側の不純物領域の上までの領域を覆う第１の絶縁膜を形成する工程と、
前記半導体基板の上側に金属膜を形成し、該金属膜中の金属と前記シリコン基板の表面のシリコンとを反応させてシリサイド膜を形成する工程と
を有することを特徴とするＣＭＯＳイメージセンサの製造方法。 - 前記シリサイド膜を形成する工程の後に、
前記金属膜を除去し、前記シリサイド膜のみを残す工程と、
前記半導体基板の上側に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記リセットトランジスタの前記フォトダイオード側不純物領域に到達するコンタクトホールと、前記シリサイド膜に到達するコンタクトホールとを選択的に形成する工程と、
前記コンタクトホールに導電体を埋め込み前記第２の絶縁膜上に導電膜を形成する工程と、
前記導電膜をパターニングして配線を形成する工程と
を有することを特徴とする請求項７に記載のＣＭＯＳイメージセンサの製造方法。 - 前記フォトダイオードを形成する工程の前に、各素子領域間を電気的に分離するフィールド酸化膜を形成する工程を有することを特徴とする請求項７に記載のＣＭＯＳイメージセンサの製造方法。
- 前記金属膜中の金属がチタンであることを特徴とする請求項７に記載のＣＭＯＳイメージセンサの製造方法。
- 前記第１の絶縁膜をシリコン酸化物で形成することを特徴とする請求項７に記載のＣＭＯＳイメージセンサの製造方法。
- 前記第２の絶縁膜は、複数の絶縁体を積層して形成することを特徴とする請求項８に記載のＣＭＯＳイメージセンサの製造方法。
- 前記第２の絶縁膜の表面にＳＯＧを塗布して表面を平坦化することを特徴とする請求項８に記載のＣＭＯＳイメージセンサの製造方法。
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