JP2001028433A - 半導体装置、固体撮像素子及びその製造方法 - Google Patents
半導体装置、固体撮像素子及びその製造方法Info
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- JP2001028433A JP2001028433A JP11200808A JP20080899A JP2001028433A JP 2001028433 A JP2001028433 A JP 2001028433A JP 11200808 A JP11200808 A JP 11200808A JP 20080899 A JP20080899 A JP 20080899A JP 2001028433 A JP2001028433 A JP 2001028433A
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Abstract
(57)【要約】
【課題】 ＣＭＯＳ型の固体撮像素子における高い感度
及び低い暗電流状態の確保を図る。 【解決手段】 ｐｎ接合型のセンサ部３１１とスイッチ
ングトランジスタ３２を有する画素が配列されてなる固
体撮像素子であって、センサ部３１１を構成する第２導
電型半導体領域６４のスイッチングトランジスタ３２の
ゲート端付近又は／及び素子分離層６３端付近に第１導
電型半導体層７１が構成されて成る。
及び低い暗電流状態の確保を図る。 【解決手段】 ｐｎ接合型のセンサ部３１１とスイッチ
ングトランジスタ３２を有する画素が配列されてなる固
体撮像素子であって、センサ部３１１を構成する第２導
電型半導体領域６４のスイッチングトランジスタ３２の
ゲート端付近又は／及び素子分離層６３端付近に第１導
電型半導体層７１が構成されて成る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
る。本発明は、固体撮像素子及びその製造方法、特に、
ＭＯＳ型あるいはＣ−ＭＯＳ型の固体撮像素子及びその
製造方法に関する。
る。本発明は、固体撮像素子及びその製造方法、特に、
ＭＯＳ型あるいはＣ−ＭＯＳ型の固体撮像素子及びその
製造方法に関する。
【０００２】
【従来の技術】近年の携帯型のパーソナルコンピュータ
や小型ビデオカメラの進展に伴い、益々低消費電力の固
体撮像素子が必要になってきている。特に、画像処理を
扱う装置は、ＣＣＤ固体撮像素子が主流で用いられてい
るが、その動作特性上から低消費電力化は非常に困難で
ある。ＣＣＤ固体撮像素子を駆動させるためには、少な
くとも５Ｖ以上の電圧が必要である。携帯装置のデジタ
ルＬＳＩは、近年、１．５Ｖ化の研究開発が主流である
が、これら携帯装置の低消費電力化において、ＣＣＤ固
体撮像素子を用いると、電力消費が甚だしく、大きな問
題を有している。
や小型ビデオカメラの進展に伴い、益々低消費電力の固
体撮像素子が必要になってきている。特に、画像処理を
扱う装置は、ＣＣＤ固体撮像素子が主流で用いられてい
るが、その動作特性上から低消費電力化は非常に困難で
ある。ＣＣＤ固体撮像素子を駆動させるためには、少な
くとも５Ｖ以上の電圧が必要である。携帯装置のデジタ
ルＬＳＩは、近年、１．５Ｖ化の研究開発が主流である
が、これら携帯装置の低消費電力化において、ＣＣＤ固
体撮像素子を用いると、電力消費が甚だしく、大きな問
題を有している。
【０００３】そこで、近年、画像入力素子としてＣ−Ｍ
ＯＳ型の固体撮像素子が注目されている。この固体撮像
素子はＣ−ＭＯＳ技術を用いるため、低電圧の駆動が可
能となり、特に近年の携帯端末との組み合わせには低消
費電力化の観点で非常に有効な固体撮像素子と考えられ
る。
ＯＳ型の固体撮像素子が注目されている。この固体撮像
素子はＣ−ＭＯＳ技術を用いるため、低電圧の駆動が可
能となり、特に近年の携帯端末との組み合わせには低消
費電力化の観点で非常に有効な固体撮像素子と考えられ
る。
【０００４】図２１は、Ｃ−ＭＯＳ型固体撮像素子の１
画素の概略構成を示す。この固体撮像素子１は、シリコ
ン基板の第１導電型、例えばｐ型の半導体領域２に各画
素を区画する例えば選択酸化（ＬＯＣＯＳ）による素子
分離層３が形成され、各区画されたｐ型半導体領域２に
センサ部となるフォトダイオード５を構成するｎ型半導
体領域４が形成されると共に、このフォトダイオード５
に接続されるスイッチング用ＭＯＳトランジスタ６が形
成されて成る。スイッチング用ＭＯＳトランジスタ６
は、フォトダイオード５のｎ型半導体領域４を一方のソ
ース・ドレイン領域とし、このｎ型半導体領域４と他方
のソース・ドレイン領域７との間のｐ型半導体領域２上
に、ゲート絶縁膜８を介してゲート電極９を形成してな
るトランスファゲート部１１を形成して構成される。こ
のゲート電極９は図示せざるも垂直選択線に接続され、
ソース・ドレイン領域７は垂直信号線に接続される。
画素の概略構成を示す。この固体撮像素子１は、シリコ
ン基板の第１導電型、例えばｐ型の半導体領域２に各画
素を区画する例えば選択酸化（ＬＯＣＯＳ）による素子
分離層３が形成され、各区画されたｐ型半導体領域２に
センサ部となるフォトダイオード５を構成するｎ型半導
体領域４が形成されると共に、このフォトダイオード５
に接続されるスイッチング用ＭＯＳトランジスタ６が形
成されて成る。スイッチング用ＭＯＳトランジスタ６
は、フォトダイオード５のｎ型半導体領域４を一方のソ
ース・ドレイン領域とし、このｎ型半導体領域４と他方
のソース・ドレイン領域７との間のｐ型半導体領域２上
に、ゲート絶縁膜８を介してゲート電極９を形成してな
るトランスファゲート部１１を形成して構成される。こ
のゲート電極９は図示せざるも垂直選択線に接続され、
ソース・ドレイン領域７は垂直信号線に接続される。
【０００５】このＣ−ＭＯＳ型固体撮像素子１では、入
射光Ｌによってフォトダイオード５で光電変換された電
子が、フォトダイオード５からスイッチング用ＭＯＳト
ランジスタ６のトランスファゲート部１１を介してソー
ス・ドレイン領域７へ流入し、この電子が垂直信号線を
通してＭＯＳトランジスタによるアンプ１０等によって
増幅され、画像信号として出力される。
射光Ｌによってフォトダイオード５で光電変換された電
子が、フォトダイオード５からスイッチング用ＭＯＳト
ランジスタ６のトランスファゲート部１１を介してソー
ス・ドレイン領域７へ流入し、この電子が垂直信号線を
通してＭＯＳトランジスタによるアンプ１０等によって
増幅され、画像信号として出力される。
【０００６】
【発明が解決しようとする課題】ところで、このＣ−Ｍ
ＯＳ型固体撮像素子１は、ＣＣＤ固体撮像素子と異なる
駆動であるため、画像上に発生するノイズの観点から、
ＣＣＤ固体撮像素子と比較して格段に劣化する欠点を有
している。
ＯＳ型固体撮像素子１は、ＣＣＤ固体撮像素子と異なる
駆動であるため、画像上に発生するノイズの観点から、
ＣＣＤ固体撮像素子と比較して格段に劣化する欠点を有
している。
【０００７】Ｃ−ＭＯＳ型固体撮像素子の場合には、図
２１に示すようにフォトダイオード５からソース・ドレ
イン領域７へ電子を転送させる際に、光電変換された電
子、いわゆる信号成分Ｓのみを転送させることが重要で
あるが、暗電流に伴うノイズ成分Ｎの電子が加わり、こ
れが結果としてＳ／Ｎ比の低下につながる。また、従来
のＣ−ＭＯＳ型固体撮像素子は、フォトダイオード５の
ポテンシャルに溜まる電子も出来るだけ多い方がダイナ
ミックレンジが大きくなるが、画素の微細化の為に設計
上大きな構造的変化は困難であり、低いレベルのダイナ
ミックレンジで用いられているのが現状である。
２１に示すようにフォトダイオード５からソース・ドレ
イン領域７へ電子を転送させる際に、光電変換された電
子、いわゆる信号成分Ｓのみを転送させることが重要で
あるが、暗電流に伴うノイズ成分Ｎの電子が加わり、こ
れが結果としてＳ／Ｎ比の低下につながる。また、従来
のＣ−ＭＯＳ型固体撮像素子は、フォトダイオード５の
ポテンシャルに溜まる電子も出来るだけ多い方がダイナ
ミックレンジが大きくなるが、画素の微細化の為に設計
上大きな構造的変化は困難であり、低いレベルのダイナ
ミックレンジで用いられているのが現状である。
【０００８】これらの問題点は、現状では明確化されて
なく、決め手となる解決策も示されていない。
なく、決め手となる解決策も示されていない。
【０００９】現状では、ＣＤＳ回路でノイズを除去させ
るのが主流であり、プロセス的見地で暗電流対策に積極
的に発表されているものはない。
るのが主流であり、プロセス的見地で暗電流対策に積極
的に発表されているものはない。
【００１０】一方、例えばＭＯＳトランジスタ構造を有
する半導体装置においては、ソース及びドレイン間に生
ずるリーク電流の低減対策が望まれる。
する半導体装置においては、ソース及びドレイン間に生
ずるリーク電流の低減対策が望まれる。
【００１１】本発明は、上述の点に鑑み、リーク電流の
生じにくい半導体装置を提供するものである。また、本
発明は、高い感度と低い暗電流を確保できる固体撮像素
子及びその製造方法を提供するものである。
生じにくい半導体装置を提供するものである。また、本
発明は、高い感度と低い暗電流を確保できる固体撮像素
子及びその製造方法を提供するものである。
【００１２】
【課題を解決するための手段】本発明に係る半導体装置
は、第１導電型半導体基体に、基体上の配線層を挟んで
第２導電型の第１及び第２の半導体領域が形成され、こ
の第１の半導体領域の配線層端付近又は／及び素子分離
層端付近に第１導電型半導体層が形成された構成とす
る。
は、第１導電型半導体基体に、基体上の配線層を挟んで
第２導電型の第１及び第２の半導体領域が形成され、こ
の第１の半導体領域の配線層端付近又は／及び素子分離
層端付近に第１導電型半導体層が形成された構成とす
る。
【００１３】本発明の半導体装置においては、第２導電
型の第１の半導体領域の配線層端付近又は／及び素子分
離層端付近に第１導電型半導体層を形成することによ
り、配線層端付近又は／及び素子分離層端付近に生じ易
い結晶欠陥が第１導電型半導体層に取り込まれ、結晶欠
陥から放出される不要電荷が第１導電型半導体層内で再
結合されて消滅又は低減する。従って、結晶欠陥に基づ
く第１及び第２の半導体領域間のリーク電流が低減す
る。
型の第１の半導体領域の配線層端付近又は／及び素子分
離層端付近に第１導電型半導体層を形成することによ
り、配線層端付近又は／及び素子分離層端付近に生じ易
い結晶欠陥が第１導電型半導体層に取り込まれ、結晶欠
陥から放出される不要電荷が第１導電型半導体層内で再
結合されて消滅又は低減する。従って、結晶欠陥に基づ
く第１及び第２の半導体領域間のリーク電流が低減す
る。
【００１４】本発明に係る固体撮像素子は、ｐｎ接合型
のセンサ部とスイッチングトランジスタを有する画素が
配列されてなる固体撮像素子であって、センサ部を構成
する第２導電型半導体領域のスイッチングトランジスタ
のゲート端付近又は／及び素子分離層端付近に第１導電
型半導体層が形成された構成とする。
のセンサ部とスイッチングトランジスタを有する画素が
配列されてなる固体撮像素子であって、センサ部を構成
する第２導電型半導体領域のスイッチングトランジスタ
のゲート端付近又は／及び素子分離層端付近に第１導電
型半導体層が形成された構成とする。
【００１５】本発明の固体撮像素子においては、センサ
部を構成する第２導電型半導体領域のスイッチングトラ
ンジスタのゲート端付近又は／及び素子分離層端付近に
第１導電型半導体層を形成することにより、ゲート端付
近又は／及び素子分離層端付近に生じ易い結晶欠陥が第
１導電型半導体層に取り込まれ、結晶欠陥から放出され
た不要電荷が第１導電型半導体層内で再結合されて消滅
又は低減する。従って、暗電流の増加が抑えられ、ま
た、暗電流に伴うノイズ成分の不安電荷が減ってＳ／Ｎ
比が向上する。
部を構成する第２導電型半導体領域のスイッチングトラ
ンジスタのゲート端付近又は／及び素子分離層端付近に
第１導電型半導体層を形成することにより、ゲート端付
近又は／及び素子分離層端付近に生じ易い結晶欠陥が第
１導電型半導体層に取り込まれ、結晶欠陥から放出され
た不要電荷が第１導電型半導体層内で再結合されて消滅
又は低減する。従って、暗電流の増加が抑えられ、ま
た、暗電流に伴うノイズ成分の不安電荷が減ってＳ／Ｎ
比が向上する。
【００１６】本発明に係る固体撮像素子の製造方法は、
ｐｎ接合型のセンサ部とスイッチングトランジスタを有
する画素が配列されてなる固体撮像素子の製造方法であ
って、第１導電型半導体基体にスイッチングトランジス
タのゲートを挟んでセンサ部を構成する第２導電型半導
体領域と、ソース・ドレインとなる第２導電型半導体領
域を形成し、センサ部を構成する第２導電型半導体領域
のスイッチングトランジスタのゲート端付近又は／及び
素子分離層端付近に第１導電型半導体層を形成する。
ｐｎ接合型のセンサ部とスイッチングトランジスタを有
する画素が配列されてなる固体撮像素子の製造方法であ
って、第１導電型半導体基体にスイッチングトランジス
タのゲートを挟んでセンサ部を構成する第２導電型半導
体領域と、ソース・ドレインとなる第２導電型半導体領
域を形成し、センサ部を構成する第２導電型半導体領域
のスイッチングトランジスタのゲート端付近又は／及び
素子分離層端付近に第１導電型半導体層を形成する。
【００１７】本発明の固体撮像素子の製造方法において
は、センサ部を構成する第２導電型半導体領域のスイッ
チングトランジスタのゲート端付近又は／及び素子分離
層端付近に第１導電型半導体層を形成するので、スイッ
チングトランジスタのゲート端付近又は／及び素子分離
層端付近に生じ易い結晶欠陥が第１導電型半導体層によ
って取り込まれる。従って、結晶欠陥から放出される不
要電荷が減り、暗電流の低い、且つＳ／Ｎ比が向上した
固体撮像素子の製造が可能になる。
は、センサ部を構成する第２導電型半導体領域のスイッ
チングトランジスタのゲート端付近又は／及び素子分離
層端付近に第１導電型半導体層を形成するので、スイッ
チングトランジスタのゲート端付近又は／及び素子分離
層端付近に生じ易い結晶欠陥が第１導電型半導体層によ
って取り込まれる。従って、結晶欠陥から放出される不
要電荷が減り、暗電流の低い、且つＳ／Ｎ比が向上した
固体撮像素子の製造が可能になる。
【００１８】
【発明の実施の形態】先ず、固体撮像素子における暗電
流発生のメカニズム、同様の理由による半導体装置のリ
ーク電流発生メカニズムについて述べ、次にその対策を
施した本発明の実施の形態を説明する。
流発生のメカニズム、同様の理由による半導体装置のリ
ーク電流発生メカニズムについて述べ、次にその対策を
施した本発明の実施の形態を説明する。
【００１９】従来のＣＣＤ固体撮像素子では、画素とな
る複数の受光センサ部がマトリックス状に配列され、各
受光センサ部列の一側にＣＣＤ構造の垂直転送レジスタ
が形成され、さらに、各垂直転送レジスタに接続するＣ
ＣＤ構造の水平転送レジスタが形成され、各受光センサ
部で発生した電荷（例えば電子）を垂直転送レジスタに
読み出し、垂直転送レジスタより１水平ライン毎の電荷
を水平転送レジスタへ転送した後、水平転送レジスタ内
を出力部に向って順次転送するように構成される。
る複数の受光センサ部がマトリックス状に配列され、各
受光センサ部列の一側にＣＣＤ構造の垂直転送レジスタ
が形成され、さらに、各垂直転送レジスタに接続するＣ
ＣＤ構造の水平転送レジスタが形成され、各受光センサ
部で発生した電荷（例えば電子）を垂直転送レジスタに
読み出し、垂直転送レジスタより１水平ライン毎の電荷
を水平転送レジスタへ転送した後、水平転送レジスタ内
を出力部に向って順次転送するように構成される。
【００２０】図２２は、ＣＣＤ固体撮像素子の２相駆動
方式の水平転送レジスタの構成を示す。この水平転送レ
ジスタ１５は、第１導電型、例えばｐ型の半導体領域１
６に第２導電型、即ちｎ型の埋込み転送チャネル領域１
７を形成し、この転送チャネル領域１２上にゲート絶縁
膜１８を介して電荷転送方向に例えば２相ポリシリコン
膜構造の転送電極１９を配列形成して構成される。そし
て、各隣り合う転送電極同士が接続されて２相の駆動パ
ルスφ1 及びφ2 が印加される。接続された２つの転送
電極のうちの一方の転送電極（いわゆるトランスファ転
送電極）下のｎ型埋め込み転送チャネル領域１７にその
ｎ型不純物濃度を薄めるためｐ型不純物２０が導入され
る。信号電荷は２相駆動パルスφ1 及びφ2 によって矢
印ａ方向に転送される。
方式の水平転送レジスタの構成を示す。この水平転送レ
ジスタ１５は、第１導電型、例えばｐ型の半導体領域１
６に第２導電型、即ちｎ型の埋込み転送チャネル領域１
７を形成し、この転送チャネル領域１２上にゲート絶縁
膜１８を介して電荷転送方向に例えば２相ポリシリコン
膜構造の転送電極１９を配列形成して構成される。そし
て、各隣り合う転送電極同士が接続されて２相の駆動パ
ルスφ1 及びφ2 が印加される。接続された２つの転送
電極のうちの一方の転送電極（いわゆるトランスファ転
送電極）下のｎ型埋め込み転送チャネル領域１７にその
ｎ型不純物濃度を薄めるためｐ型不純物２０が導入され
る。信号電荷は２相駆動パルスφ1 及びφ2 によって矢
印ａ方向に転送される。
【００２１】 ＣＣＤ固体撮像素子では、構造が単純で
あるために、結晶欠陥が生じにくく、後述するような結
晶欠陥による暗電流は生じにくい。
あるために、結晶欠陥が生じにくく、後述するような結
晶欠陥による暗電流は生じにくい。
【００２２】これに対し、Ｃ−ＭＯＳ型固体撮像素子に
おいては、前述の図２１に示すように、各画素が隣のの
画素と素子分離層３によって分離され、ＭＯＳトランジ
スタ７への電荷（例えば電子）の転送をＣ−ＭＯＳプロ
セスで同時に作製したトランスファゲート部１１を介し
て行っている。トランスファゲート部１１の側部には絶
縁膜によるサイドウォール１２が形成される。
おいては、前述の図２１に示すように、各画素が隣のの
画素と素子分離層３によって分離され、ＭＯＳトランジ
スタ７への電荷（例えば電子）の転送をＣ−ＭＯＳプロ
セスで同時に作製したトランスファゲート部１１を介し
て行っている。トランスファゲート部１１の側部には絶
縁膜によるサイドウォール１２が形成される。
【００２３】ここで、典型的なＣ−ＭＯＳプロセスを示
す。シリコン基板のｐ型半導体領域２に選択酸化（ＬＯ
ＣＯＳ）による素子分離層３を形成した後、ゲート酸化
膜８を形成する。その後、多結晶シリコン膜及びタング
ステンシリサイド膜を形成し、ドライエッチングによっ
てパターニングしてゲート電極９を形成する。次に、フ
ォトダイオード５以外のｐ型半導体基体２にゲート電極
９をマスクにセルファラインで低濃度のＡｓイオン注入
を行いＬＤＤ構造の低不純物濃度のｎ - 領域を形成す
る。
す。シリコン基板のｐ型半導体領域２に選択酸化（ＬＯ
ＣＯＳ）による素子分離層３を形成した後、ゲート酸化
膜８を形成する。その後、多結晶シリコン膜及びタング
ステンシリサイド膜を形成し、ドライエッチングによっ
てパターニングしてゲート電極９を形成する。次に、フ
ォトダイオード５以外のｐ型半導体基体２にゲート電極
９をマスクにセルファラインで低濃度のＡｓイオン注入
を行いＬＤＤ構造の低不純物濃度のｎ - 領域を形成す
る。
【００２４】次に、全面にＳｉＯ2 膜を成膜し、ドライ
エッチングによるエッチバックでゲート電極９の側部に
酸化膜のサイドウォール１２を形成する。次に、フォト
ダイオード５以外の上記ｎ- 領域に高濃度のＡｓイオン
注入を行ってｎ+ 領域を形成し、ｎ- 領域とｎ+ 領域に
よるＬＤＤ構造のソース・ドレイン領域７を形成する。
エッチングによるエッチバックでゲート電極９の側部に
酸化膜のサイドウォール１２を形成する。次に、フォト
ダイオード５以外の上記ｎ- 領域に高濃度のＡｓイオン
注入を行ってｎ+ 領域を形成し、ｎ- 領域とｎ+ 領域に
よるＬＤＤ構造のソース・ドレイン領域７を形成する。
【００２５】その後、活性化のための熱処理を行う。こ
の熱処理は、１０００℃以上の高温度で行うので、シリ
コン基板にかなりの熱ストレスを与えることになる。こ
の結果、素子分離層３の周辺部及びゲート電極のサイド
ウォール１２の周辺部のシリコン基板に結晶欠陥が多数
入る。
の熱処理は、１０００℃以上の高温度で行うので、シリ
コン基板にかなりの熱ストレスを与えることになる。こ
の結果、素子分離層３の周辺部及びゲート電極のサイド
ウォール１２の周辺部のシリコン基板に結晶欠陥が多数
入る。
【００２６】この製造プロセスによって、Ｃ−ＭＯＳ型
固体撮像素子のフォトダイオード５を含む画素を形成す
ると、図２３に示すようにフォトダイオード５のｎ型半
導体領域４に結晶欠陥１３が発生する。この結晶欠陥１
３から暗電流の起因となる電子が放出することを見い出
した。従来構造では、フォトダイオードの信号電荷とな
る電子を溜めるポテンシャル内まで、この結晶欠陥１３
が入り込むことによって暗電流が発生する。
固体撮像素子のフォトダイオード５を含む画素を形成す
ると、図２３に示すようにフォトダイオード５のｎ型半
導体領域４に結晶欠陥１３が発生する。この結晶欠陥１
３から暗電流の起因となる電子が放出することを見い出
した。従来構造では、フォトダイオードの信号電荷とな
る電子を溜めるポテンシャル内まで、この結晶欠陥１３
が入り込むことによって暗電流が発生する。
【００２７】一方、第１導電型半導体基体に、この基体
上に形成した配線層（ゲート電極を含む）を挟んで第２
導電型の第１及び第２の半導体領域を形成してなる例え
ばＭＯＳトランジスタ構造を有する半導体装置において
も、その第２導電型半導体領域の配線層端付近又は／及
び素子分離層端付近に結晶欠陥が発生し、上記と同様の
メカニズムでこの結晶欠陥から放出される電荷によって
リーク電流が発生する。
上に形成した配線層（ゲート電極を含む）を挟んで第２
導電型の第１及び第２の半導体領域を形成してなる例え
ばＭＯＳトランジスタ構造を有する半導体装置において
も、その第２導電型半導体領域の配線層端付近又は／及
び素子分離層端付近に結晶欠陥が発生し、上記と同様の
メカニズムでこの結晶欠陥から放出される電荷によって
リーク電流が発生する。
【００２８】次に、本発明の実施の形態を説明する。本
発明に係る半導体装置は、第１導電型半導体基体上に絶
縁膜を介して配線層が形成され、第１導電型半導体基体
に、配線層を挟んで第２導電型の第１半導体領域及び第
２半導体領域が形成され、第２導電型の第１半導体領域
の配線層端付近又は／及び素子分離層端付近に第１導電
型半導体層が形成されて成る。
発明に係る半導体装置は、第１導電型半導体基体上に絶
縁膜を介して配線層が形成され、第１導電型半導体基体
に、配線層を挟んで第２導電型の第１半導体領域及び第
２半導体領域が形成され、第２導電型の第１半導体領域
の配線層端付近又は／及び素子分離層端付近に第１導電
型半導体層が形成されて成る。
【００２９】第２導電型の第１半導体領域の表面には、
第１導電型半導体領域を形成するこことができる。
第１導電型半導体領域を形成するこことができる。
【００３０】第２導電型の半導体領域の表面には、第１
導電型半導体領域を形成し、この第１導電型半導体領域
を配線層端付近又は／及び素子分離層端付近の上記の第
１導電型半導体層に兼用することができる。
導電型半導体領域を形成し、この第１導電型半導体領域
を配線層端付近又は／及び素子分離層端付近の上記の第
１導電型半導体層に兼用することができる。
【００３１】第１導電型半導体領域としては、配線層下
まで延長されて形成することができる。
まで延長されて形成することができる。
【００３２】本発明に係る固体撮像素子は、ｐｎ接合型
のセンサ部とスイッチングトランジスタを有する画素が
配列されてなる固体撮像素子であって、センサ部を構成
する第２導電型半導体領域のスイッチングトランジスタ
のゲート端付近又は／及び素子分離層端付近に第１導電
型半導体層が形成されて成る。
のセンサ部とスイッチングトランジスタを有する画素が
配列されてなる固体撮像素子であって、センサ部を構成
する第２導電型半導体領域のスイッチングトランジスタ
のゲート端付近又は／及び素子分離層端付近に第１導電
型半導体層が形成されて成る。
【００３３】センサ部を構成する第２導電型半導体領域
の表面には、第１導電型半導体領域を形成することがで
きる。
の表面には、第１導電型半導体領域を形成することがで
きる。
【００３４】センサ部を構成する第２導電型半導体領域
の表面には、第１導電型半導体領域を形成し、この第１
導電型半導体領域をスイッチングトランジスタのゲート
端付近又は／及び素子分離層端付近の上記の第１導電型
半導体層に兼用することができる。
の表面には、第１導電型半導体領域を形成し、この第１
導電型半導体領域をスイッチングトランジスタのゲート
端付近又は／及び素子分離層端付近の上記の第１導電型
半導体層に兼用することができる。
【００３５】第１導電型半導体領域としては、スイッチ
ングトランジスタのゲート下まで延長して形成すること
ができる。
ングトランジスタのゲート下まで延長して形成すること
ができる。
【００３６】本発明に係る固体撮像素子の製造方法は、
ｐｎ接合型のセンサ部とスイッチングトランジスタを有
する画素が配列されてなる固体撮像素子の製造方法であ
って、第１導電型半導体基体にスイッチングトランジス
タのゲートを挟んでソース・ドレインとなる第２導電型
半導体領域と、センサ部を構成する第２導電型半導体領
域とを形成する工程と、センサ部を構成する第２導電型
半導体領域のスイッチングトランジスタのゲート端付近
又は／及び素子分離層端付近に第１導電型半導体層を形
成する工程を有する。
ｐｎ接合型のセンサ部とスイッチングトランジスタを有
する画素が配列されてなる固体撮像素子の製造方法であ
って、第１導電型半導体基体にスイッチングトランジス
タのゲートを挟んでソース・ドレインとなる第２導電型
半導体領域と、センサ部を構成する第２導電型半導体領
域とを形成する工程と、センサ部を構成する第２導電型
半導体領域のスイッチングトランジスタのゲート端付近
又は／及び素子分離層端付近に第１導電型半導体層を形
成する工程を有する。
【００３７】本発明に係る固体撮像素子の製造方法は、
ｐｎ接合型のセンサ部とスイッチングトランジスタを有
する画素が配列されてなる固体撮像素子の製造方法であ
って、第１導電型半導体基体にスイッチングトランジス
タのゲートを挟んでソース・ドレインとなる第２導電型
半導体領域と、センサ部を構成する表面に第１導電型半
導体領域を有する第２導電型半導体領域とを形成する工
程と、センサ部を構成する第２導電型半導体領域のスイ
ッチングトランジスタのゲート端付近又は／及び素子分
離層端付近に第１導電型半導体層を形成する工程を有す
る。
ｐｎ接合型のセンサ部とスイッチングトランジスタを有
する画素が配列されてなる固体撮像素子の製造方法であ
って、第１導電型半導体基体にスイッチングトランジス
タのゲートを挟んでソース・ドレインとなる第２導電型
半導体領域と、センサ部を構成する表面に第１導電型半
導体領域を有する第２導電型半導体領域とを形成する工
程と、センサ部を構成する第２導電型半導体領域のスイ
ッチングトランジスタのゲート端付近又は／及び素子分
離層端付近に第１導電型半導体層を形成する工程を有す
る。
【００３８】本発明に係る固体撮像素子の製造方法は、
ｐｎ接合型のセンサ部とスイッチングトランジスタを有
する画素が配列されてなる固体撮像素子の製造方法であ
って、第１導電型半導体基体の表面に、センサ部に対応
する部分からスイッチングトランジスタのゲート下に対
応する部分まで延長して第１導電型半導体領域を形成す
る工程と、第１導電型半導体基体に、スイッチングトラ
ンジスタのゲートを挟んでソース・ドレインとなる第２
導電型半導体領域と、第１導電型半導体領域に接して前
記センサ部を構成する第２導電型半導体領域とを形成す
る工程を有する。
ｐｎ接合型のセンサ部とスイッチングトランジスタを有
する画素が配列されてなる固体撮像素子の製造方法であ
って、第１導電型半導体基体の表面に、センサ部に対応
する部分からスイッチングトランジスタのゲート下に対
応する部分まで延長して第１導電型半導体領域を形成す
る工程と、第１導電型半導体基体に、スイッチングトラ
ンジスタのゲートを挟んでソース・ドレインとなる第２
導電型半導体領域と、第１導電型半導体領域に接して前
記センサ部を構成する第２導電型半導体領域とを形成す
る工程を有する。
【００３９】図１は、本発明の実施の形態に係る例えば
Ｃ−ＭＯＳ型の固体撮像素子の一例の構成を示す。
Ｃ−ＭＯＳ型の固体撮像素子の一例の構成を示す。
【００４０】この固体撮像素子３０は、光電変換を行う
フォトダイオード（即ちｐｎ接合型のセンサ部）３１と
画素を選択する垂直選択用スイッチ素子（例えばＭＯＳ
トランジスタ）３３と読み出し用スイッチ素子（例えば
ＭＯＳトランジスタ）３２とによって構成された単位画
素３４がマトリックス状に複数配列されて成る撮像領域
と、各行毎に垂直選択用スイッチ素子３３の制御電極
（いわゆるゲート電極）が共通に接続された垂直選択線
３５に垂直走査パルスφＶ〔φＶ1 ，‥‥φＶm，‥‥
φＶm+k ，‥‥〕を出力する垂直走査回路３６と、各列
毎に読み出し用スイッチ素子３２の主電極が共通に接続
された垂直信号線３７と、各列毎に垂直選択用スイッチ
素子３３の主電極に接続された読み出しパルス線３８
と、垂直信号線３７と水平信号線３９に主電極が接続さ
れた水平スイッチ素子（例えばＭＯＳトランジスタ）４
０と、水平スイッチ素子４０の制御電極（いわゆるゲー
ト電極）と読み出しパルス線３８に接続された水平走査
回路４１と、水平信号線３９に接続されたアンプ４２に
より構成される。
フォトダイオード（即ちｐｎ接合型のセンサ部）３１と
画素を選択する垂直選択用スイッチ素子（例えばＭＯＳ
トランジスタ）３３と読み出し用スイッチ素子（例えば
ＭＯＳトランジスタ）３２とによって構成された単位画
素３４がマトリックス状に複数配列されて成る撮像領域
と、各行毎に垂直選択用スイッチ素子３３の制御電極
（いわゆるゲート電極）が共通に接続された垂直選択線
３５に垂直走査パルスφＶ〔φＶ1 ，‥‥φＶm，‥‥
φＶm+k ，‥‥〕を出力する垂直走査回路３６と、各列
毎に読み出し用スイッチ素子３２の主電極が共通に接続
された垂直信号線３７と、各列毎に垂直選択用スイッチ
素子３３の主電極に接続された読み出しパルス線３８
と、垂直信号線３７と水平信号線３９に主電極が接続さ
れた水平スイッチ素子（例えばＭＯＳトランジスタ）４
０と、水平スイッチ素子４０の制御電極（いわゆるゲー
ト電極）と読み出しパルス線３８に接続された水平走査
回路４１と、水平信号線３９に接続されたアンプ４２に
より構成される。
【００４１】各単位画素３４では、読み出し用スイッチ
素子３２の一方の主電極がフォトダイオード３１に接続
され、その他方の主電極が垂直信号線３７に接続され
る。また、垂直選択用スイッチ素子３３の一方の主電極
が読み出し用スイッチ素子３２の制御電極（いわゆるゲ
ート電極）に接続され、その他方の主電極が読み出しパ
ルス線３８に接続され、その制御電極（いわゆるゲート
電極）が垂直選択線３５に接続される。
素子３２の一方の主電極がフォトダイオード３１に接続
され、その他方の主電極が垂直信号線３７に接続され
る。また、垂直選択用スイッチ素子３３の一方の主電極
が読み出し用スイッチ素子３２の制御電極（いわゆるゲ
ート電極）に接続され、その他方の主電極が読み出しパ
ルス線３８に接続され、その制御電極（いわゆるゲート
電極）が垂直選択線３５に接続される。
【００４２】水平走査回路４１から各水平スイッチ素子
４０の制御電極（いわゆるゲート電極）に水平走査パル
スφＨ〔φＨ1 ，‥‥φＨn ，φＨn+1 ，‥‥〕が供給
されると共に、各読み出しパルス線３８に水平読み出し
パルスφＨR 〔φＨR 1 ，‥‥φＨR n ，φＨR n+1 ，
‥‥〕が供給される。
４０の制御電極（いわゆるゲート電極）に水平走査パル
スφＨ〔φＨ1 ，‥‥φＨn ，φＨn+1 ，‥‥〕が供給
されると共に、各読み出しパルス線３８に水平読み出し
パルスφＨR 〔φＨR 1 ，‥‥φＨR n ，φＨR n+1 ，
‥‥〕が供給される。
【００４３】この固体撮像装置３０の基本動作は次のよ
うになる。垂直走査回路３６からの垂直走査パルスφＶ
m と、水平走査回路４１からの読み出しパルスφＨR n
を受けた垂直選択用スイッチ素子３３が、それらのパル
スφＶm ，φＨR n の積のパルスを作り、この積のパル
スで読み出し用スイッチ素子３２の制御電極を制御し
て、フォトダイオード３１で光電変換された信号電荷を
垂直信号線３７に読み出す。この信号電荷は、水平映像
期間中に、水平走査回路４１からの水平走査パルスφＨ
n により制御された水平スイッチ素子４０を通して水平
信号線３９に出て、これに接続されたアンプ４２により
信号電圧に変換されて出力される。
うになる。垂直走査回路３６からの垂直走査パルスφＶ
m と、水平走査回路４１からの読み出しパルスφＨR n
を受けた垂直選択用スイッチ素子３３が、それらのパル
スφＶm ，φＨR n の積のパルスを作り、この積のパル
スで読み出し用スイッチ素子３２の制御電極を制御し
て、フォトダイオード３１で光電変換された信号電荷を
垂直信号線３７に読み出す。この信号電荷は、水平映像
期間中に、水平走査回路４１からの水平走査パルスφＨ
n により制御された水平スイッチ素子４０を通して水平
信号線３９に出て、これに接続されたアンプ４２により
信号電圧に変換されて出力される。
【００４４】尚、単位画素３４の構成としては、上例に
限らず、例えば図２、図３、その他等の種々の構成を取
り得る。図２では、単位画素３４が、フォトダイオード
３１と之に接続された読み出し用ＭＯＳトランジスタ３
２で構成され、読み出し用ＭＯＳトランジスタ３２の他
方の主電極が垂直信号線３７に接続されると共に、その
ゲート電極が垂直選択線に接続される。
限らず、例えば図２、図３、その他等の種々の構成を取
り得る。図２では、単位画素３４が、フォトダイオード
３１と之に接続された読み出し用ＭＯＳトランジスタ３
２で構成され、読み出し用ＭＯＳトランジスタ３２の他
方の主電極が垂直信号線３７に接続されると共に、その
ゲート電極が垂直選択線に接続される。
【００４５】図３では、単位画素３４が、フォトダイオ
ード３１と、読み出し用ＭＯＳトランジスタ５１と、Ｆ
Ｄ（フローティングディフージョン）アンプＭＯＳトラ
ンジスタ５２と、ＦＤリセットＭＯＳトランジスタ５３
と、垂直選択用ＭＯＳトランジスタ５４で構成される。
そして、読み出し用ＭＯＳトランジスタ５１の一方の主
電極がフォトダイオード３１に接続されると共に他方の
主電極がＦＤリセットＭＯＳトランジスタ５３の一方の
主電極に接続される。ＦＤリセットＭＯＳトランジスタ
５３の他方の主電極と垂直選択用ＭＯＳトランジスタ５
４の一方の主電極間にＦＤアンプＭＯＳトランジスタ５
２が接続され、ＦＤアンプＭＯＳトランジスタ５２のゲ
ート電極が、読み出し用ＭＯＳトランジスタ５１とＦＤ
リセットＭＯＳトランジスタ５３の接続中点であるＦＤ
（フローティングディフージョン）部に接続される。読
み出し用ＭＯＳトランジスタ５１のゲート電極は垂直読
み出し線５５に接続され、ＦＤリセットＭＯＳトランジ
スタ５３の他方の主電極が電源ＶＤＤに接続されると共
にそのゲート電極が水平リセット線５８に接続され、垂
直選択用ＭＯＳトランジスタ５４の他方の主電極が垂直
信号線５６に接続され、そのゲート電極が垂直選択線５
７に接続される。
ード３１と、読み出し用ＭＯＳトランジスタ５１と、Ｆ
Ｄ（フローティングディフージョン）アンプＭＯＳトラ
ンジスタ５２と、ＦＤリセットＭＯＳトランジスタ５３
と、垂直選択用ＭＯＳトランジスタ５４で構成される。
そして、読み出し用ＭＯＳトランジスタ５１の一方の主
電極がフォトダイオード３１に接続されると共に他方の
主電極がＦＤリセットＭＯＳトランジスタ５３の一方の
主電極に接続される。ＦＤリセットＭＯＳトランジスタ
５３の他方の主電極と垂直選択用ＭＯＳトランジスタ５
４の一方の主電極間にＦＤアンプＭＯＳトランジスタ５
２が接続され、ＦＤアンプＭＯＳトランジスタ５２のゲ
ート電極が、読み出し用ＭＯＳトランジスタ５１とＦＤ
リセットＭＯＳトランジスタ５３の接続中点であるＦＤ
（フローティングディフージョン）部に接続される。読
み出し用ＭＯＳトランジスタ５１のゲート電極は垂直読
み出し線５５に接続され、ＦＤリセットＭＯＳトランジ
スタ５３の他方の主電極が電源ＶＤＤに接続されると共
にそのゲート電極が水平リセット線５８に接続され、垂
直選択用ＭＯＳトランジスタ５４の他方の主電極が垂直
信号線５６に接続され、そのゲート電極が垂直選択線５
７に接続される。
【００４６】図４は、本発明に係る単位画素３４、特に
そのｐｎ接合型のセンサ部（フォトダイオード）３１
（図１参照）の一実施の形態を示す。尚、以下の実施の
形態のＣＭＯＳはすべてＮＭＯＳで構成された例であ
る。ＰＭＯＳで構成された場合は、すべて逆の導電型の
イオンが注入されることになる。
そのｐｎ接合型のセンサ部（フォトダイオード）３１
（図１参照）の一実施の形態を示す。尚、以下の実施の
形態のＣＭＯＳはすべてＮＭＯＳで構成された例であ
る。ＰＭＯＳで構成された場合は、すべて逆の導電型の
イオンが注入されることになる。
【００４７】本実施の形態においては、第２導電型、例
えばｎ型の半導体基板６１に第１導電型の例えばｐ型の
第１の半導体ウエル領域６２を形成し、選択酸化による
素子分離層６３により画素分離された第１のｐ型半導体
ウエル領域６２の表面に、ｎ型半導体領域６４を形成
し、第１のｐ型半導体ウエル領域６３とｎ型半導体領域
６４との間でｐｎ接合ｊを形成してなるセンサ部（フォ
トダイオード）３１１が構成される。
えばｎ型の半導体基板６１に第１導電型の例えばｐ型の
第１の半導体ウエル領域６２を形成し、選択酸化による
素子分離層６３により画素分離された第１のｐ型半導体
ウエル領域６２の表面に、ｎ型半導体領域６４を形成
し、第１のｐ型半導体ウエル領域６３とｎ型半導体領域
６４との間でｐｎ接合ｊを形成してなるセンサ部（フォ
トダイオード）３１１が構成される。
【００４８】画素分離された第１のｐ型半導体ウエル領
域６２内の他部には、センサ部３１１のｎ型半導体領域
６４と同時に形成されたｎ型半導体領域６４′内にｎ型
の低不純物濃度領域６５と高不純物濃度領域６６からな
るＬＤＤ構造のソース・ドレイン領域６７が形成され、
このソース・ドレイン領域６７とセンサ部３１１のｎ型
半導体領域６４間に対応するｐ型半導体ウエル領域６２
上に、ゲート絶縁膜６８を介してゲート電極６９を形成
してＮＭＯＳトランジスタからなる読み出し用スイッチ
素子３２が形成される。なお、図示せざるも画素分離さ
れた第１のｐ型半導体ウエル領域６２内にはＬＤＤ構造
のＮＭＯＳトランジスタからなる垂直選択用スイッチ素
子３３が同様にして形成される。
域６２内の他部には、センサ部３１１のｎ型半導体領域
６４と同時に形成されたｎ型半導体領域６４′内にｎ型
の低不純物濃度領域６５と高不純物濃度領域６６からな
るＬＤＤ構造のソース・ドレイン領域６７が形成され、
このソース・ドレイン領域６７とセンサ部３１１のｎ型
半導体領域６４間に対応するｐ型半導体ウエル領域６２
上に、ゲート絶縁膜６８を介してゲート電極６９を形成
してＮＭＯＳトランジスタからなる読み出し用スイッチ
素子３２が形成される。なお、図示せざるも画素分離さ
れた第１のｐ型半導体ウエル領域６２内にはＬＤＤ構造
のＮＭＯＳトランジスタからなる垂直選択用スイッチ素
子３３が同様にして形成される。
【００４９】そして、本実施の形態では、特に、素子分
離層６３で区画された画素のアクティブ領域側の周辺
部、即ち素子分離層６３に接する周辺部に第２のｐ型半
導体ウエル領域７０の延長部７０ａが形成される。本例
では画素分離するための素子分離層６３下よりセンサ部
３１１の実質的な電荷蓄積領域となるｎ型半導体領域６
４側に、即ち、素子分離層６３の端部付近に発生する結
晶欠陥発生部を取り込むように延長する第２のｐ型半導
体ウエル領域７０が形成される。
離層６３で区画された画素のアクティブ領域側の周辺
部、即ち素子分離層６３に接する周辺部に第２のｐ型半
導体ウエル領域７０の延長部７０ａが形成される。本例
では画素分離するための素子分離層６３下よりセンサ部
３１１の実質的な電荷蓄積領域となるｎ型半導体領域６
４側に、即ち、素子分離層６３の端部付近に発生する結
晶欠陥発生部を取り込むように延長する第２のｐ型半導
体ウエル領域７０が形成される。
【００５０】第２のｐ型半導体ウエル領域７０の終端
は、素子分離層６３の端部から離れたセンサ部側に存す
るように形成され、センサ部３１１の電荷蓄積領域であ
るｎ型半導体領域６４の端部は、深さ方向の全長にわた
って第２のｐ型半導体ウエル領域の延長部７０ａと接す
るようになされる。センサ部３１１のｐｎ接合ｊは、ｎ
型半導体領域６４と第２のｐ型半導体ウエル領域の延長
部７０ａとの間でも形成される。
は、素子分離層６３の端部から離れたセンサ部側に存す
るように形成され、センサ部３１１の電荷蓄積領域であ
るｎ型半導体領域６４の端部は、深さ方向の全長にわた
って第２のｐ型半導体ウエル領域の延長部７０ａと接す
るようになされる。センサ部３１１のｐｎ接合ｊは、ｎ
型半導体領域６４と第２のｐ型半導体ウエル領域の延長
部７０ａとの間でも形成される。
【００５１】さらに、本実施の形態では、センサ部の電
荷蓄積領域となるｎ型半導体領域６４内に、他の結晶欠
陥発生部分を取り込むように、ｐ型半導体領域７１が形
成される。本例ではｎ型半導体領域６４の、ゲート端付
近、即ちゲート電極６９の絶縁膜によるサイドウォール
７２下を含むゲート端付近と、素子分離層６３端付近、
即ち、第２の半導体ウエル領域の延長部７０ａに接する
端部付近に、ｐ型半導体領域７１が形成される。
荷蓄積領域となるｎ型半導体領域６４内に、他の結晶欠
陥発生部分を取り込むように、ｐ型半導体領域７１が形
成される。本例ではｎ型半導体領域６４の、ゲート端付
近、即ちゲート電極６９の絶縁膜によるサイドウォール
７２下を含むゲート端付近と、素子分離層６３端付近、
即ち、第２の半導体ウエル領域の延長部７０ａに接する
端部付近に、ｐ型半導体領域７１が形成される。
【００５２】第２のｐ型半導体ウエル領域７０の延長部
７０ａは、読み出し用スイッチ素子３２のソース・ドレ
イン領域６７側、及び垂直選択用スイッチ素子３３のソ
ース・ドレイン領域側にも形成される。
７０ａは、読み出し用スイッチ素子３２のソース・ドレ
イン領域６７側、及び垂直選択用スイッチ素子３３のソ
ース・ドレイン領域側にも形成される。
【００５３】図５及び図７は、センサ部３１１を有する
画素部分の製造方法を示す。先ず、図５Ａに示すよう
に、ｎ型のシリコン半導体基板６１の表面に画素分離の
ための選択酸化による素子分離層６３を形成した後、素
子分離層６３下を含んで単位画素を形成すべきアクティ
ブ領域の全面にｐ型不純物をイオン注入して第１のｐ型
半導体ウエル領域６２を形成する。この第１のｐ型半導
体ウエル領域６２は、前述した第１導電型半導体基体に
相当する。
画素部分の製造方法を示す。先ず、図５Ａに示すよう
に、ｎ型のシリコン半導体基板６１の表面に画素分離の
ための選択酸化による素子分離層６３を形成した後、素
子分離層６３下を含んで単位画素を形成すべきアクティ
ブ領域の全面にｐ型不純物をイオン注入して第１のｐ型
半導体ウエル領域６２を形成する。この第１のｐ型半導
体ウエル領域６２は、前述した第１導電型半導体基体に
相当する。
【００５４】さらに、基板表面にアクティブ領域を覆っ
て素子分離層６３の周辺端部から離れたアクティブ領域
側にレジスト端７５ａが存するように所定パターンのフ
ォトレジスト層７５を形成し、このフォトレジスト層７
５をマスクにｐ型不純物をイオン注入して第２のｐ型半
導体ウエル領域７０を形成する。この第２のｐ型半導体
ウエル領域７０は、その終端、即ち延長部７０ａの終端
が素子分離層６３の端部より離れたアクティブ領域側に
形成されることになる。つまり、第２のｐ型半導体ウエ
ル領域７０の延長部７０ａはアクティブ領域側の素子分
離層周辺部（つまり結晶欠陥が発生し易い部分）に延長
形成される。この第２のｐ型半導体ウエル領域７０は、
その後、形成されるセンサ部の電荷蓄積領域となるｎ型
半導体領域６４のイオン注入で相殺されない程度の不純
物濃度、即ち、ｎ型半導体領域６４より高濃度をもって
形成する。
て素子分離層６３の周辺端部から離れたアクティブ領域
側にレジスト端７５ａが存するように所定パターンのフ
ォトレジスト層７５を形成し、このフォトレジスト層７
５をマスクにｐ型不純物をイオン注入して第２のｐ型半
導体ウエル領域７０を形成する。この第２のｐ型半導体
ウエル領域７０は、その終端、即ち延長部７０ａの終端
が素子分離層６３の端部より離れたアクティブ領域側に
形成されることになる。つまり、第２のｐ型半導体ウエ
ル領域７０の延長部７０ａはアクティブ領域側の素子分
離層周辺部（つまり結晶欠陥が発生し易い部分）に延長
形成される。この第２のｐ型半導体ウエル領域７０は、
その後、形成されるセンサ部の電荷蓄積領域となるｎ型
半導体領域６４のイオン注入で相殺されない程度の不純
物濃度、即ち、ｎ型半導体領域６４より高濃度をもって
形成する。
【００５５】次に、図５Ｂに示すように、アクティブ領
域の第１のｐ型半導体ウエル領域６２上にゲート絶縁膜
（例えばＳｉＯ2 膜）６８を形成し、次いで、多結晶シ
リコン膜及びタングステンシリサイド（ＷＳｉ）膜等を
成膜し、之をドライエッチングによりパターニングして
読み出し用スイッチ素子及び垂直選択用スイッチ素子の
ゲート電極（トランスファゲート）、即ちゲート配線６
９を形成する。
域の第１のｐ型半導体ウエル領域６２上にゲート絶縁膜
（例えばＳｉＯ2 膜）６８を形成し、次いで、多結晶シ
リコン膜及びタングステンシリサイド（ＷＳｉ）膜等を
成膜し、之をドライエッチングによりパターニングして
読み出し用スイッチ素子及び垂直選択用スイッチ素子の
ゲート電極（トランスファゲート）、即ちゲート配線６
９を形成する。
【００５６】ゲート配線３９の形成条件例を示す。 多結晶シリコン成膜条件：供給ガスＳｉＨ4 ／Ｈｅ／Ｎ
2 ＝１００／４００／２００ｓｃｃｍ，圧力７０Ｐａ，
基板濃度６１０℃。 タングステンシリサイド成膜条件：供給ガスＳｉＨ2 Ｃ
ｌ2 ／ＷＦ6 ／Ａｒ＝３００／２．８／５０，圧力２０
Ｐａ，基板温度５２０℃。 ゲート配線６９を形成した後、ゲート配線６９をマスク
にセルファラインでスイッチ素子となるｎチャネルＭＯ
ＳトランジスタのＬＤＤ構造のソース・ドレイン領域の
うちの低不純物濃度領域６５をイオン注入で形成する。
このｎ型低不純物濃度領域６５は、例えばヒ素（Ａｓ）
を１０12ｃｍ-2オーダ以上程度のドーズ量でイオン注入
して形成する。なお、スイッチ素子をｐチャネルＭＯＳ
トランジスタで形成するときは、ボロン（Ｂ）を１０12
ｃｍ-2オーダ以上程度のドーズ量でイオン注入して形成
することができる。
2 ＝１００／４００／２００ｓｃｃｍ，圧力７０Ｐａ，
基板濃度６１０℃。 タングステンシリサイド成膜条件：供給ガスＳｉＨ2 Ｃ
ｌ2 ／ＷＦ6 ／Ａｒ＝３００／２．８／５０，圧力２０
Ｐａ，基板温度５２０℃。 ゲート配線６９を形成した後、ゲート配線６９をマスク
にセルファラインでスイッチ素子となるｎチャネルＭＯ
ＳトランジスタのＬＤＤ構造のソース・ドレイン領域の
うちの低不純物濃度領域６５をイオン注入で形成する。
このｎ型低不純物濃度領域６５は、例えばヒ素（Ａｓ）
を１０12ｃｍ-2オーダ以上程度のドーズ量でイオン注入
して形成する。なお、スイッチ素子をｐチャネルＭＯＳ
トランジスタで形成するときは、ボロン（Ｂ）を１０12
ｃｍ-2オーダ以上程度のドーズ量でイオン注入して形成
することができる。
【００５７】さらに、ゲート配線６９をマスクにセルフ
ァラインで第１のｐ型半導体ウエル領域６２のセンサ部
３１１を形成すべき領域に、ｎ型不純物、例えばヒ素
（Ａｓ）を１０10ｃｍ-2オーダ以上のドーズ量でイオン
注入して電荷蓄積領域となるｎ型半導体領域６４を形成
し、ここにｐｎ接合を有するセンサ部３１１を形成す
る。このｎ型半導体領域６４の形成時に同時にスイッチ
素子のソース・ドレイン側にも同様のｎ型半導体領域６
４′を形成する。
ァラインで第１のｐ型半導体ウエル領域６２のセンサ部
３１１を形成すべき領域に、ｎ型不純物、例えばヒ素
（Ａｓ）を１０10ｃｍ-2オーダ以上のドーズ量でイオン
注入して電荷蓄積領域となるｎ型半導体領域６４を形成
し、ここにｐｎ接合を有するセンサ部３１１を形成す
る。このｎ型半導体領域６４の形成時に同時にスイッチ
素子のソース・ドレイン側にも同様のｎ型半導体領域６
４′を形成する。
【００５８】次いで、ゲート配線６９を含む全面に絶縁
膜例えばＳｉＯ2 膜を形成し、その後エッチバックして
ゲート配線６９の側壁にＳｉＯ2 によるサイドウォール
７２を形成する。
膜例えばＳｉＯ2 膜を形成し、その後エッチバックして
ゲート配線６９の側壁にＳｉＯ2 によるサイドウォール
７２を形成する。
【００５９】次に、図６Ｃに示すように、サイドウォー
ル６２をマスクにセルファラインでスイッチ素子のｎチ
ャネルＭＯＳトランジスタにおけるソース・ドレイン領
域の高不純物濃度領域６６をイオン注入で形成する。こ
のｎ型高不純物濃度領域６６は、例えばヒ素（Ａｓ）を
１０15ｃｍ-2オーダ以上程度のドーズ量でイオン注入し
て形成する。なお、スイッチ素子をｐチャネルＭＯＳト
ランジスタで形成するときは、ＢＦ2 を１０15ｃｍ-2オ
ーダ以上程度のドーズ量でイオン注入して形成すること
ができる。この低濃度不純物領域６５と高濃度不純物領
域６６によって、ＬＤＤ構造のソース・ドレイン領域６
７を形成する。
ル６２をマスクにセルファラインでスイッチ素子のｎチ
ャネルＭＯＳトランジスタにおけるソース・ドレイン領
域の高不純物濃度領域６６をイオン注入で形成する。こ
のｎ型高不純物濃度領域６６は、例えばヒ素（Ａｓ）を
１０15ｃｍ-2オーダ以上程度のドーズ量でイオン注入し
て形成する。なお、スイッチ素子をｐチャネルＭＯＳト
ランジスタで形成するときは、ＢＦ2 を１０15ｃｍ-2オ
ーダ以上程度のドーズ量でイオン注入して形成すること
ができる。この低濃度不純物領域６５と高濃度不純物領
域６６によって、ＬＤＤ構造のソース・ドレイン領域６
７を形成する。
【００６０】次に、図６Ｄに示すように、センサ部３１
１のｎ型半導体領域６４において、その結晶欠陥が発生
し易い部分、特にゲート配線６９の端部付近及び素子分
離層６３の端部付近に、結晶欠陥部分を取り込むように
選択的にｐ型半導体層７１をイオン注入で形成する。こ
のｐ型半導体層７１は、例えばＢＦ2 を１０10ｃｍ-2オ
ーダ以上のドーズ量でイオン注入して形成する。このｐ
型半導体層７１はフォトレジストをパターニングしてこ
のフォトレジストをマスクにイオン注入で形成すること
ができる。
１のｎ型半導体領域６４において、その結晶欠陥が発生
し易い部分、特にゲート配線６９の端部付近及び素子分
離層６３の端部付近に、結晶欠陥部分を取り込むように
選択的にｐ型半導体層７１をイオン注入で形成する。こ
のｐ型半導体層７１は、例えばＢＦ2 を１０10ｃｍ-2オ
ーダ以上のドーズ量でイオン注入して形成する。このｐ
型半導体層７１はフォトレジストをパターニングしてこ
のフォトレジストをマスクにイオン注入で形成すること
ができる。
【００６１】次に、図７Ｅに示すように、層間絶縁膜７
６を形成する。この層間絶縁膜７６は、例えばＴＥＯＳ
〔tetraethoxysilane:（Ｃ2 Ｈ5 Ｏ)4Ｓｉ〕＝５０ｓｃ
ｃｍ、濃度７２０℃、圧力４２Ｐａ、膜厚０．５μｍの
条件で成膜する。そして、例えば１０００℃、１０秒の
短時間アニール（ＲＴＡ）で活性化処理を施す。次い
で、層間絶縁膜７６にソース・ドレイン領域６７に接す
る接続孔７７を形成する。
６を形成する。この層間絶縁膜７６は、例えばＴＥＯＳ
〔tetraethoxysilane:（Ｃ2 Ｈ5 Ｏ)4Ｓｉ〕＝５０ｓｃ
ｃｍ、濃度７２０℃、圧力４２Ｐａ、膜厚０．５μｍの
条件で成膜する。そして、例えば１０００℃、１０秒の
短時間アニール（ＲＴＡ）で活性化処理を施す。次い
で、層間絶縁膜７６にソース・ドレイン領域６７に接す
る接続孔７７を形成する。
【００６２】次に、図７Ｆに示すように、接続孔７７の
内面にＴｉ膜及びＴｉＮ膜を順次積層して密着層７８を
形成した後、接続孔７７内にタングステン（Ｗ）プラグ
７９を埋め込む。さらにタングステンプラグ７９に接続
するように層間絶縁膜７６上に例えばアルミニウム（Ａ
ｌ）等の導電材料にて配線８０を形成する。
内面にＴｉ膜及びＴｉＮ膜を順次積層して密着層７８を
形成した後、接続孔７７内にタングステン（Ｗ）プラグ
７９を埋め込む。さらにタングステンプラグ７９に接続
するように層間絶縁膜７６上に例えばアルミニウム（Ａ
ｌ）等の導電材料にて配線８０を形成する。
【００６３】この密着層７８、タングステンプラグ７
９、配線８０の形成条件の一例を示す。 Ｔｉ膜形成条件例：スパッタパワー８ｋＷ，成膜温度１
５０℃，ガスＡｒ＝１００ｓｃｃｍ，圧力０．４７Ｐ
ａ。 ＴｉＮ膜形成条件例：スパッタパワー５ｋＷ，ガスＡｒ
／Ｎ2 ＝４０／２０ｓｃｃｍ，圧力０．４７Ｐａ。 ＷのＣＶＤ成膜条件例：ガスＡｒ／Ｎ2 ／Ｈ2 ／ＷＦ6
＝２２００／３００／５００／７５ｓｃｃｍ，温度４５
０℃，圧力１０４０Ｐａ。 タングステンをエッチバックする。 ドライエッチ条件例：ガスＳＦ6 ＝５０ｓｃｃｍ，ＲＦ
パワー１５０Ｗ，圧力１．３３Ｐａ。 アルミニウム成膜条件例：スパッタパワー２２．５ｋ
Ｗ，成膜温度１５０℃，ガスＡｒ５０ｓｃｃｍ，圧力
０．４７Ｐａ。 その後、レジストパターニング後ドライエッチングで配
線５０を形成する。 ドライエッチング条件例：ガスＢＣｌ3 ／Ｃｌ2 ＝６０
／９０ｓｃｃｍ，マイクロ波パワー１０００Ｗ，ＲＦパ
ワー５０Ｗ，圧力０．０１６Ｐａ。 上述のセンサ部３１１を備えた固体撮像素子によれば、
第２のｐ型半導体ウエル領域７０を素子分離層６３の端
部よりセンサ側に延長して形成することにより、センサ
部３１１を形成するフォトダイオードのｐｎ接合を、転
位等の結晶欠陥が発生し易い素子分離層６３端の近傍の
半導体領域から離すことができ、ｐｎ接合に逆バイアス
をかけたときに、空乏層を素子分離層６３端から離れた
位置に発生させることができる。
９、配線８０の形成条件の一例を示す。 Ｔｉ膜形成条件例：スパッタパワー８ｋＷ，成膜温度１
５０℃，ガスＡｒ＝１００ｓｃｃｍ，圧力０．４７Ｐ
ａ。 ＴｉＮ膜形成条件例：スパッタパワー５ｋＷ，ガスＡｒ
／Ｎ2 ＝４０／２０ｓｃｃｍ，圧力０．４７Ｐａ。 ＷのＣＶＤ成膜条件例：ガスＡｒ／Ｎ2 ／Ｈ2 ／ＷＦ6
＝２２００／３００／５００／７５ｓｃｃｍ，温度４５
０℃，圧力１０４０Ｐａ。 タングステンをエッチバックする。 ドライエッチ条件例：ガスＳＦ6 ＝５０ｓｃｃｍ，ＲＦ
パワー１５０Ｗ，圧力１．３３Ｐａ。 アルミニウム成膜条件例：スパッタパワー２２．５ｋ
Ｗ，成膜温度１５０℃，ガスＡｒ５０ｓｃｃｍ，圧力
０．４７Ｐａ。 その後、レジストパターニング後ドライエッチングで配
線５０を形成する。 ドライエッチング条件例：ガスＢＣｌ3 ／Ｃｌ2 ＝６０
／９０ｓｃｃｍ，マイクロ波パワー１０００Ｗ，ＲＦパ
ワー５０Ｗ，圧力０．０１６Ｐａ。 上述のセンサ部３１１を備えた固体撮像素子によれば、
第２のｐ型半導体ウエル領域７０を素子分離層６３の端
部よりセンサ側に延長して形成することにより、センサ
部３１１を形成するフォトダイオードのｐｎ接合を、転
位等の結晶欠陥が発生し易い素子分離層６３端の近傍の
半導体領域から離すことができ、ｐｎ接合に逆バイアス
をかけたときに、空乏層を素子分離層６３端から離れた
位置に発生させることができる。
【００６４】転位等の結晶欠陥が発生し易い素子分離層
６３端が第２のｐ型半導体ウエル領域７０の延長部７０
ａにより取り込まれるので、結晶欠陥から放出される電
子が第２のｐ型半導体ウエル領域の延長部７０ａ内で再
結合され消滅、乃至は低減される。
６３端が第２のｐ型半導体ウエル領域７０の延長部７０
ａにより取り込まれるので、結晶欠陥から放出される電
子が第２のｐ型半導体ウエル領域の延長部７０ａ内で再
結合され消滅、乃至は低減される。
【００６５】さらに、センサ部の電荷蓄積領域となるｎ
型半導体領域６４において、ゲート配線６９端の付近及
び素子分離層６３端の付近の結晶欠陥が発生し易い表面
部分に選択的にｐ型半導体層７１を形成することによ
り、さらにここにおける結晶欠陥から放出される電子が
ｐ型半導体層７１内で再結合され、消滅、乃至低減され
る。従って、ノイズ成分となる電子の発生が抑制され、
暗電流が低減する。この結果、Ｓ／Ｎ比が向上し、高い
感度が得られる。
型半導体領域６４において、ゲート配線６９端の付近及
び素子分離層６３端の付近の結晶欠陥が発生し易い表面
部分に選択的にｐ型半導体層７１を形成することによ
り、さらにここにおける結晶欠陥から放出される電子が
ｐ型半導体層７１内で再結合され、消滅、乃至低減され
る。従って、ノイズ成分となる電子の発生が抑制され、
暗電流が低減する。この結果、Ｓ／Ｎ比が向上し、高い
感度が得られる。
【００６６】図８は、本発明に係る単位画素３４、特に
そのセンサ部３１（図１参照）の他の実施の形態を示
す。本実施の形態においては、ｐｎ接合型のセンサ部の
電荷蓄積領域となるｎ型半導体領域６４と表面の例えば
ＳｉＯ2 等の絶縁膜７６との界面に、サイドウォール７
２下のゲート配線６９端にまで延長するように、高濃度
のｐ型半導体領域８３を形成し、さらに、センサ部の高
濃度ｐ型半導体領域８３下のｎ型半導体領域６４の、サ
イドウォール７２下を含む結晶欠陥が発生し易い部分
（表面部分）及び素子分離層６３の端部付近の結晶欠陥
が発生し易い部分（表面部分）に前述の図４と同様のｐ
型半導体層７１を形成してセンサ部３１２が構成され
る。センサ部３１２は、ここでは、第１の半導体ウエル
領域６２とｎ型半導体領域６４とｐ型半導体領域８２と
によるいわゆるＨＡＤ（Hole Accumulaion Diode）セン
サとして構成される。
そのセンサ部３１（図１参照）の他の実施の形態を示
す。本実施の形態においては、ｐｎ接合型のセンサ部の
電荷蓄積領域となるｎ型半導体領域６４と表面の例えば
ＳｉＯ2 等の絶縁膜７６との界面に、サイドウォール７
２下のゲート配線６９端にまで延長するように、高濃度
のｐ型半導体領域８３を形成し、さらに、センサ部の高
濃度ｐ型半導体領域８３下のｎ型半導体領域６４の、サ
イドウォール７２下を含む結晶欠陥が発生し易い部分
（表面部分）及び素子分離層６３の端部付近の結晶欠陥
が発生し易い部分（表面部分）に前述の図４と同様のｐ
型半導体層７１を形成してセンサ部３１２が構成され
る。センサ部３１２は、ここでは、第１の半導体ウエル
領域６２とｎ型半導体領域６４とｐ型半導体領域８２と
によるいわゆるＨＡＤ（Hole Accumulaion Diode）セン
サとして構成される。
【００６７】その他の構成は、図４と同様であるので、
対応する部分には同一符号を付して重複説明を省略す
る。
対応する部分には同一符号を付して重複説明を省略す
る。
【００６８】図９〜図１１は、センサ部３１２を有する
画素部分の製造方法を示す。先ず、図９Ａに示すよう
に、ｎ型のシリコン半導体基板６１の表面に画素分離の
ための選択酸化による素子分離層６３を形成した後、素
子分離層６３下を含んで単位画素を形成すべきアクティ
ブ領域の全面にｐ型不純物をイオン注入して第１のｐ型
半導体ウエル領域６２を形成する。
画素部分の製造方法を示す。先ず、図９Ａに示すよう
に、ｎ型のシリコン半導体基板６１の表面に画素分離の
ための選択酸化による素子分離層６３を形成した後、素
子分離層６３下を含んで単位画素を形成すべきアクティ
ブ領域の全面にｐ型不純物をイオン注入して第１のｐ型
半導体ウエル領域６２を形成する。
【００６９】次いで、前述の図５Ａと同様に、基板表面
にアクティブ領域を覆って素子分離層６３の周辺端部か
ら離れたアクティブ領域側にレジスト端が存するような
フォトレジスト層（図５Ａ参照）を介してｐ型不純物を
イオン注入して、素子分離層６３の周辺端部からアクテ
ィブ領域側に延長する延長部７０ａを有した第２のｐ型
半導体ウエル領域７０を形成する。
にアクティブ領域を覆って素子分離層６３の周辺端部か
ら離れたアクティブ領域側にレジスト端が存するような
フォトレジスト層（図５Ａ参照）を介してｐ型不純物を
イオン注入して、素子分離層６３の周辺端部からアクテ
ィブ領域側に延長する延長部７０ａを有した第２のｐ型
半導体ウエル領域７０を形成する。
【００７０】次に、図９Ｂに示すように、アクティブ領
域の第１のｐ型半導体ウエル領域６２上にゲート絶縁膜
（例えばＳｉＯ2 膜）６８を形成し、この上に多結晶シ
リコン膜及びタングステンシリサイド（ＷＳｉ）膜等を
成膜し、之をドライエッチングによりパターニングして
読み出し用スイッチ素子及び垂直選択用スイッチ素子の
ゲート電極（トランスファゲート）、即ちゲート配線６
９を形成する。ゲート配線６９の形成条件は、図５Ｂで
説明したと同じ条件とすることができる。
域の第１のｐ型半導体ウエル領域６２上にゲート絶縁膜
（例えばＳｉＯ2 膜）６８を形成し、この上に多結晶シ
リコン膜及びタングステンシリサイド（ＷＳｉ）膜等を
成膜し、之をドライエッチングによりパターニングして
読み出し用スイッチ素子及び垂直選択用スイッチ素子の
ゲート電極（トランスファゲート）、即ちゲート配線６
９を形成する。ゲート配線６９の形成条件は、図５Ｂで
説明したと同じ条件とすることができる。
【００７１】次いで、ゲート配線６９をマスクに選択的
にスイッチ素子となるｎチャネルＭＯＳトランジスタの
ＬＤＤ構造のソース・ドレイン領域のうちの低不純物濃
度領域６５をイオン注入で形成する。このｎ型低不純物
濃度領域６５は、例えばヒ素（Ａｓ）を１０12ｃｍ-2オ
ーダ以上程度のドーズ量でイオン注入して形成する。な
お、スイッチ素子をｐチャネルＭＯＳトランジスタで形
成するときは、ボロン（Ｂ）を１０12ｃｍ-2オーダ以上
程度のドーズ量でイオン注入して形成することができ
る。さらに、センサ部を形成すべき領域のみに選択的に
ｐ型不純物、例えばＢＦ2を１０10ｃｍ-2オーダ以上程
度のドーズ量でイオン注入を行い、絶縁膜８２と第１の
ｐ型半導体ウエル領域６２との界面にｐ型半導体領域８
３を形成する。
にスイッチ素子となるｎチャネルＭＯＳトランジスタの
ＬＤＤ構造のソース・ドレイン領域のうちの低不純物濃
度領域６５をイオン注入で形成する。このｎ型低不純物
濃度領域６５は、例えばヒ素（Ａｓ）を１０12ｃｍ-2オ
ーダ以上程度のドーズ量でイオン注入して形成する。な
お、スイッチ素子をｐチャネルＭＯＳトランジスタで形
成するときは、ボロン（Ｂ）を１０12ｃｍ-2オーダ以上
程度のドーズ量でイオン注入して形成することができ
る。さらに、センサ部を形成すべき領域のみに選択的に
ｐ型不純物、例えばＢＦ2を１０10ｃｍ-2オーダ以上程
度のドーズ量でイオン注入を行い、絶縁膜８２と第１の
ｐ型半導体ウエル領域６２との界面にｐ型半導体領域８
３を形成する。
【００７２】次に、図１０Ｃに示すように、全面にＳｉ
Ｏ2 膜を堆積し、その後エッチバックを行って、ゲート
配線６９の側壁にＳｉＯ2 によるサイドウォール７２を
形成する。
Ｏ2 膜を堆積し、その後エッチバックを行って、ゲート
配線６９の側壁にＳｉＯ2 によるサイドウォール７２を
形成する。
【００７３】さらに、センサ部を形成すべき領域に、電
荷蓄積領域となるｎ型半導体領域６４を形成し、ここに
ｐｎ接合を有するフォトダイオードによるセンサ部（い
わゆるＨＡＤセンサ）３１２を形成する。このｎ型半導
体領域６４を形成する際に、ゲートのサイドウォール７
２下にもイオン注入領域６４ａを形成するように、図１
０Ｃの矢印に示すように斜め方向からイオン注入を施
す。このイオン注入は、基板に対して法線方向からを測
定して７°以上の傾斜角θ1 でイオン注入する。例えば
４５°（＝θ1 ）傾斜してヒ素（Ａｓ）を例えば１０10
ｃｍ-2オーダ以上程度のドーズ量でイオン注入する。な
お、ｎ型半導体領域の６４の形成時に、同時にスイッチ
素子のソース・ドレイン側にも同様のｎ型半導体領域６
４′が形成される。
荷蓄積領域となるｎ型半導体領域６４を形成し、ここに
ｐｎ接合を有するフォトダイオードによるセンサ部（い
わゆるＨＡＤセンサ）３１２を形成する。このｎ型半導
体領域６４を形成する際に、ゲートのサイドウォール７
２下にもイオン注入領域６４ａを形成するように、図１
０Ｃの矢印に示すように斜め方向からイオン注入を施
す。このイオン注入は、基板に対して法線方向からを測
定して７°以上の傾斜角θ1 でイオン注入する。例えば
４５°（＝θ1 ）傾斜してヒ素（Ａｓ）を例えば１０10
ｃｍ-2オーダ以上程度のドーズ量でイオン注入する。な
お、ｎ型半導体領域の６４の形成時に、同時にスイッチ
素子のソース・ドレイン側にも同様のｎ型半導体領域６
４′が形成される。
【００７４】さらに、次に、図１０Ｄに示すように、サ
イドウォール７２をマスクにソース・ドレイン領域を形
成すべき領域のみに選択的にｎ型の高不純物濃度領域６
６をイオン注入で形成する。この高不純物濃度領域６６
は、前述と同様に例えばヒ素（Ａｓ）を１０15ｃｍ-2オ
ーダ以上程度のドーズ量でイオン注入して形成する。な
お、スイッチ素子をｐチャネルＭＯＳトランジスタで形
成するときは、例えばＢＦ2 を１０15ｃｍ-2オーダ以上
程度のドーズ量でイオン注入して形成することができ
る。
イドウォール７２をマスクにソース・ドレイン領域を形
成すべき領域のみに選択的にｎ型の高不純物濃度領域６
６をイオン注入で形成する。この高不純物濃度領域６６
は、前述と同様に例えばヒ素（Ａｓ）を１０15ｃｍ-2オ
ーダ以上程度のドーズ量でイオン注入して形成する。な
お、スイッチ素子をｐチャネルＭＯＳトランジスタで形
成するときは、例えばＢＦ2 を１０15ｃｍ-2オーダ以上
程度のドーズ量でイオン注入して形成することができ
る。
【００７５】次に、図１１Ｅに示すように、センサ部３
１２のｎ型半導体領域６４においてその結晶欠陥が発生
し易い部分、特にゲート配線６９の端部付近及び素子分
離層６３の端部付近に結晶欠陥部分を取り込むように選
択的にｐ型半導体層７１をイオン注入で形成する。この
ｐ型半導体層７１は、上例（図６Ｄ）と同様に、フォト
レジストをマスクに例えばＢＦ2 を１０10ｃｍ-2オーダ
以上のドーズ量でイオン注入して形成することができ
る。
１２のｎ型半導体領域６４においてその結晶欠陥が発生
し易い部分、特にゲート配線６９の端部付近及び素子分
離層６３の端部付近に結晶欠陥部分を取り込むように選
択的にｐ型半導体層７１をイオン注入で形成する。この
ｐ型半導体層７１は、上例（図６Ｄ）と同様に、フォト
レジストをマスクに例えばＢＦ2 を１０10ｃｍ-2オーダ
以上のドーズ量でイオン注入して形成することができ
る。
【００７６】以後、上例（図７Ｅ，Ｆ）と同様にして、
図１１Ｆに示すように、接続孔７７を有する層間絶縁膜
７６を形成し、その接続孔７７内に密着層７８を介して
ソース・ドレイン領域６７に接続するタングステンプラ
グ７９を埋め込み、さらに、タングステンプラグ７９に
接続する配線８０を形成する。
図１１Ｆに示すように、接続孔７７を有する層間絶縁膜
７６を形成し、その接続孔７７内に密着層７８を介して
ソース・ドレイン領域６７に接続するタングステンプラ
グ７９を埋め込み、さらに、タングステンプラグ７９に
接続する配線８０を形成する。
【００７７】上述のセンサ部３１２を備えた固体撮像素
子によれば、センサ部３１２が電荷蓄積領域となるｎ型
半導体領域６４と表面の絶縁膜（例えばＳｉＯ2 ）７６
との界面に、サイドウォール７２下にわたって高濃度の
ｐ型半導体領域７２を有するいわゆるＨＡＤセンサ構造
とすることにより、半導体（Ｓｉ）−絶縁膜（Ｓｉ
Ｏ 2 ）界面で発生する電子は高濃度のｐ型半導体領域８
３で再結合される。また、第２のｐ型半導体ウエル領域
７０の延長部７０ａ、センサ部のｎ型半導体領域６４の
素子分離層６３端付近及びゲート配線６９端付近に形成
したｐ型半導体層７１により、図４で説明したと同様
に、ここでの結晶欠陥から発生した電子が再結合され、
消滅、乃至低減する。従って、より暗電流が低減し、Ｓ
／Ｎ比の向上が図られ、高い感度が得られる。
子によれば、センサ部３１２が電荷蓄積領域となるｎ型
半導体領域６４と表面の絶縁膜（例えばＳｉＯ2 ）７６
との界面に、サイドウォール７２下にわたって高濃度の
ｐ型半導体領域７２を有するいわゆるＨＡＤセンサ構造
とすることにより、半導体（Ｓｉ）−絶縁膜（Ｓｉ
Ｏ 2 ）界面で発生する電子は高濃度のｐ型半導体領域８
３で再結合される。また、第２のｐ型半導体ウエル領域
７０の延長部７０ａ、センサ部のｎ型半導体領域６４の
素子分離層６３端付近及びゲート配線６９端付近に形成
したｐ型半導体層７１により、図４で説明したと同様
に、ここでの結晶欠陥から発生した電子が再結合され、
消滅、乃至低減する。従って、より暗電流が低減し、Ｓ
／Ｎ比の向上が図られ、高い感度が得られる。
【００７８】製造方法においても、工程数の増加はな
く、斜め方向からのイオン注入でセンサ部３１２の特性
が改善できる。本製造方法は、高画質の固体撮像素子が
特別な工程を設けることなく、従来のＣＭＯＳプロセス
で形成できるので、コスト面でも優れた製法である。
く、斜め方向からのイオン注入でセンサ部３１２の特性
が改善できる。本製造方法は、高画質の固体撮像素子が
特別な工程を設けることなく、従来のＣＭＯＳプロセス
で形成できるので、コスト面でも優れた製法である。
【００７９】図１２は、本発明に係る単位画素３４、特
にそのセンサ部３１（図１参照）の他の実施の形態を示
す。本実施の形態においては、センサ部の電荷蓄積領域
となるｎ型半導体領域６４と表面の例えばＳｉＯ2 等に
よる絶縁膜７６との界面に高濃度のｐ型半導体領域８３
を形成すると共に、このｐ型半導体領域８３をゲート配
線６９下まで延長形成してセンサ部３１３が構成され
る。このｐ型半導体領域８３は、図４に示したセンサ部
の電荷蓄積領域となるｎ型半導体領域６４内に形成した
ｐ型半導体層７１、即ちゲート配線端付近及び素子分離
層端付近のｐ型半導体層７１を兼用する。
にそのセンサ部３１（図１参照）の他の実施の形態を示
す。本実施の形態においては、センサ部の電荷蓄積領域
となるｎ型半導体領域６４と表面の例えばＳｉＯ2 等に
よる絶縁膜７６との界面に高濃度のｐ型半導体領域８３
を形成すると共に、このｐ型半導体領域８３をゲート配
線６９下まで延長形成してセンサ部３１３が構成され
る。このｐ型半導体領域８３は、図４に示したセンサ部
の電荷蓄積領域となるｎ型半導体領域６４内に形成した
ｐ型半導体層７１、即ちゲート配線端付近及び素子分離
層端付近のｐ型半導体層７１を兼用する。
【００８０】その他の構成は、図４と同様であるので、
対応する部分には同一符号を付して重複説明を省略す
る。
対応する部分には同一符号を付して重複説明を省略す
る。
【００８１】図１３〜図１５は、センサ部３１３を有す
る画素部分の製造方法を示す。先ず、図１３Ａに示すよ
うに、前述と同様にして、ｎ型のシリコン半導体基板６
１の表面に画素分離のための選択酸化による素子分離層
６３を形成した後、第１のｐ型半導体ウエル領域６２及
び素子分離層６３下よりアクティブ領域側に一部延長す
る第２のｐ型半導体ウエル領域７０を形成する。
る画素部分の製造方法を示す。先ず、図１３Ａに示すよ
うに、前述と同様にして、ｎ型のシリコン半導体基板６
１の表面に画素分離のための選択酸化による素子分離層
６３を形成した後、第１のｐ型半導体ウエル領域６２及
び素子分離層６３下よりアクティブ領域側に一部延長す
る第２のｐ型半導体ウエル領域７０を形成する。
【００８２】さらに、単位画素内の第１のｐ型半導体ウ
エル領域６２の表面全面に、ｐ型不純物をイオン注入し
て高濃度のｐ型半導体領域８３を形成する。この高濃度
のｐ型半導体領域８３は、例えばＢＦ2 を１０10ｃｍ-2
オーダ以上のドーズ量でイオン注入して形成する。
エル領域６２の表面全面に、ｐ型不純物をイオン注入し
て高濃度のｐ型半導体領域８３を形成する。この高濃度
のｐ型半導体領域８３は、例えばＢＦ2 を１０10ｃｍ-2
オーダ以上のドーズ量でイオン注入して形成する。
【００８３】次に、図１３Ｂに示すように、ゲート絶縁
膜（例えばＳｉＯ2 ）６８を形成し、この上に多結晶シ
リコン膜及びタングステンシリサイド膜等を積層成膜
し、之をドライエッチングによたパターニングしてスイ
ッチ素子のゲート電極（トランスファゲート）、即ちゲ
ート配線６９を形成する。ゲート配線６９の形成条件
は、図５Ｂで説明したと同じ条件とすることができる。
その後、ゲート配線６９をマスクに、ＬＤＤ構造のソー
ス・ドレイン領域を構成するｎ型の低不純物濃度領域６
５を選択的に構成する。前述と同様に、ｎ型低不純物濃
度領域６５は、例えばヒ素（Ａｓ）を１０12ｃｍ-2オー
ダ以上程度のドーズ量でイオン注入して形成する。な
お、スイッチ素子をｐチャネルＭＯＳトランジスタで形
成するときは、ボロン（Ｂ）を１０12ｃｍ -2オーダ以上
程度のドーズ量で形成することができる。
膜（例えばＳｉＯ2 ）６８を形成し、この上に多結晶シ
リコン膜及びタングステンシリサイド膜等を積層成膜
し、之をドライエッチングによたパターニングしてスイ
ッチ素子のゲート電極（トランスファゲート）、即ちゲ
ート配線６９を形成する。ゲート配線６９の形成条件
は、図５Ｂで説明したと同じ条件とすることができる。
その後、ゲート配線６９をマスクに、ＬＤＤ構造のソー
ス・ドレイン領域を構成するｎ型の低不純物濃度領域６
５を選択的に構成する。前述と同様に、ｎ型低不純物濃
度領域６５は、例えばヒ素（Ａｓ）を１０12ｃｍ-2オー
ダ以上程度のドーズ量でイオン注入して形成する。な
お、スイッチ素子をｐチャネルＭＯＳトランジスタで形
成するときは、ボロン（Ｂ）を１０12ｃｍ -2オーダ以上
程度のドーズ量で形成することができる。
【００８４】次に、図１４Ｃに示すように、ゲート配線
６９の側壁に例えばＳｉＯ2 によるサイドウォール７２
を形成する。このサイドウォール７２をマスクに選択的
にスイッチ素子のソース・ドレイン領域を構成するｎ型
の高不純物濃度領域６６を形成し、ＬＤＤ構造のソース
・ドレイン領域６７を形成する。前述と同様にｎ型高不
純物濃度領域６６は、例えばヒ素（Ａｓ）を１０15ｃｍ
-2オーダ以上程度のドーズ量でイオン注入して形成す
る。なお、スイッチ素子をｐチャネルＭＯＳトランジス
タで形成するときは、例えばＢＦ2 を１０15オーダ以上
程度のドーズ量でイオン注入して形成することができ
る。
６９の側壁に例えばＳｉＯ2 によるサイドウォール７２
を形成する。このサイドウォール７２をマスクに選択的
にスイッチ素子のソース・ドレイン領域を構成するｎ型
の高不純物濃度領域６６を形成し、ＬＤＤ構造のソース
・ドレイン領域６７を形成する。前述と同様にｎ型高不
純物濃度領域６６は、例えばヒ素（Ａｓ）を１０15ｃｍ
-2オーダ以上程度のドーズ量でイオン注入して形成す
る。なお、スイッチ素子をｐチャネルＭＯＳトランジス
タで形成するときは、例えばＢＦ2 を１０15オーダ以上
程度のドーズ量でイオン注入して形成することができ
る。
【００８５】次に、図１４Ｄに示すように、センサ部を
形成すべき領域に、電荷蓄積領域となるｎ型半導体領域
６４を形成し、ここにｐｎ接合を有するフォトダイオー
ドによるセンサ部（いわゆるＨＡＤセンサ）３１３を形
成する。このｎ型半導体領域６４も前述と同時に７°以
上の傾斜角θ2 をもって斜め方向からのイオン注入で形
成する。例えば４５°（＝θ2 ）傾斜してヒ素（Ａｓ）
を例えば１０10ｃｍ-2オーダ以上程度のドーズ量でイオ
ン注入する。ｎ型半導体領域６４の形成時、同時にスイ
ッチ素子のソース・ドレイン側にも同様のｎ型半導体領
域６４′が形成される。
形成すべき領域に、電荷蓄積領域となるｎ型半導体領域
６４を形成し、ここにｐｎ接合を有するフォトダイオー
ドによるセンサ部（いわゆるＨＡＤセンサ）３１３を形
成する。このｎ型半導体領域６４も前述と同時に７°以
上の傾斜角θ2 をもって斜め方向からのイオン注入で形
成する。例えば４５°（＝θ2 ）傾斜してヒ素（Ａｓ）
を例えば１０10ｃｍ-2オーダ以上程度のドーズ量でイオ
ン注入する。ｎ型半導体領域６４の形成時、同時にスイ
ッチ素子のソース・ドレイン側にも同様のｎ型半導体領
域６４′が形成される。
【００８６】以後、上例（図７Ｅ，Ｆ）と同様にして、
図１５Ｅに示すように、接続孔７７を有する層間絶縁膜
７６を形成し、その接続孔７７内に密着層７８を介して
ソース・ドレイン領域６７に接続するタングステンプラ
グ７９を埋め込み、さらに、タングステンプラグ７９に
接続する配線８０を形成する。
図１５Ｅに示すように、接続孔７７を有する層間絶縁膜
７６を形成し、その接続孔７７内に密着層７８を介して
ソース・ドレイン領域６７に接続するタングステンプラ
グ７９を埋め込み、さらに、タングステンプラグ７９に
接続する配線８０を形成する。
【００８７】上述のセンサ部３１３を備えた固体撮像素
子によれば、ＨＡＤセンサ構造のセンサ部３１３の絶縁
膜７６との界面に形成した高濃度のｐ型半導体領域８３
が、センサ部のｎ型半導体領域６４の結晶欠陥部分を取
り込む前述のｐ型半導体層７１を兼用していることによ
り、結晶欠陥から放出される電子はこのｐ型半導体領域
８３内で再結合される。またゲート下にもｐ型半導体領
域８３が延長されているので、ゲート下のチャネル部
は、いわゆる埋め込みチャネル構造となる。従って、ノ
イズ成分となる暗電流の低減化が図られ、Ｓ／Ｎ比が向
上し、また高い感度が得られる。
子によれば、ＨＡＤセンサ構造のセンサ部３１３の絶縁
膜７６との界面に形成した高濃度のｐ型半導体領域８３
が、センサ部のｎ型半導体領域６４の結晶欠陥部分を取
り込む前述のｐ型半導体層７１を兼用していることによ
り、結晶欠陥から放出される電子はこのｐ型半導体領域
８３内で再結合される。またゲート下にもｐ型半導体領
域８３が延長されているので、ゲート下のチャネル部
は、いわゆる埋め込みチャネル構造となる。従って、ノ
イズ成分となる暗電流の低減化が図られ、Ｓ／Ｎ比が向
上し、また高い感度が得られる。
【００８８】製造方法においても、工程数の増加はな
く、斜め方向からのイオン注入等でセンサ部の特性が改
善される。本製造方法でも、上例と同様に、高画質の固
体撮像素子が特別な工数を設けることがなく、コスト面
で優れた製法である。
く、斜め方向からのイオン注入等でセンサ部の特性が改
善される。本製造方法でも、上例と同様に、高画質の固
体撮像素子が特別な工数を設けることがなく、コスト面
で優れた製法である。
【００８９】図１６は、本発明に係る単位画素３４、特
にそのセンサ部３１（図１参照）のさらに他の実施の形
態を示す。本実施の形態においては、そのセンサ部３１
４が前述の図８のセンサ部３１２の構造から電荷蓄積領
域となるｎ型半導体領域６４内のｐ型半導体層７１を省
略した構造に構成される。
にそのセンサ部３１（図１参照）のさらに他の実施の形
態を示す。本実施の形態においては、そのセンサ部３１
４が前述の図８のセンサ部３１２の構造から電荷蓄積領
域となるｎ型半導体領域６４内のｐ型半導体層７１を省
略した構造に構成される。
【００９０】即ち、このセンサ部３１４は、センサ部の
電荷蓄積領域となるｎ型半導体領域６４と例えばＳｉＯ
2 からなるサイドウォール７２及び絶縁膜７６との界面
に、高濃度のｐ型半導体領域８３を形成して構成され
る。
電荷蓄積領域となるｎ型半導体領域６４と例えばＳｉＯ
2 からなるサイドウォール７２及び絶縁膜７６との界面
に、高濃度のｐ型半導体領域８３を形成して構成され
る。
【００９１】その他の構成は、図８と同様であるので対
応する部分には同一符号を付して重複説明を省略する。
応する部分には同一符号を付して重複説明を省略する。
【００９２】図１７及び図１８は、センサ部３１４を有
する画素部分の製造方法の一例を示す。先ず、図１７Ａ
に示すように、前述と同様にしてｎ型のシリコン半導体
基板６１の表面に画素分離のための選択酸化による素子
分離層６３を形成した後、第１のｐ型半導体ウエル領域
６２及び素子分離層６３下よりアクティブ領域側に一部
延長する第２のｐ型半導体ウエル領域７０を形成する。
する画素部分の製造方法の一例を示す。先ず、図１７Ａ
に示すように、前述と同様にしてｎ型のシリコン半導体
基板６１の表面に画素分離のための選択酸化による素子
分離層６３を形成した後、第１のｐ型半導体ウエル領域
６２及び素子分離層６３下よりアクティブ領域側に一部
延長する第２のｐ型半導体ウエル領域７０を形成する。
【００９３】そして、単位画素内の第１のｐ型半導体ウ
エル領域６２の表面上にゲート絶縁膜（例えばＳｉＯ2
膜）６８を形成し、この上に多結晶シリコン膜及びタン
グステンシリサイド（ＷＳｉ）膜等を積層成膜し、之を
ドライエッチングによりパターニングしてスイッチ素子
のゲート電極、即ちゲート配線６９を前述と同様の条件
で形成する。
エル領域６２の表面上にゲート絶縁膜（例えばＳｉＯ2
膜）６８を形成し、この上に多結晶シリコン膜及びタン
グステンシリサイド（ＷＳｉ）膜等を積層成膜し、之を
ドライエッチングによりパターニングしてスイッチ素子
のゲート電極、即ちゲート配線６９を前述と同様の条件
で形成する。
【００９４】そして、ゲート配線６９をマスクに、第１
のｐ型半導体ウエル領域６２のセンサ部を形成すべき領
域にセンサ部の蓄積領域となるｎ型半導体領域６４を選
択的にイオン注入により形成する。同時に、スイッチ素
子のソース・ドレイン領域を形成すべき領域と同様のｎ
型半導体領域６４′を形成する。このｎ型半導体領域６
４及び６４′は、上例と同様に、例えばヒ素（Ａｓ）を
１０10ｃｍ-2オーダ以上のドーズ量でイオン注入して形
成する。イオン注入は、図１７Ａに示すように、基板に
対して垂直方向にイオン注入する。このとき、ｎ型半導
体領域６４が、第２のｐ型半導体ウエル領域７０の延長
部７０ａのｐ型不純物を相殺することはない。
のｐ型半導体ウエル領域６２のセンサ部を形成すべき領
域にセンサ部の蓄積領域となるｎ型半導体領域６４を選
択的にイオン注入により形成する。同時に、スイッチ素
子のソース・ドレイン領域を形成すべき領域と同様のｎ
型半導体領域６４′を形成する。このｎ型半導体領域６
４及び６４′は、上例と同様に、例えばヒ素（Ａｓ）を
１０10ｃｍ-2オーダ以上のドーズ量でイオン注入して形
成する。イオン注入は、図１７Ａに示すように、基板に
対して垂直方向にイオン注入する。このとき、ｎ型半導
体領域６４が、第２のｐ型半導体ウエル領域７０の延長
部７０ａのｐ型不純物を相殺することはない。
【００９５】次に、図１７Ｂに示すように、ゲート配線
６９上でレジストパターニングを行うようにして、セン
サ部を形成すべき領域を除いて、レジストマスク８５を
形成し、ｎ型半導体領域６４の表面に高濃度のｐ型半導
体領域８３を形成する。
６９上でレジストパターニングを行うようにして、セン
サ部を形成すべき領域を除いて、レジストマスク８５を
形成し、ｎ型半導体領域６４の表面に高濃度のｐ型半導
体領域８３を形成する。
【００９６】このｐ型半導体領域８３の形成に際して
は、矢印に示すように、ｐ型不純物を斜めにイオン注入
し、即ち、基板に対して法線方向から角度を測定して７
°以上の傾斜角θ3 をもってイオン注入して形成する。
このｐ型半導体領域８３は、上例と同様に、例えば１０
10ｃｍ-2オーダ以上のドーズ量でイオン注入して形成す
る。ここに、ＨＡＤセンサ構造によるセンサ部３１４が
形成される。
は、矢印に示すように、ｐ型不純物を斜めにイオン注入
し、即ち、基板に対して法線方向から角度を測定して７
°以上の傾斜角θ3 をもってイオン注入して形成する。
このｐ型半導体領域８３は、上例と同様に、例えば１０
10ｃｍ-2オーダ以上のドーズ量でイオン注入して形成す
る。ここに、ＨＡＤセンサ構造によるセンサ部３１４が
形成される。
【００９７】次に、図１８Ｃに示すように、全面に絶縁
膜、例えばＳｉＯ2 膜を形成した後、エッチバックして
ゲート配線６９の側壁にＳｉＯ2 によるサイドウォール
７２を形成する。さらにサイドウォール７２をマスクと
してセルファラインでスイッチ素子のソース・ドレイン
領域を形成すべき領域にｎ型の高不純物濃度領域６６を
形成してソース・ドレイン領域６７を形成する。ｎ型高
不純物濃度領域６６は、上例と同様にヒ素（Ａｓ）を１
０15ｃｍ-2オーダ以上のドーズ量でイオン注入して形成
する。
膜、例えばＳｉＯ2 膜を形成した後、エッチバックして
ゲート配線６９の側壁にＳｉＯ2 によるサイドウォール
７２を形成する。さらにサイドウォール７２をマスクと
してセルファラインでスイッチ素子のソース・ドレイン
領域を形成すべき領域にｎ型の高不純物濃度領域６６を
形成してソース・ドレイン領域６７を形成する。ｎ型高
不純物濃度領域６６は、上例と同様にヒ素（Ａｓ）を１
０15ｃｍ-2オーダ以上のドーズ量でイオン注入して形成
する。
【００９８】以後、上例（図７Ｅ，Ｆ）と同様にして、
図１８Ｄに示すように、接続孔７７を有する層間絶縁膜
７６を形成し、その接続孔７７内に密着層７８を介して
ソース・ドレイン領域６７に接続するタングステンプラ
グ７９を埋め込み、さらにタングステンプラグ７９に接
続する配線８０を形成する。
図１８Ｄに示すように、接続孔７７を有する層間絶縁膜
７６を形成し、その接続孔７７内に密着層７８を介して
ソース・ドレイン領域６７に接続するタングステンプラ
グ７９を埋め込み、さらにタングステンプラグ７９に接
続する配線８０を形成する。
【００９９】図１９及び２０は、センサ部３１４を有す
る画素部分の製造方法の他の例を示す。先ず、図１９Ａ
に示すように、前述の図１７Ａと同様にして、ｎ型のシ
リコン半導体基板６２の表面に画素分離のための選択酸
化による素子分離領域６３を形成した後、第１のｐ型半
導体ウエル領域６２及び素子分離層６３下よりアクティ
ブ領域側に一部延長する第２のｐ型半導体ウエル領域７
０を形成する。
る画素部分の製造方法の他の例を示す。先ず、図１９Ａ
に示すように、前述の図１７Ａと同様にして、ｎ型のシ
リコン半導体基板６２の表面に画素分離のための選択酸
化による素子分離領域６３を形成した後、第１のｐ型半
導体ウエル領域６２及び素子分離層６３下よりアクティ
ブ領域側に一部延長する第２のｐ型半導体ウエル領域７
０を形成する。
【０１００】また、単位画素内の第１のｐ型半導体ウエ
ル領域６２の表面上にゲート絶縁膜（例えばＳｉＯ
2 膜）６８を形成し、その上に多結晶シリコン膜等を積
層成膜し、之をドライエッチングによりパターニングし
てスイッチ素子のゲート電極、即ちゲート配線６９を前
述と同様の条件で形成する。そして、第１のｐ型半導体
ウエル領域６３のセンサ部を形成すべき領域にセンサ部
の蓄積領域となるｎ型半導体領域６４を選択的にイオン
注入により形成する。同時に、スイッチ素子のソース・
ドレイン領域を形成すべき領域に同様のｎ型半導体領域
６４′を形成する。ｎ型半導体領域６４は、上例と同様
にヒ素（Ａｓ）を１０10ｃｍ-2オーダ以上のドーズ量で
イオン注入して形成する。イオン注入は、ｎ型半導体領
域６４が第２のｐ型半導体ウエル領域７０の延長部７０
ａのｐ型不純物を相殺することはない。
ル領域６２の表面上にゲート絶縁膜（例えばＳｉＯ
2 膜）６８を形成し、その上に多結晶シリコン膜等を積
層成膜し、之をドライエッチングによりパターニングし
てスイッチ素子のゲート電極、即ちゲート配線６９を前
述と同様の条件で形成する。そして、第１のｐ型半導体
ウエル領域６３のセンサ部を形成すべき領域にセンサ部
の蓄積領域となるｎ型半導体領域６４を選択的にイオン
注入により形成する。同時に、スイッチ素子のソース・
ドレイン領域を形成すべき領域に同様のｎ型半導体領域
６４′を形成する。ｎ型半導体領域６４は、上例と同様
にヒ素（Ａｓ）を１０10ｃｍ-2オーダ以上のドーズ量で
イオン注入して形成する。イオン注入は、ｎ型半導体領
域６４が第２のｐ型半導体ウエル領域７０の延長部７０
ａのｐ型不純物を相殺することはない。
【０１０１】次に、図１９Ｂに示すように、全面に絶縁
膜、例えばＳｉＯ2 膜を形成した後、エッチバックして
ゲート配線６９の側壁にＳｉＯ2 によるサイドウォール
７２を形成する。さらに、サイドウォール７２をマスク
としてセルファラインでスイッチ素子のソース・ドレイ
ン領域を形成すべき領域にｎ型の高不純物濃度領域６６
を形成してソース・ドレイン領域６７を形成する。ｎ型
高不純物濃度領域６６は上例と同様にヒ素（Ａｓ）を１
０15ｃｍ-2オーダ以上のドーズ量でイオン注入して形成
する。
膜、例えばＳｉＯ2 膜を形成した後、エッチバックして
ゲート配線６９の側壁にＳｉＯ2 によるサイドウォール
７２を形成する。さらに、サイドウォール７２をマスク
としてセルファラインでスイッチ素子のソース・ドレイ
ン領域を形成すべき領域にｎ型の高不純物濃度領域６６
を形成してソース・ドレイン領域６７を形成する。ｎ型
高不純物濃度領域６６は上例と同様にヒ素（Ａｓ）を１
０15ｃｍ-2オーダ以上のドーズ量でイオン注入して形成
する。
【０１０２】次に、図２０Ｃに示すように、ゲート配線
６９上でレジストパターニングを行うようにしてセンサ
部を形成する領域を除いてレジストマスク８５を形成
し、ｎ型半導体領域６４の表面に高濃度のｐ型半導体領
域８３を形成する。
６９上でレジストパターニングを行うようにしてセンサ
部を形成する領域を除いてレジストマスク８５を形成
し、ｎ型半導体領域６４の表面に高濃度のｐ型半導体領
域８３を形成する。
【０１０３】このｐ型半導体領域８３の形成に際して
は、矢印に示すようにｐ型不純物を斜めにイオン注入
し、即ち例えば基板に対して法線方法から角度を測定し
て７°以上の傾斜角θ4 をもってイオン注入して形成す
る。ｐ型半導体領域８３は、上例と同様に、ＢＦ2 を１
０10ｃｍ-2オーダ以上のドーズ量でイオン注入して形成
する。ここにＨＡＤセンサ構造によるセンサ部３１４が
形成される。
は、矢印に示すようにｐ型不純物を斜めにイオン注入
し、即ち例えば基板に対して法線方法から角度を測定し
て７°以上の傾斜角θ4 をもってイオン注入して形成す
る。ｐ型半導体領域８３は、上例と同様に、ＢＦ2 を１
０10ｃｍ-2オーダ以上のドーズ量でイオン注入して形成
する。ここにＨＡＤセンサ構造によるセンサ部３１４が
形成される。
【０１０４】以後、上例（図７Ｅ，Ｆ）と同様にして、
図２０Ｄに示すように、接続孔７７を有する層間絶縁膜
７６を形成し、その接続孔７７に密着層７８を介してソ
ース・ドレイン領域６７に接続するタングステンプラグ
７９を埋め込み、さらにタングステンプラグ７９に接続
する配線８０を形成する。
図２０Ｄに示すように、接続孔７７を有する層間絶縁膜
７６を形成し、その接続孔７７に密着層７８を介してソ
ース・ドレイン領域６７に接続するタングステンプラグ
７９を埋め込み、さらにタングステンプラグ７９に接続
する配線８０を形成する。
【０１０５】上述のセンサ部３１４を備えた固体撮像素
子においても、ＨＡＤセンサ構造のセンサ部３１４の絶
縁膜７６との界面に形成した高濃度のｐ型半導体領域８
３が、センサ部のｎ型半導体領域６４の結晶欠陥部分を
取り込むｐ型半導体層を兼用していることにより、結晶
欠陥から放出される電子はこのｐ型半導体領域８３内で
再結合される。従って、ノイズ成分となる暗電流の低減
化が図られ、Ｓ／Ｎ比が向上し、また高い感度が得られ
る。
子においても、ＨＡＤセンサ構造のセンサ部３１４の絶
縁膜７６との界面に形成した高濃度のｐ型半導体領域８
３が、センサ部のｎ型半導体領域６４の結晶欠陥部分を
取り込むｐ型半導体層を兼用していることにより、結晶
欠陥から放出される電子はこのｐ型半導体領域８３内で
再結合される。従って、ノイズ成分となる暗電流の低減
化が図られ、Ｓ／Ｎ比が向上し、また高い感度が得られ
る。
【０１０６】製造方法においても、工程数の増加はな
く、斜め方向からのイオン注入等でセンサ部の特性が改
善される。本製造方法でも、上例と同様に、高画質の固
体撮像素子が特別な工程を設けることがなく、コスト面
で優れた製法である。
く、斜め方向からのイオン注入等でセンサ部の特性が改
善される。本製造方法でも、上例と同様に、高画質の固
体撮像素子が特別な工程を設けることがなく、コスト面
で優れた製法である。
【０１０７】上述の実施の形態では、ＭＯＳ型あるいは
ＣＭＯＳ型の固体撮像素子に適用したが、その他、図示
せざるも、ＭＯＳトランジスタ等の第１導電型半導体基
体上に絶縁膜を介してゲート電極等の配線層を形成し、
この基体に配線層を挟んで第２導電型の第１及び第２の
半導体領域を形成してなる構造を有する半導体装置にも
本発明は適用できる。即ち、本発明はこのような半導体
装置において、第２導電型の第１の半導体領域を、前述
した図４、図７、図１１及び図１４に示すセンサ部の構
成と同様の構成とすることができる。
ＣＭＯＳ型の固体撮像素子に適用したが、その他、図示
せざるも、ＭＯＳトランジスタ等の第１導電型半導体基
体上に絶縁膜を介してゲート電極等の配線層を形成し、
この基体に配線層を挟んで第２導電型の第１及び第２の
半導体領域を形成してなる構造を有する半導体装置にも
本発明は適用できる。即ち、本発明はこのような半導体
装置において、第２導電型の第１の半導体領域を、前述
した図４、図７、図１１及び図１４に示すセンサ部の構
成と同様の構成とすることができる。
【０１０８】このような実施の形態に係る半導体装置に
よれば、第１の半導体領域の配線層端付近及び素子分離
層端付近の結晶欠陥が発生し易い部分に之を取り込むよ
うに第１導電型半導体層が設けられることにより結晶欠
陥から放出された電荷が第１導電型半導体層内で再結合
され消滅又は低減される。これによって、第１の半導体
領域からのリーク電流が低減し、特性のよい半導体装置
が得られる。
よれば、第１の半導体領域の配線層端付近及び素子分離
層端付近の結晶欠陥が発生し易い部分に之を取り込むよ
うに第１導電型半導体層が設けられることにより結晶欠
陥から放出された電荷が第１導電型半導体層内で再結合
され消滅又は低減される。これによって、第１の半導体
領域からのリーク電流が低減し、特性のよい半導体装置
が得られる。
【０１０９】
【発明の効果】本発明に係る半導体装置によれば、リー
ク電流が低減し特性の向上を図ることができる。
ク電流が低減し特性の向上を図ることができる。
【０１１０】本発明に係る固体撮像素子によれば、高い
感度と低い暗電流状態を確保することができる。また、
ＣＣＤ固体撮像素子と異なり、単一の電源による低電
圧、低消費電力の固体撮像素子が得られる。
感度と低い暗電流状態を確保することができる。また、
ＣＣＤ固体撮像素子と異なり、単一の電源による低電
圧、低消費電力の固体撮像素子が得られる。
【０１１１】本発明に係る固体撮像素子の製造方法によ
れば、工程数を増加することなく、センサ部の特性が改
善された固体撮像素子を製造することができる。また、
本発明に係る製法は、高画質の固体撮像素子を従来のＣ
ＭＯＳプロセスで形成できるので、コスト増はなく、コ
スト面でも優れる。
れば、工程数を増加することなく、センサ部の特性が改
善された固体撮像素子を製造することができる。また、
本発明に係る製法は、高画質の固体撮像素子を従来のＣ
ＭＯＳプロセスで形成できるので、コスト増はなく、コ
スト面でも優れる。
【図１】本発明に係る固体撮像素子の一実施の形態を示
す構成図である。
す構成図である。
【図２】本発明の固体撮像素子に適用される単位画素の
他の例を示す構成図である。
他の例を示す構成図である。
【図３】本発明の固体撮像素子に適用される単位画素の
他の例を示す構成図である。
他の例を示す構成図である。
【図４】本発明に係る固体撮像素子の一実施の形態を示
す画素部分の断面図である。
す画素部分の断面図である。
【図５】Ａ〜Ｂ 図４の固体撮像素子の製造方法を示す
製造工程図である。
製造工程図である。
【図６】Ｃ〜Ｄ 図４の固体撮像素子の製造方法を示す
製造工程図である。
製造工程図である。
【図７】Ｅ〜Ｆ 図４の固体撮像素子の製造方法を示す
製造工程図である。
製造工程図である。
【図８】本発明に係る固体撮像素子の他の実施の形態を
示す画素部分の断面図である。
示す画素部分の断面図である。
【図９】Ａ〜Ｂ 図８の固体撮像素子の製造方法を示す
製造工程図である。
製造工程図である。
【図１０】Ｃ〜Ｄ 図８の固体撮像素子の製造方法を示
す製造工程図である。
す製造工程図である。
【図１１】Ｅ〜Ｆ 図８の固体撮像素子の製造方法を示
す製造工程図である。
す製造工程図である。
【図１２】本発明に係る固体撮像素子の他の実施の形態
を示す画素部分の断面図である。
を示す画素部分の断面図である。
【図１３】Ａ〜Ｂ 図１２の固体撮像素子の製造方法を
示す製造工程図である。
示す製造工程図である。
【図１４】Ｃ〜Ｄ 図１２の固体撮像素子の製造方法を
示す製造工程図である。
示す製造工程図である。
【図１５】図１２の固体撮像素子の製造方法を示す製造
工程図である。
工程図である。
【図１６】本発明に係る固体撮像素子の他の実施の形態
を示す画素部分の断面図である。
を示す画素部分の断面図である。
【図１７】Ａ〜Ｂ 図１６の固体撮像素子の製造方法の
一例を示す製造工程図である。
一例を示す製造工程図である。
【図１８】Ｃ〜Ｄ 図１６の固体撮像素子の製造方法の
一例を示す製造工程図である。
一例を示す製造工程図である。
【図１９】Ａ〜Ｂ 図１６の固体撮像素子の製造方法の
他の例を示す製造工程図である。
他の例を示す製造工程図である。
【図２０】Ｃ〜Ｄ 図１６の固体撮像素子の製造方法の
他の例を示す製造工程図である。
他の例を示す製造工程図である。
【図２１】従来のＣＭＯＳ型固体撮像素子の画素部分の
構成図である。
構成図である。
【図２２】従来のＣＣＤ固体撮像素子の電荷転送レジス
タの断面図である。
タの断面図である。
【図２３】従来のＣＭＯＳ型固体撮像素子における暗電
流発生のメカニズムの説明に供する説明図である。
流発生のメカニズムの説明に供する説明図である。
３０‥‥ＣＭＯＳ型固体撮像素子、３１〔３１１，３１
２，３１３，３１４〕‥‥センサ部、３２，３３‥‥ス
イッチ素子、３４‥‥画素、６１‥‥ｎ型半導体基板、
６２‥‥第１のｐ型半導体ウエル領域、６３‥‥素子分
離層、６４‥‥ｎ型半導体領域、６５‥‥低不純物濃度
領域、６６‥‥高不純物濃度領域、６７‥‥ソース・ド
レイン領域、６９‥‥ゲート電極（ゲート配線）、７０
‥‥第２の半導体ウエル領域、７１‥‥ｐ型半導体層、
７６‥‥層間絶縁層、７９‥‥タングステンプラグ、８
０‥‥配線、８３‥‥高濃度のｐ型半導体領域
２，３１３，３１４〕‥‥センサ部、３２，３３‥‥ス
イッチ素子、３４‥‥画素、６１‥‥ｎ型半導体基板、
６２‥‥第１のｐ型半導体ウエル領域、６３‥‥素子分
離層、６４‥‥ｎ型半導体領域、６５‥‥低不純物濃度
領域、６６‥‥高不純物濃度領域、６７‥‥ソース・ド
レイン領域、６９‥‥ゲート電極（ゲート配線）、７０
‥‥第２の半導体ウエル領域、７１‥‥ｐ型半導体層、
７６‥‥層間絶縁層、７９‥‥タングステンプラグ、８
０‥‥配線、８３‥‥高濃度のｐ型半導体領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 馬淵 圭司 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 上野 貴久 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 塩野 浩一 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 米本 和也 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 4M118 AA01 AA04 AA05 AB01 BA14 CA03 CA04 EA01 EA03 EA07 EA16 FA06 FA26 FA28 5C024 AA01 CA10 CA12 CA31 FA01 FA11 GA31
Claims (11)
- 【請求項１】 第１導電型半導体基体上に絶縁膜を介し
て配線層が形成され、 前記第１導電型半導体基体に、前記配線層を挟んで第２
導電型の第１半導体領域及び第２半導体領域が形成さ
れ、 前記第２導電型の第１半導体領域の前記配線層端付近又
は／及び素子分離層端付近に第１導電型半導体層が形成
されて成ることを特徴とする半導体装置。 - 【請求項２】 前記第２導電型の第１半導体領域の表面
に第１導電型半導体領域が形成されて成ることを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】 前記第２導電型の第１半導体領域の表面
に第１導電型半導体領域が形成され、 該第１導電型半導体領域が前記配線層端付近又は／及び
素子分離層端付近の前記第１導電型半導体層を兼用して
成ることを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記第１導電型半導体領域が前記配線層
下まで延長されて成ることを特徴とする請求項３に記載
の半導体装置。 - 【請求項５】 ｐｎ接合型のセンサ部とスイッチングト
ランジスタを有する画素が配列されてなる固体撮像素子
であって、 前記センサ部を構成する第２導電型半導体領域の前記ス
イッチングトランジスタのゲート端付近又は／及び素子
分離領域端付近に第１導電型半導体層が形成されて成る
ことを特徴とする固体撮像素子。 - 【請求項６】 前記センサ部を構成する第２導電型半導
体領域の表面に第１導電型半導体領域が形成されて成る
ことを特徴とする請求項５に記載の固体撮像素子。 - 【請求項７】 前記センサ部を構成する第２導電型半導
体領域の表面に第１導電型半導体領域が形成され、 該第１導電型半導体領域が前記スイッチングトランジス
タのゲート端付近又は／及び素子分離層端付近の前記第
１導電型半導体層を兼用して成ることを特徴とする請求
項５に記載の固体撮像素子。 - 【請求項８】 前記第１導電型半導体領域が前記スイッ
チングトランジスタのゲート下まで延長されて成ること
を特徴とする請求項７に記載の固体撮像素子。 - 【請求項９】 ｐｎ接合型のセンサ部とスイッチングト
ランジスタを有する画素が配列されてなる固体撮像素子
の製造方法であって、 第１導電型半導体基体に前記スイッチングトランジスタ
のゲートを挟んでソース・ドレインとなる第２導電型半
導体領域と、前記センサ部を構成する第２導電型半導体
領域とを形成する工程と、前記センサ部を構成する第２
導電型半導体領域の前記スイッチングトランジスタのゲ
ート端付近又は／及び素子分離領域端付近に第１導電型
半導体層を形成する工程とを有することを特徴とする固
体撮像素子の製造方法。 - 【請求項１０】 ｐｎ接合型のセンサ部とスイッチング
トランジスタを有する画素が配列されてなる固体撮像素
子の製造方法であって、 第１導電型半導体基体に前記スイッチングトランジスタ
のゲートを挟んでソース・ドレインとなる第２導電型半
導体領域と、前記センサ部を構成する表面に第１導電型
半導体領域を有する第２導電型半導体領域とを形成する
工程と、 前記センサ部を構成する第２導電型半導体領域の前記ス
イッチングトランジスタのゲート端付近又は／及び素子
分離領域端付近に第１導電型半導体層を形成する工程を
有することを特徴とする固体撮像素子の製造方法。 - 【請求項１１】 ｐｎ接合型のセンサ部とスイッチング
トランジスタを有する画素が配列されてなる固体撮像素
子の製造方法であって、 第１導電型半導体基体の表面に、前記センサ部に対応す
る部分から前記スイッチングトランジスタのゲート下に
対応する部分まで延長して第１導電型半導体領域を形成
する工程と、 前記第１導電型半導体基体に、前記スイッチングトラン
ジスタのゲートを挟んでソース・ドレインとなる第２導
電型半導体領域と、前記第１導電型半導体領域に接して
前記センサ部を構成する第２導電型半導体領域とを形成
する工程を有することを特徴とする固体撮像素子の製造
方法。
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Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030090871A (ko) * | 2002-05-22 | 2003-12-01 | 삼성전자주식회사 | 씨모스 이미지 센서의 및 그 제조방법 |
| EP1437773A2 (en) * | 2003-01-10 | 2004-07-14 | Eastman Kodak Company | Reduced dark current for cmos image sensors |
| JP2005268295A (ja) * | 2004-03-16 | 2005-09-29 | Canon Inc | 固体撮像素子 |
| JP2006121093A (ja) * | 2004-10-20 | 2006-05-11 | Samsung Electronics Co Ltd | 非平面トランジスタを有する固体イメージセンサ素子及びその製造方法 |
| JP2007073770A (ja) * | 2005-09-07 | 2007-03-22 | Matsushita Electric Ind Co Ltd | 固体撮像装置及びその製造方法 |
| KR100766705B1 (ko) * | 2005-12-29 | 2007-10-11 | 매그나칩 반도체 유한회사 | 이미지 센서 및 그 제조방법 |
| US7281689B1 (en) | 2003-11-21 | 2007-10-16 | Michael R Johnston | Pipe support assembly |
| KR100790212B1 (ko) * | 2001-11-22 | 2008-01-02 | 매그나칩 반도체 유한회사 | 시모스 이미지센서의 제조방법 |
| EP1376701A3 (en) * | 2002-06-27 | 2008-08-06 | Canon Kabushiki Kaisha | CMOS image sensor with a special MOS transistor |
| JP2008263227A (ja) * | 2003-12-12 | 2008-10-30 | Canon Inc | Ｃｍｏｓ型光電変換装置及び撮像システム |
| JP2010021253A (ja) * | 2008-07-09 | 2010-01-28 | Renesas Technology Corp | 固体撮像素子の製造方法 |
| US8947573B2 (en) | 2010-03-31 | 2015-02-03 | Sony Corporation | Solid-state imaging device and electronic instrument |
| US9024361B2 (en) | 2009-07-27 | 2015-05-05 | Sony Corporation | Solid-state imaging device and method of manufacturing solid-state imaging device |
| JP2016154166A (ja) * | 2015-02-20 | 2016-08-25 | キヤノン株式会社 | 光電変換装置及びその製造方法 |
| JP2016178143A (ja) * | 2015-03-19 | 2016-10-06 | セイコーエプソン株式会社 | 固体撮像素子及びその製造方法 |
-
1999
- 1999-07-14 JP JP20080899A patent/JP4449106B2/ja not_active Expired - Fee Related
Cited By (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100790212B1 (ko) * | 2001-11-22 | 2008-01-02 | 매그나칩 반도체 유한회사 | 시모스 이미지센서의 제조방법 |
| KR20030090871A (ko) * | 2002-05-22 | 2003-12-01 | 삼성전자주식회사 | 씨모스 이미지 센서의 및 그 제조방법 |
| US8580595B2 (en) | 2002-06-27 | 2013-11-12 | Canon Kabushiki Kaisha | Solid-state image sensing device and camera system the same |
| EP2139039A3 (en) * | 2002-06-27 | 2010-07-14 | Canon Kabushiki Kaisha | CMOS image sensor with a special MOS transistor |
| US7723766B2 (en) | 2002-06-27 | 2010-05-25 | Canon Kabushiki Kaisha | Solid-state image sensing device and camera system using the same |
| US7705381B2 (en) | 2002-06-27 | 2010-04-27 | Canon Kabushiki Kaisha | Solid-state image sensing device and camera system using the same |
| US8436406B2 (en) | 2002-06-27 | 2013-05-07 | Canon Kabushiki Kaisha | Solid-state image sensing device and camera system using the same |
| EP2139039A2 (en) | 2002-06-27 | 2009-12-30 | Canon Kabushiki Kaisha | CMOS image sensor with a special MOS transistor |
| EP1376701A3 (en) * | 2002-06-27 | 2008-08-06 | Canon Kabushiki Kaisha | CMOS image sensor with a special MOS transistor |
| EP1437773A2 (en) * | 2003-01-10 | 2004-07-14 | Eastman Kodak Company | Reduced dark current for cmos image sensors |
| EP1437773A3 (en) * | 2003-01-10 | 2005-10-05 | Eastman Kodak Company | Reduced dark current for cmos image sensors |
| US7281689B1 (en) | 2003-11-21 | 2007-10-16 | Michael R Johnston | Pipe support assembly |
| JP2008263227A (ja) * | 2003-12-12 | 2008-10-30 | Canon Inc | Ｃｍｏｓ型光電変換装置及び撮像システム |
| JP2010245567A (ja) * | 2003-12-12 | 2010-10-28 | Canon Inc | Ｃｍｏｓ型光電変換装置及び撮像システム |
| JP4587187B2 (ja) * | 2003-12-12 | 2010-11-24 | キヤノン株式会社 | Ｃｍｏｓ型光電変換装置及び撮像システム |
| JP2005268295A (ja) * | 2004-03-16 | 2005-09-29 | Canon Inc | 固体撮像素子 |
| JP4700919B2 (ja) * | 2004-03-16 | 2011-06-15 | キヤノン株式会社 | 固体撮像素子 |
| JP2006121093A (ja) * | 2004-10-20 | 2006-05-11 | Samsung Electronics Co Ltd | 非平面トランジスタを有する固体イメージセンサ素子及びその製造方法 |
| JP2007073770A (ja) * | 2005-09-07 | 2007-03-22 | Matsushita Electric Ind Co Ltd | 固体撮像装置及びその製造方法 |
| KR100766705B1 (ko) * | 2005-12-29 | 2007-10-11 | 매그나칩 반도체 유한회사 | 이미지 센서 및 그 제조방법 |
| JP2010021253A (ja) * | 2008-07-09 | 2010-01-28 | Renesas Technology Corp | 固体撮像素子の製造方法 |
| US9024361B2 (en) | 2009-07-27 | 2015-05-05 | Sony Corporation | Solid-state imaging device and method of manufacturing solid-state imaging device |
| US8947573B2 (en) | 2010-03-31 | 2015-02-03 | Sony Corporation | Solid-state imaging device and electronic instrument |
| US9177980B2 (en) | 2010-03-31 | 2015-11-03 | Sony Corporation | Solid-state imaging device and electronic instrument |
| US9419045B2 (en) | 2010-03-31 | 2016-08-16 | Sony Corporation | Solid-state imaging device and electronic instrument |
| JP2016154166A (ja) * | 2015-02-20 | 2016-08-25 | キヤノン株式会社 | 光電変換装置及びその製造方法 |
| JP2016178143A (ja) * | 2015-03-19 | 2016-10-06 | セイコーエプソン株式会社 | 固体撮像素子及びその製造方法 |
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