JP2006121093A - 非平面トランジスタを有する固体イメージセンサ素子及びその製造方法 - Google Patents
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Abstract
【解決手段】アクティブピクセルセンサが垂直ゲート電極及びチャンネルを有する非平面トランジスタで構成され、残像及び暗電流の効果が最小化されたCIS素子及びその製造方法である。
【選択図】図3
Description
102 素子分離領域
110 活性シリコン領域
110a PD領域
110b アクティブトランジスタ領域
120 トランスファトランジスタのゲート電極
120a,120b,120c ゲート電極
120d 延長部
130 リセットトランジスタのゲート電極
134 コンタクト
140 増幅トランジスタのゲート電極
150 セレクトトランジスタのゲート電極
159 出力コンタクト
TG,RS,144,SEL コンタクト
Claims (49)
- 半導体基板に形成された素子分離領域により画定される複数の活性領域を備える半導体基板と、
前記活性領域のうち一つの活性領域にそれぞれ一つずつ形成されている複数のピクセルを備えるピクセルアレイと、を備え、
前記各ピクセルは、受光部と、前記受光部から電荷を伝送するための電荷伝送部と、を備え、
前記電荷伝送部は、前記ピクセルの活性領域で前記電荷を伝送するための垂直チャンネル領域と、前記素子分離領域で前記垂直チャンネル領域に隣接するように配置された垂直ゲート電極と、前記垂直チャンネル領域と垂直ゲート電極との間に配置された絶縁物質と、を備えることを特徴とするイメージセンサ素子。 - 前記電荷伝送部は、前記電荷を伝送するために、前記ピクセルの活性領域に形成された水平チャンネル領域と、前記水平チャンネル領域に隣接するように配置された水平ゲート電極と、前記水平チャンネル領域と水平ゲート電極との間に配置された絶縁物質と、をさらに備えることを特徴とする請求項1に記載のイメージセンサ素子。
- 前記水平ゲート電極は、前記半導体基板の表面に形成されることを特徴とする請求項2に記載のイメージセンサ素子。
- 前記水平ゲート電極の少なくとも一部は、前記半導体基板の表面に形成されたリセス内に配置されていることを特徴とする請求項2に記載のイメージセンサ素子。
- 前記水平ゲート電極は、L字形であることを特徴とする請求項2に記載のイメージセンサ素子。
- 前記水平ゲート電極は、長方形であることを特徴とする請求項2に記載のイメージセンサ素子。
- 前記垂直ゲート電極は、前記素子分離領域を覆う水平ゲート電極の一部に連結されて、該電極の一部から延びていることを特徴とする請求項2に記載のイメージセンサ素子。
- 前記受光部は、フォトダイオードであることを特徴とする請求項1に記載のイメージセンサ素子。
- 前記受光部は、PPDであることを特徴とする請求項1に記載のイメージセンサ素子。
- 前記受光部は、活性領域に形成されたHADと、前記HADの下部に形成されたnウェル領域と、を備えることを特徴とする請求項1に記載のイメージセンサ素子。
- 前記垂直ゲート電極は、前記nウェル領域の少なくとも一部に隣接する深さまで形成されることを特徴とする請求項10に記載のイメージセンサ素子。
- 前記垂直ゲート電極は、前記受光部の電荷蓄積領域の少なくとも一部に隣接する深さまで形成されることを特徴とする請求項1に記載のイメージセンサ素子。
- 前記電荷伝送部に隣接したピクセルの活性領域に形成され、前記電荷伝送部から伝送された電荷を保存するフローティング拡散領域と、
前記フローティング拡散領域の電圧をリセットするピクセルリセット部と、をさらに備え、前記フローティング拡散領域は、前記電荷伝送部及びピクセルリセット部について共通拡散領域であることを特徴とする請求項1に記載のイメージセンサ素子。 - 前記ピクセルリセット部は、
前記ピクセルの活性領域にある垂直チャンネル領域と、
前記素子分離領域で、前記垂直チャンネル領域に隣接するように配置された垂直ゲート電極と、
前記垂直チャンネル領域と垂直ゲート電極との間に配置された絶縁物質と、をさらに備えることを特徴とする請求項13に記載のイメージセンサ素子。 - 前記ピクセルアレイは、アクティブピクセルアレイであることを特徴とする請求項1に記載のイメージセンサ素子。
- 前記イメージセンサ素子は、CISであることを特徴とする請求項1に記載のイメージセンサ素子。
- 前記電荷伝送部は、前記電荷伝送部のソース領域とドレイン領域との間に形成された埋め込みチャンネル層をさらに備え、前記埋め込みチャンネル層、前記ソース領域及びドレイン領域は、第1導電型の不純物でドーピングされており、前記活性領域は、第2導電型の不純物でドーピングされていることを特徴とする請求項1に記載のイメージセンサ素子。
- 前記電荷伝送部は、ソース領域とドレイン領域との間の埋め込みチャンネル層上の活性領域の表面に形成されたピニング層をさらに備え、前記ピニング層は、前記第2導電型の不純物でドーピングされていることを特徴とする請求項17に記載のイメージセンサ素子。
- 素子分離領域により画定された複数の活性領域を有するピクセルアレイを備える半導体基板と、
受光部、電荷伝送部及び増幅トランジスタに動作的に連結されたフローティング拡散領域を備える前記ピクセルアレイのうち少なくとも一つのピクセルと、を備え、
前記電荷伝送部のゲート電極は、前記受光部からの電荷を伝送するために、前記ピクセルの活性領域にある垂直チャンネル領域を備えることを特徴とするイメージセンサ素子。 - 前記電荷伝送部の前記ゲート電極は、表面チャンネルを形成することを特徴とする請求項19に記載のイメージセンサ素子。
- 前記電荷伝送部のゲート電極は、リセスされた表面チャンネルを形成することを特徴とする請求項19に記載のイメージセンサ素子。
- 基板に形成されたアクティブピクセルを含むイメージセンサ素子において、少なくとも一つのアクティブピクセルは、
受光部と、
リセットトランジスタと、
電荷伝送部と、
フローティング拡散領域と、
増幅トランジスタと、を備え、
前記リセットトランジスタ、電荷伝送部または増幅トランジスタは、垂直チャンネルを備えることを特徴とするイメージセンサ素子。 - 素子分離領域により取り囲まれた受光領域及びトランジスタ領域を備える単位ピクセルの活性領域を半導体基板に形成する工程と、
前記半導体基板に形成され、前記活性領域の側壁に隣接するように配置される垂直ゲート電極を備えるトランスファゲートを、前記受光領域及びトランジスタ領域に近接するように形成する工程と、を含むことを特徴とするイメージセンサ素子の製造方法。 - 前記トランスファゲートを形成する工程は、水平ゲート電極を形成する工程をさらに含むことを特徴とする請求項23に記載のイメージセンサ素子の製造方法。
- 前記水平ゲート電極は、前記半導体基板上で、前記トランジスタ領域及び素子分離領域の一部上に形成されることを特徴とする請求項24に記載のイメージセンサ素子の製造方法。
- 前記水平ゲート電極は、前記半導体基板上で、前記受光領域の一部及び素子分離領域の一部上に形成されることを特徴とする請求項24に記載のイメージセンサ素子の製造方法。
- 前記水平ゲート電極は、前記半導体基板上で、前記トランジスタ領域の一部、前記受光領域の一部及び前記素子分離領域の一部上に形成されることを特徴とする請求項24に記載のイメージセンサ素子の製造方法。
- 前記水平及び垂直ゲート電極は、一体に形成されることを特徴とする請求項24に記載のイメージセンサ素子の製造方法。
- 前記トランスファゲートを形成する工程は、
前記活性領域の側壁の一部を露出させるように、前記素子分離領域にリセスを形成する工程と、
前記活性領域の側壁の露出された部分上に絶縁層を形成する工程と、
前記リセス内に導電物質を充填して、前記垂直ゲート電極を形成する工程と、を含むことを特徴とする請求項23に記載のイメージセンサ素子の製造方法。 - 前記リセスは、前記素子分離領域のみに形成されることを特徴とする請求項29に記載のイメージセンサ素子の製造方法。
- 前記素子分離領域にリセスを形成する工程は、前記アクティブトランジスタ領域の側壁の一部、前記受光領域の側壁の一部、または前記アクティブトランジスタ領域及び受光領域両方の側壁の一部を露出させるリセスを形成するように、前記素子分離領域をエッチングする工程を含むことを特徴とする請求項29に記載のイメージセンサ素子の製造方法。
- 前記絶縁層を形成する工程は、前記リセス内の表面に沿って半導体基板上にコンフォーマルに形成される絶縁層を形成する工程を含むことを特徴とする請求項29に記載のイメージセンサ素子の製造方法。
- 前記活性領域に埋め込みチャンネル層を形成する工程をさらに含み、前記埋め込みチャンネル層は、前記水平ゲート電極に整列されるように形成され、前記埋め込みチャンネル層は、第1導電型の不純物でドーピングされ、前記活性領域は、第2導電型の不純物でドーピングされることを特徴とする請求項24に記載のイメージセンサ素子の製造方法。
- 前記埋め込みチャンネル層上であって前記活性領域の表面にピニング層を形成する工程をさらに含み、前記ピニング層は、前記第2導電型の不純物でドーピングされることを特徴とする請求項33に記載のイメージセンサ素子の製造方法。
- 前記トランスファゲートを形成する工程は、
前記活性領域の一部をエッチングして、前記半導体基板の表面下に深さD1のリセスされた表面を形成する工程と、
前記水平ゲート電極の少なくとも一部が前記リセスされた表面上に形成されるように、前記水平ゲート電極を形成する工程と、を含むことを特徴とする請求項24に記載のイメージセンサ素子の製造方法。 - 前記トランスファゲートを形成する工程は、前記活性領域の側壁に隣接した前記半導体基板の相異なる領域に複数の垂直ゲート電極を形成する工程を含むことを特徴とする請求項23に記載のイメージセンサ素子の製造方法。
- 前記垂直ゲート電極は、相互別個に形成されることを特徴とする請求項36に記載のイメージセンサ素子の製造方法。
- 前記複数の垂直ゲート電極のうち少なくとも二つは、前記半導体基板の表面上に形成された水平ゲート電極に一体に連結されたことを特徴とする請求項36に記載のイメージセンサ素子の製造方法。
- 前記トランスファゲートを形成する工程は、前記受光領域及びアクティブトランジスタ領域の表面領域上に形成され、前記垂直ゲート電極に連結されているL字形のゲート電極を形成する工程を含むことを特徴とする請求項23に記載のイメージセンサ素子の製造方法。
- 前記トランスファゲートを形成する工程は、前記受光領域及びアクティブトランジスタ領域の表面領域上に形成され、前記垂直ゲート電極に連結されている長方形のゲート電極を形成する工程を含むことを特徴とする請求項23に記載のイメージセンサ素子の製造方法。
- 前記受光領域に受光部を形成する工程をさらに含むことを特徴とする請求項23に記載のイメージセンサ素子の製造方法。
- 前記受光部は、フォトダイオードであることを特徴とする請求項41に記載のイメージセンサ素子の製造方法。
- 前記フォトダイオードは、PPDであることを特徴とする請求項42に記載のイメージセンサ素子の製造方法。
- 前記受光部を形成する工程は、前記受光領域の表面にHADを形成し、前記HADの下部にnウェル領域を形成する工程を含むことを特徴とする請求項41に記載のイメージセンサ素子の製造方法。
- 前記垂直ゲート電極は、前記nウェル領域の少なくとも一部に隣接する深さで前記半導体基板に形成されることを特徴とする請求項44に記載のイメージセンサ素子の製造方法。
- 受光領域、リセットトランジスタ、フローティング拡散領域及び前記フローティング拡散領域に動作的に連結された増幅素子を有するイメージセンサ素子の製造方法において、
素子分離領域により取り囲まれる基板上に単位ピクセルの活性領域を形成する工程と、
前記素子分離領域にリセスを形成する工程と、
前記リセス内にトランスファゲートを形成する工程と、を含むことを特徴とするイメージセンサ素子の製造方法。 - 前記リセスの形成工程は、前記受光領域に近接した前記活性領域の側部領域に隣接するように、前記素子分離領域に少なくとも二つのリセスを形成する工程を含むことを特徴とする請求項46に記載のイメージセンサ素子の製造方法。
- 前記受光領域と前記フローティング拡散領域との間に、リセスされた表面を形成する工程をさらに含むことを特徴とする請求項46に記載のイメージセンサ素子の製造方法。
- 素子分離領域により取り囲まれた基板上に単位ピクセルの活性領域を画定する工程と、
前記基板に受光部を形成する工程と、
前記素子分離領域をエッチングしてリセスを形成する工程と、
チャンネル領域で前記基板の上面をエッチングする工程と、
前記リセスの内部及び前記基板の上面上に絶縁層を形成する工程と、
前記リセスの内部及び前記基板の上面上に導電層を蒸着して、電荷伝送部を形成する工程と、
前記電荷伝送部と前記受光部との間にフローティング拡散領域を形成する工程と、
前記基板にリセットトランジスタ及び増幅素子を形成する工程と、を含むことを特徴とするイメージセンサ素子の製造方法。
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