WO2021171798A1 - 撮像装置及び光検出装置 - Google Patents

撮像装置及び光検出装置 Download PDF

Info

Publication number
WO2021171798A1
WO2021171798A1 PCT/JP2021/000382 JP2021000382W WO2021171798A1 WO 2021171798 A1 WO2021171798 A1 WO 2021171798A1 JP 2021000382 W JP2021000382 W JP 2021000382W WO 2021171798 A1 WO2021171798 A1 WO 2021171798A1
Authority
WO
WIPO (PCT)
Prior art keywords
depth
mos transistor
gate electrode
region
transistor
Prior art date
Application number
PCT/JP2021/000382
Other languages
English (en)
French (fr)
Inventor
公一 馬場
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Publication of WO2021171798A1 publication Critical patent/WO2021171798A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to an imaging device and a photodetector.
  • the transistor disclosed in Patent Document 1 As a transistor used in the pixel area of a CMOS (Complementary Metal Oxide Sensor) image sensor, the transistor disclosed in Patent Document 1 is known.
  • the gate electrode of this transistor has a flat surface portion and a fin portion.
  • the fin portion is formed so as to be embedded from the flat surface portion toward the inside of the semiconductor substrate.
  • the source region and the drain region are formed from the surface of the semiconductor substrate to a deep position according to the length of the fin portion, the source region and the drain region are formed not only in the depth direction but also in the depth. It is also formed to spread in the horizontal direction orthogonal to the vertical direction.
  • the source region and the drain region are formed so as to expand in the horizontal direction, the distance from other elements located around the transistor is shortened, which may adversely affect other elements. In order to prevent this, it is necessary to arrange the transistor and other elements apart from each other, but if the distance is large, the miniaturization of the pixel may be hindered.
  • the present disclosure has been made in view of such circumstances, and an object of the present disclosure is to provide an imaging device and a photodetector capable of achieving both improvement in characteristics and miniaturization.
  • the image pickup apparatus includes a semiconductor substrate and a first field effect transistor provided on one surface side of the semiconductor substrate.
  • the first field effect transistor covers a first semiconductor region having a first surface, a second surface intersecting the first surface, and the first surface and the second surface of the first semiconductor region.
  • the first gate electrode, the first gate insulating film arranged between the first semiconductor region and the first gate electrode, and one side of the first semiconductor region in the gate length direction of the first gate electrode. It has a first source region connected to the first gate electrode and a first drain region connected to the other side of the first semiconductor region in the gate length direction of the first gate electrode.
  • the first depth is defined as the first depth.
  • the depth of the source and the second depth are different from each other.
  • the first depth for example, the bonding depth of the first source region
  • the second depth for example, the bonding depth of the first drain region
  • the interface state at the end of the first source region is inactivated, so that 1 / f noise can be reduced.
  • the second depth is deeper than the first depth (hereinafter, the second case)
  • the electric field concentration at the end of the first drain region can be relaxed, so that the hot carrier resistance is improved. It is possible to make it.
  • the first field effect transistor it is possible to improve the characteristics such as reduction of 1 / f noise or improvement of hot carrier resistance.
  • the pixels can be miniaturized.
  • the photodetector includes a semiconductor substrate and a first field effect transistor provided on one surface side of the semiconductor substrate.
  • the first field effect transistor covers a first semiconductor region having a first surface, a second surface intersecting the first surface, and the first surface and the second surface of the first semiconductor region.
  • the first gate electrode, the first gate insulating film arranged between the first semiconductor region and the first gate electrode, and one side of the first semiconductor region in the gate length direction of the first gate electrode. It has a first source region connected to the first gate electrode and a first drain region connected to the other side of the first semiconductor region in the gate length direction of the first gate electrode.
  • the first depth is defined as the first depth.
  • the depth of the source and the second depth are different from each other.
  • the photodetector it is possible to improve the characteristics of the photodetector, such as reducing 1 / f noise or improving hot carrier resistance. Further, in the photodetector, the distance between the first drain region or the first source region and other elements can be shortened, so that miniaturization is possible.
  • FIG. 1 is a diagram showing a configuration example of an imaging device according to the first embodiment of the present disclosure.
  • FIG. 2A is a diagram showing a configuration example of the MOS transistor according to the first embodiment of the present disclosure.
  • FIG. 2B is a diagram showing a configuration example of the MOS transistor according to the first embodiment of the present disclosure.
  • FIG. 2C is a diagram showing a configuration example of the MOS transistor according to the first embodiment of the present disclosure.
  • FIG. 3A is a diagram showing the manufacturing method of the MOS transistor according to the first embodiment of the present disclosure in the order of processes.
  • FIG. 3B is a diagram showing the manufacturing method of the MOS transistor according to the first embodiment of the present disclosure in the order of processes.
  • FIG. 3A is a diagram showing the manufacturing method of the MOS transistor according to the first embodiment of the present disclosure in the order of processes.
  • FIG. 3B is a diagram showing the manufacturing method of the MOS transistor according to the first embodiment of the present disclosure in the order of processes.
  • FIG. 4A is a diagram showing the manufacturing method of the MOS transistor according to the first embodiment of the present disclosure in the order of processes.
  • FIG. 4B is a diagram showing the manufacturing method of the MOS transistor according to the first embodiment of the present disclosure in the order of processes.
  • FIG. 5A is a diagram showing the manufacturing method of the MOS transistor according to the first embodiment of the present disclosure in the order of processes.
  • FIG. 5B is a diagram showing the manufacturing method of the MOS transistor according to the first embodiment of the present disclosure in the order of processes.
  • FIG. 6A is a diagram showing the manufacturing method of the MOS transistor according to the first embodiment of the present disclosure in the order of processes.
  • FIG. 6B is a diagram showing the manufacturing method of the MOS transistor according to the first embodiment of the present disclosure in the order of processes.
  • FIG. 7A is a diagram showing the manufacturing method of the MOS transistor according to the first embodiment of the present disclosure in the order of processes.
  • FIG. 7B is a diagram showing the manufacturing method of the MOS transistor according to the first embodiment of the present disclosure in the order of processes.
  • FIG. 8A is a diagram showing the manufacturing method of the MOS transistor according to the first embodiment of the present disclosure in the order of processes.
  • FIG. 8B is a diagram showing the manufacturing method of the MOS transistor according to the first embodiment of the present disclosure in the order of processes.
  • FIG. 9 is a diagram showing a modification 1 of the MOS transistor according to the first embodiment of the present disclosure.
  • FIG. 10 is a diagram showing a modification 2 of the MOS transistor according to the first embodiment of the present disclosure.
  • FIG. 11A is a diagram showing a configuration example of a read circuit according to the first embodiment of the present disclosure.
  • FIG. 11B is a diagram showing a configuration example of a read circuit according to the first embodiment of the present disclosure.
  • FIG. 11C is a diagram showing a configuration example of a read circuit according to the first embodiment of the present disclosure.
  • FIG. 12 is a diagram showing a modification 1 of the reading circuit according to the first embodiment of the present disclosure.
  • FIG. 13 is a diagram showing a modification 2 of the reading circuit according to the first embodiment of the present disclosure.
  • FIG. 14 is a diagram showing a modified example 3 of the reading circuit according to the first embodiment of the present disclosure.
  • FIG. 15 is a diagram showing a modified example 4 of the reading circuit according to the first embodiment of the present disclosure.
  • FIG. 16 is a diagram showing a modified example 5 of the reading circuit according to the first embodiment of the present disclosure.
  • FIG. 17 is a diagram showing a modification 6 of the reading circuit according to the first embodiment of the present disclosure.
  • FIG. 18 is a diagram showing a modified example 7 of the reading circuit according to the first embodiment of the present disclosure.
  • FIG. 19 is a diagram showing a configuration example of the MOS transistor according to the second embodiment of the present disclosure.
  • FIG. 20 is a diagram showing a modification 1 of the MOS transistor according to the second embodiment of the present disclosure.
  • FIG. 21 is a diagram showing a modification 2 of the MOS transistor according to the second embodiment of the present disclosure.
  • FIG. 22 is a diagram showing a configuration example of the read circuit according to the second embodiment of the present disclosure.
  • FIG. 22 is a diagram showing a configuration example of the read circuit according to the second embodiment of the present disclosure.
  • the direction may be explained using the words in the X-axis direction, the Y-axis direction, and the Z-axis direction.
  • the X-axis direction and the Y-axis direction are directions parallel to the surface 51a of the semiconductor substrate 51.
  • the X-axis direction is the gate length direction of the gate electrode 55
  • the Y-axis direction is the gate width direction of the gate electrode 55.
  • the X-axis direction and the Y-axis direction are also referred to as horizontal directions.
  • the Z-axis direction is a direction that intersects the surface 51a of the semiconductor substrate 51 perpendicularly.
  • the X-axis direction, the Y-axis direction, and the Z-axis direction are orthogonal to each other.
  • FIG. 1 is a block diagram showing a configuration example of the image pickup apparatus 1 according to the first embodiment of the present disclosure.
  • the image pickup apparatus 1 includes a plurality of pixels 12, a vertical drive circuit 13, a column signal processing circuit 14, a horizontal drive circuit 15, an output circuit 16, and a control circuit 17.
  • the pixel 12 is a light receiving region that receives light collected by an optical system (not shown).
  • the plurality of pixels 21 are arranged in a matrix.
  • the plurality of pixels 21 are connected to the vertical drive circuit 13 row by row via the horizontal signal line 22, and are connected to the column signal processing circuit 14 column by column via the vertical signal line 23.
  • Each of the plurality of pixels 21 outputs a pixel signal at a level corresponding to the amount of light received.
  • An image of the subject is constructed from those pixel signals.
  • the vertical drive circuit 13 sequentially supplies drive signals for driving (transferring, selecting, resetting, etc.) each pixel 21 to the pixels 21 via the horizontal signal line 22 for each row of the plurality of pixels 21. ..
  • the column signal processing circuit 14 performs AD conversion of the pixel signal by performing CDS (Correlated Double Sampling: correlation double sampling) processing on the pixel signal output from the plurality of pixels 21 via the vertical signal line 23. At the same time, remove the reset noise.
  • CDS Correlated Double Sampling: correlation double sampling
  • the photodiode 31 is a photoelectric conversion unit that converts incident light into electric charge by photoelectric conversion and stores it.
  • the anode terminal is grounded and the cathode terminal is connected to the transfer transistor 32.
  • the transfer transistor 32 is driven according to the transfer signal TRG supplied from the vertical drive circuit 13, and when the transfer transistor 32 is turned on, the electric charge stored in the photodiode 31 is transferred to the floating diffusion 33.
  • the floating diffusion 33 is a floating diffusion region having a predetermined storage capacity connected to the gate electrode of the amplification transistor 34, and temporarily stores the electric charge transferred from the photodiode 31.
  • the amplification transistor 34 outputs a pixel signal at a level corresponding to the electric charge stored in the floating diffusion 33 (that is, the potential of the floating diffusion 33) to the vertical signal line 23 via the selection transistor 35. That is, due to the configuration in which the floating diffusion 33 is connected to the gate electrode of the amplification transistor 34, the floating diffusion 33 and the amplification transistor 34 amplify the electric charge generated in the photodiode 31 and convert it into a pixel signal at a level corresponding to the electric charge. Functions as a conversion unit.
  • the selection transistor 35 is driven according to the selection signal SEL supplied from the vertical drive circuit 13, and when the selection transistor 35 is turned on, the pixel signal output from the amplification transistor 34 can be output to the vertical signal line 23.
  • the reset transistor 36 is driven according to the reset signal RST supplied from the vertical drive circuit 13, and when the reset transistor 36 is turned on, the electric charge accumulated in the floating diffusion 33 is discharged to the drain power supply Vdd, and the floating diffusion 33 becomes It will be reset.
  • the amplification transistor 34 shown in FIG. 1 is composed of, for example, a MOS (Metal Oxide Semiconductor) transistor 50 described below (an example of the “first field effect transistor” of the present disclosure; see FIGS. 2A to 2C).
  • MOS Metal Oxide Semiconductor
  • FIG. 2A is a plan view showing a configuration example of the MOS transistor 50 according to the first embodiment of the present disclosure.
  • 2B and 2C are cross-sectional views showing a configuration example of the MOS transistor 50 according to the first embodiment of the present disclosure.
  • FIG. 2B shows a cross section of FIG. 2A cut along the X2-X2'line.
  • FIG. 2C shows a cross section of FIG. 2A cut along the Y2-Y2'line.
  • the MOS transistor 50 is a first conductive type (for example, N type) MOS transistor.
  • the MOS transistor 50 includes a second conductive type (for example, P type) semiconductor region 53 (an example of the “first semiconductor region” of the present disclosure) in which a channel is formed, and a gate insulating film 54 (“first” of the present disclosure.
  • It has an N-type drain region 58 (an example of the “first drain region” of the present disclosure) provided on the semiconductor substrate 51 (an example of the “first source region”).
  • the semiconductor region 53 is a part of the semiconductor substrate 51 and is made of single crystal silicon. Alternatively, the semiconductor region 53 may be a single crystal silicon layer formed on the semiconductor substrate 51 by the epitaxial growth method.
  • the semiconductor region 53 is a portion formed by etching a part of the surface 51a side of the semiconductor substrate 51, and the shape thereof is, for example, a fin shape.
  • the semiconductor region 53 has, for example, a shape that is long in the X-axis direction (an example of the “gate length direction” of the present disclosure) and short in the Y-axis direction (an example of the “gate width direction” of the present disclosure).
  • the semiconductor region 53 has an upper surface 53a (an example of the “first surface” of the present disclosure) and side surfaces 53b and 53c.
  • the side surfaces 53b and 53c are examples of the "second surface” of the present disclosure, respectively.
  • the upper surface 53a is a part of the surface 51a of the semiconductor substrate 51.
  • the upper surface 53a is a horizontal plane parallel to the X-axis direction and the Y-axis direction.
  • the side surface 53b is located on one side of the upper surface 53a (left side in FIG. 2C) in the Y-axis direction.
  • the side surface 53c is located on the other side (right side in FIG. 2C) of the upper surface 53a in the Y-axis direction.
  • the side surfaces 53b and 53c are planes that intersect the horizontal plane and are vertical planes that are parallel to the X-axis direction and the Z-axis direction.
  • a trench H1 is provided on one side of the semiconductor region 53, and a trench H2 is provided on the other side of the semiconductor region 53.
  • a second portion 552 of the gate electrode 55 is arranged in the trench H1.
  • a third portion 553 of the gate electrode 55 is arranged in the trench H2. The second part 552 and the third part 553 will be described later.
  • the semiconductor region 53 is sandwiched from both left and right sides by a second portion 552 arranged in the trench H1 and a third portion 553 arranged in the trench H2.
  • the gate insulating film 54 is provided so as to continuously cover the upper surface 53a and the side surfaces 53b and 53c of the semiconductor region 53.
  • the gate insulating film 54 is made of, for example, a SiO 2 film.
  • the gate electrode 55 covers the semiconductor region 53 via the gate insulating film 54.
  • the gate electrode 55 has a first portion 551 facing the upper surface 53a of the semiconductor region 53 via the gate insulating film 54, a second portion 552 facing the side surface 53b of the semiconductor region 53 via the gate insulating film 54, and a semiconductor. It has a side surface 53c of the region 53 and a third portion 553 facing each other via the gate insulating film 54.
  • the second portion 552 and the third portion 553 are connected to the lower surface of the first portion 551, respectively.
  • the first portion 551 may be referred to as a horizontal gate electrode.
  • the second portion 552 and the third portion 553 may be referred to as vertical gate electrodes, respectively.
  • the second site 552 and the third site 553 (vertical gate electrode) are examples of the "second site" of the present disclosure.
  • the gate electrode 55 can simultaneously apply a gate voltage to the upper surface 53a and the side surfaces 53b and 53c of the semiconductor region 53. That is, the gate electrode 55 can simultaneously apply the gate voltage to the semiconductor region 53 from a total of three directions, the upper side and the left and right sides. As a result, the gate electrode 55 can completely deplete the semiconductor region 53.
  • the gate electrode 55 is made of, for example, a polysilicon (Poly-Si) film.
  • the MOS transistor 50 may be called a MOS transistor having a digging gate structure because the second portion 552 and the third portion 553 of the gate electrode 55 are arranged in the trenches H1 and H2.
  • the MOS transistor 50 may be called a FinFET (FinFET: FinField Effect Transistor) because the semiconductor region 53 has a fin shape.
  • the MOS transistor 50 may be called a digging FinFET because of the above two shapes.
  • the sidewall 56 is provided around the gate electrode 55.
  • the sidewall 56 is made of an insulating film such as a silicon nitride film (SiN) or a silicon oxide film (SiO 2).
  • a gate insulating film 54 thinned by etching or the like may be arranged between the surface 51a of the semiconductor substrate 51 and the sidewall 56. The same applies to the sidewall 66 (see FIGS. 11B and 11C) described later.
  • the source region 57 and the drain region 58 are provided on the surface 51a side of the semiconductor substrate 51, respectively. In the X-axis direction, the source region 57 is connected to one side of the fin-shaped semiconductor region 53, and the drain region 58 is connected to the other side of the fin-shaped semiconductor region 53.
  • the depth of the source region 57 and the drain region 58 from the surface 51a of the semiconductor substrate 51 is asymmetrical with each other. That is, assuming that the depth from the surface 51a of the semiconductor substrate 51 to the bottom of the source region 57 is Xj1 and the depth from the surface 51a of the semiconductor substrate 51 to the bottom of the drain region 58 is Xj2, the depths Xj1 and Xj2 are mutually exclusive. It has different depths.
  • the depth Xj1 of the source region 57 is deeper than the depth Xj2 of the drain region 58 (Xj1> Xj2).
  • the depth Xj1 is also referred to as the bonding depth of the source region 57.
  • the depth Xj2 is also referred to as the joining depth of the drain region 58.
  • the N-type source region 57 and drain region 58 are formed by ion-implanting N-type impurities onto the surface 51a side of the semiconductor substrate 51 using the first portion 551 of the gate electrode 55 as a mask. At this time, the N-type impurities are ion-implanted with an inclination of several degrees with respect to the normal direction of the surface 51a of the semiconductor substrate 51. Therefore, the source region 57 and the drain region 58 are formed so as to expand in the horizontal direction as the injection peak depth of the N-type impurity becomes deeper. Therefore, when Xj1> Xj2, the horizontal expansion of the source region 57 is larger than the horizontal expansion of the drain region 58.
  • the first portion 551 of the gate electrode 55 has a side surface 551s1 located on the source region 57 side and a side surface 551s2 located on the drain region 58 side.
  • Ld1 is the horizontal extension of the source region 57 from below the side surface 551s1 of the gate electrode 55 to the center side of the gate electrode 55.
  • Ld2 is the horizontal extension of the drain region 58 from below the side surface 551s2 of the gate electrode 55 to the center side of the gate electrode 55.
  • the distance Ld1 is larger than the distance Ld2 (Ld1> Ld2).
  • 1 / f noise is more susceptible to the interface state under the sidewall on the source region side than the interface state under the sidewall on the drain region side.
  • 1 / f noise can be reduced.
  • the bonding depth Xj2 of the drain region 58 is shallower than the bonding depth Xj1 of the source region 57. As a result, it is possible to suppress the lateral expansion of the drain region 58. Even when other elements are arranged close to each other around the drain region 58, it is possible to prevent the other elements from being adversely affected. For example, even when other elements are arranged close to each other around the drain region 58, it is possible to prevent a leakage current from being generated between the drain region 58 and the other element. Since other elements can be arranged close to the drain region 58, the pixel 12 can be miniaturized.
  • the source region 57 and the drain region 58 may have an LDD (Lightly Doped Drain) structure.
  • the above-mentioned length dg1 is also referred to as a digging length of the gate electrode 55.
  • the MOS transistor 50 includes a film forming apparatus (including a CVD (Chemical Vapor Deposition) apparatus, a thermal oxidation furnace, a sputtering apparatus, and a resist coating apparatus), an exposure apparatus, an ion implantation apparatus, an annealing apparatus, an etching apparatus, and a CMP (Chemical Vapor Deposition).
  • a film forming apparatus including a CVD (Chemical Vapor Deposition) apparatus, a thermal oxidation furnace, a sputtering apparatus, and a resist coating apparatus
  • an exposure apparatus including a CVD (Chemical Vapor Deposition) apparatus, a thermal oxidation furnace, a sputtering apparatus, and a resist coating apparatus
  • an exposure apparatus including a CVD (Chemical Vapor Deposition) apparatus, a thermal oxidation furnace, a sputtering apparatus, and a resist coating apparatus
  • an exposure apparatus including a CVD (Chemical Vapor Deposition) apparatus,
  • FIGS. 3A to 8B are diagrams showing the manufacturing method of the MOS transistor 50 according to the first embodiment of the present disclosure in the order of processes.
  • a in each figure is a plan view
  • B in each figure is a cross-sectional view obtained by cutting A in each figure along the XX'line.
  • the manufacturing apparatus forms an element separation layer 52 having an STI structure on the surface 51a side of the semiconductor substrate 51.
  • the manufacturing apparatus uses photolithography and etching techniques to partially remove the element separation layer 52 to form trenches H1 and H2.
  • the trenches H1 and H2 may be called a digging area.
  • the semiconductor region 53 having the upper surface 53a and the side surfaces 53b and 53c is defined.
  • the manufacturing apparatus thermally oxidizes the semiconductor substrate 51.
  • the gate insulating film 54 is formed on the surface 51a of the semiconductor substrate 51.
  • a gate insulating film 54 is formed on the upper surface 53a, the side surface 53b, and the side surface 53c (see FIGS. 4A and 4B) of the semiconductor region 53 sandwiched between the trenches H1 and H2.
  • the manufacturing apparatus uses the CVD method to form an electrode material (for example, a polysilicon film) above the semiconductor substrate 51, and embed trenches H1 and H2 (see FIGS. 4A and 4B).
  • the manufacturing apparatus then uses photolithography and etching techniques to pattern the electrode material. As a result, as shown in FIGS. 5A and 5B, the manufacturing apparatus forms the gate electrode 55 from the electrode material.
  • the manufacturing apparatus forms an insulating film such as SiN or SiO 2 on the semiconductor substrate 51.
  • the manufacturing apparatus etches back the insulating film.
  • the manufacturing apparatus forms a sidewall 56 on the side surface of the first portion 551 of the gate electrode 55.
  • the manufacturing apparatus forms the resist pattern RP1 on the surface 51a of the semiconductor substrate 51.
  • the resist pattern RP1 has a shape that covers the region where the drain of the MOS transistor 50 is formed and opens above the region where the source is formed.
  • the manufacturing apparatus uses the resist pattern RP1 and the sidewall 56 as masks to ion-implant N-type impurities into the surface 51a side of the semiconductor substrate 51.
  • the injection energy of the N-type impurity at this time is E1.
  • the N-type impurity is, for example, phosphorus.
  • the source region 57 (see FIG. 2B) is formed on the semiconductor substrate 51.
  • the manufacturing apparatus removes the resist pattern RP1.
  • the manufacturing apparatus forms the resist pattern RP2 on the surface 51a of the semiconductor substrate 51.
  • the resist pattern RP2 has a shape that covers the region where the source of the MOS transistor 50 is formed and opens above the region where the drain is formed.
  • the manufacturing apparatus uses the resist pattern RP2 and the sidewall 56 as masks to ion-implant N-type impurities into the surface 51a side of the semiconductor substrate 51.
  • the injection energy of the N-type impurity at this time is E2.
  • the ion type and dose amount of the N-type impurity are the same as, for example, the ion implantation step (see FIGS. 7A and 7B) when forming the drain.
  • the drain region 58 (see FIG. 2B) is formed on the semiconductor substrate 51.
  • the manufacturing apparatus removes the resist pattern RP2.
  • the manufacturing apparatus performs an annealing treatment on the semiconductor substrate 51 in which N-type impurities are ion-implanted to activate the N-type impurities contained in the source region 57 and the drain region 58.
  • the MOS transistor 50 is completed.
  • the injection energy E1 of the N-type impurity when forming the source region 57 is set to be larger than the injection energy E2 of the N-type impurity when forming the drain region 58.
  • the injection peak position of the N-type impurity in the source region 57 can be made deeper than the injection peak position of the N-type impurity in the drain region 58 with the surface 51a of the semiconductor substrate 51 as the reference plane.
  • the bonding depth Xj1 of the source region 57 can be made deeper than the bonding depth Xj2 of the drain region 58 (Xj1>. Xj2).
  • the image pickup apparatus 1 includes a semiconductor substrate 51 and a MOS transistor 50 provided on the surface 51a side of the semiconductor substrate 51.
  • the MOS transistor 50 includes a semiconductor region 53 having an upper surface 53a and side surfaces 53b and 53c intersecting the upper surface 53a, a gate electrode 55 covering the upper surface 53a and side surfaces 53b and 53c of the semiconductor region 53, and a semiconductor region 53 and a gate.
  • the gate insulating film 54 arranged between the electrode 55, the source region 57 connected to one side of the semiconductor region 53 in the gate length direction of the gate electrode 55, and the semiconductor region 53 in the gate length direction of the gate electrode 55.
  • the bonding depth Xj1 from the surface 51a to the bottom of the source region 57 and the bonding depth Xj2 from the surface 51a to the bottom of the drain region 58 are different from each other.
  • the MOS transistor 50 is used as the amplification transistor 34 of the read circuit 30.
  • the bonding depth Xj of the source region 57 is deeper than the bonding depth Xj2 of the drain region 58.
  • the interface state under the sidewall 56 on the source region 57 side is inactivated.
  • 1 / f noise can be reduced in the MOS transistor 50 used as the amplification transistor 34.
  • other elements can be arranged in close proximity to the vicinity of the drain region 58. Since the distance between the drain region 58 and other elements can be shortened, the pixel 21 can be miniaturized.
  • the MOS transistor 50 has a digging gate structure, the cross-sectional area of the channel in the current direction (for example, the X-axis direction) can be increased as compared with the planar type MOS transistor, and the on-resistance can be reduced. It is possible.
  • the junction depth Xj1 of the source region 57 and the digging length dg1 of the gate electrode 55 are not limited to the same length or substantially the same length.
  • Xj1> deg1 may be set, or Xj1 ⁇ dg1 may be set.
  • FIG. 9 is a cross-sectional view showing a configuration example (modification example 1) of the MOS transistor 50A according to the first embodiment of the present disclosure.
  • the MOS transistor 50A shown in FIG. 9 is an example of the “first field effect transistor” of the present disclosure.
  • the junction depth Xj1 of the source region 57 is shallower than the digging length DG1 of the gate electrode 55 and deeper than the junction depth Xj2 of the drain region 58.
  • the magnitude relationship of Xj1, Xj2, and dg1 is dg1>Xj1> Xj2.
  • FIG. 10 is a cross-sectional view showing a configuration example (modification example 2) of the MOS transistor 50B according to the first embodiment of the present disclosure.
  • the MOS transistor 50B shown in FIG. 10 is an example of the “first field effect transistor” of the present disclosure.
  • the junction depth Xj1 of the source region 57 is deeper than the digging length dg1 of the gate electrode 55. Further, the digging length dg1 of the gate electrode 55 is longer than the bonding depth Xj2 of the drain region 58.
  • the magnitude relationship of Xj1, Xj2, and deg1 is Xj1>deg1> Xj2.
  • the amplification transistor 34 of the read circuit 30 shown in FIG. 1 is composed of a MOS transistor 50 having a digging gate structure, and the selection transistor 35 of the read circuit 30 is a planar type MOS transistor 60 (the present disclosure).
  • An example of the "second field effect transistor" of the above is shown.
  • FIG. 11A is a plan view showing a configuration example of the read circuit 30 according to the first embodiment of the present disclosure.
  • 11B and 11C are cross-sectional views showing a configuration example of the read circuit 30 according to the first embodiment of the present disclosure.
  • FIG. 11B shows a cross section of FIG. 11A cut along the X11-X11'line.
  • FIG. 11C shows a cross section of FIG. 11A cut along the Y11-Y11'line.
  • the MOS transistor 50 having a digging gate structure and the planar type MOS transistor 60 are provided on the surface 51a side of the semiconductor substrate 51, respectively.
  • the MOS transistors 50 and 60 are connected in series with each other.
  • the MOS transistor 60 is an N-type MOS transistor.
  • the MOS transistor 60 includes a P-type semiconductor region 63 (an example of the “second semiconductor region” of the present disclosure) in which a channel is formed and a gate insulating film 64 (an example of the “second gate insulating film” of the present disclosure).
  • Gate electrode 65 an example of the "second gate electrode” of the present disclosure
  • sidewall 66 and an N-type source region 67 provided on the semiconductor substrate 51 (an example of the "second source region” of the present disclosure).
  • an N-type drain region 68 (an example of the "second drain region” of the present disclosure) provided on the semiconductor substrate 51.
  • the semiconductor region 63 is a part of the semiconductor substrate 51 and is made of single crystal silicon. Alternatively, the semiconductor region 63 may be a single crystal silicon layer formed on the semiconductor substrate 51 by the epitaxial growth method.
  • the source region 67 is connected to one side of the semiconductor region 63
  • the drain region 68 is connected to the other side of the semiconductor region 63. Further, assuming that the depth (bonding depth) from the surface 51a of the semiconductor substrate 51 to the bottom of the source region 67 is Xj3, the bonding depth Xj3 is the same as the bonding depth Xj2 of the drain region 58 of the MOS transistor 50.
  • the source region 67 and the drain region 68 may have an LDD structure.
  • the amplification transistor 34 is composed of a MOS transistor 50 having a digging gate structure. This makes it possible to reduce 1 / f noise in the amplification transistor 34 and miniaturize the pixel 21. Further, since the amplification transistor 34 has a digging gate structure, the cross-sectional area of the channel with respect to the current direction can be increased, and the on-resistance can be reduced. Further, the drain region 68 of the MOS transistor 60 is composed of an impurity diffusion layer common to the source region 57 of the MOS transistor 50. As a result, the area of the read circuit 30 can be reduced as compared with the case where the drain region 68 and the source region 57 are each composed of separate impurity diffusion layers. Further miniaturization of the pixel 21 is possible.
  • FIG. 12 is a cross-sectional view showing a configuration example (modification example 1) of the read circuit 30A according to the first embodiment of the present disclosure.
  • the amplification transistor 34 (see FIG. 2) is composed of a MOS transistor 50A having a digging gate structure
  • the selection transistor 35 (see FIG. 2) is composed of a planar type MOS transistor 60. Has been done. As described with reference to FIG.
  • the junction depth Xj1 of the source region 57 is shallower than the digging length DG1 of the gate electrode 55 and deeper than the junction depth Xj2 of the drain region 58. ..
  • the amplification transistor 34 is composed of a MOS transistor 50A having a digging gate structure. This makes it possible to reduce 1 / f noise in the amplification transistor 34 and miniaturize the pixel 21. Further, since the amplification transistor 34 has a digging gate structure, the cross-sectional area of the channel with respect to the current direction can be increased, and the on-resistance can be reduced. Further, the drain region 68 and the source region 57 are composed of a common impurity diffusion layer. As a result, the area of the read circuit 30A can be reduced. Further miniaturization of the pixel 21 is possible.
  • FIG. 13 is a cross-sectional view showing a configuration example (modification example 2) of the read circuit 30B according to the first embodiment of the present disclosure.
  • the amplification transistor 34 (see FIG. 2) is composed of a MOS transistor 50B having a digging gate structure
  • the selection transistor 35 (see FIG. 2) is composed of a planar type MOS transistor 60. Has been done. As described with reference to FIG.
  • the junction depth Xj1 of the source region 57 is deeper than the digging length dg1 of the gate electrode 55. Further, the digging length dg1 of the gate electrode 55 is longer than the bonding depth Xj2 of the drain region 58.
  • the amplification transistor 34 is composed of a MOS transistor 50B having a digging gate structure. This makes it possible to reduce 1 / f noise in the amplification transistor 34 and miniaturize the pixel 21. Further, since the amplification transistor 34 has a digging gate structure, the cross-sectional area of the channel with respect to the current direction can be increased, and the on-resistance can be reduced. Further, the drain region 68 and the source region 57 are composed of a common impurity diffusion layer. As a result, the area of the read circuit 30B can be reduced. Further miniaturization of the pixel 21 is possible.
  • the selection transistor 35 is composed of a planar type MOS transistor 60.
  • the selection transistor 35 may be composed of a MOS transistor having a digging gate structure.
  • FIG. 14 is a cross-sectional view showing a configuration example (modification example 3) of the read circuit 30C according to the first embodiment of the present disclosure.
  • the amplification transistor 34 (see FIG. 2) is composed of a MOS transistor 50 having a digging gate structure
  • the selection transistor 35 (see FIG. 2) is a MOS transistor 160 having a digging gate structure.
  • the gate electrode 65 of the MOS transistor 160 has a digging gate structure similar to the gate electrode 55 of the MOS transistor 50. As shown in FIG.
  • the digging length DG2 is the MOS transistor.
  • the amplification transistor 34 is composed of a MOS transistor 50 having a digging gate structure.
  • the read circuit 30C has the same effect as the read circuit 30 shown in FIGS. 11A to 11C.
  • the selection transistor 35 is composed of a MOS transistor 160 having a digging gate structure. As a result, the selection transistor 35 can increase the cross-sectional area of the channel with respect to the current direction, and the on-resistance can be reduced.
  • FIG. 15 is a cross-sectional view showing a configuration example (modification example 4) of the read circuit 30D according to the first embodiment of the present disclosure.
  • the amplification transistor 34 (see FIG. 2) is composed of a MOS transistor 50A having a digging gate structure
  • the selection transistor 35 (see FIG. 2) is a MOS transistor 160A having a digging gate structure.
  • the junction depth Xj3 of the source region 67 is shallower than the digging length DG2 of the gate electrode 65, and is the same as or substantially the same as the junction depth Xj1 of the drain region 68.
  • the amplification transistor 34 is composed of a MOS transistor 50A having a digging gate structure.
  • the read circuit 30D has the same effect as the read circuit 30A shown in FIG.
  • the selection transistor 35 is composed of a MOS transistor 160A having a digging gate structure. As a result, the selection transistor 35 can increase the cross-sectional area of the channel with respect to the current direction, and the on-resistance can be reduced.
  • FIG. 16 is a cross-sectional view showing a configuration example (modification example 5) of the read circuit 30E according to the first embodiment of the present disclosure.
  • the amplification transistor 34 (see FIG. 2) is composed of a MOS transistor 50B having a digging gate structure
  • the selection transistor 35 (see FIG. 2) is a MOS transistor 160B having a digging gate structure.
  • the junction depth Xj3 of the source region 67 is deeper than the digging length DG2 of the gate electrode 65, and is the same as or substantially the same as the junction depth Xj1 of the drain region 68.
  • MOS transistors 160, 160A, 160B having a digging gate structure are used as the selection transistor 35.
  • the bonding depths Xj1 and Xj3 may be different from each other. That is, the joining depths Xj1 and Xj3 may be asymmetrical with each other.
  • FIG. 17 is a cross-sectional view showing a configuration example (modification example 6) of the read circuit 30F according to the first embodiment of the present disclosure.
  • the amplification transistor 34 (see FIG. 2) is composed of a MOS transistor 50A having a digging gate structure
  • the selection transistor 35 (see FIG. 2) is a MOS transistor 160C having a digging gate structure.
  • the junction depth Xj3 of the source region 67 is deeper than the junction depth Xj1 of the drain region 68.
  • the bonding depth Xj3 of the source region 67 is the same as or substantially the same as the digging length DG2 of the gate electrode 65.
  • the amplification transistor 34 is composed of a MOS transistor 50A having a digging gate structure. Further, the MOS transistor 160C used as the selection transistor 35 has a digging gate structure. As a result, the read circuit 30F has the same effect as the read circuit 30D shown in FIG. Further, in the MOS transistor 160C, Xj3> Xj1. As a result, in the read circuit 30F, 1 / f noise can be reduced not only in the amplification transistor 34 but also in the selection transistor 35.
  • FIG. 18 is a cross-sectional view showing a configuration example (modification example 7) of the read circuit 30G according to the first embodiment of the present disclosure.
  • the amplification transistor 34 (see FIG. 2) is composed of a MOS transistor 50 having a digging gate structure
  • the selection transistor 35 (see FIG. 2) is a MOS transistor 160D having a digging gate structure.
  • the junction depth Xj3 of the source region 67 is shallower than the junction depth Xj1 of the drain region 68.
  • the bonding depth Xj1 of the drain region 68 is the same as or substantially the same as the digging length DG2 of the gate electrode 65.
  • the amplification transistor 34 is composed of a MOS transistor 50 having a digging gate structure. Further, the MOS transistor 160D used as the selection transistor 35 has a digging gate structure. As a result, the read circuit 30G has the same effect as the read circuit 30C shown in FIG. Further, in the MOS transistor 160D, Xj3 ⁇ Xj1. As a result, the lateral spread of the drain region 68 can be increased as compared with the source region 67, and the electric field concentration at the drain end can be relaxed. This makes it possible to improve the hot carrier resistance of the selection transistor 35 in the read circuit 30G.
  • the junction depth Xj1 of the source region 57 is deeper than the junction depth Xj2 of the drain region 58 in the MOS transistors 50 to 50B having the embedded gate structure.
  • the embodiments of the present disclosure are not limited to this.
  • the bonding depth Xj1 of the source region 57 may be shallower than the bonding depth Xj2 of the drain region 58. That is, the bonding depth Xj2 of the drain region 58 may be deeper than the bonding depth Xj1 of the source region 57.
  • FIG. 19 is a cross-sectional view showing a configuration example of the MOS transistor 50C according to the second embodiment of the present disclosure.
  • the MOS transistor 50C shown in FIG. 19 is an example of the “first field effect transistor” of the present disclosure.
  • the junction depth Xj2 of the drain region 58 is the same as or substantially the same as the digging length DG1 of the gate electrode 55, and is deeper than the junction depth Xj1 of the source region 57.
  • the length dg1 is longer than the bonding depth Xj1 of the source region 57.
  • the distance Ld2 which is the lateral expansion of the drain region 58 is larger than the distance Ld1 which is the lateral expansion of the source region 57 (Ld1 ⁇ Ld2).
  • the bonding depth Xj2 of the drain region 58 and the digging length pg1 of the gate electrode 55 are not limited to the same length or substantially the same length.
  • Xj2> deg1 may be set, or Xj2 ⁇ dg1 may be set.
  • FIG. 20 is a cross-sectional view showing a configuration example (modification example 1) of the MOS transistor 50D according to the second embodiment of the present disclosure.
  • the MOS transistor 50D shown in FIG. 20 is an example of the “first field effect transistor” of the present disclosure.
  • the junction depth Xj2 of the drain region 58 is shallower than the digging length DG1 of the gate electrode 55 and deeper than the junction depth Xj1 of the source region 57.
  • the magnitude relationship of Xj1, Xj2, and dg1 is dg1>Xj2> Xj1.
  • FIG. 21 is a cross-sectional view showing a configuration example (modification example 2) of the MOS transistor 50E according to the second embodiment of the present disclosure.
  • the MOS transistor 50E shown in FIG. 21 is an example of the “first field effect transistor” of the present disclosure.
  • the junction depth Xj2 of the drain region 58 is deeper than the digging length dg1 of the gate electrode 55. Further, the digging length dg1 of the gate electrode 55 is longer than the bonding depth Xj1 of the source region 57.
  • the magnitude relationship of Xj1, Xj2, and deg1 is Xj2>deg1> Xj1.
  • the amplification transistor 34 of the read circuit 30 shown in FIG. 1 is composed of a MOS transistor 50C having a digging gate structure, and the selection transistor 35 of the read circuit 30 is composed of a planar type MOS transistor 60. Indicates the case.
  • the amplification transistor 34 is composed of a MOS transistor 50C having a digging gate structure. This makes it possible to improve the hot carrier resistance of the amplification transistor 34 and miniaturize the pixel 21. Further, since the amplification transistor 34 has a digging gate structure, the cross-sectional area of the channel with respect to the current direction can be increased, and the on-resistance can be reduced. Further, the drain region 68 and the source region 57 are composed of a common impurity diffusion layer. As a result, the area of the read circuit 30H can be reduced. Further miniaturization of the pixel 21 is possible.
  • the read circuit 30I shown in FIG. 23 may be used instead of the read circuit 30H shown in FIG.
  • FIG. 23 is a cross-sectional view showing a configuration example (modification example 1) of the read circuit 30I according to the second embodiment of the present disclosure.
  • the amplification transistor 34 (see FIG. 2) is composed of a MOS transistor 50D having a digging gate structure
  • the selection transistor 35 (see FIG. 2) is composed of a planar type MOS transistor 60. Has been done. As described with reference to FIG.
  • the junction depth Xj2 of the drain region 58 is shallower than the digging length DG1 of the gate electrode 55 and deeper than the junction depth Xj1 of the source region 57. ..
  • the amplification transistor 34 is composed of a MOS transistor 50D having a digging gate structure. This makes it possible to improve the hot carrier resistance of the amplification transistor 34 and miniaturize the pixel 21. Further, since the amplification transistor 34 has a digging gate structure, the cross-sectional area of the channel with respect to the current direction can be increased, and the on-resistance can be reduced. Further, the drain region 68 and the source region 57 are composed of a common impurity diffusion layer. As a result, the area of the read circuit 30I can be reduced. Further miniaturization of the pixel 21 is possible.
  • the read circuit 30J shown in FIG. 24 may be used instead of the read circuit 30H shown in FIG.
  • FIG. 24 is a cross-sectional view showing a configuration example (modification example 2) of the read circuit 30J according to the second embodiment of the present disclosure.
  • the amplification transistor 34 (see FIG. 2) is composed of a MOS transistor 50E having a digging gate structure
  • the selection transistor 35 (see FIG. 2) is composed of a planar type MOS transistor 60.
  • the junction depth Xj2 of the drain region 58 is deeper than the digging length dg1 of the gate electrode 55.
  • the digging length dg1 of the gate electrode 55 is longer than the bonding depth Xj1 of the source region 57.
  • the amplification transistor 34 is composed of a MOS transistor 50E having a digging gate structure. This makes it possible to reduce the hot carrier resistance of the amplification transistor 34 and miniaturize the pixel 21. Further, since the amplification transistor 34 has a digging gate structure, the cross-sectional area of the channel with respect to the current direction can be increased, and the on-resistance can be reduced. Further, the drain region 68 and the source region 57 are composed of a common impurity diffusion layer. As a result, the area of the read circuit 30J can be reduced. Further miniaturization of the pixel 21 is possible.
  • the selection transistor 35 is composed of a planar type MOS transistor 60.
  • the selection transistor 35 may be composed of a MOS transistor having a digging gate structure.
  • FIG. 25 is a cross-sectional view showing a configuration example (modification example 3) of the read circuit 30K according to the second embodiment of the present disclosure.
  • the amplification transistor 34 (see FIG. 2) is composed of a MOS transistor 50C having a digging gate structure
  • the selection transistor 35 (see FIG. 2) is a MOS transistor 160E having a digging gate structure.
  • the gate electrode 65 of the MOS transistor 160E has a digging gate structure similar to the gate electrode 55 of the MOS transistor 50C. As shown in FIG.
  • the digging length DG2 is the MOS transistor.
  • the amplification transistor 34 is composed of a MOS transistor 50C having a digging gate structure.
  • the read circuit 30K has the same effect as the read circuit 30H shown in FIG.
  • the selection transistor 35 is composed of a MOS transistor 160E having a digging gate structure.
  • the selection transistor 35 can increase the cross-sectional area of the channel with respect to the current direction, and the on-resistance can be reduced.
  • Xj3> Xj1 in the MOS transistor 160E, the interface state under the sidewall 66 is inactivated, especially on the source region 67 side. This makes it possible to reduce 1 / f noise in the MOS transistor 160E.
  • FIG. 26 is a cross-sectional view showing a configuration example (modification example 4) of the read circuit 30L according to the second embodiment of the present disclosure.
  • the amplification transistor 34 (see FIG. 2) is composed of a MOS transistor 50D having a digging gate structure
  • the selection transistor 35 (see FIG. 2) is a MOS transistor 160F having a digging gate structure.
  • the junction depth Xj3 of the source region 67 is shallower than the digging length DG2 of the gate electrode 65 and deeper than the junction depth Xj1 of the drain region 68.
  • the amplification transistor 34 is composed of a MOS transistor 50D having a digging gate structure.
  • the read circuit 30L has the same effect as the read circuit 30I shown in FIG. 23.
  • the selection transistor 35 is composed of a MOS transistor 160F having a digging gate structure.
  • the selection transistor 35 can increase the cross-sectional area of the channel with respect to the current direction, and the on-resistance can be reduced. Further, since Xj3> Xj1, 1 / f noise in the MOS transistor 160F can be reduced.
  • FIG. 27 is a cross-sectional view showing a configuration example (modification example 5) of the read circuit 30M according to the second embodiment of the present disclosure.
  • the amplification transistor 34 (see FIG. 2) is composed of a MOS transistor 50E having a digging gate structure
  • the selection transistor 35 (see FIG. 2) is a MOS transistor 160G having a digging gate structure.
  • the junction depth Xj3 of the source region 67 is deeper than the digging length DG2 of the gate electrode 65 and deeper than the junction depth Xj1 of the drain region 68.
  • the amplification transistor 34 is composed of a MOS transistor 50E having a digging gate structure.
  • the read circuit 30M has the same effect as the read circuit 30J shown in FIG. 24.
  • the selection transistor 35 is composed of a MOS transistor 160G having a digging gate structure.
  • the selection transistor 35 can increase the cross-sectional area of the channel with respect to the current direction, and the on-resistance can be reduced. Further, since Xj3> Xj1, 1 / f noise in the MOS transistor 160G can be reduced.
  • FIG. 28 is a cross-sectional view showing a configuration example (modification example 6) of the read circuit 30N according to the second embodiment of the present disclosure.
  • the amplification transistor 34 (see FIG. 2) is composed of a MOS transistor 50C having a digging gate structure, and the selection transistor 35 (see FIG. 2) is a MOS transistor 160H having a digging gate structure. (An example of the "second field effect transistor" of the present disclosure).
  • the junction depth Xj3 of the source region 67 is shallower than the digging length DG2 of the gate electrode 65 and shallower than the junction depth Xj1 of the drain region 68. Further, the bonding depth Xj1 of the drain region 68 is shallower than the digging length dl2 of the gate electrode 65.
  • the amplification transistor 34 is composed of a MOS transistor 50C having a digging gate structure.
  • the read circuit 30N has the same effect as the read circuit 30H shown in FIG.
  • the selection transistor 35 is composed of the MOS transistor 160H having a digging gate structure, the cross-sectional area of the channel with respect to the current direction can be increased, and the on-resistance can be reduced. Further, since Xj3 ⁇ Xj1, it is possible to improve the hot carrier resistance of the selection transistor 35.
  • FIG. 29 is a cross-sectional view showing a configuration example (modification example 7) of the read circuit 30P according to the second embodiment of the present disclosure.
  • the amplification transistor 34 (see FIG. 2) is composed of a MOS transistor 50C having a digging gate structure
  • the selection transistor 35 (see FIG. 2) is a MOS transistor 160I having a digging gate structure.
  • the junction depth Xj3 of the source region 67 is deeper than the digging length DG2 of the gate electrode 65 and deeper than the junction depth Xj1 of the drain region 68.
  • the bonding depth Xj1 of the drain region 68 is shallower than the digging length dl2 of the gate electrode 65.
  • the amplification transistor 34 is composed of a MOS transistor 50C having a digging gate structure.
  • the read circuit 30P has the same effect as the read circuit 30H shown in FIG.
  • the selection transistor 35 is composed of the MOS transistor 160I having a digging gate structure, the cross-sectional area of the channel with respect to the current direction can be increased, and the on-resistance can be reduced. Further, since Xj3> Xj1, 1 / f noise in the selection transistor 35 can be reduced.
  • FIG. 30 is a block diagram showing a configuration example of the distance measuring device 200 according to the third embodiment of the present disclosure.
  • the distance measuring device 200 includes a light emitting unit 201, a light receiving unit 202, a signal processing unit 203, and a control unit 204.
  • the light emitting unit 201 emits light from, for example, a plurality of light sources.
  • the light emitting unit 201 has laser light emitting elements by VCSEL (vertical resonator surface light emitting laser) as each light source, and these light emitting elements are arranged in a predetermined manner such as in a matrix shape.
  • the light emitted from the light emitting unit 201 is applied to the subject as the distance measurement target via the light emitting side optical system (not shown). Then, the reflected light from the subject is incident on the light receiving surface of the light receiving unit 202 via the imaging side optical system (not shown).
  • the light receiving unit 202 is an image sensor such as a CMOS Complete Metal Oxide Semiconductor sensor or a CCD (Charge Coupled Device) sensor, and is composed of at least a part of the above-mentioned imaging device 1.
  • the light receiving unit 202 receives the reflected light from the subject incident on the imaging side optical system, converts it into an electric signal, and outputs the light.
  • the signal processing unit 203 performs various processes on the electric signal output from the image pickup apparatus 1 to obtain an image signal as digital data.
  • the control unit 204 controls the light emitting operation by the light emitting unit 201 and the light receiving (imaging) operation by the light receiving unit 202. Further, the control unit 204 measures the distance to the subject based on the input image signal (that is, the image signal obtained by receiving the reflected light from the subject).
  • the control unit 204 is configured to include, for example, a microcomputer having a CPU (Central Processing Unit), a ROM (Read Only Memory), a RAM (Random Access Memory), or an information processing device such as a DSP.
  • the image pickup device 1 described above is applied to the light receiving unit 202. As a result, it is possible to obtain a distance measuring device with improved performance.
  • the direction in which the current flows may be switched so that the source region 67 becomes the drain region and the drain region 68 becomes the source region.
  • the present technology includes various embodiments not described here. At least one of the various omissions, substitutions and modifications of the components may be made without departing from the gist of the embodiments and modifications described above. Further, the effects described in the present specification are merely examples and are not limited, and other effects may be obtained.
  • the present disclosure may also have the following structure.
  • a first field effect transistor provided on one surface side of the semiconductor substrate is provided.
  • the first field effect transistor is A first semiconductor region having a first surface and a second surface intersecting the first surface, A first gate electrode covering the first surface and the second surface of the first semiconductor region, and A first gate insulating film arranged between the first semiconductor region and the first gate electrode, A first source region connected to one side of the first semiconductor region in the gate length direction of the first gate electrode, and a first source region. It has a first drain region connected to the other side of the first semiconductor region in the gate length direction of the first gate electrode.
  • the depth from one surface to the bottom of the first source region be the first depth
  • the depth from the one surface to the bottom of the first drain region be the second depth.
  • An imaging device in which the first depth and the second depth are different in depth from each other. (2) The imaging device according to (1), wherein the first depth is deeper than the second depth. (3) The imaging device according to (1), wherein the second depth is deeper than the first depth.
  • the first gate electrode is The first part covering the first surface and It has a second portion that covers the second surface, and The length of the second portion in the normal direction of the first surface is longer than at least one of the first depth and the second depth, any one of the above (1) to (3).
  • the imaging apparatus according to. (5) A second field effect transistor provided on the one side of the semiconductor substrate is further provided.
  • the second field effect transistor is Second semiconductor area and A second gate electrode covering the second semiconductor region and A second gate insulating film arranged between the second semiconductor region and the second gate electrode, A second source region connected to one side of the second semiconductor region in the gate length direction of the second gate electrode, and a second source region. It has a second drain region connected to the other side of the second semiconductor region in the gate length direction of the second gate electrode.
  • the imaging apparatus according to any one of (1) to (4), wherein the first source region and the second drain region are composed of a common impurity diffusion layer. (6) Assuming that the depth from one surface to the bottom of the second source region is the third depth and the depth from the one surface to the bottom of the second drain region is the fourth depth, the third depth is defined as the third depth.
  • the imaging apparatus according to (5) above, wherein the depth of the image and the fourth depth are different from each other.
  • the first field effect transistor is A first semiconductor region having a first surface and a second surface intersecting the first surface, A first gate electrode covering the first surface and the second surface of the first semiconductor region, and A first gate insulating film arranged between the first semiconductor region and the first gate electrode, A first source region connected to one side of the first semiconductor region in the gate length direction of the first gate electrode, and a first source region. It has a first drain region connected to the other side of the first semiconductor region in the gate length direction of the first gate electrode. Let the depth from one surface to the bottom of the first source region be the first depth, and the depth from the one surface to the bottom of the first drain region be the second depth. A photodetector in which the first depth and the second depth are different in depth from each other.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

特性の向上と微細化とを両立できるようにした撮像装置及び光検出装置を提供する。撮像装置は、半導体基板に設けられた第１電界効果トランジスタを備える。前記第１電界効果トランジスタは、第１面と、前記第１面と交差する第２面とを有する第１半導体領域と、前記第１面と前記第２面とを覆う第１ゲート電極と、前記第１半導体領域と前記第１ゲート電極との間に配置された第１ゲート絶縁膜と、前記第１ゲート電極のゲート長方向において前記第１半導体領域の一方の側に接続する第１ソース領域と、前記第１ゲート電極のゲート長方向において前記第１半導体領域の他方の側に接続する第１ドレイン領域と、を有する。前記一方の面から前記第１ソース領域の底部までの深さを第１の深さとし、前記一方の面から前記第１ドレイン領域の底部までの深さを第２の深さとすると、前記第１の深さと前記第２の深さは互いに深さが異なる。

Description

撮像装置及び光検出装置
　本開示は、撮像装置及び光検出装置に関する。
　ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサの画素領域に用いられるトランジスタとして、特許文献１に開示されたトランジスタが知られている。このトランジスタのゲート電極は、平面部とフィン部とを有する。フィン部は、平面部から半導体基板の内部に向かって埋め込まれるように形成されている。
特開２０１７－１８３６３６号公報
　特許文献１に開示されたトランジスタにおいて、ソース領域及びドレイン領域を、フィン部の長さに応じて半導体基板の表面から深い位置まで形成すると、ソース領域及びドレイン領域は深さ方向だけでなく、深さ方向と直交する水平方向にも拡がって形成される。ソース領域及びドレイン領域が水平方向に拡がって形成されると、トランジスタの周辺に位置する他の素子との距離が短くなり、他の素子に悪影響を及ぼす可能性がある。これを防ぐために、トランジスタと他の素子とを互いに離して配置する必要があるが、離す距離が大きいと画素の微細化が妨げられる可能性がある。
　本開示はこのような事情に鑑みてなされたもので、特性の向上と微細化とを両立できるようにした撮像装置及び光検出装置を提供することを目的とする。
　本開示の一態様に係る撮像装置は、半導体基板と、前記半導体基板の一方の面側に設けられた第１電界効果トランジスタと、を備える。前記第１電界効果トランジスタは、第１面と、前記第１面と交差する第２面とを有する第１半導体領域と、前記第１半導体領域の前記第１面と前記第２面とを覆う第１ゲート電極と、前記第１半導体領域と前記第１ゲート電極との間に配置された第１ゲート絶縁膜と、前記第１ゲート電極のゲート長方向において前記第１半導体領域の一方の側に接続する第１ソース領域と、前記第１ゲート電極のゲート長方向において前記第１半導体領域の他方の側に接続する第１ドレイン領域と、を有する。前記一方の面から前記第１ソース領域の底部までの深さを第１の深さとし、前記一方の面から前記第１ドレイン領域の底部までの深さを第２の深さとすると、前記第１の深さと前記第２の深さは互いに深さが異なる。
　このような構成であれば、第１の深さ（例えば、第１ソース領域の接合深さ）が第２の深さ（例えば、第１ドレイン領域の接合深さ）よりも深い場合（以下、第１の場合）は、第１ソース領域の端部（例えば、第１ソース領域側のサイドウォール下）の界面準位が不活性化されるので、１／ｆノイズの低減が可能である。また、第２の深さが第１の深さよりも深い場合（以下、第２の場合）は、第１ドレイン領域の端部での電界集中を緩和することができるので、ホットキャリア耐性を向上させることが可能である。第１電界効果トランジスタにおいて、１／ｆノイズの低減、又は、ホットキャリア耐性の向上など、特性の向上が可能である。
　また、上記第１の場合は、第１ドレイン領域の横方向への拡がりを抑えることができるので、第１ドレイン領域の周辺に他の素子を近接して配置することができる。上記第２の場合は、第１ソース領域の横方向への拡がりを抑えることができるので、第１ソース領域の周辺に他の素子を近接して配置することができる。第１ドレイン領域又は第１ソース領域と他の素子との距離を短くすることができるため、画素の微細化が可能である。
　本開示の一態様に係る光検出装置は、半導体基板と、前記半導体基板の一方の面側に設けられた第１電界効果トランジスタと、を備える。前記第１電界効果トランジスタは、第１面と、前記第１面と交差する第２面とを有する第１半導体領域と、前記第１半導体領域の前記第１面と前記第２面とを覆う第１ゲート電極と、前記第１半導体領域と前記第１ゲート電極との間に配置された第１ゲート絶縁膜と、前記第１ゲート電極のゲート長方向において前記第１半導体領域の一方の側に接続する第１ソース領域と、前記第１ゲート電極のゲート長方向において前記第１半導体領域の他方の側に接続する第１ドレイン領域と、を有する。前記一方の面から前記第１ソース領域の底部までの深さを第１の深さとし、前記一方の面から前記第１ドレイン領域の底部までの深さを第２の深さとすると、前記第１の深さと前記第２の深さは互いに深さが異なる。
　これによれば、光検出装置において、１／ｆノイズの低減又はホットキャリア耐性の向上など、特性の向上が可能である。また、光検出装置において、第１ドレイン領域又は第１ソース領域と他の素子との距離を短くすることができるので、微細化が可能である。
図１は、本開示の実施形態１に係る撮像装置の構成例を示す図である。 図２Ａは、本開示の実施形態１に係るＭＯＳトランジスタの構成例を示す図である。 図２Ｂは、本開示の実施形態１に係るＭＯＳトランジスタの構成例を示す図である。 図２Ｃは、本開示の実施形態１に係るＭＯＳトランジスタの構成例を示す図である。 図３Ａは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である。 図３Ｂは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である。 図４Ａは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である。 図４Ｂは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である。 図５Ａは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である。 図５Ｂは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である。 図６Ａは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である。 図６Ｂは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である。 図７Ａは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である。 図７Ｂは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である。 図８Ａは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である。 図８Ｂは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である。 図９は、本開示の実施形態１に係るＭＯＳトランジスタの変形例１を示す図である。 図１０は、本開示の実施形態１に係るＭＯＳトランジスタの変形例２を示す図である。 図１１Ａは、本開示の実施形態１に係る読出回路の構成例を示す図である。 図１１Ｂは、本開示の実施形態１に係る読出回路の構成例を示す図である。 図１１Ｃは、本開示の実施形態１に係る読出回路の構成例を示す図である。 図１２は、本開示の実施形態１に係る読出回路の変形例１を示す図である。 図１３は、本開示の実施形態１に係る読出回路の変形例２を示す図である。 図１４は、本開示の実施形態１に係る読出回路の変形例３を示す図である。 図１５は、本開示の実施形態１に係る読出回路の変形例４を示す図である。 図１６は、本開示の実施形態１に係る読出回路の変形例５を示す図である。 図１７は、本開示の実施形態１に係る読出回路の変形例６を示す図である。 図１８は、本開示の実施形態１に係る読出回路の変形例７を示す図である。 図１９は、本開示の実施形態２に係るＭＯＳトランジスタの構成例を示す図である。 図２０は、本開示の実施形態２に係るＭＯＳトランジスタの変形例１を示す図である。 図２１は、本開示の実施形態２に係るＭＯＳトランジスタの変形例２を示す図である。 図２２は、本開示の実施形態２に係る読出回路の構成例を示す図である。 図２３は、本開示の実施形態２に係る読出回路の変形例１を示す図である。 図２４は、本開示の実施形態２に係る読出回路の変形例２を示す図である。 図２５は、本開示の実施形態２に係る読出回路の変形例３を示す図である。 図２６は、本開示の実施形態２に係る読出回路の変形例４を示す図である。 図２７は、本開示の実施形態２に係る読出回路の変形例５を示す図である。 図２８は、本開示の実施形態２に係る読出回路の変形例６を示す図である。 図２９は、本開示の実施形態２に係る読出回路の変形例７を示す図である。 図３０は、本開示の実施形態３に係る測距装置の構成例を示す図である。
　以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｘ軸方向及びＹ軸方向は、半導体基板５１の表面５１ａに平行な方向である。Ｘ軸方向はゲート電極５５のゲート長方向であり、Ｙ軸方向はゲート電極５５のゲート幅方向である。Ｘ軸方向及びＹ軸方向を水平方向ともいう。Ｚ軸方向は、半導体基板５１の表面５１ａと垂直に交わる方向である。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。
＜実施形態１＞
（撮像装置の構成例）
　図１は、本開示の実施形態１に係る撮像装置１の構成例を示すブロック図である。図１に示すように、撮像装置１は、複数の画素１２、垂直駆動回路１３、カラム信号処理回路１４、水平駆動回路１５、出力回路１６、および制御回路１７を備える。
　画素１２は、図示しない光学系により集光される光を受光する受光領域である。複数の画素２１は、行列状に配置されている。複数の画素２１は、水平信号線２２を介して行ごとに垂直駆動回路１３に接続されるとともに、垂直信号線２３を介して列ごとにカラム信号処理回路１４に接続される。複数の画素２１は、それぞれ受光する光の光量に応じたレベルの画素信号をそれぞれ出力する。それらの画素信号から、被写体の画像が構築される。
　垂直駆動回路１３は、複数の画素２１の行ごとに順次、それぞれの画素２１を駆動（転送や、選択、リセットなど）するための駆動信号を、水平信号線２２を介して画素２１に供給する。カラム信号処理回路１４は、複数の画素２１から垂直信号線２３を介して出力される画素信号に対してＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ：相関２重サンプリング）処理を施すことにより、画素信号のＡＤ変換を行うとともにリセットノイズを除去する。
　水平駆動回路１５は、複数の画素２１の列ごとに順次、カラム信号処理回路１４から画素信号をデータ出力信号線２４に出力させるための駆動信号を、カラム信号処理回路１４に供給する。出力回路１６は、水平駆動回路１５の駆動信号に従ったタイミングでカラム信号処理回路１４からデータ出力信号線２４を介して供給される画素信号を増幅し、後段の信号処理回路に出力する。制御回路１７は、撮像装置１の内部の各ブロックの駆動を制御する。例えば、制御回路１７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。
　画素２１は、フォトダイオード３１（本開示の「光電変換素子」の一例）、転送トランジスタ３２、フローティングディフュージョン３３、増幅トランジスタ３４、選択トランジスタ３５、およびリセットトランジスタ３６を備える。転送トランジスタ３２、フローティングディフュージョン３３、増幅トランジスタ３４、選択トランジスタ３５、およびリセットトランジスタ３６は、フォトダイオード３１で光電変換された電荷（画素信号）の読み出しを行う読出回路３０を構成している。
　フォトダイオード３１は、入射した光を光電変換により電荷に変換して蓄積する光電変換部であり、アノード端子が接地されているとともに、カソード端子が転送トランジスタ３２に接続されている。転送トランジスタ３２は、垂直駆動回路１３から供給される転送信号ＴＲＧに従って駆動し、転送トランジスタ３２がオンになると、フォトダイオード３１に蓄積されている電荷がフローティングディフュージョン３３に転送される。フローティングディフュージョン３３は、増幅トランジスタ３４のゲート電極に接続された所定の蓄積容量を有する浮遊拡散領域であり、フォトダイオード３１から転送される電荷を一時的に蓄積する。
　増幅トランジスタ３４は、フローティングディフュージョン３３に蓄積されている電荷に応じたレベル（即ち、フローティングディフュージョン３３の電位）の画素信号を、選択トランジスタ３５を介して垂直信号線２３に出力する。つまり、フローティングディフュージョン３３が増幅トランジスタ３４のゲート電極に接続される構成により、フローティングディフュージョン３３および増幅トランジスタ３４は、フォトダイオード３１において発生した電荷を増幅し、その電荷に応じたレベルの画素信号に変換する変換部として機能する。
　選択トランジスタ３５は、垂直駆動回路１３から供給される選択信号ＳＥＬに従って駆動し、選択トランジスタ３５がオンになると、増幅トランジスタ３４から出力される画素信号が垂直信号線２３に出力可能な状態となる。リセットトランジスタ３６は、垂直駆動回路１３から供給されるリセット信号ＲＳＴに従って駆動し、リセットトランジスタ３６がオンになると、フローティングディフュージョン３３に蓄積されている電荷がドレイン電源Ｖｄｄに排出されて、フローティングディフュージョン３３がリセットされる。
　図１に示す増幅トランジスタ３４は、例えば、次に説明するＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ５０（本開示の「第１電界効果トランジスタ」の一例；図２Ａから図２Ｃ参照）で構成されている。
（ＭＯＳトランジスタの構成例）
　図２Ａは、本開示の実施形態１に係るＭＯＳトランジスタ５０の構成例を示す平面図である。図２Ｂ及び図２Ｃは、本開示の実施形態１に係るＭＯＳトランジスタ５０の構成例を示す断面図である。図２Ｂは、図２ＡをＸ２－Ｘ２’線で切断した断面を示している。図２Ｃは、図２ＡをＹ２－Ｙ２’線で切断した断面を示している。
　図２Ａから図２Ｃに示すように、ＭＯＳトランジスタ５０は、半導体基板５１の表面５１ａ（本開示の「一方の面」の一例）側に設けられている。半導体基板５１は、例えば単結晶のシリコンで構成されている。ＭＯＳトランジスタ５０は、半導体基板５１の表面５１ａ側に設けられたＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）構造の素子分離層５２によって、他の素子から電気的に分離されている。素子分離層５２は絶縁膜であり、例えば、シリコン酸化膜（ＳｉＯ２膜）で構成されている。
　ＭＯＳトランジスタ５０は、第１導電型（例えば、Ｎ型）のＭＯＳトランジスタである。ＭＯＳトランジスタ５０は、チャネルが形成される第２導電型（例えば、Ｐ型）の半導体領域５３（本開示の「第１半導体領域」の一例）と、ゲート絶縁膜５４（本開示の「第１ゲート絶縁膜」の一例）と、ゲート電極５５（本開示の「第１ゲート電極」の一例）と、サイドウォール５６と、半導体基板５１に設けられたＮ型のソース領域５７（本開示の「第１ソース領域」の一例）と、半導体基板５１に設けられたＮ型のドレイン領域５８（本開示の「第１ドレイン領域」の一例）と、を有する。
　半導体領域５３は、半導体基板５１の一部であり、単結晶のシリコンで構成されている。または、半導体領域５３は、エピタキシャル成長法によって、半導体基板５１上に形成された単結晶のシリコン層であってもよい。半導体領域５３は、半導体基板５１の表面５１ａ側の一部をエッチングすることにより形成された部位であり、その形状は例えばフィン（Ｆｉｎ）形状である。半導体領域５３は、例えば、Ｘ軸方向（本開示の「ゲート長方向」の一例）に長く、Ｙ軸方向（本開示の「ゲート幅方向」の一例）に短い形状を有する。
　図２Ｃに示すように、半導体領域５３は、上面５３ａ（本開示の「第１面」の一例）と、側面５３ｂ、５３ｃと、を有する。側面５３ｂ、５３ｃは、それぞれ、本開示の「第２面」の一例である。上面５３ａは、半導体基板５１の表面５１ａの一部である。上面５３ａは、Ｘ軸方向及びＹ軸方向に平行な水平面である。側面５３ｂは、Ｙ軸方向において上面５３ａの一方の側（図２Ｃでは左側）に位置する。側面５３ｃは、Ｙ軸方向において上面５３ａの他方の側（図２Ｃでは右側）に位置する。側面５３ｂ、５３ｃは、水平面と交差する面であり、Ｘ軸方向及びＺ軸方向に平行な垂直面である。
　Ｙ軸方向において、半導体領域５３の一方の側にはトレンチＨ１が設けられ、半導体領域５３の他方の側にはトレンチＨ２が設けられている。トレンチＨ１には、ゲート電極５５の第２部位５５２が配置されている。トレンチＨ２には、ゲート電極５５の第３部位５５３が配置されている。第２部位５５２及び第３部位５５３については後で説明する。半導体領域５３は、トレンチＨ１に配置された第２部位５５２と、トレンチＨ２に配置された第３部位５５３とによって、左右両側から挟まれている。
　ゲート絶縁膜５４は、半導体領域５３の上面５３ａと側面５３ｂ、５３ｃとを連続して覆うように設けられている。ゲート絶縁膜５４は、例えばＳｉＯ２膜で構成されている。
　ゲート電極５５は、ゲート絶縁膜５４を介して半導体領域５３を覆っている。例えば、ゲート電極５５は、半導体領域５３の上面５３ａとゲート絶縁膜５４を介して向かい合う第１部位５５１と、半導体領域５３の側面５３ｂとゲート絶縁膜５４を介して向かい合う第２部位５５２と、半導体領域５３の側面５３ｃとゲート絶縁膜５４を介して向かい合う第３部位５５３と、を有する。第１部位５５１の下面に、第２部位５５２と第３部位５５３とがそれぞれ接続している。なお、第１部位５５１を水平ゲート電極と呼んでもよい。第２部位５５２及び第３部位５５３をそれぞれ垂直ゲート電極と呼んでもよい。第２部位５５２及び第３部位５５３（垂直ゲート電極）が、本開示の「第２部位」の一例である。
　これにより、ゲート電極５５は、半導体領域５３の上面５３ａと、側面５３ｂ、５３ｃとにゲート電圧を同時に印加することができる。つまり、ゲート電極５５は、半導体領域５３に対して、上側と左右両側の計３方向からゲート電圧を同時に印加することができる。これにより、ゲート電極５５は、半導体領域５３を完全空乏化することが可能となっている。ゲート電極５５は、例えばポリシリコン（Ｐｏｌｙ－Ｓｉ）膜で構成されている。
　ＭＯＳトランジスタ５０は、トレンチＨ１、Ｈ２にゲート電極５５の第２部位５５２と第３部位５５３とが配置されている形状から、掘り込みゲート構造のＭＯＳトランジスタと呼んでもよい。または、ＭＯＳトランジスタ５０は、半導体領域５３がフィン形状を有することから、フィンフェット（ＦｉｎＦＥＴ：Ｆｉｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）と呼んでもよい。あるいは、ＭＯＳトランジスタ５０は、上記２つの形状から、掘り込みＦｉｎＦＥＴと呼んでもよい。
　サイドウォール５６は、ゲート電極５５の周囲に設けられている。サイドウォール５６は、例えばシリコン窒化膜（ＳｉＮ）又はシリコン酸化膜（ＳｉＯ２）などの絶縁膜で構成されている。なお、図２Ｂ及び図２Ｃでは、半導体基板５１の表面５１ａ上にサイドウォール５６が直接設けられている態様を示しているが、これはあくまで一例である。本開示の実施形態及びその変形例では、半導体基板５１の表面５１ａとサイドウォール５６との間に、エッチング等により薄膜化されたゲート絶縁膜５４が配置されていてもよい。後述のサイドウォール６６（図１１Ｂ、図１１Ｃ参照）についても同様である。
　ソース領域５７及びドレイン領域５８は、それぞれ、半導体基板５１の表面５１ａ側に設けられている。Ｘ軸方向において、ソース領域５７はフィン形状の半導体領域５３の一方の側に接続し、ドレイン領域５８はフィン形状の半導体領域５３の他方の側に接続している。
　ＭＯＳトランジスタ５０において、ソース領域５７及びドレイン領域５８は、半導体基板５１の表面５１ａからの深さが互いに非対称となっている。すなわち、半導体基板５１の表面５１ａからソース領域５７の底部までの深さをＸｊ１とし、半導体基板５１の表面５１ａからドレイン領域５８の底部までの深さをＸｊ２とすると、深さＸｊ１、Ｘｊ２は互いに異なる深さとなっている。例えば、ソース領域５７の深さＸｊ１は、ドレイン領域５８の深さＸｊ２よりも深い（Ｘｊ１＞Ｘｊ２）。以下、深さＸｊ１を、ソース領域５７の接合深さともいう。深さＸｊ２を、ドレイン領域５８の接合深さともいう。
　Ｎ型のソース領域５７及びドレイン領域５８は、ゲート電極５５の第１部位５５１をマスクに用いて、半導体基板５１の表面５１ａ側にＮ型不純物がイオン注入されることによって形成される。この際、Ｎ型不純物は、半導体基板５１の表面５１ａの法線方向に対して数度の傾斜をもってイオン注入される。このため、ソース領域５７及びドレイン領域５８は、Ｎ型不純物の注入ピーク深さが深いほど、水平方向へ拡がりをもって形成される。そのため、Ｘｊ１＞Ｘｊ２の場合、ソース領域５７の水平方向への拡がりは、ドレイン領域５８の水平方向への拡がりよりも大きい。
　例えば、図２Ｂに示すように、ゲート電極５５の第１部位５５１は、ソース領域５７側に位置する側面５５１ｓ１と、ドレイン領域５８側に位置する側面５５１ｓ２とを有する。ソース領域５７の水平方向への拡がりであって、ゲート電極５５の側面５５１ｓ１下からゲート電極５５の中心側への距離をＬｄ１とする。ドレイン領域５８の水平方向への拡がりであって、ゲート電極５５の側面５５１ｓ２下からゲート電極５５の中心側への距離をＬｄ２とする。ＭＯＳトランジスタ５０において、距離Ｌｄ１は距離Ｌｄ２よりも大きい（Ｌｄ１＞Ｌｄ２）。これにより、ＭＯＳトランジスタ５０では、特にソース領域３７側において、サイドウォール５６下の界面準位が不活性化される。
　１／ｆノイズは、ドレイン領域側のサイドウォール下の界面準位よりも、ソース領域側のサイドウォール下の界面準位に影響され易い。ＭＯＳトランジスタ５０では、ソース領域３７側のサイドウォール５６下の界面準位が不活性化されるので、１／ｆノイズの低減が可能である。
　また、ソース領域５７の接合深さＸｊ１と比べて、ドレイン領域５８の接合深さＸｊ２は浅い。これにより、ドレイン領域５８の横方向への拡がりを抑えることができる。ドレイン領域５８の周辺に他の素子を近接して配置した場合でも、他の素子に悪影響を及ぼさないようにすることができる。例えば、ドレイン領域５８の周辺に他の素子を近接して配置した場合でも、ドレイン領域５８と他の素子との間でリーク電流が発生しないようにすることができる。ドレイン領域５８の近くに他の素子を近接して配置することができるため、画素１２の微細化が可能である。なお、ソース領域５７及びドレイン領域５８は、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を有してもよい。
　また、ＭＯＳトランジスタ５０は、掘り込みゲート構造である。半導体基板５１の表面５１ａからゲート電極５５の底部（例えば、第２部位５５２及び第３部位５５３の各底部）までの長さをｄｇ１とすると、長さｄｇ１はソース領域５７の接合深さＸｊ１と同じ長さ又はほぼ同じ長さである（Ｘｊ１＝ｄｇ１）。長さｄｇ１は、ドレイン領域５８の接合深さＸｊ２よりも長い（ｄｇ１＞Ｘｊ２）。これにより、半導体領域５３に形成されるチャネルの電流方向（例えば、Ｘ軸方向）に対する断面積の増大が図られている。チャネルの電流方向に対する断面積を増大することによって、オン抵抗を低減することが可能である。以下、以下、上記の長さｄｇ１を、ゲート電極５５の掘り込み長さともいう。
（ＭＯＳトランジスタの製造方法）
　次に、本開示の実施形態１に係るＭＯＳトランジスタ５０の製造方法の一例を説明する。ＭＯＳトランジスタ５０は、成膜装置（ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）装置、熱酸化炉、スパッタ装置、レジスト塗布装置を含む）、露光装置、イオン注入装置、アニール装置、エッチング装置、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）装置など、各種の装置を用いて製造される。以下、これらの装置を、製造装置と総称する。
　図３Ａから図８Ｂは、本開示の実施形態１に係るＭＯＳトランジスタ５０の製造方法を工程順に示す図である。図３Ａから図８Ｂにおいて、各図のＡは平面図であり、各図のＢは各図のＡをＸ－Ｘ’線で切断した断面図である。
　図３Ａ及び図３Ｂに示すように、製造装置は、半導体基板５１の表面５１ａ側にＳＴＩ構造の素子分離層５２を形成する。次に、図４Ａ及び図４Ｂにおいて、製造装置は、フォトリソグラフィ及びエッチング技術を用いて、素子分離層５２を部分的に除去して、トレンチＨ１、Ｈ２を形成する。トレンチＨ１、Ｈ２を掘り込み領域と呼んでもよい。トレンチＨ１、Ｈ２（掘り込み領域）が形成されることによって、上面５３ａと側面５３ｂ、５３ｃとを有する半導体領域５３が画定される。
　次に、製造装置は、半導体基板５１を熱酸化する。これにより、図５Ａ及び図５Ｂに示すように、半導体基板５１の表面５１ａにゲート絶縁膜５４が形成される。トレンチＨ１、Ｈ２で挟まれた半導体領域５３の上面５３ａ、側面５３ｂ及び側面５３ｃ（図４Ａ及び図４Ｂ参照）にゲート絶縁膜５４が形成される。
　次に、製造装置は、ＣＶＤ法を用いて、半導体基板５１の上方に電極材（例えば、ポリシリコン膜）を形成して、トレンチＨ１、Ｈ２（図４Ａ及び図４Ｂ参照）を埋め込む。次に、製造装置は、フォトリソグラフィ及びエッチング技術を用いて、電極材をパターニングする。これにより、図５Ａ及び図５Ｂに示すように、製造装置は電極材からゲート電極５５を形成する。
　次に、製造装置は、半導体基板５１の上方に、ＳｉＮ又はＳｉＯ２などの絶縁膜を形成する。次に、製造装置は、絶縁膜をエッチバックする。これにより、図６Ａ及び図６Ｂに示すように、製造装置は、ゲート電極５５の第１部位５５１の側面にサイドウォール５６を形成する。
　次に、図７Ａ及び図７Ｂに示すように、製造装置は、半導体基板５１の表面５１ａ上にレジストパターンＲＰ１を形成する。レジストパターンＲＰ１は、ＭＯＳトランジスタ５０のドレインが形成される領域を覆い、ソースが形成される領域の上方を開口する形状を有する。次に、製造装置は、レジストパターンＲＰ１とサイドウォール５６とをマスクに用いて、半導体基板５１の表面５１ａ側にＮ型の不純物をイオン注入する。このときのＮ型不純物の注入エネルギーをＥ１とする。Ｎ型不純物は、例えばリンである。これにより、半導体基板５１にソース領域５７（図２Ｂ参照）を形成する。その後、製造装置は、レジストパターンＲＰ１を除去する。
　次に、図８Ａ及び図８Ｂに示すように、製造装置は、半導体基板５１の表面５１ａ上にレジストパターンＲＰ２を形成する。レジストパターンＲＰ２は、ＭＯＳトランジスタ５０のソースが形成される領域を覆い、ドレインが形成される領域の上方を開口する形状を有する。次に、製造装置は、レジストパターンＲＰ２とサイドウォール５６とをマスクに用いて、半導体基板５１の表面５１ａ側にＮ型不純物をイオン注入する。このときのＮ型不純物の注入エネルギーをＥ２とする。Ｎ型不純物のイオン種とドーズ量は、例えば、ドレインを形成するときのイオン注入工程（図７Ａ及び図７Ｂ参照）と同じである。これにより、半導体基板５１にドレイン領域５８（図２Ｂ参照）を形成する。その後、製造装置は、レジストパターンＲＰ２を除去する。
　次に、製造装置は、Ｎ型不純物がイオン注入された半導体基板５１にアニール処理を施して、ソース領域５７及びドレイン領域５８に含まれるＮ型不純物を活性化させる。以上の工程を経て、ＭＯＳトランジスタ５０が完成する。
　上記の製造工程では、ソース領域５７を形成する際のＮ型不純物の注入エネルギーＥ１を、ドレイン領域５８を形成する際のＮ型不純物の注入エネルギーＥ２よりも大きく設定する。これにより、半導体基板５１の表面５１ａを基準面として、ソース領域５７におけるＮ型不純物の注入ピーク位置を、ドレイン領域５８におけるＮ型不純物の注入ピーク位置よりも深くすることができる。また、アニール処理によるＮ型不純物の活性化後は、図２に示したように、ソース領域５７の接合深さＸｊ１を、ドレイン領域５８の接合深さＸｊ２よりも深くすることができる（Ｘｊ１＞Ｘｊ２）。
（実施形態１の効果）
　以上説明したように、本開示の実施形態１に係る撮像装置１は、半導体基板５１と、半導体基板５１の表面５１ａ側に設けられたＭＯＳトランジスタ５０と、を備える。ＭＯＳトランジスタ５０は、上面５３ａと、上面５３ａと交差する側面５３ｂ、５３ｃとを有する半導体領域５３と、半導体領域５３の上面５３ａと側面５３ｂ、５３ｃとを覆うゲート電極５５と、半導体領域５３とゲート電極５５との間に配置されたゲート絶縁膜５４と、ゲート電極５５のゲート長方向において半導体領域５３の一方の側に接続するソース領域５７と、ゲート電極５５のゲート長方向において半導体領域５３の他方の側に接続するドレイン領域５８と、を有する。表面５１ａからソース領域５７の底部までの接合深さＸｊ１と、表面５１ａからドレイン領域５８の底部までの接合深さＸｊ２は、互いに深さが異なる。例えば、ＭＯＳトランジスタ５０は、読出回路３０の増幅トランジスタ３４として用いられる。また、ソース領域５７の接合深さＸｊは、ドレイン領域５８の接合深さＸｊ２よりも深い。
　これによれば、ソース領域５７側のサイドウォール５６下の界面準位が不活性化される。これにより、増幅トランジスタ３４として用いられるＭＯＳトランジスタ５０において、１／ｆノイズの低減が可能である。また、ドレイン領域５８の横方向への拡がりを抑えることができるので、ドレイン領域５８の周辺に他の素子を近接して配置することができる。ドレイン領域５８と他の素子との距離を短くすることができるため、画素２１の微細化が可能である。
　また、ＭＯＳトランジスタ５０は、掘り込みゲート構造であるため、プレーナ型のＭＯＳトランジスタと比べて、チャネルの電流方向（例えば、Ｘ軸方向）に対する断面積を増大することができ、オン抵抗の低減が可能である。
（ＭＯＳトランジスタの変形例）
　本開示の実施形態１において、ソース領域５７の接合深さＸｊ１と、ゲート電極５５の掘り込み長さｄｇ１は、同じ長さ又はほぼ同じ長さに限定されない。例えば、製造ばらつきにより、Ｘｊ１＞ｄｇ１となっていてもよいし、Ｘｊ１＜ｄｇ１となっていてもよい。
（１）変形例１
　図９は、本開示の実施形態１に係るＭＯＳトランジスタ５０Ａの構成例（変形例１）を示す断面図である。図９に示すＭＯＳトランジスタ５０Ａは、本開示の「第１電界効果トランジスタ」の一例である。ＭＯＳトランジスタ５０Ａにおいて、ソース領域５７の接合深さＸｊ１は、ゲート電極５５の掘り込み長さｄｇ１よりも浅く、ドレイン領域５８の接合深さＸｊ２よりも深い。ＭＯＳトランジスタ５０Ａにおいて、Ｘｊ１、Ｘｊ２、ｄｇ１の大小関係は、ｄｇ１＞Ｘｊ１＞Ｘｊ２となっている。このような構成であっても、Ｘｊ１＞Ｘｊ２であるため、ＭＯＳトランジスタ５０Ａにおける１／ｆノイズの低減と、画素２１の微細化とが可能である。また、ＭＯＳトランジスタ５０Ａは、掘り込みゲート構造であるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。
（２）変形例２
　図１０は、本開示の実施形態１に係るＭＯＳトランジスタ５０Ｂの構成例（変形例２）を示す断面図である。図１０に示すＭＯＳトランジスタ５０Ｂは、本開示の「第１電界効果トランジスタ」の一例である。ＭＯＳトランジスタ５０Ｂにおいて、ソース領域５７の接合深さＸｊ１は、ゲート電極５５の掘り込み長さｄｇ１よりも深い。また、ゲート電極５５の掘り込み長さｄｇ１は、ドレイン領域５８の接合深さＸｊ２よりも長い。ＭＯＳトランジスタ５０Ｂにおいて、Ｘｊ１、Ｘｊ２、ｄｇ１の大小関係は、Ｘｊ１＞ｄｇ１＞Ｘｊ２となっている。このような構成であっても、Ｘｊ１＞Ｘｊ２であるため、ＭＯＳトランジスタ５０Ｂにおける１／ｆノイズの低減と、画素２１の微細化とが可能である。また、ＭＯＳトランジスタ５０Ｂは、掘り込みゲート構造であるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。
（読出し回路の構成例）
　実施形態１の応用例として、図１に示した読出回路３０の増幅トランジスタ３４が掘り込みゲート構造のＭＯＳトランジスタ５０で構成され、読出回路３０の選択トランジスタ３５がプレーナ型のＭＯＳトランジスタ６０（本開示の「第２電界効果トランジスタ」の一例）で構成されている場合を示す。
　図１１Ａは、本開示の実施形態１に係る読出回路３０の構成例を示す平面図である。図１１Ｂ及び図１１Ｃは、本開示の実施形態１に係る読出回路３０の構成例を示す断面図である。図１１Ｂは、図１１ＡをＸ１１－Ｘ１１’線で切断した断面を示している。図１１Ｃは、図１１ＡをＹ１１－Ｙ１１’線で切断した断面を示している。
　図１１Ａから図１１Ｃに示すように、掘り込みゲート構造のＭＯＳトランジスタ５０と、プレーナ型のＭＯＳトランジスタ６０は、半導体基板５１の表面５１ａ側にそれぞれ設けられている。ＭＯＳトランジスタ５０、６０は互いに直列に接続されている。
　ＭＯＳトランジスタ６０は、Ｎ型のＭＯＳトランジスタである。ＭＯＳトランジスタ６０は、チャネルが形成されるＰ型の半導体領域６３（本開示の「第２半導体領域」の一例）と、ゲート絶縁膜６４（本開示の「第２ゲート絶縁膜」の一例）と、ゲート電極６５（本開示の「第２ゲート電極」の一例）と、サイドウォール６６と、半導体基板５１に設けられたＮ型のソース領域６７（本開示の「第２ソース領域」の一例）と、半導体基板５１に設けられたＮ型のドレイン領域６８（本開示の「第２ドレイン領域」の一例）と、を有する。
　半導体領域６３は、半導体基板５１の一部であり、単結晶のシリコンで構成されている。または、半導体領域６３は、エピタキシャル成長法によって、半導体基板５１上に形成された単結晶のシリコン層であってもよい。ＭＯＳトランジスタ６０のゲート長方向（例えば、Ｘ軸方向）において、半導体領域６３の一方の側にソース領域６７が接続し、半導体領域６３の他方の側にドレイン領域６８が接続している。また、半導体基板５１の表面５１ａからソース領域６７の底部までの深さ（接合深さ）をＸｊ３とすると、接合深さＸｊ３は、ＭＯＳトランジスタ５０のドレイン領域５８の接合深さＸｊ２と同じ深さ又はほぼ同じ深さとなっている（Ｘｊ２＝Ｘｊ３）。読出回路３０において、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１の大小関係は、Ｘｊ１＝ｄｇ１＞Ｘｊ２＝Ｘｊ３、となっている。なお、接合深さＸｊ３は本開示の「第３の深さ」の一例であり、接合深さＸｊ２は本開示の「第４の深さ」の一例である。また、ソース領域６７及びドレイン領域６８は、ＬＤＤ構造を有してもよい。
　読出回路３０において、増幅トランジスタ３４は、掘り込みゲート構造のＭＯＳトランジスタ５０で構成される。これにより、増幅トランジスタ３４における１／ｆノイズの低減と、画素２１の微細化とが可能である。また、増幅トランジスタ３４は、掘り込みゲート構造であるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。また、ＭＯＳトランジスタ６０のドレイン領域６８は、ＭＯＳトランジスタ５０のソース領域５７と共通の不純物拡散層で構成されている。これにより、ドレイン領域６８とソース領域５７とをそれぞれ別個の不純物拡散層で構成する場合と比べて、読出回路３０の面積を低減することができる。画素２１のさらなる微細化が可能である。
（読出回路の変形例）
（１）変形例１
　本開示の実施形態１では、図１１Ａから図１１Ｃに示した読出回路３０の代わりに、図１２に示す読出回路３０Ａを用いてもよい。図１２は、本開示の実施形態１に係る読出回路３０Ａの構成例（変形例１）を示す断面図である。図１２に示すように、読出回路３０Ａでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ａで構成され、選択トランジスタ３５（図２参照）がプレーナ型のＭＯＳトランジスタ６０で構成されている。図９を参照しながら説明したように、ＭＯＳトランジスタ５０Ａにおいて、ソース領域５７の接合深さＸｊ１は、ゲート電極５５の掘り込み長さｄｇ１よりも浅く、ドレイン領域５８の接合深さＸｊ２よりも深い。読出回路３０Ａにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１の大小関係は、ｄｇ１＞Ｘｊ１＞Ｘｊ２＝Ｘｊ３、となっている。
　読出回路３０Ａにおいて、増幅トランジスタ３４は、掘り込みゲート構造のＭＯＳトランジスタ５０Ａで構成される。これにより、増幅トランジスタ３４における１／ｆノイズの低減と、画素２１の微細化とが可能である。また、増幅トランジスタ３４は、掘り込みゲート構造であるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。また、ドレイン領域６８とソース領域５７は共通の不純物拡散層で構成されている。これにより、読出回路３０Ａの面積を低減することができる。画素２１のさらなる微細化が可能である。
（２）変形例２
　本開示の実施形態１では、図１１Ａから図１１Ｃに示した読出回路３０の代わりに、図１３に示す読出回路３０Ｂを用いてもよい。図１３は、本開示の実施形態１に係る読出回路３０Ｂの構成例（変形例２）を示す断面図である。図１３に示すように、読出回路３０Ｂでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ｂで構成され、選択トランジスタ３５（図２参照）がプレーナ型のＭＯＳトランジスタ６０で構成されている。図１０を参照しながら説明したように、ＭＯＳトランジスタ５０Ｂにおいて、ソース領域５７の接合深さＸｊ１は、ゲート電極５５の掘り込み長さｄｇ１よりも深い。また、ゲート電極５５の掘り込み長さｄｇ１は、ドレイン領域５８の接合深さＸｊ２よりも長い。読出回路３０Ｂにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１の大小関係は、Ｘｊ１＞ｄｇ１＞Ｘｊ２＝Ｘｊ３、となっている。
　読出回路３０Ｂにおいて、増幅トランジスタ３４は、掘り込みゲート構造のＭＯＳトランジスタ５０Ｂで構成される。これにより、増幅トランジスタ３４における１／ｆノイズの低減と、画素２１の微細化とが可能である。また、増幅トランジスタ３４は、掘り込みゲート構造であるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。また、ドレイン領域６８とソース領域５７は共通の不純物拡散層で構成されている。これにより、読出回路３０Ｂは、面積を低減することができる。画素２１のさらなる微細化が可能である。
（３）変形例３
　上記の読出回路３０、３０Ａ、３０Ｂでは、選択トランジスタ３５がプレーナ型のＭＯＳトランジスタ６０で構成されていることを説明した。しかしながら、選択トランジスタ３５は、掘り込みゲート構造のＭＯＳトランジスタで構成されていてもよい。
　図１４は、本開示の実施形態１に係る読出回路３０Ｃの構成例（変形例３）を示す断面図である。図１４に示すように、読出回路３０Ｃでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０で構成され、選択トランジスタ３５（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ１６０（本開示の「第２電界効果トランジスタ」の一例）で構成されている。ＭＯＳトランジスタ１６０のゲート電極６５は、ＭＯＳトランジスタ５０のゲート電極５５と同様に、掘り込みゲート構造を有する。図１４に示すように、ＭＯＳトランジスタ１６０において、半導体基板５１の表面５１ａからゲート電極６５の底部までの長さ（以下、掘り込み長さ）をｄｇ２とすると、掘り込み長さｄｇ２は、ＭＯＳトランジスタ５０のゲート電極５５の掘り込み長さｄｇ１と同じ長さ又はほぼ同じ長さとなっている（ｄｇ２＝ｄｇ１）。また、ＭＯＳトランジスタ１６０のソース領域６７の接合深さＸｊ３は、ゲート電極６５の掘り込み長さｄｇ２と同じ長さ又はほぼ同じ長さとなっている（Ｘｊ３＝ｄｇ２）。読出回路３０Ｃにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１、ｄｇ２の大小関係は、ｄｇ１＝ｄｇ２＝Ｘｊ１＝Ｘｊ３＞Ｘｊ２、となっている。
　読出回路３０Ｃにおいて、増幅トランジスタ３４は掘り込みゲート構造のＭＯＳトランジスタ５０で構成される。これにより、読出回路３０Ｃは、図１１Ａから図１１Ｃに示した読出回路３０と同様の効果を奏する。また、読出回路３０Ｃにおいて、選択トランジスタ３５は、掘り込みゲート構造のＭＯＳトランジスタ１６０で構成される。これにより、選択トランジスタ３５は、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。
（４）変形例４
　図１５は、本開示の実施形態１に係る読出回路３０Ｄの構成例（変形例４）を示す断面図である。図１５に示すように、読出回路３０Ｄでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ａで構成され、選択トランジスタ３５（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ１６０Ａ（本開示の「第２電界効果トランジスタ」の一例）で構成されている。ＭＯＳトランジスタ１６０Ａにおいて、ソース領域６７の接合深さＸｊ３は、ゲート電極６５の掘り込み長さｄｇ２よりも浅く、ドレイン領域６８の接合深さＸｊ１と同じ又はほぼ同じ深さとなっている。読出回路３０Ｄにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１、ｄｇ２の大小関係は、ｄｇ１＝ｄｇ２＞Ｘｊ１＝Ｘｊ３＞Ｘｊ２、となっている。
　読出回路３０Ｄにおいて、増幅トランジスタ３４は掘り込みゲート構造のＭＯＳトランジスタ５０Ａで構成される。これにより、読出回路３０Ｄは、図１２に示した読出回路３０Ａと同様の効果を奏する。また、読出回路３０Ｄにおいて、選択トランジスタ３５は、掘り込みゲート構造のＭＯＳトランジスタ１６０Ａで構成される。これにより、選択トランジスタ３５は、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。
（５）変形例５
　図１６は、本開示の実施形態１に係る読出回路３０Ｅの構成例（変形例５）を示す断面図である。図１６に示すように、読出回路３０Ｅでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ｂで構成され、選択トランジスタ３５（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ１６０Ｂ（本開示の「第２電界効果トランジスタ」の一例）で構成されている。ＭＯＳトランジスタ１６０Ｂにおいて、ソース領域６７の接合深さＸｊ３は、ゲート電極６５の掘り込み長さｄｇ２よりも深く、ドレイン領域６８の接合深さＸｊ１と同じ又はほぼ同じ深さとなっている。読出回路３０Ｅにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１、ｄｇ２の大小関係は、Ｘｊ１＝Ｘｊ３＞ｄｇ１＝ｄｇ２＞Ｘｊ２、となっている。
　読出回路３０Ｅにおいて、増幅トランジスタ３４は掘り込みゲート構造のＭＯＳトランジスタ５０Ｂで構成される。これにより、読出回路３０Ｅは、図１３に示した読出回路３０Ｂと同様の効果を奏する。また、読出回路３０Ｅにおいて、選択トランジスタ３５は、掘り込みゲート構造のＭＯＳトランジスタ１６０Ｂで構成される。これにより、選択トランジスタ３５は、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。
（６）変形例６
　上記の変形例３から５では、選択トランジスタ３５として、掘り込みゲート構造のＭＯＳトランジスタ１６０、１６０Ａ、１６０Ｂが用いられることを説明した。ＭＯＳトランジスタ１６０、１６０Ａ、１６０Ｂにおいて、ソース領域６７の接合深さＸｊ３とドレイン領域６８の接合深さＸｊ１は、互いに同じ深さである（Ｘｊ１＝Ｘｊ３）。しかしながら、接合深さＸｊ１、Ｘｊ３は、互いに異なる深さであってもよい。すなわち、接合深さＸｊ１、Ｘｊ３は、互いに非対称であってもよい。
　図１７は、本開示の実施形態１に係る読出回路３０Ｆの構成例（変形例６）を示す断面図である。図１７に示すように、読出回路３０Ｆでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ａで構成され、選択トランジスタ３５（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ１６０Ｃ（本開示の「第２電界効果トランジスタ」の一例）で構成されている。ＭＯＳトランジスタ１６０Ｃにおいて、ソース領域６７の接合深さＸｊ３は、ドレイン領域６８の接合深さＸｊ１よりも深い。また、ソース領域６７の接合深さＸｊ３は、ゲート電極６５の掘り込み長さｄｇ２と同じ又はほぼ同じ深さとなっている。読出回路３０Ｆにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１、ｄｇ２の大小関係は、ｄｇ１＝ｄｇ２＝Ｘｊ３＞Ｘｊ１＞Ｘｊ２、となっている。
　読出回路３０Ｆにおいて、増幅トランジスタ３４は掘り込みゲート構造のＭＯＳトランジスタ５０Ａで構成されている。また、選択トランジスタ３５として用いられるＭＯＳトランジスタ１６０Ｃは、掘り込みゲート構造である。これにより、読出回路３０Ｆは、図１５に示した読出回路３０Ｄと同様の効果を奏する。また、ＭＯＳトランジスタ１６０Ｃでは、Ｘｊ３＞Ｘｊ１となっている。これにより、読出回路３０Ｆでは、増幅トランジスタ３４だけでなく、選択トランジスタ３５においても、１／ｆノイズの低減が可能である。
（７）変形例７
　図１８は、本開示の実施形態１に係る読出回路３０Ｇの構成例（変形例７）を示す断面図である。図１８に示すように、読出回路３０Ｇでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０で構成され、選択トランジスタ３５（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ１６０Ｄ（本開示の「第２電界効果トランジスタ」の一例）で構成されている。ＭＯＳトランジスタ１６０Ｄにおいて、ソース領域６７の接合深さＸｊ３は、ドレイン領域６８の接合深さＸｊ１よりも浅い。また、ドレイン領域６８の接合深さＸｊ１は、ゲート電極６５の掘り込み長さｄｇ２と同じ又はほぼ同じ深さとなっている。読出回路３０Ｇにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１、ｄｇ２の大小関係は、ｄｇ１＝ｄｇ２＝Ｘｊ１＞Ｘｊ３＞Ｘｊ２、となっている。
　読出回路３０Ｇにおいて、増幅トランジスタ３４は掘り込みゲート構造のＭＯＳトランジスタ５０で構成されている。また、選択トランジスタ３５として用いられるＭＯＳトランジスタ１６０Ｄは、掘り込みゲート構造である。これにより、読出回路３０Ｇは、図１４に示した読出回路３０Ｃと同様の効果を奏する。また、ＭＯＳトランジスタ１６０Ｄでは、Ｘｊ３＜Ｘｊ１となっている。これにより、ソース領域６７と比べて、ドレイン領域６８の横方向への拡がりを大きくすることができ、ドレイン端での電界集中を緩和することができる。これにより、読出回路３０Ｇでは、選択トランジスタ３５のホットキャリア耐性を向上させることが可能である。
＜実施形態２＞
　上記の実施形態１では、埋め込みゲート構造のＭＯＳトランジスタ５０から５０Ｂにおいて、ソース領域５７の接合深さＸｊ１が、ドレイン領域５８の接合深さＸｊ２よりも深いことを説明した。しかしながら、本開示の実施形態はこれに限定されない。本開示の実施形態では、ソース領域５７の接合深さＸｊ１が、ドレイン領域５８の接合深さＸｊ２よりも浅くてもよい。すなわち、ドレイン領域５８の接合深さＸｊ２が、ソース領域５７の接合深さＸｊ１よりも深くてもよい。
（ＭＯＳトランジスタの構成例）
　図１９は、本開示の実施形態２に係るＭＯＳトランジスタ５０Ｃの構成例を示す断面図である。図１９に示すＭＯＳトランジスタ５０Ｃは、本開示の「第１電界効果トランジスタ」の一例である。ＭＯＳトランジスタ５０Ｃにおいて、ドレイン領域５８の接合深さＸｊ２は、ゲート電極５５の掘り込み長さｄｇ１と同じ又はほぼ同じ深さであり、ソース領域５７の接合深さＸｊ１よりも深い。長さｄｇ１は、ソース領域５７の接合深さＸｊ１よりも長い。ＭＯＳトランジスタ５０Ｃにおいて、Ｘｊ１、Ｘｊ２、ｄｇ１の大小関係は、Ｘｊ２＝ｄｇ１＞Ｘｊ１となっている。また、ＭＯＳトランジスタ５０Ｃでは、Ｘｊ１＞Ｘｊ２であるため、ソース領域５７の横方向への拡がりである距離Ｌｄ１よりも、ドレイン領域５８の横方向への拡がりである距離Ｌｄ２の方が大きい（Ｌｄ１＜Ｌｄ２）。
　このような構成であれば、ドレイン端での電界集中を緩和することができ、ホットキャリア耐性の向上が可能である。また、ソース領域５７は横方向への拡がりが抑制されているため、ソース領域５７の周辺に他の素子を近接して配置した場合でも、他の素子に悪影響を及ぼさないようにすることができる。ソース領域５７の周囲に他の素子を近接して配置することができるため、画素１２の微細化が可能である。また、ＭＯＳトランジスタ５０Ｃは、掘り込みゲート構造であるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。
（ＭＯＳトランジスタの変形例）
　本開示の実施形態２において、ドレイン領域５８の接合深さＸｊ２と、ゲート電極５５の掘り込み長さｄｇ１は、同じ長さ又はほぼ同じ長さに限定されない。例えば、製造ばらつきにより、Ｘｊ２＞ｄｇ１となっていてもよいし、Ｘｊ２＜ｄｇ１となっていてもよい。
（１）変形例１
　図２０は、本開示の実施形態２に係るＭＯＳトランジスタ５０Ｄの構成例（変形例１）を示す断面図である。図２０に示すＭＯＳトランジスタ５０Ｄは、本開示の「第１電界効果トランジスタ」の一例である。ＭＯＳトランジスタ５０Ｄにおいて、ドレイン領域５８の接合深さＸｊ２は、ゲート電極５５の掘り込み長さｄｇ１よりも浅く、ソース領域５７の接合深さＸｊ１よりも深い。ＭＯＳトランジスタ５０Ｄにおいて、Ｘｊ１、Ｘｊ２、ｄｇ１の大小関係は、ｄｇ１＞Ｘｊ２＞Ｘｊ１となっている。このような構成であっても、Ｘｊ２＞Ｘｊ１であるため、ＭＯＳトランジスタ５０Ｄにおけるホットキャリア耐性の向上と画素２１の微細化とが可能である。また、ＭＯＳトランジスタ５０Ｄは、掘り込みゲート構造であるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。
（２）変形例２
　図２１は、本開示の実施形態２に係るＭＯＳトランジスタ５０Ｅの構成例（変形例２）を示す断面図である。図２１に示すＭＯＳトランジスタ５０Ｅは、本開示の「第１電界効果トランジスタ」の一例である。ＭＯＳトランジスタ５０Ｅにおいて、ドレイン領域５８の接合深さＸｊ２は、ゲート電極５５の掘り込み長さｄｇ１よりも深い。また、ゲート電極５５の掘り込み長さｄｇ１は、ソース領域５７の接合深さＸｊ１よりも長い。ＭＯＳトランジスタ５０Ｅにおいて、Ｘｊ１、Ｘｊ２、ｄｇ１の大小関係は、Ｘｊ２＞ｄｇ１＞Ｘｊ１となっている。このような構成であっても、Ｘｊ２＞Ｘｊ１であるため、ＭＯＳトランジスタ５０Ｅにおけるホットキャリア耐性の向上と画素２１の微細化とが可能である。また、ＭＯＳトランジスタ５０Ｅは、掘り込みゲート構造であるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。
（読出し回路の構成例）
　実施形態２の応用例として、図１に示した読出回路３０の増幅トランジスタ３４が掘り込みゲート構造のＭＯＳトランジスタ５０Ｃで構成され、読出回路３０の選択トランジスタ３５がプレーナ型のＭＯＳトランジスタ６０で構成されている場合を示す。
　図２２は、本開示の実施形態２に係る読出回路３０Ｈの構成例を示す断面図である。図２２に示すように、読出回路３０Ｈでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ｃで構成され、選択トランジスタ３５（図２参照）がプレーナ型のＭＯＳトランジスタ６０で構成されている。図１９を参照しながら説明したように、ＭＯＳトランジスタ５０Ｃにおいて、ドレイン領域５８の接合深さＸｊ２は、ゲート電極５５の掘り込み長さｄｇ１と同じ又はほぼ同じ深さであり、ソース領域５７の接合深さＸｊ１よりも深い。読出回路３０Ｈにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１の大小関係は、ｄｇ１＝Ｘｊ２＞Ｘｊ１＝Ｘｊ３、となっている。
　読出回路３０Ｈにおいて、増幅トランジスタ３４は、掘り込みゲート構造のＭＯＳトランジスタ５０Ｃで構成される。これにより、増幅トランジスタ３４におけるホットキャリア耐性の向上と、画素２１の微細化とが可能である。また、増幅トランジスタ３４は、掘り込みゲート構造であるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。また、ドレイン領域６８とソース領域５７は共通の不純物拡散層で構成されている。これにより、読出回路３０Ｈの面積を低減することができる。画素２１のさらなる微細化が可能である。
（読出回路の変形例）
（１）変形例１
　本開示の実施形態２では、図２２に示した読出回路３０Ｈの代わりに、図２３に示す読出回路３０Ｉを用いてもよい。図２３は、本開示の実施形態２に係る読出回路３０Ｉの構成例（変形例１）を示す断面図である。図２３に示すように、読出回路３０Ｉでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ｄで構成され、選択トランジスタ３５（図２参照）がプレーナ型のＭＯＳトランジスタ６０で構成されている。図２０を参照しながら説明したように、ＭＯＳトランジスタ５０Ｄにおいて、ドレイン領域５８の接合深さＸｊ２は、ゲート電極５５の掘り込み長さｄｇ１よりも浅く、ソース領域５７の接合深さＸｊ１よりも深い。読出回路３０Ｉにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１の大小関係は、ｄｇ１＞Ｘｊ２＞Ｘｊ１＝Ｘｊ３、となっている。
　読出回路３０Ｉにおいて、増幅トランジスタ３４は、掘り込みゲート構造のＭＯＳトランジスタ５０Ｄで構成される。これにより、増幅トランジスタ３４におけるホットキャリア耐性の向上と、画素２１の微細化とが可能である。また、増幅トランジスタ３４は、掘り込みゲート構造であるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。また、ドレイン領域６８とソース領域５７は共通の不純物拡散層で構成されている。これにより、読出回路３０Ｉの面積を低減することができる。画素２１のさらなる微細化が可能である。
（２）変形例２
　本開示の実施形態２では、図２２に示した読出回路３０Ｈの代わりに、図２４に示す読出回路３０Ｊを用いてもよい。図２４は、本開示の実施形態２に係る読出回路３０Ｊの構成例（変形例２）を示す断面図である。図２４に示すように、読出回路３０Ｊでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ｅで構成され、選択トランジスタ３５（図２参照）がプレーナ型のＭＯＳトランジスタ６０で構成されている。図２１を参照しながら説明したように、ＭＯＳトランジスタ５０Ｅにおいて、ドレイン領域５８の接合深さＸｊ２は、ゲート電極５５の掘り込み長さｄｇ１よりも深い。また、ゲート電極５５の掘り込み長さｄｇ１は、ソース領域５７の接合深さＸｊ１よりも長い。読出回路３０Ｈにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１の大小関係は、Ｘｊ２＞ｄｇ１＞Ｘｊ１＝Ｘｊ３、となっている。
　読出回路３０Ｊにおいて、増幅トランジスタ３４は、掘り込みゲート構造のＭＯＳトランジスタ５０Ｅで構成される。これにより、増幅トランジスタ３４におけるホットキャリア耐性の低減と、画素２１の微細化とが可能である。また、増幅トランジスタ３４は、掘り込みゲート構造であるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。また、ドレイン領域６８とソース領域５７は共通の不純物拡散層で構成されている。これにより、読出回路３０Ｊは、面積を低減することができる。画素２１のさらなる微細化が可能である。
（３）変形例３
　上記の読出回路３０Ｈ、３０Ｉ、３０Ｊでは、選択トランジスタ３５がプレーナ型のＭＯＳトランジスタ６０で構成されていることを説明した。しかしながら、実施形態２においても、選択トランジスタ３５は、掘り込みゲート構造のＭＯＳトランジスタで構成されていてもよい。
　図２５は、本開示の実施形態２に係る読出回路３０Ｋの構成例（変形例３）を示す断面図である。図２５に示すように、読出回路３０Ｋでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ｃで構成され、選択トランジスタ３５（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ１６０Ｅ（本開示の「第２電界効果トランジスタ」の一例）で構成されている。ＭＯＳトランジスタ１６０Ｅのゲート電極６５は、ＭＯＳトランジスタ５０Ｃのゲート電極５５と同様に、掘り込みゲート構造を有する。図２５に示すように、ＭＯＳトランジスタ１６０Ｅにおいて、半導体基板５１の表面５１ａからゲート電極６５の底部までの長さ（すなわち、掘り込み長さ）をｄｇ２とすると、掘り込み長さｄｇ２は、ＭＯＳトランジスタ５０Ｃのゲート電極５５の掘り込み長さｄｇ１と同じ長さ又はほぼ同じ長さとなっている（ｄｇ２＝ｄｇ１）。また、ＭＯＳトランジスタ１６０Ｅのソース領域６７の接合深さＸｊ３は、ゲート電極６５の掘り込み長さｄｇ２と同じ長さ又はほぼ同じ長さとなっている（Ｘｊ３＝ｄｇ２）。読出回路３０Ｋにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１、ｄｇ２の大小関係は、ｄｇ１＝ｄｇ２＝Ｘｊ２＝Ｘｊ３＞Ｘｊ１、となっている。
　読出回路３０Ｋにおいて、増幅トランジスタ３４は掘り込みゲート構造のＭＯＳトランジスタ５０Ｃで構成される。これにより、読出回路３０Ｋは、図２２に示した読出回路３０Ｈと同様の効果を奏する。また、読出回路３０Ｋにおいて、選択トランジスタ３５は、掘り込みゲート構造のＭＯＳトランジスタ１６０Ｅで構成される。これにより、選択トランジスタ３５は、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。また、Ｘｊ３＞Ｘｊ１であるため、ＭＯＳトランジスタ１６０Ｅでは、特にソース領域６７側において、サイドウォール６６下の界面準位が不活性化される。これにより、ＭＯＳトランジスタ１６０Ｅにおける１／ｆノイズの低減が可能である。
（４）変形例４
　図２６は、本開示の実施形態２に係る読出回路３０Ｌの構成例（変形例４）を示す断面図である。図２６に示すように、読出回路３０Ｌでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ｄで構成され、選択トランジスタ３５（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ１６０Ｆ（本開示の「第２電界効果トランジスタ」の一例）で構成されている。ＭＯＳトランジスタ１６０Ｆにおいて、ソース領域６７の接合深さＸｊ３は、ゲート電極６５の掘り込み長さｄｇ２よりも浅く、ドレイン領域６８の接合深さＸｊ１よりも深い。読出回路３０Ｌにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１、ｄｇ２の大小関係は、ｄｇ１＝ｄｇ２＞Ｘｊ２＝Ｘｊ３＞Ｘｊ１、となっている。
　読出回路３０Ｌにおいて、増幅トランジスタ３４は掘り込みゲート構造のＭＯＳトランジスタ５０Ｄで構成される。これにより、読出回路３０Ｌは、図２３に示した読出回路３０Ｉと同様の効果を奏する。また、読出回路３０Ｌにおいて、選択トランジスタ３５は、掘り込みゲート構造のＭＯＳトランジスタ１６０Ｆで構成される。これにより、選択トランジスタ３５は、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。また、Ｘｊ３＞Ｘｊ１であるため、ＭＯＳトランジスタ１６０Ｆにおける１／ｆノイズの低減が可能である。
（５）変形例５
　図２７は、本開示の実施形態２に係る読出回路３０Ｍの構成例（変形例５）を示す断面図である。図２７に示すように、読出回路３０Ｍでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ｅで構成され、選択トランジスタ３５（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ１６０Ｇ（本開示の「第２電界効果トランジスタ」の一例）で構成されている。ＭＯＳトランジスタ１６０Ｇにおいて、ソース領域６７の接合深さＸｊ３は、ゲート電極６５の掘り込み長さｄｇ２よりも深く、ドレイン領域６８の接合深さＸｊ１よりも深い。読出回路３０Ｍにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１、ｄｇ２の大小関係は、Ｘｊ２＝Ｘｊ３＞ｄｇ１＝ｄｇ２＞Ｘｊ１、となっている。
　読出回路３０Ｍにおいて、増幅トランジスタ３４は掘り込みゲート構造のＭＯＳトランジスタ５０Ｅで構成される。これにより、読出回路３０Ｍは、図２４に示した読出回路３０Ｊと同様の効果を奏する。また、読出回路３０Ｍにおいて、選択トランジスタ３５は、掘り込みゲート構造のＭＯＳトランジスタ１６０Ｇで構成される。これにより、選択トランジスタ３５は、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。また、Ｘｊ３＞Ｘｊ１であるため、ＭＯＳトランジスタ１６０Ｇにおける１／ｆノイズの低減が可能である。
（６）変形例６
　本開示の実施形態２において、増幅トランジスタ３４のソース領域６７及びドレイン領域６８は、半導体基板５１の表面５１ａからの深さが互いに非対称となっていてもよい。図２８は、本開示の実施形態２に係る読出回路３０Ｎの構成例（変形例６）を示す断面図である。図２８に示すように、読出回路３０Ｎでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ｃで構成され、選択トランジスタ３５（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ１６０Ｈ（本開示の「第２電界効果トランジスタ」の一例）で構成されている。ＭＯＳトランジスタ１６０Ｈにおいて、ソース領域６７の接合深さＸｊ３は、ゲート電極６５の掘り込み長さｄｇ２よりも浅く、ドレイン領域６８の接合深さＸｊ１よりも浅い。また、ドレイン領域６８の接合深さＸｊ１は、ゲート電極６５の掘り込み長さｄｇ２よりも浅い。読出回路３０Ｎにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１、ｄｇ２の大小関係は、ｄｇ１＝ｄｇ２＝Ｘｊ２＞Ｘｊ１＞Ｘｊ３、となっている。
　読出回路３０Ｎにおいて、増幅トランジスタ３４は、掘り込みゲート構造のＭＯＳトランジスタ５０Ｃで構成される。これにより、読出回路３０Ｎは、図２２に示した読出回路３０Ｈと同様の効果を奏する。また、選択トランジスタ３５は、掘り込みゲート構造のＭＯＳトランジスタ１６０Ｈで構成されるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。また、Ｘｊ３＜Ｘｊ１であるため、選択トランジスタ３５におけるホットキャリア耐性の向上が可能である。
（７）変形例７
　図２９は、本開示の実施形態２に係る読出回路３０Ｐの構成例（変形例７）を示す断面図である。図２９に示すように、読出回路３０Ｐでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ｃで構成され、選択トランジスタ３５（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ１６０Ｉ（本開示の「第２電界効果トランジスタ」の一例）で構成されている。ＭＯＳトランジスタ１６０Ｉにおいて、ソース領域６７の接合深さＸｊ３は、ゲート電極６５の掘り込み長さｄｇ２よりも深く、ドレイン領域６８の接合深さＸｊ１よりも深い。また、ドレイン領域６８の接合深さＸｊ１は、ゲート電極６５の掘り込み長さｄｇ２よりも浅い。読出回路３０Ｐにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１、ｄｇ２の大小関係は、ｄｇ１＝ｄｇ２＝Ｘｊ２＞Ｘｊ３＞Ｘｊ１、となっている。
　読出回路３０Ｐにおいて、増幅トランジスタ３４は、掘り込みゲート構造のＭＯＳトランジスタ５０Ｃで構成される。これにより、読出回路３０Ｐは、図２２に示した読出回路３０Ｈと同様の効果を奏する。また、選択トランジスタ３５は、掘り込みゲート構造のＭＯＳトランジスタ１６０Ｉで構成されるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。また、Ｘｊ３＞Ｘｊ１であるため、選択トランジスタ３５における１／ｆノイズの低減が可能である。
＜実施形態３＞
　本開示に係る技術（本技術）は、撮像装置に限定されるものではなく、例えば測距装置など、各種の光検出装置にも適用することができる。図３０は、本開示の実施形態３に係る測距装置２００の構成例を示すブロック図である。図３０に示すように、測距装置２００は、発光部２０１と、受光部２０２と、信号処理部２０３と、制御部２０４とを備える。
　発光部２０１は、例えば、複数の光源により光を発する。発光部２０１は、各光源としてＶＣＳＥＬ（垂直共振器面発光レーザ）によるレーザ発光素子を有しており、それら発光素子が例えばマトリクス状等の所定態様により配列されて構成されている。発光部２０１より発せられた光は、発光側光学系（図示せず）を介して測距対象としての被写体に照射される。そして、被写体からの反射光が、撮像側光学系（図示せず）を介して受光部２０２の受光面に入射する。
　受光部２０２は、ＣＭＯＳＣｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）センサ又はＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）センサなどのイメージセンサであり、上記の撮像装置１の少なくとも一部で構成されている。受光部２０２は、撮像側光学系を介して入射する被写体からの反射光を受光し、電気信号に変換して出力する。信号処理部２０３は、撮像装置１から出力される電気信号について、各種の処理を行い、デジタルデータとしての画像信号を得る。
　制御部２０４は、発光部２０１による発光動作に係る制御や、受光部２０２による受光（撮像）動作に係る制御を行う。また、制御部２０４は、入力される画像信号（つまり被写体からの反射光を受光して得られる画像信号）に基づき、被写体までの距離を測定する。制御部２０４は、例えばＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等を有するマイクロコンピュータ、或いはＤＳＰ等の情報処理装置を備えて構成されている。
　測距装置２００では、上述した撮像装置１が受光部２０２に適用される。これにより、性能の向上が図られた測距装置を得ることができる。
＜その他の実施形態＞
　上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、上記のＭＯＳトランジスタ５０、５０Ａから５０Ｅでは、ソース領域５７とドレイン領域５８との間で電流の流れる方向が切り替えられてもよい。これにより、上記のＭＯＳトランジスタ５０、５０Ａから５０Ｅにおいて、ソース領域５７がドレイン領域となり、ドレイン領域５８がソース領域となってもよい。同様に、上記のＭＯＳトランジスタ６０、１６０、１６０Ａから１６０Ｉにおいても、電流の流れる方向が切り替えられて、ソース領域６７がドレイン領域となり、ドレイン領域６８がソース領域となってもよい。このように、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本開示は以下のような構成も取ることができる。
（１）
　半導体基板と、
　前記半導体基板の一方の面側に設けられた第１電界効果トランジスタと、を備え、
　前記第１電界効果トランジスタは、
　第１面と、前記第１面と交差する第２面とを有する第１半導体領域と、
　前記第１半導体領域の前記第１面と前記第２面とを覆う第１ゲート電極と、
　前記第１半導体領域と前記第１ゲート電極との間に配置された第１ゲート絶縁膜と、
　前記第１ゲート電極のゲート長方向において前記第１半導体領域の一方の側に接続する第１ソース領域と、
　前記第１ゲート電極のゲート長方向において前記第１半導体領域の他方の側に接続する第１ドレイン領域と、を有し、
　前記一方の面から前記第１ソース領域の底部までの深さを第１の深さとし、前記一方の面から前記第１ドレイン領域の底部までの深さを第２の深さとすると、
　前記第１の深さと前記第２の深さは互いに深さが異なる、撮像装置。
（２）
　前記第１の深さは、前記第２の深さよりも深い、前記（１）に記載の撮像装置。
（３）
　前記第２の深さは、前記第１の深さよりも深い、前記（１）に記載の撮像装置。
（４）
　前記第１ゲート電極は、
　前記第１面を覆う第１部位と、
　前記第２面を覆う第２部位と、を有し、
　前記第１面の法線方向における第２部位の長さは、前記第１の深さ及び前記第２の深さの少なくとも一方よりも長い、前記（１）から（３）のいずれか１項に記載の撮像装置。
（５）
　前記半導体基板の前記一方の面側に設けられた第２電界効果トランジスタ、をさらに備え、
　前記第２電界効果トランジスタは、
　第２半導体領域と、
　前記第２半導体領域を覆う第２ゲート電極と、
　前記第２半導体領域と前記第２ゲート電極との間に配置された第２ゲート絶縁膜と、
　前記第２ゲート電極のゲート長方向において前記第２半導体領域の一方の側に接続する第２ソース領域と、
　前記第２ゲート電極のゲート長方向において前記第２半導体領域の他方の側に接続する第２ドレイン領域と、を有し、
　前記第１ソース領域と前記第２ドレイン領域は、共通の不純物拡散層で構成されている、前記（１）から（４）のいずれか１項に記載の撮像装置。
（６）
　前記一方の面から前記第２ソース領域の底部までの深さを第３の深さとし、前記一方の面から前記第２ドレイン領域の底部までの深さを第４の深さとすると、前記第３の深さと前記第４の深さは互いに深さが異なる、前記（５）に記載の撮像装置。
（７）
　光電変換素子、をさらに備え、
　前記第１電界効果トランジスタは、前記光電変換素子から出力される電気信号を増幅する増幅トランジスタとして用いられる、前記（１）から（６）のいずれか１項に記載の撮像装置。
（８）
　半導体基板と、
　前記半導体基板の一方の面側に設けられた第１電界効果トランジスタと、を備え、
　前記第１電界効果トランジスタは、
　第１面と、前記第１面と交差する第２面とを有する第１半導体領域と、
　前記第１半導体領域の前記第１面と前記第２面とを覆う第１ゲート電極と、
　前記第１半導体領域と前記第１ゲート電極との間に配置された第１ゲート絶縁膜と、
　前記第１ゲート電極のゲート長方向において前記第１半導体領域の一方の側に接続する第１ソース領域と、
　前記第１ゲート電極のゲート長方向において前記第１半導体領域の他方の側に接続する第１ドレイン領域と、を有し、
　前記一方の面から前記第１ソース領域の底部までの深さを第１の深さとし、前記一方の面から前記第１ドレイン領域の底部までの深さを第２の深さとすると、
　前記第１の深さと前記第２の深さは互いに深さが異なる、光検出装置。
１　撮像装置
１２　画素
１３　垂直駆動回路
１４　カラム信号処理回路
１５　水平駆動回路
１６　出力回路
１７　制御回路
２１　画素
２２　水平信号線
２３　垂直信号線
２４　データ出力信号線
３０　読出回路
３０Ａから３０Ｎ、３０Ｐ　読出回路
３１　フォトダイオード
３２　転送トランジスタ
３３　フローティングディフュージョン
３４　増幅トランジスタ
３５　選択トランジスタ
３６　リセットトランジスタ
３７　ソース領域
５０、５０Ａから５０Ｅ、６０、６０Ａから６０Ｉ　ＭＯＳトランジスタ
５１　半導体基板
５１ａ　表面
５２　素子分離層
５３　半導体領域
５３ａ　上面
５３ｂ、５３ｃ　側面
５４、６４　ゲート絶縁膜
５５、６５　ゲート電極
５６、６６　サイドウォール
５７、６７　ソース領域
５８、６８　ドレイン領域
６０　ＭＯＳトランジスタ
６３　半導体領域
２００　測距装置
２０１　発光部
２０２　受光部
２０３　信号処理部
２０４　制御部
５５１　第１部位
５５１ｓ１、５５１ｓ２　側面
５５２　第２部位
５５３　第３部位
Ｈ１、Ｈ２　トレンチ
Ｌｄ１、Ｌｄ２　距離
ＲＰ１、ＲＰ２　レジストパターン
ＲＳＴ　リセット信号
ＳＥＬ　選択信号
ＴＲＧ　転送信号
Ｖｄｄ　ドレイン電源

Claims (8)

  1. 　半導体基板と、
    　前記半導体基板の一方の面側に設けられた第１電界効果トランジスタと、を備え、
    　前記第１電界効果トランジスタは、
    　第１面と、前記第１面と交差する第２面とを有する第１半導体領域と、
    　前記第１半導体領域の前記第１面と前記第２面とを覆う第１ゲート電極と、
    　前記第１半導体領域と前記第１ゲート電極との間に配置された第１ゲート絶縁膜と、
    　前記第１ゲート電極のゲート長方向において前記第１半導体領域の一方の側に接続する第１ソース領域と、
    　前記第１ゲート電極のゲート長方向において前記第１半導体領域の他方の側に接続する第１ドレイン領域と、を有し、
    　前記一方の面から前記第１ソース領域の底部までの深さを第１の深さとし、前記一方の面から前記第１ドレイン領域の底部までの深さを第２の深さとすると、
    　前記第１の深さと前記第２の深さは互いに深さが異なる、撮像装置。
  2. 　前記第１の深さは、前記第２の深さよりも深い、請求項１に記載の撮像装置。
  3. 　前記第２の深さは、前記第１の深さよりも深い、請求項１に記載の撮像装置。
  4. 　前記第１ゲート電極は、
    　前記第１面を覆う第１部位と、
    　前記第２面を覆う第２部位と、を有し、
    　前記第１面の法線方向における第２部位の長さは、前記第１の深さ及び前記第２の深さの少なくとも一方よりも長い、請求項１に記載の撮像装置。
  5. 　前記半導体基板の前記一方の面側に設けられた第２電界効果トランジスタ、をさらに備え、
    　前記第２電界効果トランジスタは、
    　第２半導体領域と、
    　前記第２半導体領域を覆う第２ゲート電極と、
    　前記第２半導体領域と前記第２ゲート電極との間に配置された第２ゲート絶縁膜と、
    　前記第２ゲート電極のゲート長方向において前記第２半導体領域の一方の側に接続する第２ソース領域と、
    　前記第２ゲート電極のゲート長方向において前記第２半導体領域の他方の側に接続する第２ドレイン領域と、を有し、
    　前記第１ソース領域と前記第２ドレイン領域は、共通の不純物拡散層で構成されている、請求項１に記載の撮像装置。
  6. 　前記一方の面から前記第２ソース領域の底部までの深さを第３の深さとし、前記一方の面から前記第２ドレイン領域の底部までの深さを第４の深さとすると、前記第３の深さと前記第４の深さは互いに深さが異なる、請求項５に記載の撮像装置。
  7. 　光電変換素子、をさらに備え、
    　前記第１電界効果トランジスタは、前記光電変換素子から出力される電気信号を増幅する増幅トランジスタとして用いられる、請求項１に記載の撮像装置。
  8. 　半導体基板と、
    　前記半導体基板の一方の面側に設けられた第１電界効果トランジスタと、を備え、
    　前記第１電界効果トランジスタは、
    　第１面と、前記第１面と交差する第２面とを有する第１半導体領域と、
    　前記第１半導体領域の前記第１面と前記第２面とを覆う第１ゲート電極と、
    　前記第１半導体領域と前記第１ゲート電極との間に配置された第１ゲート絶縁膜と、
    　前記第１ゲート電極のゲート長方向において前記第１半導体領域の一方の側に接続する第１ソース領域と、
    　前記第１ゲート電極のゲート長方向において前記第１半導体領域の他方の側に接続する第１ドレイン領域と、を有し、
    　前記一方の面から前記第１ソース領域の底部までの深さを第１の深さとし、前記一方の面から前記第１ドレイン領域の底部までの深さを第２の深さとすると、
    　前記第１の深さと前記第２の深さは互いに深さが異なる、光検出装置。
PCT/JP2021/000382 2020-02-28 2021-01-07 撮像装置及び光検出装置 WO2021171798A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020032657A JP2021136366A (ja) 2020-02-28 2020-02-28 撮像装置及び光検出装置
JP2020-032657 2020-02-28

Publications (1)

Publication Number Publication Date
WO2021171798A1 true WO2021171798A1 (ja) 2021-09-02

Family

ID=77491382

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/000382 WO2021171798A1 (ja) 2020-02-28 2021-01-07 撮像装置及び光検出装置

Country Status (2)

Country Link
JP (1) JP2021136366A (ja)
WO (1) WO2021171798A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023145441A1 (ja) * 2022-01-26 2023-08-03 ソニーセミコンダクタソリューションズ株式会社 光検出装置
WO2024014209A1 (ja) * 2022-07-12 2024-01-18 ソニーセミコンダクタソリューションズ株式会社 撮像装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897419A (ja) * 1994-09-29 1996-04-12 Toshiba Corp Ｍｏｓ型トランジスタ及びその製造方法
JP2006121093A (ja) * 2004-10-20 2006-05-11 Samsung Electronics Co Ltd 非平面トランジスタを有する固体イメージセンサ素子及びその製造方法
JP2008053274A (ja) * 2006-08-22 2008-03-06 Elpida Memory Inc 半導体装置及びその製造方法
JP2013069846A (ja) * 2011-09-22 2013-04-18 Toshiba Corp 固体撮像装置
WO2013094430A1 (ja) * 2011-12-19 2013-06-27 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、および電子機器
JP2017183636A (ja) * 2016-03-31 2017-10-05 ソニー株式会社 固体撮像素子、センサ装置、および電子機器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897419A (ja) * 1994-09-29 1996-04-12 Toshiba Corp Ｍｏｓ型トランジスタ及びその製造方法
JP2006121093A (ja) * 2004-10-20 2006-05-11 Samsung Electronics Co Ltd 非平面トランジスタを有する固体イメージセンサ素子及びその製造方法
JP2008053274A (ja) * 2006-08-22 2008-03-06 Elpida Memory Inc 半導体装置及びその製造方法
JP2013069846A (ja) * 2011-09-22 2013-04-18 Toshiba Corp 固体撮像装置
WO2013094430A1 (ja) * 2011-12-19 2013-06-27 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、および電子機器
JP2017183636A (ja) * 2016-03-31 2017-10-05 ソニー株式会社 固体撮像素子、センサ装置、および電子機器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023145441A1 (ja) * 2022-01-26 2023-08-03 ソニーセミコンダクタソリューションズ株式会社 光検出装置
WO2024014209A1 (ja) * 2022-07-12 2024-01-18 ソニーセミコンダクタソリューションズ株式会社 撮像装置

Also Published As

Publication number Publication date
JP2021136366A (ja) 2021-09-13

Similar Documents

Publication Publication Date Title
US7855407B2 (en) CMOS image sensor and method for manufacturing the same
US20180138217A1 (en) Solid-state imaging device
KR100619396B1 (ko) 시모스 이미지 센서 및 그 제조방법
KR100720503B1 (ko) 씨모스 이미지 센서 및 그 제조방법
US7898000B2 (en) Solid-state image pickup device and method for producing the same
US7741143B2 (en) Image sensor having 3-dimensional transfer transistor and its method of manufacture
US7507635B2 (en) CMOS image sensor and method of fabricating the same
JP5487798B2 (ja) 固体撮像装置、電子機器および固体撮像装置の製造方法
JP5358064B2 (ja) Ｃｍｏｓイメージセンサ及びその製造方法
KR100778854B1 (ko) 씨모스 이미지 센서 및 그 제조방법
JP5546222B2 (ja) 固体撮像装置及び製造方法
TW201727884A (zh) 半導體裝置及其製造方法
WO2021171798A1 (ja) 撮像装置及び光検出装置
KR100640980B1 (ko) 씨모스 이미지 센서의 제조방법
JP2011159758A (ja) 固体撮像装置とその製造方法、並びに電子機器
JP4826127B2 (ja) 固体撮像装置及びその製造方法
WO2022004160A1 (ja) 半導体装置及び撮像装置
JP2011014751A (ja) 固体撮像素子、トランジスタ、トランジスタの製造方法、および電子機器
US6472699B1 (en) Photoelectric transducer and manufacturing method of the same
US7145190B2 (en) Pinned photodiode integrated with trench isolation and fabrication method
JP2000124437A (ja) 固体撮像装置
JP2005302836A (ja) 固体撮像装置の製造方法
WO2023090206A1 (ja) 撮像装置及び半導体装置
WO2023248648A1 (ja) 半導体装置及び電子機器
KR100649001B1 (ko) 씨모스 이미지 센서의 제조방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21761508

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21761508

Country of ref document: EP

Kind code of ref document: A1