JP2021136366A - 撮像装置及び光検出装置 - Google Patents

撮像装置及び光検出装置 Download PDF

Info

Publication number
JP2021136366A
JP2021136366A JP2020032657A JP2020032657A JP2021136366A JP 2021136366 A JP2021136366 A JP 2021136366A JP 2020032657 A JP2020032657 A JP 2020032657A JP 2020032657 A JP2020032657 A JP 2020032657A JP 2021136366 A JP2021136366 A JP 2021136366A
Authority
JP
Japan
Prior art keywords
depth
mos transistor
gate electrode
region
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020032657A
Other languages
English (en)
Inventor
公一 馬場
Koichi Baba
公一 馬場
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to JP2020032657A priority Critical patent/JP2021136366A/ja
Priority to PCT/JP2021/000382 priority patent/WO2021171798A1/ja
Publication of JP2021136366A publication Critical patent/JP2021136366A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

【課題】特性の向上と微細化とを両立できるようにした撮像装置及び光検出装置を提供する。【解決手段】撮像装置は、半導体基板に設けられた第１電界効果トランジスタを備える。前記第１電界効果トランジスタは、第１面と、前記第１面と交差する第２面とを有する第１半導体領域と、前記第１面と前記第２面とを覆う第１ゲート電極と、前記第１半導体領域と前記第１ゲート電極との間に配置された第１ゲート絶縁膜と、前記第１ゲート電極のゲート長方向において前記第１半導体領域の一方の側に接続する第１ソース領域と、前記第１ゲート電極のゲート長方向において前記第１半導体領域の他方の側に接続する第１ドレイン領域と、を有する。前記一方の面から前記第１ソース領域の底部までの深さを第１の深さとし、前記一方の面から前記第１ドレイン領域の底部までの深さを第２の深さとすると、前記第１の深さと前記第２の深さは互いに深さが異なる。【選択図】図２Ｂ

Description

本開示は、撮像装置及び光検出装置に関する。
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサの画素領域に用いられるトランジスタとして、特許文献１に開示されたトランジスタが知られている。このトランジスタのゲート電極は、平面部とフィン部とを有する。フィン部は、平面部から半導体基板の内部に向かって埋め込まれるように形成されている。
特開２０１７−１８３６３６号公報
特許文献１に開示されたトランジスタにおいて、ソース領域及びドレイン領域を、フィン部の長さに応じて半導体基板の表面から深い位置まで形成すると、ソース領域及びドレイン領域は深さ方向だけでなく、深さ方向と直交する水平方向にも拡がって形成される。ソース領域及びドレイン領域が水平方向に拡がって形成されると、トランジスタの周辺に位置する他の素子との距離が短くなり、他の素子に悪影響を及ぼす可能性がある。これを防ぐために、トランジスタと他の素子とを互いに離して配置する必要があるが、離す距離が大きいと画素の微細化が妨げられる可能性がある。
本開示はこのような事情に鑑みてなされたもので、特性の向上と微細化とを両立できるようにした撮像装置及び光検出装置を提供することを目的とする。
本開示の一態様に係る撮像装置は、半導体基板と、前記半導体基板の一方の面側に設けられた第１電界効果トランジスタと、を備える。前記第１電界効果トランジスタは、第１面と、前記第１面と交差する第２面とを有する第１半導体領域と、前記第１半導体領域の前記第１面と前記第２面とを覆う第１ゲート電極と、前記第１半導体領域と前記第１ゲート電極との間に配置された第１ゲート絶縁膜と、前記第１ゲート電極のゲート長方向において前記第１半導体領域の一方の側に接続する第１ソース領域と、前記第１ゲート電極のゲート長方向において前記第１半導体領域の他方の側に接続する第１ドレイン領域と、を有する。前記一方の面から前記第１ソース領域の底部までの深さを第１の深さとし、前記一方の面から前記第１ドレイン領域の底部までの深さを第２の深さとすると、前記第１の深さと前記第２の深さは互いに深さが異なる。
このような構成であれば、第１の深さ（例えば、第１ソース領域の接合深さ）が第２の深さ（例えば、第１ドレイン領域の接合深さ）よりも深い場合（以下、第１の場合）は、第１ソース領域の端部（例えば、第１ソース領域側のサイドウォール下）の界面準位が不活性化されるので、１／ｆノイズの低減が可能である。また、第２の深さが第１の深さよりも深い場合（以下、第２の場合）は、第１ドレイン領域の端部での電界集中を緩和することができるので、ホットキャリア耐性を向上させることが可能である。第１電界効果トランジスタにおいて、１／ｆノイズの低減、又は、ホットキャリア耐性の向上など、特性の向上が可能である。
また、上記第１の場合は、第１ドレイン領域の横方向への拡がりを抑えることができるので、第１ドレイン領域の周辺に他の素子を近接して配置することができる。上記第２の場合は、第１ソース領域の横方向への拡がりを抑えることができるので、第１ソース領域の周辺に他の素子を近接して配置することができる。第１ドレイン領域又は第１ソース領域と他の素子との距離を短くすることができるため、画素の微細化が可能である。
本開示の一態様に係る光検出装置は、半導体基板と、前記半導体基板の一方の面側に設けられた第１電界効果トランジスタと、を備える。前記第１電界効果トランジスタは、第１面と、前記第１面と交差する第２面とを有する第１半導体領域と、前記第１半導体領域の前記第１面と前記第２面とを覆う第１ゲート電極と、前記第１半導体領域と前記第１ゲート電極との間に配置された第１ゲート絶縁膜と、前記第１ゲート電極のゲート長方向において前記第１半導体領域の一方の側に接続する第１ソース領域と、前記第１ゲート電極のゲート長方向において前記第１半導体領域の他方の側に接続する第１ドレイン領域と、を有する。前記一方の面から前記第１ソース領域の底部までの深さを第１の深さとし、前記一方の面から前記第１ドレイン領域の底部までの深さを第２の深さとすると、前記第１の深さと前記第２の深さは互いに深さが異なる。
これによれば、光検出装置において、１／ｆノイズの低減又はホットキャリア耐性の向上など、特性の向上が可能である。また、光検出装置において、第１ドレイン領域又は第１ソース領域と他の素子との距離を短くすることができるので、微細化が可能である。
図１は、本開示の実施形態１に係る撮像装置の構成例を示す図である。 図２Ａは、本開示の実施形態１に係るＭＯＳトランジスタの構成例を示す図である。 図２Ｂは、本開示の実施形態１に係るＭＯＳトランジスタの構成例を示す図である。 図２Ｃは、本開示の実施形態１に係るＭＯＳトランジスタの構成例を示す図である。 図３Ａは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である． 図３Ｂは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である． 図４Ａは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である． 図４Ｂは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である． 図５Ａは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である． 図５Ｂは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である． 図６Ａは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である． 図６Ｂは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である． 図７Ａは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である． 図７Ｂは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である． 図８Ａは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である． 図８Ｂは、本開示の実施形態１に係るＭＯＳトランジスタの製造方法を工程順に示す図である． 図９は、本開示の実施形態１に係るＭＯＳトランジスタの変形例１を示す図である。 図１０は、本開示の実施形態１に係るＭＯＳトランジスタの変形例２を示す図である。 図１１Ａは、本開示の実施形態１に係る読出回路の構成例を示す図である。 図１１Ｂは、本開示の実施形態１に係る読出回路の構成例を示す図である。 図１１Ｃは、本開示の実施形態１に係る読出回路の構成例を示す図である。 図１２は、本開示の実施形態１に係る読出回路の変形例１を示す図である。 図１３は、本開示の実施形態１に係る読出回路の変形例２を示す図である。 図１４は、本開示の実施形態１に係る読出回路の変形例３を示す図である。 図１５は、本開示の実施形態１に係る読出回路の変形例４を示す図である。 図１６は、本開示の実施形態１に係る読出回路の変形例５を示す図である。 図１７は、本開示の実施形態１に係る読出回路の変形例６を示す図である。 図１８は、本開示の実施形態１に係る読出回路の変形例７を示す図である。 図１９は、本開示の実施形態２に係るＭＯＳトランジスタの構成例を示す図である。 図２０は、本開示の実施形態２に係るＭＯＳトランジスタの変形例１を示す図である。 図２１は、本開示の実施形態２に係るＭＯＳトランジスタの変形例２を示す図である。 図２２は、本開示の実施形態２に係る読出回路の構成例を示す図である。 図２３は、本開示の実施形態２に係る読出回路の変形例１を示す図である。 図２４は、本開示の実施形態２に係る読出回路の変形例２を示す図である。 図２５は、本開示の実施形態２に係る読出回路の変形例３を示す図である。 図２６は、本開示の実施形態２に係る読出回路の変形例４を示す図である。 図２７は、本開示の実施形態２に係る読出回路の変形例５を示す図である。 図２８は、本開示の実施形態２に係る読出回路の変形例６を示す図である。 図２９は、本開示の実施形態２に係る読出回路の変形例７を示す図である。 図３０は、本開示の実施形態３に係る測距装置の構成例を示す図である。
以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｘ軸方向及びＹ軸方向は、半導体基板５１の表面５１ａに平行な方向である。Ｘ軸方向はゲート電極５５のゲート長方向であり、Ｙ軸方向はゲート電極５５のゲート幅方向である。Ｘ軸方向及びＹ軸方向を水平方向ともいう。Ｚ軸方向は、半導体基板５１の表面５１ａと垂直に交わる方向である。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。
＜実施形態１＞
（撮像装置の構成例）
図１は、本開示の実施形態１に係る撮像装置１の構成例を示すブロック図である。図１に示すように、撮像装置１は、複数の画素１２、垂直駆動回路１３、カラム信号処理回路１４、水平駆動回路１５、出力回路１６、および制御回路１７を備える。
画素１２は、図示しない光学系により集光される光を受光する受光領域である。複数の画素２１は、行列状に配置されている。複数の画素２１は、水平信号線２２を介して行ごとに垂直駆動回路１３に接続されるとともに、垂直信号線２３を介して列ごとにカラム信号処理回路１４に接続される。複数の画素２１は、それぞれ受光する光の光量に応じたレベルの画素信号をそれぞれ出力する。それらの画素信号から、被写体の画像が構築される。
垂直駆動回路１３は、複数の画素２１の行ごとに順次、それぞれの画素２１を駆動（転送や、選択、リセットなど）するための駆動信号を、水平信号線２２を介して画素２１に供給する。カラム信号処理回路１４は、複数の画素２１から垂直信号線２３を介して出力される画素信号に対してＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関２重サンプリング）処理を施すことにより、画素信号のＡＤ変換を行うとともにリセットノイズを除去する。
水平駆動回路１５は、複数の画素２１の列ごとに順次、カラム信号処理回路１４から画素信号をデータ出力信号線２４に出力させるための駆動信号を、カラム信号処理回路１４に供給する。出力回路１６は、水平駆動回路１５の駆動信号に従ったタイミングでカラム信号処理回路１４からデータ出力信号線２４を介して供給される画素信号を増幅し、後段の信号処理回路に出力する。制御回路１７は、撮像装置１の内部の各ブロックの駆動を制御する。例えば、制御回路１７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。
画素２１は、フォトダイオード３１（本開示の「光電変換素子」の一例）、転送トランジスタ３２、フローティングディフュージョン３３、増幅トランジスタ３４、選択トランジスタ３５、およびリセットトランジスタ３６を備える。転送トランジスタ３２、フローティングディフュージョン３３、増幅トランジスタ３４、選択トランジスタ３５、およびリセットトランジスタ３６は、フォトダイオード３１で光電変換された電荷（画素信号）の読み出しを行う読出回路３０を構成している。
フォトダイオード３１は、入射した光を光電変換により電荷に変換して蓄積する光電変換部であり、アノード端子が接地されているとともに、カソード端子が転送トランジスタ３２に接続されている。転送トランジスタ３２は、垂直駆動回路１３から供給される転送信号ＴＲＧに従って駆動し、転送トランジスタ３２がオンになると、フォトダイオード３１に蓄積されている電荷がフローティングディフュージョン３３に転送される。フローティングディフュージョン３３は、増幅トランジスタ３４のゲート電極に接続された所定の蓄積容量を有する浮遊拡散領域であり、フォトダイオード３１から転送される電荷を一時的に蓄積する。
増幅トランジスタ３４は、フローティングディフュージョン３３に蓄積されている電荷に応じたレベル（即ち、フローティングディフュージョン３３の電位）の画素信号を、選択トランジスタ３５を介して垂直信号線２３に出力する。つまり、フローティングディフュージョン３３が増幅トランジスタ３４のゲート電極に接続される構成により、フローティングディフュージョン３３および増幅トランジスタ３４は、フォトダイオード３１において発生した電荷を増幅し、その電荷に応じたレベルの画素信号に変換する変換部として機能する。
選択トランジスタ３５は、垂直駆動回路１３から供給される選択信号ＳＥＬに従って駆動し、選択トランジスタ３５がオンになると、増幅トランジスタ３４から出力される画素信号が垂直信号線２３に出力可能な状態となる。リセットトランジスタ３６は、垂直駆動回路１３から供給されるリセット信号ＲＳＴに従って駆動し、リセットトランジスタ３６がオンになると、フローティングディフュージョン３３に蓄積されている電荷がドレイン電源Ｖｄｄに排出されて、フローティングディフュージョン３３がリセットされる。
図１に示す増幅トランジスタ３４は、例えば、次に説明するＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ５０（本開示の「第１電界効果トランジスタ」の一例；図２Ａから図２Ｃ参照）で構成されている。
（ＭＯＳトランジスタの構成例）
図２Ａは、本開示の実施形態１に係るＭＯＳトランジスタ５０の構成例を示す平面図である。図２Ｂ及び図２Ｃは、本開示の実施形態１に係るＭＯＳトランジスタ５０の構成例を示す断面図である。図２Ｂは、図２ＡをＸ２−Ｘ２’線で切断した断面を示している。図２Ｃは、図２ＡをＹ２−Ｙ２’線で切断した断面を示している。
図２Ａから図２Ｃに示すように、ＭＯＳトランジスタ５０は、半導体基板５１の表面５１ａ（本開示の「一方の面」の一例）側に設けられている。半導体基板５１は、例えば単結晶のシリコンで構成されている。ＭＯＳトランジスタ５０は、半導体基板５１の表面５１ａ側に設けられたＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離層５２によって、他の素子から電気的に分離されている。素子分離層５２は絶縁膜であり、例えば、シリコン酸化膜（ＳｉＯ２膜）で構成されている。
ＭＯＳトランジスタ５０は、第１導電型（例えば、Ｎ型）のＭＯＳトランジスタである。ＭＯＳトランジスタ５０は、チャネルが形成される第２導電型（例えば、Ｐ型）の半導体領域５３（本開示の「第１半導体領域」の一例）と、ゲート絶縁膜５４（本開示の「第１ゲート絶縁膜」の一例）と、ゲート電極５５（本開示の「第１ゲート電極」の一例）と、サイドウォール５６と、半導体基板５１に設けられたＮ型のソース領域５７（本開示の「第１ソース領域」の一例）と、半導体基板５１に設けられたＮ型のドレイン領域５８（本開示の「第１ドレイン領域」の一例）と、を有する。
半導体領域５３は、半導体基板５１の一部であり、単結晶のシリコンで構成されている。または、半導体領域５３は、エピタキシャル成長法によって、半導体基板５１上に形成された単結晶のシリコン層であってもよい。半導体領域５３は、半導体基板５１の表面５１ａ側の一部をエッチングすることにより形成された部位であり、その形状は例えばフィン（Ｆｉｎ）形状である。半導体領域５３は、例えば、Ｘ軸方向（本開示の「ゲート長方向」の一例）に長く、Ｙ軸方向（本開示の「ゲート幅方向」の一例）に短い形状を有する。
図２Ｃに示すように、半導体領域５３は、上面５３ａ（本開示の「第１面」の一例）と、側面５３ｂ、５３ｃと、を有する。側面５３ｂ、５３ｃは、それぞれ、本開示の「第２面」の一例である。上面５３ａは、半導体基板５１の表面５１ａの一部である。上面５３ａは、Ｘ軸方向及びＹ軸方向に平行な水平面である。側面５３ｂは、Ｙ軸方向において上面５３ａの一方の側（図２Ｃでは左側）に位置する。側面５３ｃは、Ｙ軸方向において上面５３ａの他方の側（図２Ｃでは右側）に位置する。側面５３ｂ、５３ｃは、水平面と交差する面であり、Ｘ軸方向及びＺ軸方向に平行な垂直面である。
Ｙ軸方向において、半導体領域５３の一方の側にはトレンチＨ１が設けられ、半導体領域５３の他方の側にはトレンチＨ２が設けられている。トレンチＨ１には、ゲート電極５５の第２部位５５２が配置されている。トレンチＨ２には、ゲート電極５５の第３部位５５３が配置されている。第２部位５５２及び第３部位５５３については後で説明する。半導体領域５３は、トレンチＨ１に配置された第２部位５５２と、トレンチＨ２に配置された第３部位５５３とによって、左右両側から挟まれている。
ゲート絶縁膜５４は、半導体領域５３の上面５３ａと側面５３ｂ、５３ｃとを連続して覆うように設けられている。ゲート絶縁膜５４は、例えばＳｉＯ２膜で構成されている。
ゲート電極５５は、ゲート絶縁膜５４を介して半導体領域５３を覆っている。例えば、ゲート電極５５は、半導体領域５３の上面５３ａとゲート絶縁膜５４を介して向かい合う第１部位５５１と、半導体領域５３の側面５３ｂとゲート絶縁膜５４を介して向かい合う第２部位５５２と、半導体領域５３の側面５３ｃとゲート絶縁膜５４を介して向かい合う第３部位５５３と、を有する。第１部位５５１の下面に、第２部位５５２と第３部位５５３とがそれぞれ接続している。なお、第１部位５５１を水平ゲート電極と呼んでもよい。第２部位５５２及び第３部位５５３をそれぞれ垂直ゲート電極と呼んでもよい。第２部位５５２及び第３部位５５３（垂直ゲート電極）が、本開示の「第２部位」の一例である。
これにより、ゲート電極５５は、半導体領域５３の上面５３ａと、側面５３ｂ、５３ｃとにゲート電圧を同時に印加することができる。つまり、ゲート電極５５は、半導体領域５３に対して、上側と左右両側の計３方向からゲート電圧を同時に印加することができる。これにより、ゲート電極５５は、半導体領域５３を完全空乏化することが可能となっている。ゲート電極５５は、例えばポリシリコン（Ｐｏｌｙ−Ｓｉ）膜で構成されている。
ＭＯＳトランジスタ５０は、トレンチＨ１、Ｈ２にゲート電極５５の第２部位５５２と第３部位５５３とが配置されている形状から、掘り込みゲート構造のＭＯＳトランジスタと呼んでもよい。または、ＭＯＳトランジスタ５０は、半導体領域５３がフィン形状を有することから、フィンフェット（ＦｉｎＦＥＴ：Ｆｉｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と呼んでもよい。あるいは、ＭＯＳトランジスタ５０は、上記２つの形状から、掘り込みＦｉｎＦＥＴと呼んでもよい。
サイドウォール５６は、ゲート電極５５の周囲に設けられている。サイドウォール５６は、例えばシリコン窒化膜（ＳｉＮ）又はシリコン酸化膜（ＳｉＯ２）などの絶縁膜で構成されている。なお、図２Ｂ及び図２Ｃでは、半導体基板５１の表面５１ａ上にサイドウォール５６が直接設けられている態様を示しているが、これはあくまで一例である。本開示の実施形態及びその変形例では、半導体基板５１の表面５１ａとサイドウォール５６との間に、エッチング等により薄膜化されたゲート絶縁膜５４が配置されていてもよい。後述のサイドウォール６６（図１１Ｂ、図１１Ｃ参照）についても同様である。
ソース領域５７及びドレイン領域５８は、それぞれ、半導体基板５１の表面５１ａ側に設けられている。Ｘ軸方向において、ソース領域５７はフィン形状の半導体領域５３の一方の側に接続し、ドレイン領域５８はフィン形状の半導体領域５３の他方の側に接続している。
ＭＯＳトランジスタ５０において、ソース領域５７及びドレイン領域５８は、半導体基板５１の表面５１ａからの深さが互いに非対称となっている。すなわち、半導体基板５１の表面５１ａからソース領域５７の底部までの深さをＸｊ１とし、半導体基板５１の表面５１ａからドレイン領域５８の底部までの深さをＸｊ２とすると、深さＸｊ１、Ｘｊ２は互いに異なる深さとなっている。例えば、ソース領域５７の深さＸｊ１は、ドレイン領域５８の深さＸｊ２よりも深い（Ｘｊ１＞Ｘｊ２）。以下、深さＸｊ１を、ソース領域５７の接合深さともいう。深さＸｊ２を、ドレイン領域５８の接合深さともいう。
Ｎ型のソース領域５７及びドレイン領域５８は、ゲート電極５５の第１部位５５１をマスクに用いて、半導体基板５１の表面５１ａ側にＮ型不純物がイオン注入されることによって形成される。この際、Ｎ型不純物は、半導体基板５１の表面５１ａの法線方向に対して数度の傾斜をもってイオン注入される。このため、ソース領域５７及びドレイン領域５８は、Ｎ型不純物の注入ピーク深さが深いほど、水平方向へ拡がりをもって形成される。そのため、Ｘｊ１＞Ｘｊ２の場合、ソース領域５７の水平方向への拡がりは、ドレイン領域５８の水平方向への拡がりよりも大きい。
例えば、図２Ｂに示すように、ゲート電極５５の第１部位５５１は、ソース領域５７側に位置する側面５５１ｓ１と、ドレイン領域５８側に位置する側面５５１ｓ２とを有する。ソース領域５７の水平方向への拡がりであって、ゲート電極５５の側面５５１ｓ１下からゲート電極５５の中心側への距離をＬｄ１とする。ドレイン領域５８の水平方向への拡がりであって、ゲート電極５５の側面５５１ｓ２下からゲート電極５５の中心側への距離をＬｄ２とする。ＭＯＳトランジスタ５０において、距離Ｌｄ１は距離Ｌｄ２よりも大きい（Ｌｄ１＞Ｌｄ２）。これにより、ＭＯＳトランジスタ５０では、特にソース領域３７側において、サイドウォール５６下の界面準位が不活性化される。
１／ｆノイズは、ドレイン領域側のサイドウォール下の界面準位よりも、ソース領域側のサイドウォール下の界面準位に影響され易い。ＭＯＳトランジスタ５０では、ソース領域３７側のサイドウォール５６下の界面準位が不活性化されるので、１／ｆノイズの低減が可能である。
また、ソース領域５７の接合深さＸｊ１と比べて、ドレイン領域５８の接合深さＸｊ２は浅い。これにより、ドレイン領域５８の横方向への拡がりを抑えることができる。ドレイン領域５８の周辺に他の素子を近接して配置した場合でも、他の素子に悪影響を及ぼさないようにすることができる。例えば、ドレイン領域５８の周辺に他の素子を近接して配置した場合でも、ドレイン領域５８と他の素子との間でリーク電流が発生しないようにすることができる。ドレイン領域５８の近くに他の素子を近接して配置することができるため、画素１２の微細化が可能である。なお、ソース領域５７及びドレイン領域５８は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有してもよい。
また、ＭＯＳトランジスタ５０は、掘り込みゲート構造である。半導体基板５１の表面５１ａからゲート電極５５の底部（例えば、第２部位５５２及び第３部位５５３の各底部）までの長さをｄｇ１とすると、長さｄｇ１はソース領域５７の接合深さＸｊ１と同じ長さ又はほぼ同じ長さである（Ｘｊ１＝ｄｇ１）。長さｄｇ１は、ドレイン領域５８の接合深さＸｊ２よりも長い（ｄｇ１＞Ｘｊ２）。これにより、半導体領域５３に形成されるチャネルの電流方向（例えば、Ｘ軸方向）に対する断面積の増大が図られている。チャネルの電流方向に対する断面積を増大することによって、オン抵抗を低減することが可能である。以下、以下、上記の長さｄｇ１を、ゲート電極５５の掘り込み長さともいう。
（ＭＯＳトランジスタの製造方法）
次に、本開示の実施形態１に係るＭＯＳトランジスタ５０の製造方法の一例を説明する。ＭＯＳトランジスタ５０は、成膜装置（ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置、熱酸化炉、スパッタ装置、レジスト塗布装置を含む）、露光装置、イオン注入装置、アニール装置、エッチング装置、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）装置など、各種の装置を用いて製造される。以下、これらの装置を、製造装置と総称する。
図３Ａから図８Ｂは、本開示の実施形態１に係るＭＯＳトランジスタ５０の製造方法を工程順に示す図である。図３Ａから図８Ｂにおいて、各図のＡは平面図であり、各図のＢは各図のＡをＸ−Ｘ’線で切断した断面図である。
図３Ａ及び図３Ｂに示すように、製造装置は、半導体基板５１の表面５１ａ側にＳＴＩ構造の素子分離層５２を形成する。次に、図４Ａ及び図４Ｂにおいて、製造装置は、フォトリソグラフィ及びエッチング技術を用いて、素子分離層５２を部分的に除去して、トレンチＨ１、Ｈ２を形成する。トレンチＨ１、Ｈ２を掘り込み領域と呼んでもよい。トレンチＨ１、Ｈ２（掘り込み領域）が形成されることによって、上面５３ａと側面５３ｂ、５３ｃとを有する半導体領域５３が画定される。
次に、製造装置は、半導体基板５１を熱酸化する。これにより、図５Ａ及び図５Ｂに示すように、半導体基板５１の表面５１ａにゲート絶縁膜５４が形成される。トレンチＨ１、Ｈ２で挟まれた半導体領域５３の上面５３ａ、側面５３ｂ及び側面５３ｃ（図４Ａ及び図４Ｂ参照）にゲート絶縁膜５４が形成される。
次に、製造装置は、ＣＶＤ法を用いて、半導体基板５１の上方に電極材（例えば、ポリシリコン膜）を形成して、トレンチＨ１、Ｈ２（図４Ａ及び図４Ｂ参照）を埋め込む。次に、製造装置は、フォトリソグラフィ及びエッチング技術を用いて、電極材をパターニングする。これにより、図５Ａ及び図５Ｂに示すように、製造装置は電極材からゲート電極５５を形成する。
次に、製造装置は、半導体基板５１の上方に、ＳｉＮ又はＳｉＯ２などの絶縁膜を形成する。次に、製造装置は、絶縁膜をエッチバックする。これにより、図６Ａ及び図６Ｂに示すように、製造装置は、ゲート電極５５の第１部位５５１の側面にサイドウォール５６を形成する。
次に、図７Ａ及び図７Ｂに示すように、製造装置は、半導体基板５１の表面５１ａ上にレジストパターンＲＰ１を形成する。レジストパターンＲＰ１は、ＭＯＳトランジスタ５０のドレインが形成される領域を覆い、ソースが形成される領域の上方を開口する形状を有する。次に、製造装置は、レジストパターンＲＰ１とサイドウォール５６とをマスクに用いて、半導体基板５１の表面５１ａ側にＮ型の不純物をイオン注入する。このときのＮ型不純物の注入エネルギーをＥ１とする。Ｎ型不純物は、例えばリンである。これにより、半導体基板５１にソース領域５７（図２Ｂ参照）を形成する。その後、製造装置は、レジストパターンＲＰ１を除去する。
次に、図８Ａ及び図８Ｂに示すように、製造装置は、半導体基板５１の表面５１ａ上にレジストパターンＲＰ２を形成する。レジストパターンＲＰ２は、ＭＯＳトランジスタ５０のソースが形成される領域を覆い、ドレインが形成される領域の上方を開口する形状を有する。次に、製造装置は、レジストパターンＲＰ２とサイドウォール５６とをマスクに用いて、半導体基板５１の表面５１ａ側にＮ型不純物をイオン注入する。このときのＮ型不純物の注入エネルギーをＥ２とする。Ｎ型不純物のイオン種とドーズ量は、例えば、ドレインを形成するときのイオン注入工程（図７Ａ及び図７Ｂ参照）と同じである。これにより、半導体基板５１にドレイン領域５８（図２Ｂ参照）を形成する。その後、製造装置は、レジストパターンＲＰ２を除去する。
次に、製造装置は、Ｎ型不純物がイオン注入された半導体基板５１にアニール処理を施して、ソース領域５７及びドレイン領域５８に含まれるＮ型不純物を活性化させる。以上の工程を経て、ＭＯＳトランジスタ５０が完成する。
上記の製造工程では、ソース領域５７を形成する際のＮ型不純物の注入エネルギーＥ１を、ドレイン領域５８を形成する際のＮ型不純物の注入エネルギーＥ２よりも大きく設定する。これにより、半導体基板５１の表面５１ａを基準面として、ソース領域５７におけるＮ型不純物の注入ピーク位置を、ドレイン領域５８におけるＮ型不純物の注入ピーク位置よりも深くすることができる。また、アニール処理によるＮ型不純物の活性化後は、図２に示したように、ソース領域５７の接合深さＸｊ１を、ドレイン領域５８の接合深さＸｊ２よりも深くすることができる（Ｘｊ１＞Ｘｊ２）。
（実施形態１の効果）
以上説明したように、本開示の実施形態１に係る撮像装置１は、半導体基板５１と、半導体基板５１の表面５１ａ側に設けられたＭＯＳトランジスタ５０と、を備える。ＭＯＳトランジスタ５０は、上面５３ａと、上面５３ａと交差する側面５３ｂ、５３ｃとを有する半導体領域５３と、半導体領域５３の上面５３ａと側面５３ｂ、５３ｃとを覆うゲート電極５５と、半導体領域５３とゲート電極５５との間に配置されたゲート絶縁膜５４と、ゲート電極５５のゲート長方向において半導体領域５３の一方の側に接続するソース領域５７と、ゲート電極５５のゲート長方向において半導体領域５３の他方の側に接続するドレイン領域５８と、を有する。表面５１ａからソース領域５７の底部までの接合深さＸｊ１と、表面５１ａからドレイン領域５８の底部までの接合深さＸｊ２は、互いに深さが異なる。例えば、ＭＯＳトランジスタ５０は、読出回路３０の増幅トランジスタ３４として用いられる。また、ソース領域５７の接合深さＸｊは、ドレイン領域５８の接合深さＸｊ２よりも深い。
これによれば、ソース領域５７側のサイドウォール５６下の界面準位が不活性化される。これにより、増幅トランジスタ３４として用いられるＭＯＳトランジスタ５０において、１／ｆノイズの低減が可能である。また、ドレイン領域５８の横方向への拡がりを抑えることができるので、ドレイン領域５８の周辺に他の素子を近接して配置することができる。ドレイン領域５８と他の素子との距離を短くすることができるため、画素２１の微細化が可能である。
また、ＭＯＳトランジスタ５０は、掘り込みゲート構造であるため、プレーナ型のＭＯＳトランジスタと比べて、チャネルの電流方向（例えば、Ｘ軸方向）に対する断面積を増大することができ、オン抵抗の低減が可能である。
（ＭＯＳトランジスタの変形例）
本開示の実施形態１において、ソース領域５７の接合深さＸｊ１と、ゲート電極５５の掘り込み長さｄｇ１は、同じ長さ又はほぼ同じ長さに限定されない。例えば、製造ばらつきにより、Ｘｊ１＞ｄｇ１となっていてもよいし、Ｘｊ１＜ｄｇ１となっていてもよい。
（１）変形例１
図９は、本開示の実施形態１に係るＭＯＳトランジスタ５０Ａの構成例（変形例１）を示す断面図である。図９に示すＭＯＳトランジスタ５０Ａは、本開示の「第１電界効果トランジスタ」の一例である。ＭＯＳトランジスタ５０Ａにおいて、ソース領域５７の接合深さＸｊ１は、ゲート電極５５の掘り込み長さｄｇ１よりも浅く、ドレイン領域５８の接合深さＸｊ２よりも深い。ＭＯＳトランジスタ５０Ａにおいて、Ｘｊ１、Ｘｊ２、ｄｇ１の大小関係は、ｄｇ１＞Ｘｊ１＞Ｘｊ２となっている。このような構成であっても、Ｘｊ１＞Ｘｊ２であるため、ＭＯＳトランジスタ５０Ａにおける１／ｆノイズの低減と、画素２１の微細化とが可能である。また、ＭＯＳトランジスタ５０Ａは、掘り込みゲート構造であるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。
（２）変形例２
図１０は、本開示の実施形態１に係るＭＯＳトランジスタ５０Ｂの構成例（変形例２）を示す断面図である。図１０に示すＭＯＳトランジスタ５０Ｂは、本開示の「第１電界効果トランジスタ」の一例である。ＭＯＳトランジスタ５０Ｂにおいて、ソース領域５７の接合深さＸｊ１は、ゲート電極５５の掘り込み長さｄｇ１よりも深い。また、ゲート電極５５の掘り込み長さｄｇ１は、ドレイン領域５８の接合深さＸｊ２よりも長い。ＭＯＳトランジスタ５０Ｂにおいて、Ｘｊ１、Ｘｊ２、ｄｇ１の大小関係は、Ｘｊ１＞ｄｇ１＞Ｘｊ２となっている。このような構成であっても、Ｘｊ１＞Ｘｊ２であるため、ＭＯＳトランジスタ５０Ｂにおける１／ｆノイズの低減と、画素２１の微細化とが可能である。また、ＭＯＳトランジスタ５０Ｂは、掘り込みゲート構造であるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。
（読出し回路の構成例）
実施形態１の応用例として、図１に示した読出回路３０の増幅トランジスタ３４が掘り込みゲート構造のＭＯＳトランジスタ５０で構成され、読出回路３０の選択トランジスタ３５がプレーナ型のＭＯＳトランジスタ６０（本開示の「第２電界効果トランジスタ」の一例）で構成されている場合を示す。
図１１Ａは、本開示の実施形態１に係る読出回路３０の構成例を示す平面図である。図１１Ｂ及び図１１Ｃは、本開示の実施形態１に係る読出回路３０の構成例を示す断面図である。図１１Ｂは、図１１ＡをＸ１１−Ｘ１１’線で切断した断面を示している。図１１Ｃは、図１１ＡをＹ１１−Ｙ１１’線で切断した断面を示している。
図１１Ａから図１１Ｃに示すように、掘り込みゲート構造のＭＯＳトランジスタ５０と、プレーナ型のＭＯＳトランジスタ６０は、半導体基板５１の表面５１ａ側にそれぞれ設けられている。ＭＯＳトランジスタ５０、６０は互いに直列に接続されている。
ＭＯＳトランジスタ６０は、Ｎ型のＭＯＳトランジスタである。ＭＯＳトランジスタ６０は、チャネルが形成されるＰ型の半導体領域６３（本開示の「第２半導体領域」の一例）と、ゲート絶縁膜６４（本開示の「第２ゲート絶縁膜」の一例）と、ゲート電極６５（本開示の「第２ゲート電極」の一例）と、サイドウォール６６と、半導体基板５１に設けられたＮ型のソース領域６７（本開示の「第２ソース領域」の一例）と、半導体基板５１に設けられたＮ型のドレイン領域６８（本開示の「第２ドレイン領域」の一例）と、を有する。
半導体領域６３は、半導体基板５１の一部であり、単結晶のシリコンで構成されている。または、半導体領域６３は、エピタキシャル成長法によって、半導体基板５１上に形成された単結晶のシリコン層であってもよい。ＭＯＳトランジスタ６０のゲート長方向（例えば、Ｘ軸方向）において、半導体領域６３の一方の側にソース領域６７が接続し、半導体領域６３の他方の側にドレイン領域６８が接続している。また、半導体基板５１の表面５１ａからソース領域６７の底部までの深さ（接合深さ）をＸｊ３とすると、接合深さＸｊ３は、ＭＯＳトランジスタ５０のドレイン領域５８の接合深さＸｊ２と同じ深さ又はほぼ同じ深さとなっている（Ｘｊ２＝Ｘｊ３）。読出回路３０において、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１の大小関係は、Ｘｊ１＝ｄｇ１＞Ｘｊ２＝Ｘｊ３、となっている。なお、接合深さＸｊ３は本開示の「第３の深さ」の一例であり、接合深さＸｊ２は本開示の「第４の深さ」の一例である。また、ソース領域６７及びドレイン領域６８は、ＬＤＤ構造を有してもよい。
読出回路３０において、増幅トランジスタ３４は、掘り込みゲート構造のＭＯＳトランジスタ５０で構成される。これにより、増幅トランジスタ３４における１／ｆノイズの低減と、画素２１の微細化とが可能である。また、増幅トランジスタ３４は、掘り込みゲート構造であるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。また、ＭＯＳトランジスタ６０のドレイン領域６８は、ＭＯＳトランジスタ５０のソース領域５７と共通の不純物拡散層で構成されている。これにより、ドレイン領域６８とソース領域５７とをそれぞれ別個の不純物拡散層で構成する場合と比べて、読出回路３０の面積を低減することができる。画素２１のさらなる微細化が可能である。
（読出回路の変形例）
（１）変形例１
本開示の実施形態１では、図１１Ａから図１１Ｃに示した読出回路３０の代わりに、図１２に示す読出回路３０Ａを用いてもよい。図１２は、本開示の実施形態１に係る読出回路３０Ａの構成例（変形例１）を示す断面図である。図１２に示すように、読出回路３０Ａでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ａで構成され、選択トランジスタ３５（図２参照）がプレーナ型のＭＯＳトランジスタ６０で構成されている。図９を参照しながら説明したように、ＭＯＳトランジスタ５０Ａにおいて、ソース領域５７の接合深さＸｊ１は、ゲート電極５５の掘り込み長さｄｇ１よりも浅く、ドレイン領域５８の接合深さＸｊ２よりも深い。読出回路３０Ａにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１の大小関係は、ｄｇ１＞Ｘｊ１＞Ｘｊ２＝Ｘｊ３、となっている。
読出回路３０Ａにおいて、増幅トランジスタ３４は、掘り込みゲート構造のＭＯＳトランジスタ５０Ａで構成される。これにより、増幅トランジスタ３４における１／ｆノイズの低減と、画素２１の微細化とが可能である。また、増幅トランジスタ３４は、掘り込みゲート構造であるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。また、ドレイン領域６８とソース領域５７は共通の不純物拡散層で構成されている。これにより、読出回路３０Ａの面積を低減することができる。画素２１のさらなる微細化が可能である。
（２）変形例２
本開示の実施形態１では、図１１Ａから図１１Ｃに示した読出回路３０の代わりに、図１３に示す読出回路３０Ｂを用いてもよい。図１３は、本開示の実施形態１に係る読出回路３０Ｂの構成例（変形例２）を示す断面図である。図１３に示すように、読出回路３０Ｂでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ｂで構成され、選択トランジスタ３５（図２参照）がプレーナ型のＭＯＳトランジスタ６０で構成されている。図１０を参照しながら説明したように、ＭＯＳトランジスタ５０Ｂにおいて、ソース領域５７の接合深さＸｊ１は、ゲート電極５５の掘り込み長さｄｇ１よりも深い。また、ゲート電極５５の掘り込み長さｄｇ１は、ドレイン領域５８の接合深さＸｊ２よりも長い。読出回路３０Ｂにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１の大小関係は、Ｘｊ１＞ｄｇ１＞Ｘｊ２＝Ｘｊ３、となっている。
読出回路３０Ｂにおいて、増幅トランジスタ３４は、掘り込みゲート構造のＭＯＳトランジスタ５０Ｂで構成される。これにより、増幅トランジスタ３４における１／ｆノイズの低減と、画素２１の微細化とが可能である。また、増幅トランジスタ３４は、掘り込みゲート構造であるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。また、ドレイン領域６８とソース領域５７は共通の不純物拡散層で構成されている。これにより、読出回路３０Ｂは、面積を低減することができる。画素２１のさらなる微細化が可能である。
（３）変形例３
上記の読出回路３０、３０Ａ、３０Ｂでは、選択トランジスタ３５がプレーナ型のＭＯＳトランジスタ６０で構成されていることを説明した。しかしながら、選択トランジスタ３５は、掘り込みゲート構造のＭＯＳトランジスタで構成されていてもよい。
図１４は、本開示の実施形態１に係る読出回路３０Ｃの構成例（変形例３）を示す断面図である。図１４に示すように、読出回路３０Ｃでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０で構成され、選択トランジスタ３５（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ１６０（本開示の「第２電界効果トランジスタ」の一例）で構成されている。ＭＯＳトランジスタ１６０のゲート電極６５は、ＭＯＳトランジスタ５０のゲート電極５５と同様に、掘り込みゲート構造を有する。図１４に示すように、ＭＯＳトランジスタ１６０において、半導体基板５１の表面５１ａからゲート電極６５の底部までの長さ（以下、掘り込み長さ）をｄｇ２とすると、掘り込み長さｄｇ２は、ＭＯＳトランジスタ５０のゲート電極５５の掘り込み長さｄｇ１と同じ長さ又はほぼ同じ長さとなっている（ｄｇ２＝ｄｇ１）。また、ＭＯＳトランジスタ１６０のソース領域６７の接合深さＸｊ３は、ゲート電極６５の掘り込み長さｄｇ２と同じ長さ又はほぼ同じ長さとなっている（Ｘｊ３＝ｄｇ２）。読出回路３０Ｃにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１、ｄｇ２の大小関係は、ｄｇ１＝ｄｇ２＝Ｘｊ１＝Ｘｊ３＞Ｘｊ２、となっている。
読出回路３０Ｃにおいて、増幅トランジスタ３４は掘り込みゲート構造のＭＯＳトランジスタ５０で構成される。これにより、読出回路３０Ｃは、図１１Ａから図１１Ｃに示した読出回路３０と同様の効果を奏する。また、読出回路３０Ｃにおいて、選択トランジスタ３５は、掘り込みゲート構造のＭＯＳトランジスタ１６０で構成される。これにより、選択トランジスタ３５は、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。
（４）変形例４
図１５は、本開示の実施形態１に係る読出回路３０Ｄの構成例（変形例４）を示す断面図である。図１５に示すように、読出回路３０Ｄでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ａで構成され、選択トランジスタ３５（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ１６０Ａ（本開示の「第２電界効果トランジスタ」の一例）で構成されている。ＭＯＳトランジスタ１６０Ａにおいて、ソース領域６７の接合深さＸｊ３は、ゲート電極６５の掘り込み長さｄｇ２よりも浅く、ドレイン領域６８の接合深さＸｊ１と同じ又はほぼ同じ深さとなっている。読出回路３０Ｄにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１、ｄｇ２の大小関係は、ｄｇ１＝ｄｇ２＞Ｘｊ１＝Ｘｊ３＞Ｘｊ２、となっている。
読出回路３０Ｄにおいて、増幅トランジスタ３４は掘り込みゲート構造のＭＯＳトランジスタ５０Ａで構成される。これにより、読出回路３０Ｄは、図１２に示した読出回路３０Ａと同様の効果を奏する。また、読出回路３０Ｄにおいて、選択トランジスタ３５は、掘り込みゲート構造のＭＯＳトランジスタ１６０Ａで構成される。これにより、選択トランジスタ３５は、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。
（５）変形例５
図１６は、本開示の実施形態１に係る読出回路３０Ｅの構成例（変形例５）を示す断面図である。図１６に示すように、読出回路３０Ｅでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ｂで構成され、選択トランジスタ３５（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ１６０Ｂ（本開示の「第２電界効果トランジスタ」の一例）で構成されている。ＭＯＳトランジスタ１６０Ｂにおいて、ソース領域６７の接合深さＸｊ３は、ゲート電極６５の掘り込み長さｄｇ２よりも深く、ドレイン領域６８の接合深さＸｊ１と同じ又はほぼ同じ深さとなっている。読出回路３０Ｅにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１、ｄｇ２の大小関係は、Ｘｊ１＝Ｘｊ３＞ｄｇ１＝ｄｇ２＞Ｘｊ２、となっている。
読出回路３０Ｅにおいて、増幅トランジスタ３４は掘り込みゲート構造のＭＯＳトランジスタ５０Ｂで構成される。これにより、読出回路３０Ｅは、図１３に示した読出回路３０Ｂと同様の効果を奏する。また、読出回路３０Ｅにおいて、選択トランジスタ３５は、掘り込みゲート構造のＭＯＳトランジスタ１６０Ｂで構成される。これにより、選択トランジスタ３５は、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。
（６）変形例６
上記の変形例３から５では、選択トランジスタ３５として、掘り込みゲート構造のＭＯＳトランジスタ１６０、１６０Ａ、１６０Ｂが用いられることを説明した。ＭＯＳトランジスタ１６０、１６０Ａ、１６０Ｂにおいて、ソース領域６７の接合深さＸｊ３とドレイン領域６８の接合深さＸｊ１は、互いに同じ深さである（Ｘｊ１＝Ｘｊ３）。しかしながら、接合深さＸｊ１、Ｘｊ３は、互いに異なる深さであってもよい。すなわち、接合深さＸｊ１、Ｘｊ３は、互いに非対称であってもよい。
図１７は、本開示の実施形態１に係る読出回路３０Ｆの構成例（変形例６）を示す断面図である。図１７に示すように、読出回路３０Ｆでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ａで構成され、選択トランジスタ３５（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ１６０Ｃ（本開示の「第２電界効果トランジスタ」の一例）で構成されている。ＭＯＳトランジスタ１６０Ｃにおいて、ソース領域６７の接合深さＸｊ３は、ドレイン領域６８の接合深さＸｊ１よりも深い。また、ソース領域６７の接合深さＸｊ３は、ゲート電極６５の掘り込み長さｄｇ２と同じ又はほぼ同じ深さとなっている。読出回路３０Ｆにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１、ｄｇ２の大小関係は、ｄｇ１＝ｄｇ２＝Ｘｊ３＞Ｘｊ１＞Ｘｊ２、となっている。
読出回路３０Ｆにおいて、増幅トランジスタ３４は掘り込みゲート構造のＭＯＳトランジスタ５０Ａで構成されている。また、選択トランジスタ３５として用いられるＭＯＳトランジスタ１６０Ｃは、掘り込みゲート構造である。これにより、読出回路３０Ｆは、図１５に示した読出回路３０Ｄと同様の効果を奏する。また、ＭＯＳトランジスタ１６０Ｃでは、Ｘｊ３＞Ｘｊ１となっている。これにより、読出回路３０Ｆでは、増幅トランジスタ３４だけでなく、選択トランジスタ３５においても、１／ｆノイズの低減が可能である。
（７）変形例７
図１８は、本開示の実施形態１に係る読出回路３０Ｇの構成例（変形例７）を示す断面図である。図１８に示すように、読出回路３０Ｇでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０で構成され、選択トランジスタ３５（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ１６０Ｄ（本開示の「第２電界効果トランジスタ」の一例）で構成されている。ＭＯＳトランジスタ１６０Ｄにおいて、ソース領域６７の接合深さＸｊ３は、ドレイン領域６８の接合深さＸｊ１よりも浅い。また、ドレイン領域６８の接合深さＸｊ１は、ゲート電極６５の掘り込み長さｄｇ２と同じ又はほぼ同じ深さとなっている。読出回路３０Ｇにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１、ｄｇ２の大小関係は、ｄｇ１＝ｄｇ２＝Ｘｊ１＞Ｘｊ３＞Ｘｊ２、となっている。
読出回路３０Ｇにおいて、増幅トランジスタ３４は掘り込みゲート構造のＭＯＳトランジスタ５０で構成されている。また、選択トランジスタ３５として用いられるＭＯＳトランジスタ１６０Ｄは、掘り込みゲート構造である。これにより、読出回路３０Ｇは、図１４に示した読出回路３０Ｃと同様の効果を奏する。また、ＭＯＳトランジスタ１６０Ｄでは、Ｘｊ３＜Ｘｊ１となっている。これにより、ソース領域６７と比べて、ドレイン領域６８の横方向への拡がりを大きくすることができ、ドレイン端での電界集中を緩和することができる。これにより、読出回路３０Ｇでは、選択トランジスタ３５のホットキャリア耐性を向上させることが可能である。
＜実施形態２＞
上記の実施形態１では、埋め込みゲート構造のＭＯＳトランジスタ５０から５０Ｂにおいて、ソース領域５７の接合深さＸｊ１が、ドレイン領域５８の接合深さＸｊ２よりも深いことを説明した。しかしながら、本開示の実施形態はこれに限定されない。本開示の実施形態では、ソース領域５７の接合深さＸｊ１が、ドレイン領域５８の接合深さＸｊ２よりも浅くてもよい。すなわち、ドレイン領域５８の接合深さＸｊ２が、ソース領域５７の接合深さＸｊ１よりも深くてもよい。
（ＭＯＳトランジスタの構成例）
図１９は、本開示の実施形態２に係るＭＯＳトランジスタ５０Ｃの構成例を示す断面図である。図１９に示すＭＯＳトランジスタ５０Ｃは、本開示の「第１電界効果トランジスタ」の一例である。ＭＯＳトランジスタ５０Ｃにおいて、ドレイン領域５８の接合深さＸｊ２は、ゲート電極５５の掘り込み長さｄｇ１と同じ又はほぼ同じ深さであり、ソース領域５７の接合深さＸｊ１よりも深い。長さｄｇ１は、ソース領域５７の接合深さＸｊ１よりも長い。ＭＯＳトランジスタ５０Ｃにおいて、Ｘｊ１、Ｘｊ２、ｄｇ１の大小関係は、Ｘｊ２＝ｄｇ１＞Ｘｊ１となっている。また、ＭＯＳトランジスタ５０Ｃでは、Ｘｊ１＞Ｘｊ２であるため、ソース領域５７の横方向への拡がりである距離Ｌｄ１よりも、ドレイン領域５８の横方向への拡がりである距離Ｌｄ２の方が大きい（Ｌｄ１＜Ｌｄ２）。
このような構成であれば、ドレイン端での電界集中を緩和することができ、ホットキャリア耐性の向上が可能である。また、ソース領域５７は横方向への拡がりが抑制されているため、ソース領域５７の周辺に他の素子を近接して配置した場合でも、他の素子に悪影響を及ぼさないようにすることができる。ソース領域５７の周囲に他の素子を近接して配置することができるため、画素１２の微細化が可能である。また、ＭＯＳトランジスタ５０Ｃは、掘り込みゲート構造であるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。
（ＭＯＳトランジスタの変形例）
本開示の実施形態２において、ドレイン領域５８の接合深さＸｊ２と、ゲート電極５５の掘り込み長さｄｇ１は、同じ長さ又はほぼ同じ長さに限定されない。例えば、製造ばらつきにより、Ｘｊ２＞ｄｇ１となっていてもよいし、Ｘｊ２＜ｄｇ１となっていてもよい。
（１）変形例１
図２０は、本開示の実施形態２に係るＭＯＳトランジスタ５０Ｄの構成例（変形例１）を示す断面図である。図２０に示すＭＯＳトランジスタ５０Ｄは、本開示の「第１電界効果トランジスタ」の一例である。ＭＯＳトランジスタ５０Ｄにおいて、ドレイン領域５８の接合深さＸｊ２は、ゲート電極５５の掘り込み長さｄｇ１よりも浅く、ソース領域５７の接合深さＸｊ１よりも深い。ＭＯＳトランジスタ５０Ｄにおいて、Ｘｊ１、Ｘｊ２、ｄｇ１の大小関係は、ｄｇ１＞Ｘｊ２＞Ｘｊ１となっている。このような構成であっても、Ｘｊ２＞Ｘｊ１であるため、ＭＯＳトランジスタ５０Ｄにおけるホットキャリア耐性の向上と画素２１の微細化とが可能である。また、ＭＯＳトランジスタ５０Ｄは、掘り込みゲート構造であるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。
（２）変形例２
図２１は、本開示の実施形態２に係るＭＯＳトランジスタ５０Ｅの構成例（変形例２）を示す断面図である。図２１に示すＭＯＳトランジスタ５０Ｅは、本開示の「第１電界効果トランジスタ」の一例である。ＭＯＳトランジスタ５０Ｅにおいて、ドレイン領域５８の接合深さＸｊ２は、ゲート電極５５の掘り込み長さｄｇ１よりも深い。また、ゲート電極５５の掘り込み長さｄｇ１は、ソース領域５７の接合深さＸｊ１よりも長い。ＭＯＳトランジスタ５０Ｅにおいて、Ｘｊ１、Ｘｊ２、ｄｇ１の大小関係は、Ｘｊ２＞ｄｇ１＞Ｘｊ１となっている。このような構成であっても、Ｘｊ２＞Ｘｊ１であるため、ＭＯＳトランジスタ５０Ｅにおけるホットキャリア耐性の向上と画素２１の微細化とが可能である。また、ＭＯＳトランジスタ５０Ｅは、掘り込みゲート構造であるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。
（読出し回路の構成例）
実施形態２の応用例として、図１に示した読出回路３０の増幅トランジスタ３４が掘り込みゲート構造のＭＯＳトランジスタ５０Ｃで構成され、読出回路３０の選択トランジスタ３５がプレーナ型のＭＯＳトランジスタ６０で構成されている場合を示す。
図２２は、本開示の実施形態２に係る読出回路３０Ｈの構成例を示す断面図である。図２２に示すように、読出回路３０Ｈでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ｃで構成され、選択トランジスタ３５（図２参照）がプレーナ型のＭＯＳトランジスタ６０で構成されている。図１９を参照しながら説明したように、ＭＯＳトランジスタ５０Ｃにおいて、ドレイン領域５８の接合深さＸｊ２は、ゲート電極５５の掘り込み長さｄｇ１と同じ又はほぼ同じ深さであり、ソース領域５７の接合深さＸｊ１よりも深い。読出回路３０Ｈにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１の大小関係は、ｄｇ１＝Ｘｊ２＞Ｘｊ１＝Ｘｊ３、となっている。
読出回路３０Ｈにおいて、増幅トランジスタ３４は、掘り込みゲート構造のＭＯＳトランジスタ５０Ｃで構成される。これにより、増幅トランジスタ３４におけるホットキャリア耐性の向上と、画素２１の微細化とが可能である。また、増幅トランジスタ３４は、掘り込みゲート構造であるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。また、ドレイン領域６８とソース領域５７は共通の不純物拡散層で構成されている。これにより、読出回路３０Ｈの面積を低減することができる。画素２１のさらなる微細化が可能である。
（読出回路の変形例）
（１）変形例１
本開示の実施形態２では、図２２に示した読出回路３０Ｈの代わりに、図２３に示す読出回路３０Ｉを用いてもよい。図２３は、本開示の実施形態２に係る読出回路３０Ｉの構成例（変形例１）を示す断面図である。図２３に示すように、読出回路３０Ｉでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ｄで構成され、選択トランジスタ３５（図２参照）がプレーナ型のＭＯＳトランジスタ６０で構成されている。図２０を参照しながら説明したように、ＭＯＳトランジスタ５０Ｄにおいて、ドレイン領域５８の接合深さＸｊ２は、ゲート電極５５の掘り込み長さｄｇ１よりも浅く、ソース領域５７の接合深さＸｊ１よりも深い。読出回路３０Ｉにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１の大小関係は、ｄｇ１＞Ｘｊ２＞Ｘｊ１＝Ｘｊ３、となっている。
読出回路３０Ｉにおいて、増幅トランジスタ３４は、掘り込みゲート構造のＭＯＳトランジスタ５０Ｄで構成される。これにより、増幅トランジスタ３４におけるホットキャリア耐性の向上と、画素２１の微細化とが可能である。また、増幅トランジスタ３４は、掘り込みゲート構造であるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。また、ドレイン領域６８とソース領域５７は共通の不純物拡散層で構成されている。これにより、読出回路３０Ｉの面積を低減することができる。画素２１のさらなる微細化が可能である。
（２）変形例２
本開示の実施形態２では、図２２に示した読出回路３０Ｈの代わりに、図２４に示す読出回路３０Ｊを用いてもよい。図２４は、本開示の実施形態２に係る読出回路３０Ｊの構成例（変形例２）を示す断面図である。図２４に示すように、読出回路３０Ｊでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ｅで構成され、選択トランジスタ３５（図２参照）がプレーナ型のＭＯＳトランジスタ６０で構成されている。図２１を参照しながら説明したように、ＭＯＳトランジスタ５０Ｅにおいて、ドレイン領域５８の接合深さＸｊ２は、ゲート電極５５の掘り込み長さｄｇ１よりも深い。また、ゲート電極５５の掘り込み長さｄｇ１は、ソース領域５７の接合深さＸｊ１よりも長い。読出回路３０Ｈにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１の大小関係は、Ｘｊ２＞ｄｇ１＞Ｘｊ１＝Ｘｊ３、となっている。
読出回路３０Ｊにおいて、増幅トランジスタ３４は、掘り込みゲート構造のＭＯＳトランジスタ５０Ｅで構成される。これにより、増幅トランジスタ３４におけるホットキャリア耐性の低減と、画素２１の微細化とが可能である。また、増幅トランジスタ３４は、掘り込みゲート構造であるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。また、ドレイン領域６８とソース領域５７は共通の不純物拡散層で構成されている。これにより、読出回路３０Ｊは、面積を低減することができる。画素２１のさらなる微細化が可能である。
（３）変形例３
上記の読出回路３０Ｈ、３０Ｉ、３０Ｊでは、選択トランジスタ３５がプレーナ型のＭＯＳトランジスタ６０で構成されていることを説明した。しかしながら、実施形態２においても、選択トランジスタ３５は、掘り込みゲート構造のＭＯＳトランジスタで構成されていてもよい。
図２５は、本開示の実施形態２に係る読出回路３０Ｋの構成例（変形例３）を示す断面図である。図２５に示すように、読出回路３０Ｋでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ｃで構成され、選択トランジスタ３５（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ１６０Ｅ（本開示の「第２電界効果トランジスタ」の一例）で構成されている。ＭＯＳトランジスタ１６０Ｅのゲート電極６５は、ＭＯＳトランジスタ５０Ｃのゲート電極５５と同様に、掘り込みゲート構造を有する。図２５に示すように、ＭＯＳトランジスタ１６０Ｅにおいて、半導体基板５１の表面５１ａからゲート電極６５の底部までの長さ（すなわち、掘り込み長さ）をｄｇ２とすると、掘り込み長さｄｇ２は、ＭＯＳトランジスタ５０Ｃのゲート電極５５の掘り込み長さｄｇ１と同じ長さ又はほぼ同じ長さとなっている（ｄｇ２＝ｄｇ１）。また、ＭＯＳトランジスタ１６０Ｅのソース領域６７の接合深さＸｊ３は、ゲート電極６５の掘り込み長さｄｇ２と同じ長さ又はほぼ同じ長さとなっている（Ｘｊ３＝ｄｇ２）。読出回路３０Ｋにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１、ｄｇ２の大小関係は、ｄｇ１＝ｄｇ２＝Ｘｊ２＝Ｘｊ３＞Ｘｊ１、となっている。
読出回路３０Ｋにおいて、増幅トランジスタ３４は掘り込みゲート構造のＭＯＳトランジスタ５０Ｃで構成される。これにより、読出回路３０Ｋは、図２２に示した読出回路３０Ｈと同様の効果を奏する。また、読出回路３０Ｋにおいて、選択トランジスタ３５は、掘り込みゲート構造のＭＯＳトランジスタ１６０Ｅで構成される。これにより、選択トランジスタ３５は、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。また、Ｘｊ３＞Ｘｊ１であるため、ＭＯＳトランジスタ１６０Ｅでは、特にソース領域６７側において、サイドウォール６６下の界面準位が不活性化される。これにより、ＭＯＳトランジスタ１６０Ｅにおける１／ｆノイズの低減が可能である。
（４）変形例４
図２６は、本開示の実施形態２に係る読出回路３０Ｌの構成例（変形例４）を示す断面図である。図２６に示すように、読出回路３０Ｌでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ｄで構成され、選択トランジスタ３５（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ１６０Ｆ（本開示の「第２電界効果トランジスタ」の一例）で構成されている。ＭＯＳトランジスタ１６０Ｆにおいて、ソース領域６７の接合深さＸｊ３は、ゲート電極６５の掘り込み長さｄｇ２よりも浅く、ドレイン領域６８の接合深さＸｊ１よりも深い。読出回路３０Ｌにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１、ｄｇ２の大小関係は、ｄｇ１＝ｄｇ２＞Ｘｊ２＝Ｘｊ３＞Ｘｊ１、となっている。
読出回路３０Ｌにおいて、増幅トランジスタ３４は掘り込みゲート構造のＭＯＳトランジスタ５０Ｄで構成される。これにより、読出回路３０Ｌは、図２３に示した読出回路３０Ｉと同様の効果を奏する。また、読出回路３０Ｌにおいて、選択トランジスタ３５は、掘り込みゲート構造のＭＯＳトランジスタ１６０Ｆで構成される。これにより、選択トランジスタ３５は、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。また、Ｘｊ３＞Ｘｊ１であるため、ＭＯＳトランジスタ１６０Ｆにおける１／ｆノイズの低減が可能である。
（５）変形例５
図２７は、本開示の実施形態２に係る読出回路３０Ｍの構成例（変形例５）を示す断面図である。図２７に示すように、読出回路３０Ｍでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ｅで構成され、選択トランジスタ３５（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ１６０Ｇ（本開示の「第２電界効果トランジスタ」の一例）で構成されている。ＭＯＳトランジスタ１６０Ｇにおいて、ソース領域６７の接合深さＸｊ３は、ゲート電極６５の掘り込み長さｄｇ２よりも深く、ドレイン領域６８の接合深さＸｊ１よりも深い。読出回路３０Ｍにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１、ｄｇ２の大小関係は、Ｘｊ２＝Ｘｊ３＞ｄｇ１＝ｄｇ２＞Ｘｊ１、となっている。
読出回路３０Ｍにおいて、増幅トランジスタ３４は掘り込みゲート構造のＭＯＳトランジスタ５０Ｅで構成される。これにより、読出回路３０Ｍは、図２４に示した読出回路３０Ｊと同様の効果を奏する。また、読出回路３０Ｍにおいて、選択トランジスタ３５は、掘り込みゲート構造のＭＯＳトランジスタ１６０Ｇで構成される。これにより、選択トランジスタ３５は、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。また、Ｘｊ３＞Ｘｊ１であるため、ＭＯＳトランジスタ１６０Ｇにおける１／ｆノイズの低減が可能である。
（６）変形例６
本開示の実施形態２において、増幅トランジスタ３４のソース領域６７及びドレイン領域６８は、半導体基板５１の表面５１ａからの深さが互いに非対称となっていてもよい。図２８は、本開示の実施形態２に係る読出回路３０Ｎの構成例（変形例６）を示す断面図である。図２８に示すように、読出回路３０Ｎでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ｃで構成され、選択トランジスタ３５（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ１６０Ｈ（本開示の「第２電界効果トランジスタ」の一例）で構成されている。ＭＯＳトランジスタ１６０Ｈにおいて、ソース領域６７の接合深さＸｊ３は、ゲート電極６５の掘り込み長さｄｇ２よりも浅く、ドレイン領域６８の接合深さＸｊ１よりも浅い。また、ドレイン領域６８の接合深さＸｊ１は、ゲート電極６５の掘り込み長さｄｇ２よりも浅い。読出回路３０Ｎにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１、ｄｇ２の大小関係は、ｄｇ１＝ｄｇ２＝Ｘｊ２＞Ｘｊ１＞Ｘｊ３、となっている。
読出回路３０Ｎにおいて、増幅トランジスタ３４は、掘り込みゲート構造のＭＯＳトランジスタ５０Ｃで構成される。これにより、読出回路３０Ｎは、図２２に示した読出回路３０Ｈと同様の効果を奏する。また、選択トランジスタ３５は、掘り込みゲート構造のＭＯＳトランジスタ１６０Ｈで構成されるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。また、Ｘｊ３＜Ｘｊ１であるため、選択トランジスタ３５におけるホットキャリア耐性の向上が可能である。
（７）変形例７
図２９は、本開示の実施形態２に係る読出回路３０Ｐの構成例（変形例７）を示す断面図である。図２９に示すように、読出回路３０Ｐでは、増幅トランジスタ３４（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ５０Ｃで構成され、選択トランジスタ３５（図２参照）が掘り込みゲート構造のＭＯＳトランジスタ１６０Ｉ（本開示の「第２電界効果トランジスタ」の一例）で構成されている。ＭＯＳトランジスタ１６０Ｉにおいて、ソース領域６７の接合深さＸｊ３は、ゲート電極６５の掘り込み長さｄｇ２よりも深く、ドレイン領域６８の接合深さＸｊ１よりも深い。また、ドレイン領域６８の接合深さＸｊ１は、ゲート電極６５の掘り込み長さｄｇ２よりも浅い。読出回路３０Ｐにおいて、Ｘｊ１、Ｘｊ２、Ｘｊ３、ｄｇ１、ｄｇ２の大小関係は、ｄｇ１＝ｄｇ２＝Ｘｊ２＞Ｘｊ３＞Ｘｊ１、となっている。
読出回路３０Ｐにおいて、増幅トランジスタ３４は、掘り込みゲート構造のＭＯＳトランジスタ５０Ｃで構成される。これにより、読出回路３０Ｐは、図２２に示した読出回路３０Ｈと同様の効果を奏する。また、選択トランジスタ３５は、掘り込みゲート構造のＭＯＳトランジスタ１６０Ｉで構成されるため、チャネルの電流方向に対する断面積を増大することができ、オン抵抗の低減が可能である。また、Ｘｊ３＞Ｘｊ１であるため、選択トランジスタ３５における１／ｆノイズの低減が可能である。
＜実施形態３＞
本開示に係る技術（本技術）は、撮像装置に限定されるものではなく、例えば測距装置など、各種の光検出装置にも適用することができる。図３０は、本開示の実施形態３に係る測距装置２００の構成例を示すブロック図である。図３０に示すように、測距装置２００は、発光部２０１と、受光部２０２と、信号処理部２０３と、制御部２０４とを備える。
発光部２０１は、例えば、複数の光源により光を発する。発光部２０１は、各光源としてＶＣＳＥＬ（垂直共振器面発光レーザ）によるレーザ発光素子を有しており、それら発光素子が例えばマトリクス状等の所定態様により配列されて構成されている。発光部２０１より発せられた光は、発光側光学系（図示せず）を介して測距対象としての被写体に照射される。そして、被写体からの反射光が、撮像側光学系（図示せず）を介して受光部２０２の受光面に入射する。
受光部２０２は、ＣＭＯＳＣｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）センサ又はＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）センサなどのイメージセンサであり、上記の撮像装置１の少なくとも一部で構成されている。受光部２０２は、撮像側光学系を介して入射する被写体からの反射光を受光し、電気信号に変換して出力する。信号処理部２０３は、撮像装置１から出力される電気信号について、各種の処理を行い、デジタルデータとしての画像信号を得る。信号処理部２０３
制御部２０４は、発光部２０１による発光動作に係る制御や、受光部２０２による受光（撮像）動作に係る制御を行う。また、制御部２０４は、入力される画像信号（つまり被写体からの反射光を受光して得られる画像信号）に基づき、被写体までの距離を測定する。制御部２０４は、例えばＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等を有するマイクロコンピュータ、或いはＤＳＰ等の情報処理装置を備えて構成されている。
測距装置２００では、上述した撮像装置１が受光部２０２に適用される。これにより、性能の向上が図られた測距装置を得ることができる。
＜その他の実施形態＞
上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、上記のＭＯＳトランジスタ５０、５０Ａから５０Ｅでは、ソース領域５７とドレイン領域５８との間で電流の流れる方向が切り替えられてもよい。これにより、上記のＭＯＳトランジスタ５０、５０Ａから５０Ｅにおいて、ソース領域５７がドレイン領域となり、ドレイン領域５８がソース領域となってもよい。同様に、上記のＭＯＳトランジスタ６０、１６０、１６０Ａから１６０Ｉにおいても、電流の流れる方向が切り替えられて、ソース領域６７がドレイン領域となり、ドレイン領域６８がソース領域となってもよい。このように、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本開示は以下のような構成も取ることができる。
（１）
半導体基板と、
前記半導体基板の一方の面側に設けられた第１電界効果トランジスタと、を備え、
前記第１電界効果トランジスタは、
第１面と、前記第１面と交差する第２面とを有する第１半導体領域と、
前記第１半導体領域の前記第１面と前記第２面とを覆う第１ゲート電極と、
前記第１半導体領域と前記第１ゲート電極との間に配置された第１ゲート絶縁膜と、
前記第１ゲート電極のゲート長方向において前記第１半導体領域の一方の側に接続する第１ソース領域と、
前記第１ゲート電極のゲート長方向において前記第１半導体領域の他方の側に接続する第１ドレイン領域と、を有し、
前記一方の面から前記第１ソース領域の底部までの深さを第１の深さとし、前記一方の面から前記第１ドレイン領域の底部までの深さを第２の深さとすると、
前記第１の深さと前記第２の深さは互いに深さが異なる、撮像装置。
（２）
前記第１の深さは、前記第２の深さよりも深い、前記（１）に記載の撮像装置。
（３）
前記第２の深さは、前記第１の深さよりも深い、前記（１）に記載の撮像装置。
（４）
前記第１ゲート電極は、
前記第１面を覆う第１部位と、
前記第２面を覆う第２部位と、を有し、
前記第１面の法線方向における第２部位の長さは、前記第１の深さ及び前記第２の深さの少なくとも一方よりも長い、前記（１）から（３）のいずれか１項に記載の撮像装置。
（５）
前記半導体基板の前記一方の面側に設けられた第２電界効果トランジスタ、をさらに備え、
前記第２電界効果トランジスタは、
第２半導体領域と、
前記第２半導体領域を覆う第２ゲート電極と、
前記第２半導体領域と前記第２ゲート電極との間に配置された第２ゲート絶縁膜と、
前記第２ゲート電極のゲート長方向において前記第２半導体領域の一方の側に接続する第２ソース領域と、
前記第２ゲート電極のゲート長方向において前記第２半導体領域の他方の側に接続する第２ドレイン領域と、を有し、
前記第１ソース領域と前記第２ドレイン領域は、共通の不純物拡散層で構成されている、前記（１）から（４）のいずれか１項に記載の撮像装置。
（６）
前記一方の面から前記第２ソース領域の底部までの深さを第３の深さとし、前記一方の面から前記第２ドレイン領域の底部までの深さを第４の深さとすると、前記第３の深さと前記第４の深さは互いに深さが異なる、前記（５）に記載の撮像装置。
（７）
光電変換素子、をさらに備え、
前記第１電界効果トランジスタは、前記光電変換素子から出力される電気信号を増幅する増幅トランジスタとして用いられる、前記（１）から（６）のいずれか１項に記載の撮像装置。
（８）
半導体基板と、
前記半導体基板の一方の面側に設けられた第１電界効果トランジスタと、を備え、
前記第１電界効果トランジスタは、
第１面と、前記第１面と交差する第２面とを有する第１半導体領域と、
前記第１半導体領域の前記第１面と前記第２面とを覆う第１ゲート電極と、
前記第１半導体領域と前記第１ゲート電極との間に配置された第１ゲート絶縁膜と、
前記第１ゲート電極のゲート長方向において前記第１半導体領域の一方の側に接続する第１ソース領域と、
前記第１ゲート電極のゲート長方向において前記第１半導体領域の他方の側に接続する第１ドレイン領域と、を有し、
前記一方の面から前記第１ソース領域の底部までの深さを第１の深さとし、前記一方の面から前記第１ドレイン領域の底部までの深さを第２の深さとすると、
前記第１の深さと前記第２の深さは互いに深さが異なる、光検出装置。
１ 撮像装置
１２ 画素
１３ 垂直駆動回路
１４ カラム信号処理回路
１５ 水平駆動回路
１６ 出力回路
１７ 制御回路
２１ 画素
２２ 水平信号線
２３ 垂直信号線
２４ データ出力信号線
３０ 読出回路
３０Ａから３０Ｎ、３０Ｐ 読出回路
３１ フォトダイオード
３２ 転送トランジスタ
３３ フローティングディフュージョン
３４ 増幅トランジスタ
３５ 選択トランジスタ
３６ リセットトランジスタ
３７ ソース領域
５０、５０Ａから５０Ｅ、６０、６０Ａから６０Ｉ ＭＯＳトランジスタ
５１ 半導体基板
５１ａ 表面
５２ 素子分離層
５３ 半導体領域
５３ａ 上面
５３ｂ、５３ｃ 側面
５４、６４ ゲート絶縁膜
５５、６５ ゲート電極
５６、６６ サイドウォール
５７、６７ ソース領域
５８、６８ ドレイン領域
６０ ＭＯＳトランジスタ
６３ 半導体領域
２００ 測距装置
２０１ 発光部
２０２ 受光部
２０３ 信号処理部
２０４ 制御部
５５１ 第１部位
５５１ｓ１、５５１ｓ２ 側面
５５２ 第２部位
５５３ 第３部位
Ｈ１、Ｈ２ トレンチ
Ｌｄ１、Ｌｄ２ 距離
ＲＰ１、ＲＰ２ レジストパターン
ＲＳＴ リセット信号
ＳＥＬ 選択信号
ＴＲＧ 転送信号
Ｖｄｄ ドレイン電源

Claims (8)

  1. 半導体基板と、
    前記半導体基板の一方の面側に設けられた第１電界効果トランジスタと、を備え、
    前記第１電界効果トランジスタは、
    第１面と、前記第１面と交差する第２面とを有する第１半導体領域と、
    前記第１半導体領域の前記第１面と前記第２面とを覆う第１ゲート電極と、
    前記第１半導体領域と前記第１ゲート電極との間に配置された第１ゲート絶縁膜と、
    前記第１ゲート電極のゲート長方向において前記第１半導体領域の一方の側に接続する第１ソース領域と、
    前記第１ゲート電極のゲート長方向において前記第１半導体領域の他方の側に接続する第１ドレイン領域と、を有し、
    前記一方の面から前記第１ソース領域の底部までの深さを第１の深さとし、前記一方の面から前記第１ドレイン領域の底部までの深さを第２の深さとすると、
    前記第１の深さと前記第２の深さは互いに深さが異なる、撮像装置。
  2. 前記第１の深さは、前記第２の深さよりも深い、請求項１に記載の撮像装置。
  3. 前記第２の深さは、前記第１の深さよりも深い、請求項１に記載の撮像装置。
  4. 前記第１ゲート電極は、
    前記第１面を覆う第１部位と、
    前記第２面を覆う第２部位と、を有し、
    前記第１面の法線方向における第２部位の長さは、前記第１の深さ及び前記第２の深さの少なくとも一方よりも長い、請求項１に記載の撮像装置。
  5. 前記半導体基板の前記一方の面側に設けられた第２電界効果トランジスタ、をさらに備え、
    前記第２電界効果トランジスタは、
    第２半導体領域と、
    前記第２半導体領域を覆う第２ゲート電極と、
    前記第２半導体領域と前記第２ゲート電極との間に配置された第２ゲート絶縁膜と、
    前記第２ゲート電極のゲート長方向において前記第２半導体領域の一方の側に接続する第２ソース領域と、
    前記第２ゲート電極のゲート長方向において前記第２半導体領域の他方の側に接続する第２ドレイン領域と、を有し、
    前記第１ソース領域と前記第２ドレイン領域は、共通の不純物拡散層で構成されている、請求項１に記載の撮像装置。
  6. 前記一方の面から前記第２ソース領域の底部までの深さを第３の深さとし、前記一方の面から前記第２ドレイン領域の底部までの深さを第４の深さとすると、前記第３の深さと前記第４の深さは互いに深さが異なる、請求項５に記載の撮像装置。
  7. 光電変換素子、をさらに備え、
    前記第１電界効果トランジスタは、前記光電変換素子から出力される電気信号を増幅する増幅トランジスタとして用いられる、請求項１に記載の撮像装置。
  8. 半導体基板と、
    前記半導体基板の一方の面側に設けられた第１電界効果トランジスタと、を備え、
    前記第１電界効果トランジスタは、
    第１面と、前記第１面と交差する第２面とを有する第１半導体領域と、
    前記第１半導体領域の前記第１面と前記第２面とを覆う第１ゲート電極と、
    前記第１半導体領域と前記第１ゲート電極との間に配置された第１ゲート絶縁膜と、
    前記第１ゲート電極のゲート長方向において前記第１半導体領域の一方の側に接続する第１ソース領域と、
    前記第１ゲート電極のゲート長方向において前記第１半導体領域の他方の側に接続する第１ドレイン領域と、を有し、
    前記一方の面から前記第１ソース領域の底部までの深さを第１の深さとし、前記一方の面から前記第１ドレイン領域の底部までの深さを第２の深さとすると、
    前記第１の深さと前記第２の深さは互いに深さが異なる、光検出装置。
JP2020032657A 2020-02-28 2020-02-28 撮像装置及び光検出装置 Pending JP2021136366A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020032657A JP2021136366A (ja) 2020-02-28 2020-02-28 撮像装置及び光検出装置
PCT/JP2021/000382 WO2021171798A1 (ja) 2020-02-28 2021-01-07 撮像装置及び光検出装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020032657A JP2021136366A (ja) 2020-02-28 2020-02-28 撮像装置及び光検出装置

Publications (1)

Publication Number Publication Date
JP2021136366A true JP2021136366A (ja) 2021-09-13

Family

ID=77491382

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020032657A Pending JP2021136366A (ja) 2020-02-28 2020-02-28 撮像装置及び光検出装置

Country Status (2)

Country Link
JP (1) JP2021136366A (ja)
WO (1) WO2021171798A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023145441A1 (ja) * 2022-01-26 2023-08-03 ソニーセミコンダクタソリューションズ株式会社 光検出装置
WO2024014209A1 (ja) * 2022-07-12 2024-01-18 ソニーセミコンダクタソリューションズ株式会社 撮像装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897419A (ja) * 1994-09-29 1996-04-12 Toshiba Corp Ｍｏｓ型トランジスタ及びその製造方法
JP5361110B2 (ja) * 2004-10-20 2013-12-04 三星電子株式会社 非平面トランジスタを有する固体イメージセンサ素子及びその製造方法
JP2008053274A (ja) * 2006-08-22 2008-03-06 Elpida Memory Inc 半導体装置及びその製造方法
JP5537523B2 (ja) * 2011-09-22 2014-07-02 株式会社東芝 固体撮像装置
KR20140113633A (ko) * 2011-12-19 2014-09-24 소니 주식회사 고체 촬상 장치, 고체 촬상 장치의 제조 방법, 및 전자 기기
JP2017183636A (ja) * 2016-03-31 2017-10-05 ソニー株式会社 固体撮像素子、センサ装置、および電子機器

Also Published As

Publication number Publication date
WO2021171798A1 (ja) 2021-09-02

Similar Documents

Publication Publication Date Title
US9887226B2 (en) Solid-state imaging device
US7855407B2 (en) CMOS image sensor and method for manufacturing the same
KR100619396B1 (ko) 시모스 이미지 센서 및 그 제조방법
US7898000B2 (en) Solid-state image pickup device and method for producing the same
US8952433B2 (en) Solid-state image sensor, method of manufacturing the same, and imaging system
JP5487798B2 (ja) 固体撮像装置、電子機器および固体撮像装置の製造方法
KR100778854B1 (ko) 씨모스 이미지 센서 및 그 제조방법
JP5546222B2 (ja) 固体撮像装置及び製造方法
TW201727884A (zh) 半導體裝置及其製造方法
JP2016063216A (ja) 撮像装置
WO2021171798A1 (ja) 撮像装置及び光検出装置
KR100640980B1 (ko) 씨모스 이미지 센서의 제조방법
JP2011159758A (ja) 固体撮像装置とその製造方法、並びに電子機器
JP4826127B2 (ja) 固体撮像装置及びその製造方法
JP2011014751A (ja) 固体撮像素子、トランジスタ、トランジスタの製造方法、および電子機器
US6472699B1 (en) Photoelectric transducer and manufacturing method of the same
US7145190B2 (en) Pinned photodiode integrated with trench isolation and fabrication method
WO2022004160A1 (ja) 半導体装置及び撮像装置
JP2005302836A (ja) 固体撮像装置の製造方法
JP4115446B2 (ja) Ｃｍｏｓイメージセンサの製造方法
WO2023090206A1 (ja) 撮像装置及び半導体装置
WO2023248648A1 (ja) 半導体装置及び電子機器
KR100649001B1 (ko) 씨모스 이미지 센서의 제조방법
KR100390810B1 (ko) 포토다이오드의 용량을 증가시키면서 전하운송을 향상시킬수 있는 이미지 센서 제조 방법
KR20070071001A (ko) 이미지 센서 및 그 제조방법