JP5361110B2 - 非平面トランジスタを有する固体イメージセンサ素子及びその製造方法 - Google Patents

非平面トランジスタを有する固体イメージセンサ素子及びその製造方法 Download PDF

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Description

本発明は、固体イメージセンサ素子及びその製造方法に係り、特に垂直ゲート電極及びチャンネルを有する非平面トランジスタで設計されて、残像及び暗電流を最小化するアクティブピクセルセンサからなるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ（ＣＩＳ）及びその製造方法に関する。
これまで多様な形態の固体撮像素子が開発され、それらは、基本的にＣＣＤ（Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ）及びＣＩＳを始めとして、ＣＣＤ及びＣＩＳに基づいたハイブリッドイメージセンサを含む。一般的に、ＣＣＤ及びＣＩＳは、シリコンが光に露出されるときに起きる“光電効果”に基づく動作を行う。特に、ＣＣＤ及びＣＩＳは、ピクセルアレイを備え、ここで、各単位ピクセルは、そのピクセルの活性シリコン領域に形成されている一つまたはそれ以上の感光素子（例えば、フォトダイオード）を含む受光領域を備える。受光領域が光に露出されるとき、可視光線及び近赤外線スペクトラムで、光子は、シリコンの共有結合を破壊するのに十分なエネルギーを有するので、電子は、価電子帯から伝導帯にリリースされる。電子発生量は、光強度に比例する。光子から発生した電荷は、ピクセルアレイの感光素子により蓄積された後、検出及び処理されてデジタルイメージを生成する。
歴史的に、固体撮像応用分野では、アナログＣＣＤイメージセンサが市場を占有してきた。その理由は、アナログＣＣＤイメージセンサは、ダイナミックレンジが優れており、ＦＰＮ（Ｆｉｘｅｄ Ｐａｔｔｅｒｎ Ｎｏｉｓｅ）が低く、光に敏感であるという利点があるためである。しかし、ＣＭＯＳ技術の進展は、改善されたＣＩＳ設計の開発を誘導して、多様な固体撮像応用分野でＣＣＤがＣＩＳに交替された。固体ＣＩＳの利点として、例えば低い製造コスト、単一電圧電源による低い電力消耗、システムオンチップの集積化、高速動作（例えば、高いフレームレートにおける順次的なイメージキャプチャリング）、高度集積されたピクセルアレイ、オンチップイメージ処理システム、単位ピクセルへのランダムアクセスなどを挙げることができる。一方、ＣＣＤイメージセンサは、製造コストが高く、典型的に相異なるクロックスピードで２〜３、またはそれ以上の供給電圧が要求されて電力消耗が非常に大きく、単位ピクセルへのランダムアクセスが不可能である。
しかし、従来の固体ＣＩＳは、低減度及び多様なノイズソースによりパフォーマンスが劣化された。例えば、従来のＣＩＳのうち一部は、暗電流のようなノイズに非常に敏感である。従来技術で周知のように、暗電流は、光源のない状態で熱的に生成された電荷であって、光子による電荷と共に蓄積される。暗電流は、典型的にゲート及びスペーサのエッチング工程のような製造工程時に引き起こされる単位ピクセルのフォトダイオード領域のような活性シリコン領域での表面欠陥（例えば、シリコンダングリングボンド）により発生する。また、暗電流は、素子分離領域と活性シリコン領域との界面でのシリコン欠陥により生成されることもある。一般的に、暗電流の生成量は、温度及び時間の関数であり、暗電流の生成量は、動作条件によってピクセルごとに顕著に異なりうる。その結果、暗電流によりピクセル感度が低下し、イメージセンサ素子のダイナミックレンジが小さくなる。
さらに、ＣＩＳは、残像として知られる現象が現れることがある。この技術分野で周知のように、残像は、不完全なピクセルリセットにより引き起こされ、ここで、ピクセルのフォトダイオードまたはセンスノードのリセット電圧は、リセット動作の時点で所望の基準電圧リセットレベルから変化する。また、残像は、フォトダイオードから与えられたピクセルのセンシングノードまでの不完全な電荷伝送から引き起こされる。二つの領域間で電荷を完全に伝送できるＣＩＳの能力は、それらの二つの領域間の電界強度に依存する。この点において、ＣＩＳ素子は、低消費電力の要求に符合するように、さらに低い電源電圧で動作するように設計されたので（不完全な電荷伝送及びリセットによる）残像を最小化する能力が次第に問題となっている。
本発明の目的は、垂直ゲート電極及びチャンネルを有する非平面トランジスタを有するように設計されたアクティブピクセルセンサからなり、残像及び暗電流の効果が最小化されたＣＩＳ素子を提供するところにある。
本発明の他の目的は、垂直ゲート電極及びチャンネルを有する非平面トランジスタを有するように構成されたアクティブピクセルセンサを備え、残像及び暗電流の効果が最小化されたＣＩＳ素子の製造方法を提供するところにある。
本発明の例示的な一実施形態において、イメージセンサ素子は、素子分離領域により画定される複数の活性領域を備える半導体基板、及び前記活性領域のうち一つの活性領域にそれぞれ一つずつ形成されている複数のピクセルを備えるピクセルアレイを備える。前記各ピクセルは、受光部及び電荷伝送部を備える。前記電荷伝送部は、前記受光部からの電荷を、例えばフローティング拡散領域またはセンスノードへ伝送する。前記電荷伝送部は、前記ピクセルの活性領域で前記電荷を伝送するための垂直チャンネル領域、前記素子分離領域で前記垂直チャンネル領域に隣接するように配置された垂直ゲート電極、及び前記垂直チャンネル領域と垂直ゲート電極との間に配置された絶縁物質を備える。
本発明の例示的な他の実施形態において、受光部は、フォトダイオードまたはＰＰＤ（Ｐｉｎｎｉｎｇ ＰｈｏｔｏＤｉｏｄｅ）でありうる。前記受光部は、前記活性領域に形成されたＨＡＤ（Ｈｏｌｅ Ａｃｃｕｍｕｌａｔｉｏｎ Ｄｉｏｄｅ）、及び前記ＨＡＤの下部に形成されたｎウェル領域を備える。
残像及び他の形態のノイズを最小化するために、前記垂直ゲート電極は、前記受光部の電荷蓄積領域の少なくとも一部に隣接する深さまで形成される。例えば、前記垂直ゲート電極は、前記ｎウェル領域の少なくとも一部に隣接するようにＨＡＤ領域下の深さまで形成されうる。
本発明の例示的な他の実施形態において、前記電荷伝送部は、前記電荷を伝送するために、前記ピクセルの活性領域に形成された水平チャンネル領域、前記水平チャンネル領域に隣接するように配置された水平ゲート電極、及び前記水平チャンネル領域と水平ゲート電極との間に配置された絶縁物質をさらに備える。
本発明の例示的な他の実施形態において、前記水平ゲート電極は、前記半導体基板の表面に形成されるか、または前記水平ゲート電極の少なくとも一部が前記半導体基板の表面に形成されたリセス内に配置される。前記水平ゲート電極は、例えばＬ字形または長方形である。前記垂直ゲート電極は、前記素子分離領域を覆う水平ゲート電極の一部に連結されて、それから延びている。
本発明の例示的な他の実施形態において、イメージセンサ素子は、基板に形成された複数のアクティブピクセルを備える。一つのアクティブピクセルは、受光部、リセットトランジスタ、電荷伝送部、フローティング拡散領域及び増幅トランジスタを備える。前記リセットトランジスタ、電荷伝送部または増幅トランジスタは、垂直チャンネルを有するように構成されうる。
本発明の他の例示的な実施形態は、垂直ゲート電極及びチャンネルを有する非平面トランジスタを有するように構成されたアクティブピクセルセンサを備え、残像及び暗電流の効果が最小化されたＣＩＳ素子の製造方法を含む。
本発明の例示的な一実施形態では、イメージセンサ素子の製造方法を提供する。単位ピクセルの活性領域が半導体基板に形成される。前記活性領域は、素子分離領域により取り囲まれた受光領域及びトランジスタ領域を備える。前記受光領域及びトランジスタ領域に近接するように、トランスファゲートが形成される。ここで、前記トランスファゲートは、半導体基板に形成され、前記活性領域の側壁に隣接するように配置される垂直ゲート電極を備える。
本発明の例示的な一実施形態において、前記トランスファゲートは、前記活性領域の側壁の一部を露出させるように、前記素子分離領域をエッチングしてリセスを形成し、前記活性領域の側壁の露出された部分上に絶縁層を形成し、前記リセス内に導電物質を充填して、前記垂直ゲート電極を形成することによって形成される。例示的な一実施形態において、前記リセスは、前記素子分離領域のみに形成される。例えば、前記リセスは、前記アクティブトランジスタ領域の側壁の一部を露出させるか、または前記受光領域の側壁の一部を露出させるか、または前記アクティブトランジスタ領域及び受光領域両方の側壁の一部を露出させるように形成されうる。本発明の例示的な他の実施形態において、トランスファゲートは、活性領域の側壁に隣接した半導体基板の相異なる領域に形成される複数の垂直ゲート電極を備える。
本発明の例示的な他の実施形態において、前記トランスファゲートは、水平ゲート電極、及び一つまたはそれ以上の垂直ゲート電極を有するように形成されうる。例えば、前記水平ゲート電極は、前記半導体基板上で、前記トランジスタ領域及び素子分離領域の一部上に形成されうる。前記水平ゲート電極は、前記半導体基板上で、前記受光領域の一部及び素子分離領域の一部上に形成されうる。前記水平ゲート電極は、前記半導体基板上で、前記トランジスタ領域の一部、前記受光領域の一部及び前記素子分離領域の一部上に形成されうる。例示的な一実施形態において、前記水平及び垂直ゲート電極は、一体に形成される。
本発明の例示的な他の実施形態において、前記トランスファゲートを形成するために、前記活性領域の一部をエッチングして、前記半導体基板の表面下の深さでリセスされた表面を形成し、前記水平ゲート電極の少なくとも一部が前記リセスされた表面上に形成されるように前記水平ゲート電極を形成する。
本発明の例示的な実施形態において、前記受光領域に受光部を形成する。前記受光部は、例えばフォトダイオードまたはＰＰＤである。前記受光部を形成するために、前記受光領域の表面にＨＡＤを形成し、前記ＨＡＤの下部にｎウェル領域を形成できる。前記伝送部の垂直ゲート電極は、前記受光部の電荷蓄積領域（例えば、前記ＨＡＤ層のｎウェル領域）の少なくとも一部に隣接する深さで前記半導体基板に形成される。
本発明の例示的なさらに他の実施形態において、受光領域、リセットトランジスタ、フローティング拡散領域及び前記フローティング拡散領域に動作的に連結された増幅素子を有するイメージセンサ素子の製造方法を提供する。その方法は、素子分離領域により取り囲まれる基板上に単位ピクセルの活性領域を形成する工程、前記素子分離領域にリセスを形成する工程、及び前記リセス内にトランスファゲートを形成する工程を含む。本発明の例示的な実施形態において、前記受光領域に近接した前記活性領域の側部領域に隣接するように前記素子分離領域に少なくとも二つのリセスを形成する。
本発明の例示的な他の実施形態において、イメージセンサ素子の製造方法は、素子分離領域により取り囲まれた基板上に単位ピクセルの活性領域を画定する工程、前記基板に受光部を形成する工程、前記素子分離領域をエッチングしてリセスを形成する工程、チャンネル領域で前記基板の上面をエッチングする工程、前記リセスの内部及び前記基板の上面上に絶縁層を形成する工程、前記リセスの内部及び前記基板の上面上に導電層を蒸着して電荷伝送部を形成する工程、前記電荷伝送部と前記受光部との間にフローティング拡散領域を形成する工程、及び前記基板にリセットトランジスタ及び増幅素子を形成する工程を含む。
本発明の他の例示的な実施形態、様相、目的、特徴及び利点は、添付図面を参照して説明する次の例示的な実施形態についての詳細な説明から明白になる。
本発明によれば、垂直ゲート電極及びチャンネルを有する非平面トランジスタを有するように設計されたアクティブピクセルセンサからなり、残像及び暗電流が最小化されうる。
次に、本発明の例示的な実施形態によるＣＩＳ素子及びその製造方法について、添付図面を参照して詳細に説明する。添付図面は、単に説明のために概略的に示すものであり、多様な構成要素の厚さ及び大きさは、明確性のために誇張されたものである。また、ある膜が他の膜または基板の“上”にあると記載された場合、前記ある膜が前記他の膜上に直接存在することもあり、その間に第３の他の膜が介在されることもある。添付図面で、同じ参照符号は同一または類似している機能を有する。
図１は、本発明の例示的な実施形態による固体ＣＩＳ素子のハイレベルブロックダイヤグラムである。特に、図１は、センサ行及びセンサ列が直交する格子状に配置された複数の単位ピクセル２２からなるピクセルアレイ２０を備えるＣＩＳ素子１０を示すものである。用途によって、ピクセルアレイ２０は、任意の数の行及び列で配列されうる。後述するように、ピクセルアレイ２０の単位ピクセル２２は、本発明の例示的な実施形態による非平面トランジスタを有する多様なピクセル構造のうちの一つで設計され、このように設計されることによって残像及び暗電流を最小化できる。
ＣＩＳ１０は、行デコーダロジック３０及び出力コントロールロジック３５を備えるＣＭＯＳコントロール論理回路をさらに備える。前記行デコーダロジック３０から単位ピクセル２２の該当行によって複数のコントロールライン２４が延び、それら複数のコントロールライン２４は、各行で該当単位ピクセル２２に連結される。センサ列で、各単位ピクセル２２の出力ポートは、該当列出力ライン２６により出力コントロール回路３５（例えば、列センシング及びマルチプレクシングなどの機能を行う）に連結される。詳細に図示していないが、ＣＩＳ１０は、ピクセル信号の読み取り及び処理機能のために、アナログ信号プロセッサ、アナログ−デジタルコンバータ、バイアス電圧発生器、タイミング信号発生器、デジタル論理及びメモリなどを含む他のオンチップ混合信号回路をさらに備える。
動作時には、制御信号が前記行デコーダロジック３０に印加されて、コントロールライン２４を通じて単位ピクセルの各行を順次に活性化させて光強度を検出し、列出力ライン２６に印加される該当出力電圧信号を発生させる。前記ＣＭＯＳコントロール論理回路３０、３５は、アレイ２０でピクセル２２の各センサ行についてのピクセルリセット、集積化及びピクセル読み取り動作などの機能を制御するために、公知のｘ−ｙアドレシング及びタイミングプロトコルであれば何でも具現できる。
図２は、図１のＣＩＳの単位ピクセルを示す概略的な回路図であり、本発明の例示的な実施形態によって非平面トランジスタで具現されうる。特に、図２は、４トランジスタ（４−Ｔ）アクティブピクセルセンサフレームワークを有する単位ピクセル２２を概略的に示すものである。一般的に、例示的な単位ピクセル２２は、ＰＤ（ＰｈｏｔｏＤｅｔｅｃｔｏｒ）素子（または、受光部）、トランスファトランジスタＴＸ、ＦＤ（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ）領域（または、センスノード）、リセットトランジスタＲＸ、増幅トランジスタＤＸ（または、ソースフォロワアンプ）及びセレクトトランジスタＳＸからなる。前記ＰＤ素子は、例えばピクセル２２の受光領域に形成されているフォトダイオードまたはＰＰＤからなる。前記ＰＤ素子は、トランスファトランジスタＴＸの動作によりＦＤ領域に又はＦＤ領域からカップリング／デカップリングされる。前記リセットトランジスタＲＸは、ＲＳコントロール信号線に連結されたゲート電極を有する。トランスファトランジスタＴＸは、ＴＧコントロール信号線に連結されたゲート電極を有する。前記セレクトトランジスタＳＸは、ＳＥＬコントロール信号線に連結されたゲート電極と出力（列）ライン２６に連結されたソース電極とを有する。
トランジスタＲＸ、ＴＸ、ＤＸ、ＳＸは、ピクセルのリセット、蓄積された電荷をＰＤ素子からＦＤ領域まで伝達、及びＦＤ領域にある蓄積電荷を測定可能な電圧に変換し、それを増幅させて出力ライン２６へ伝送するなどの機能を行うように作動される。特に、例示的な単位ピクセル２２は、次のように動作する。まず、集積化の間（または、電荷蓄積期間）、ピクセルに入射光が照射されて光電荷をＰＤ素子の電位ウェル（または、電荷蓄積領域）に蓄積される。集積期間が終了すれば、リセットトランジスタＲＸは、ＲＳコントロール信号線に印加されるリセットコントロール信号により活性化されて、電荷をＦＤ領域からドレインさせ、前記ＦＤ領域を基準電位にセットする（例えば、前記ＦＤ領域は、リセットトランジスタＲＸの限界電圧より小さいソース電圧ＶＤＤ程度に充電されうる）。リセット動作後には、前記トランスファトランジスタＴＸは、ＴＧコントロール信号線に印加されたコントロール信号により活性化されて、蓄積された光電荷をＰＤ素子からＦＤ領域へ伝送する。増幅トランジスタＤＸは、ＦＤ領域の電圧を増幅させ、増幅された電圧は、ＳＥＬ信号線に印加された行信号により活性化される選択トランジスタＳＸを通じて列出力ライン２６にバッファリング／カップリングされる。
通常的に設計された図２の単位ピクセル２２は、ピクセルの活性シリコン領域にある多様な位置、例えばピクセルの受光領域、ＰＤ領域とＦＤ領域との間の電荷伝送領域を含む多様な位置で暗電流が発生する。さらに、単位ピクセル２２は、トランスファトランジスタＴＸによりＰＤ領域からＦＤ領域までの光電荷が不完全に伝送される理由、及び／またはリセットトランジスタＲＸの動作によるＦＤ領域の基準電圧へのリセットが不完全になされる理由により、残像が発生する。
後述する本発明の例示的な実施形態によれば、アクティブピクセルセンサのトランスファトランジスタＴＸ及びリセットトランジスタＲＸは、暗電流及び残像効果を最小化するように設計された。
図３は、本発明の例示的な実施形態による単位ピクセル２２−１のレイアウトパターンを概略的に示すものである。特に、図３は、図２に示した４−Ｔアクティブピクセルセンサ構成を有する単位ピクセルの例示的なレイアウトパターンを示す。例示的な単位ピクセル２２−１は、半導体基板上に形成された活性シリコン領域１１０及び素子分離領域１０２を備える。前記活性シリコン領域１１０は、素子分離領域１０２により画定（包囲）される。例示的な実施形態において、前記素子分離領域１０２は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を利用して形成される。活性シリコン領域１１０は、ＰＤ（ＰｈｏｔｏＤｉｏｄｅ）領域１１０ａ（または、受光領域）及びトランジスタ活性領域１１０ｂ（または、トランジスタ領域）を備える。図３の例示的な実施形態では、前記ＰＤ領域１１０ａが四角形で形成され、前記トランジスタ活性領域１１０ｂが、前記ＰＤ領域１１０ａの一側から延びて折曲部がある線形で形成されたことが示されている。本発明の他の実施形態において、前記ＰＤ領域１１０ａ及びトランジスタ活性領域１１０ｂは、他の形状及び構成を有することもあり、これについては後述する。
単位ピクセル２２−１は、トランジスタ活性領域１１０ｂに沿う位置に形成される多様なゲート電極を備え、それらは、トランスファトランジスタＴＸのゲート電極１２０（または、トランスファゲート）、リセットトランジスタＲＸのゲート電極１３０（または、リセットゲート）、増幅トランジスタＤＸのゲート電極１４０及びセレクトトランジスタＳＸのゲート電極１５０を備える。前記ゲート電極１２０、１３０、１４０、１５０は、トランジスタ活性領域１１０ｂの一部及び素子分離領域１０２の一部と重なるように形成される。各ゲート電極１２０、１３０、１４０、１５０の一部には、多様なコンタクトＴＧ、ＲＳ、１４４、ＳＥＬが形成される。
前記トランスファゲート１２０は、ＰＤ領域１１０ａとトランジスタ活性領域１１０ｂのＦＤ領域との間に配置される。前記トランスファゲート１２０は、複数のゲート電極１２０ａ、１２０ｂ、１２０ｃ及び延長部１２０ｄを備える。コンタクトＴＧが前記ゲート電極１２０の延長部１２０ｄに形成されて、ＴＧコントロールラインへのコンタクトを提供する。前記ゲート電極１２０ａ、１２０ｂは、素子分離領域１０２の他の領域に下向きに延び、前記活性シリコン領域１１０の側面に隣接するように配置される垂直ゲート電極である。後述するように、前記垂直ゲート電極に隣接して配置された活性シリコン領域の側壁は、垂直チャンネルを含み、前記垂直チャンネルでは、光電荷がトランスファトランジスタＴＸの動作によりＰＤ領域からＦＤ領域まで容易に伝送される。
ＦＤ領域は、トランスファゲート１２０とリセットゲート１３０との間でアクティブトランジスタ領域１１０ｂの一部をドーピングして形成される。ＦＤ領域は、トランスファトランジスタＴＸのドレイン領域とリセットトランジスタＲＸのソース領域とを提供する。ＦＤ領域上に形成されたコンタクト１３４は、前記ＦＤ領域と増幅トランジスタＤＸのゲート電極１４０上に形成されたコンタクト１４４との電気的連結を可能にする。ゲート電極１３０、１４０の間でアクティブトランジスタ領域１１０ｂの一部がドーピングされて、リセットトランジスタＲＸ及び増幅トランジスタＤＸのドレイン領域を提供し、その上に形成されたコンタクトＶＤＤは、ＶＤＤ供給電圧接続を提供する。リセットゲート１３０上に形成されたコンタクトＲＳは、リセットゲートコントロール信号ラインを提供する。ゲート電極１４０、１５０間で前記アクティブトランジスタ領域１１０ｂの一部がドーピングされて、増幅トランジスタＤＸのソース領域及びセレクトトランジスタＳＸのドレイン領域を提供する。ゲート電極上に形成されたＳＥＬコンタクトは、セレクトゲートコントロール信号ラインへのコンタクトを提供する。アクティブトランジスタ領域１１０ｂのドーピングされた一部により、セレクトトランジスタＳＸのソース領域を提供する部分には、出力コンタクト１５９が形成される。前記出力コンタクト１５９は、セレクトトランジスタＳＸのソース領域を出力ライン（ビット列ライン）に連結させる連結部を提供する。
図４Ａ〜図４Ｃは、本発明の例示的な実施形態による図３の例示的な単位ピクセル２２−１の詳細を示す概略的なダイヤグラムである。特に、図４Ａは、図３の４Ａ−４Ａ線の単位ピクセル２２−１の概略的な断面図であり、ここで、ＰＤ領域１１０ａと、トランスファゲート１２０、ＦＤ領域１６０及びリセットゲート１３０を備えるアクティブトランジスタ領域１１０ｂの一部とが示されている。また、図４Ｂは、図３の４Ｂ−４Ｂ線の単位ピクセル２２−１の概略的な断面図であり、ここで、例示的なトランスファゲート１２０の詳細な構造が示されている。図４Ｃは、単位ピクセル２２−１のトランスファゲート１２０の概略的な斜視図である。
図４Ａに示すように、ＰＤ領域１１０ａは、半導体基板層１００に形成された受光素子（または、光検出素子）を含む。例示的な一実施形態において、前記基板層１００は、アクティブピクセル素子が形成されている半導体基板に形成されたｐドーピング層（例えば、ｐウェルまたはｐエピタキシャル層）である。例示的な実施形態において、前記ＰＤ領域１１０ａに形成された受光素子は、ｐ＋層１５５（または、ＨＡＤ層）及び前記ｐ＋層１５５の下部に形成された埋め込みｎウェル層１５６を備える。ＰＤ領域１１０ａの積層されたｐ＋層１５５／ｎ層１５６／ｐ層１００は、この技術分野で周知されたようなＰＰＤを形成する。典型的に、ＰＰＤは、アクティブピクセルセンサの設計に採用されて多様な利点を提供する。
例えば、ＰＰＤ素子は、素子が完全に空乏されたとき（すなわち、ｐ／ｎ接合の空乏領域が合ったとき）、素子の電圧がＶＰ（Ｐｉｎｎｉｎｇ Ｖｏｌｔａｇｅ）を超過しないように形成されうる。ＰＰＤは、リセット時、ＶＰがＦＤ領域１６０の電圧より低くなってＰＤ領域１１０ａからＦＤ領域１６０までの完全な電荷伝送が可能になるように設計されうる。ＰＰＤを使用する他の利点は、ｐ＋層１５５により埋め込みｎウェル層１５６がシリコン表面から隔離されて、暗電流が（従来のフォトダイオードに比べて）減少するということである。実際に、ｐ＋層１５５によりＰＤ領域１１０ａにある光電荷が蓄積されて埋め込みｎウェル層１５６に拘束される。このように、ｐ＋層１５５は、活性シリコン基板で熱的に生成された電荷からｎウェル層１５６を効果的に保護して暗電流を減少させ、これによりノイズを減少させる。さらに、ｐ＋層１５６は、ｐ＋及びｎウェル層間の接合で短波長可視光（青色光）を捕獲することによって、ピクセルのスペクトラム感度を向上させるように動作し、このとき、さらに深いｐ／ｎウェル接合は、さらに長い波長の光（赤色及び赤外）を捕獲できる。
図４Ａに詳細に示すように、トランスファトランジスタＴＸは、側壁スペーサ１２５を有するゲート電極１２０、及び基板層１００とゲート電極１２０との間に形成されたゲート絶縁膜１２６を備える。リセットトランジスタＲＸは、側壁スペーサ１３５を有するゲート電極１３０、及び基板層１００とゲート電極１３０との間に形成されたゲート絶縁膜１３６を備える。ＦＤ領域１６０は、トランスファゲート１２０とリセットゲート１３０との間で、基板層１００の活性領域に形成された低濃度のｎドーピング層１６０ａ及び高濃度のｎドーピング層１６０ｂを備える。前述したように、ＦＤ領域１６０は、リセットトランジスタＲＸのソース領域、及びトランスファトランジスタＴＸのドレイン領域を備える。リセットトランジスタＲＸのドレイン領域は、ｎドーピング領域１３２であり、これは、低濃度のｎドーピング拡散領域１３２ａ及び高濃度のｎドーピング拡散領域１３２ｂを備える。ドレイン領域１３２は、供給電圧ＶＤＤに連結される。
図４Ｂ及び図４Ｃに示すように、トランスファゲート１２０は、垂直ゲート電極１２０ａ、１２０ｂ及び水平ゲート電極１２０ｃを備える。垂直ゲート電極１２０ａ、１２０ｂは、水平ゲート電極１２０ｃに連結されており、水平ゲート電極１２０ｃから素子分離領域１０２に基板層１００の表面下の深さＤ１まで延びている。活性シリコン領域１１０ｂのうちゲート電極１２０ａ、１２０ｂ、１２０ｃにより覆われた（包まれた）部分は、垂直側壁１０４ａ、１０４ｂ及び上面１０４ｃを有するメサ型のチャンネル領域１０４を形成する。ゲート電極１２０ａ、１２０ｂ、１２０ｃ、基板層１００及び素子分離領域１０２の間には、絶縁層１２６が形成されている。前記チャンネル領域１０４は、コントロール電圧がトランスファゲート１２０に印加されたとき、ＰＤ領域１１０ａからＦＤ領域１６０まで蓄積された電荷を伝送するための複数のチャンネルを備える。前記チャンネルは、垂直側壁１０４ａ、１０４ｂに沿って活性シリコン領域にそれぞれ形成される垂直チャンネルＣ１、Ｃ２及び上面１０４ｃに沿って活性シリコン領域に形成される水平チャンネルＣ３を備える。
従来の設計と比較するとき、垂直ゲート電極１２０ａ、１２０ｂを有する例示的なトランスファゲート１２０の構造は、ＰＤ領域１１０ａに蓄積された光電荷が残像を最小化または防止する方法でＦＤ領域１６０に伝送される。実際に、従来のピクセル設計では、トランスファゲート電極が典型的に活性シリコン表面上にスタックゲート構造で形成される。しかし、かかる従来の設計では、トランスファゲートのチャンネル領域とＰＤ素子の電荷蓄積領域との間の距離が広くなるほど、光電荷をＦＤ領域へ伝送し難くなって残像が引き起こされる。
例えば、図４Ａには、水平ゲート電極１２０ｃと表面チャンネルＣ３とが示されており、ここで、Ｃ３は、ＰＰＤ素子のｎウェル層１５６（電荷蓄積領域）から分離されている。スタックゲート構造（ゲート電極１２０ｃ及びゲート酸化膜１２６）のみで構成された従来のトランスファゲートでは、ｎウェル層１５６（電荷蓄積領域）と表面チャンネルＣ３との間の距離が広くなるにつれて残像が発生する。実際に、ＣＩＳが次第に高集積化され（例えば、ピクセル領域面積が小さくなり）、さらに低電圧で動作するように設計されることによって、トランスファゲート電極の長さは減少せねばならず、フォトダイオード素子の垂直深さは増加せねばならない。かかる場合に、表面チャンネルＣ３とｎウェル領域１５６との間の広くなった距離及び減少した電圧（減少した電位）により、表面チャンネルＣ３の深いｎウェル領域１５６（または、他の形態のフォトダイオード素子の電荷蓄積領域）からＦＤ領域１６０まで電荷を伝送するのに非効果的になり、その結果、残像が増加する。
図４Ａ〜図４Ｃの例示的な実施形態によれば、トランスファゲート１２０の垂直ゲート電極１２０ａ、１２０ｂ及び水平ゲート電極１２０ｃの組み合わせにより、トランスファゲートの幅が効果的に広くなりつつ、さらに小さいデザインルールは維持できる。さらに、トランスファゲート１２０のチャンネル領域１０４は、垂直チャンネルＣ１、Ｃ２と水平チャンネルＣ３とを備え、蓄積された電荷をｎウェル１５０からＦＤ領域１６０まで伝送する。望ましくは、垂直チャンネルＣ１、Ｃ２は、少なくともｎウェル領域１５６に隣接して配置されるように垂直深さＤ１で形成される。例示的な一実施形態において、ＳＴＩ領域１０２は、約０．４ミクロンの深さで形成され、Ｄ１は、０．４ミクロン以下に形成される。特に、例示的な一実施形態において、垂直ゲート電極１２０ａ、１２０ｂは、埋め込みｎウェル層１５６のほぼセンタ深さである深さＤ１で形成される。このように、垂直チャンネルＣ１、Ｃ２は、ｎウェル領域１５６と表面チャンネルＣ３との物理的なギャップを効果的に減少させて電荷伝送をさらに効果的にし、残像を減少させるか、または除去する。
図４Ｄは、例示的な単位ピクセル２２−１について、ＰＤ領域１１０ａとトランスファゲート１２０に近接したトランジスタ領域１１０ｂとの電位レベルを示すグラフである。曲線Ａは、トランスファトランジスタＴＸが“オン”であるとき、ＰＤ領域１１０ａの電位レベル及びトランスファゲート１２０の表面チャンネルＣ３の電位レベルを表す。曲線Ｂは、トランスファトランジスタＴＸが“オン”であるとき、ＰＤ領域１１０ａの電位レベル及びトランスファゲート１２０の垂直チャンネルＣ１、Ｃ２の電位レベルを表す。曲線Ｃは、トランスファトランジスタＴＸが“オフ”であるとき、ＰＤ領域１１０ａの電位レベル及びトランスファゲート１２０のチャンネルの電位レベルを表す。トランスファゲート１２０が“オン”または“オフ”であるとき、トランスファゲート１２０の下部領域で電位障壁が変化する。図４Ｄから分かるように、垂直チャンネルＣ１、Ｃ２は表面チャンネルＣ３より低いので、残像なしにＰＤ領域１１０ａにある電子がＦＤ領域へ容易に伝送されうる。
また、従来の設計と比較するとき、垂直ゲート電極１２０ａ、１２０ｂを備えるトランスファゲート１２０を使用することによって、ＰＰＤのｎウェル領域１５６が基板１００内でその表面から遠くて深く位置する。これにより、暗電流ノイズを減少または除去できる。
本発明の例示的な他の実施形態において、図３及び図４ＡのリセットトランジスタＲＸのゲート電極１３０は、トランスファトランジスタＴＸのゲート電極１２０と類似した構造を有するように設計されうる。例えば、図４Ｅは、図３の４Ｅ−４Ｅ線の断面図であり、ここでは、本発明の例示的な実施形態によるリセットゲート電極１３０の構造が示されている。リセットゲート電極１３０は、垂直ゲート電極１３０ａ、１３０ｂ及び水平ゲート電極１３０ｃを備える。垂直ゲート電極１３０ａ、１３０ｂは、水平ゲート電極１３０ｃに連結されて、それから素子分離領域１０２まで基板層１００の下部に深さＤ１まで延びている。活性シリコン領域１１０ｂのうちゲート電極１３０ａ、１３０ｂ、１３０ｃにより覆われた（包まれた）部分は、垂直側壁１０６ａ、１０６ｂ及び上部表面１０６ｃを有するメサ型のチャンネル領域１０６を形成する。ゲート電極１３０ａ、１３０ｂ、１３０ｃ、基板層１００及び素子分離層１０２の間には、絶縁層１３６が形成されている。前記チャンネル領域１０６は、垂直側壁１０６ａ、１０６ｂに沿って活性シリコン領域にそれぞれ形成される垂直チャンネルＣ４、Ｃ５、及び上部表面１０６ｃに沿って活性シリコン領域に形成される水平表面チャンネルＣ６を備える。
垂直ゲート電極１０６ａ、１０６ｂを有する例示的なリセットゲート１３０の構造により、リセット時、ＦＤ領域の放電がさらに効果的に行われて、ＦＤ領域の所望の基準電圧レベルまでの不完全なリセットの結果として発生する残像から保護されうる。実際に、ピクセルが減少したデザインルール及び低い供給電圧で設計されるので、垂直ゲート電極１３０ａ、１３０ｂを有するリセットゲート１３０は、ゲート幅を効果的に広げて、ＦＤ領域と供給電圧との電位差が小さいにもかかわらず、効果的な電荷伝送が可能になる。
図５Ａ〜図５Ｃは、本発明の例示的な他の実施形態による単位ピクセル２２−２の構造を概略的に示すものである。図示のために、例示的な単位ピクセル２２−２が図３に示すような例示的な単位ピクセル２２−１のレイアウトパターンと類似したレイアウトパターンを有することを前提とした。これと関連し、図５Ａは図４Ａと類似した断面図であり、図５Ｂは図４Ｂと類似した断面図であり、図５Ｃは図４Ｃと類似した断面図である。一般的に、図５Ａ〜図５Ｃの例示的な単位ピクセル２２−２は、図４Ａ〜図４Ｃの単位ピクセル２２−１と類似したが、相違点は、トランスファゲート１２０の水平ゲート電極１２０ｃが基板層１００内に部分的にリセスされたということである。
特に、図５Ｂ及び図５Ｃに示すように、トランスファゲート電極１０４ａ、１０４ｂ、１０４ｃにより包まれたチャンネル領域１０４は（チャンネル領域１０４の上部表面１０４ｃが基板１００の表面と同じレベルである単位ピクセル２２−１と比較するとき）、基板１００の表面下に深さＤ２までリセスされている上部表面１０４ｄを有する。図５Ａに示すように、例示的な実施形態において（図４Ａと比較するとき）、表面チャンネルＣ３が埋め込みｎウェル層１５６にさらに近接し、このように構成することによって、ＰＤ領域１１０ａからＦＤ領域１６０までの電荷伝送能力を向上させる。また、図５Ａに示すように、水平ゲート電極１２０ｃのＦＤ領域１６０に隣接した側壁に形成されたスペーサも、基板１００の表面下にリセスされてゲート電極１２０とＦＤ領域１６０とを電気的に隔離させる。
図６は、本発明の例示的な他の実施形態による単位ピクセル２２−３のレイアウトパターンを概略的に示すものである。特に、図６は、図２に示すように４−Ｔアクティブピクセルセンサ構造を有する実施形態による単位ピクセル２２−３の例示的なレイアウトパターンである。例示的な単位ピクセル２２−３のレイアウトパターンは、図３の例示的な単位ピクセル２２−１と類似している。したがって、これについての詳細な説明は省略する。例示的な単位ピクセル２２−３は、それぞれゲートコンタクトＴＧａ、ＴＧｂを有する分離された垂直ゲート電極２２０ａ、２２０ｂからなるトランスファゲート２２０を備える。前記トランスファゲート２２０は、アクティブトランジスタ領域１１０ｂの反対側でＰＤ領域１１０ａに隣接するように配置される。前記トランスファゲート２２０の例示的な構造が、図７Ａ〜図７Ｃの例示的な実施形態にさらに詳細に示されている。
さらに詳細に説明すれば、図７Ａ〜図７Ｃは、図６の例示的な単位ピクセル２２−３をさらに詳細に示す概略的な図面であって、図７Ａは、図６の７Ａ−７Ａ線の単位ピクセル２２−３の断面図であり、図７Ｂは、図６の７Ｂ−７Ｂ線の単位ピクセル２２−３の断面図であり、図７Ｃは、トランスファゲート２２０の概略的な斜視図である。図７Ａ〜図７Ｃに示すように、トランスファゲート２２０は、分離された垂直ゲート電極２２０ａ、２２０ｂを備える。それらは、基板１００の表面下に深さＤ１まで形成されており、チャンネル領域１０４の各側壁１０４ａ、１０４ｂに隣接している。前記チャンネル領域１０４は、深い垂直チャンネルＣ７、Ｃ８を備え、それらは、埋め込みｎウェル層１５６に近接して配置されて、ＰＤ領域１１０ａからＦＤ領域１６０まで蓄積電荷を効果的に伝送する。
前述した単位ピクセル２２−１、２２−２の例示的なトランスファゲート１２０と比較するとき、前記単位ピクセル２２−３のトランスファゲート２２０は、活性シリコンチャンネル領域１０４上で基板１００の上面上に形成される水平ゲート電極は含まない。用途によって、垂直ゲート電極２２０ａ、２２０ｂを有する例示的なトランスファゲート２００の構造により、残像を効果的に最小化させるか、または除去しつつ、水平ゲート電極及びチャンネルが具現されたとき、活性シリコンチャンネル領域１０４の上面での表面欠陥により引き起こされる暗電流ノイズを減少させることができる。また、水平ゲート電極を省略することによって、上部の水平ゲート構造により引き起こされる陰影効果を低下させて単位ピクセルの効率または“フィルファクタ”を増加させ、これによりＰＤ領域１１０ａに達する光の入射角を増加させることができる。
図８は、本発明の他の例示的な実施形態による単位ピクセル２２−４のレイアウトパターンを概略的に示す平面図である。特に、図８は、図２に示すように４−Ｔアクティブピクセルセンサ構造を有する実施形態による単位ピクセル２２−４の例示的なレイアウトパターンである。例示的な単位ピクセル２２−４のレイアウトパターンは、前述した単位ピクセルの例示的なレイアウトパターンと基本的には類似している。ただし、例示的な単位ピクセル２２−４は、ＰＤ領域１１０ａでホール蓄積層１５５上に形成されたＬ字形のトランスファゲート３２０を備える。この技術分野で周知のように、従来のＬ字形のトランスファゲートは、ＰＤ領域１１０ａからＦＤ領域１６０まで蓄積電荷を伝送する電荷伝送効率を向上させるために、ＰＤ領域上で基板の表面上に形成されたスタックゲート構造を有する。
本発明の例示的な実施形態によれば、従来技術の設計とは異なり、前記Ｌ字形のトランスファゲート３２０は、垂直ゲート電極３２０ａ、３２０ｂ及び水平ゲート電極３２０ｃを備える。前記した例示的なトランスファゲート１２０、２２０の垂直ゲート電極のように、前記Ｌ字形のトランスファゲート３２０の垂直ゲート電極３２０ａ、３２０ｂは、水平ゲート電極３２０ｃに連結されて、それから素子分離層１０２に延び、活性シリコン領域の側壁に隣接するように配置される。前記したように、垂直ゲート電極３２０ａ、３２０ｂにより、垂直ゲート電極に隣接した活性シリコン領域の側壁で垂直チャンネルが形成され、これによりＰＤ領域１１０ａからＦＤ領域１６０までの光電荷伝送効率が向上する。
図９は、本発明の他の例示的な実施形態による単位ピクセル２２−５のレイアウトパターンを概略的に示す平面図である。特に、図９は、図２に示すように４−Ｔアクティブピクセルセンサ構造を有する実施形態による単位ピクセル２２−５の例示的なレイアウトパターンである。例示的な単位ピクセル２２−５のレイアウトパターンは、前述した単位ピクセルの例示的なレイアウトパターンと基本的には類似している。ただし、例示的な単位ピクセル２２−５は、ＰＤ領域１１０ａでホール蓄積層１５５上に形成され、活性シリコン領域１１０ｂ上に延びた長方形のトランスファゲート４２０を備える。前述したＬ字形のトランスファゲート３２０のように、前記長方形のトランスファゲート４２０を採用することによって、ＰＤ領域１１０ａからＦＤ領域１６０まで蓄積電荷を伝送する電荷伝送効率が向上する。
本発明の例示的な実施形態によれば、従来技術の設計とは異なり、前記長方形のトランスファゲート４２０は、垂直ゲート電極４２０ａ、４２０ｂ及び水平ゲート電極４２０ｃを備える。前記した例示的なトランスファゲート１２０、２２０、３２０の垂直ゲート電極のように、前記長方形のトランスファゲート４２０の垂直ゲート電極４２０ａ、４２０ｂは、水平ゲート電極４２０ｃに連結されて、それから素子分離層１０２に延び、活性シリコン領域の側壁に隣接するように配置される。前記したように、垂直ゲート電極４２０ａ、４２０ｂにより、垂直ゲート電極に隣接した活性シリコン領域の側壁で垂直チャンネルが形成され、これによりＰＤ領域１１０ａからＦＤ領域１６０までの光電荷伝送効率が向上する。
図１０は、本発明の他の例示的な実施形態による単位ピクセル２２−６のレイアウトパターンを概略的に示す平面図である。特に、図１０は、図２に示すように４−Ｔアクティブピクセルセンサ構造を有する実施形態による単位ピクセル２２−６の例示的なレイアウトパターンである。例示的な単位ピクセル２２−６のレイアウトパターンは、前述した単位ピクセルの例示的なレイアウトパターンと基本的には類似している。ただし、例示的な単位ピクセル２２−６は、その形状及び構造がさらにコンパクトなレイアウト領域を提供する活性領域１１０及びトランスファゲート５２０を有する。例えば、図３の単位ピクセル２２−１の例示的なレイアウトパターンと比較するとき、トランジスタＲＸ、ＤＸ間の活性シリコン領域１１０ｂが折り曲げられてコンパクトな活性領域レイアウトを提供する。また、前記単位ピクセル２２−６は、トランスファゲート５２０を備える。前記トランスファゲート５２０は、垂直ゲート電極５２０ａ、５２０ｂ及び水平ゲート電極５２０ｃを備える。前記した例示的なトランスファゲート５２０は、図３の例示的なトランスファゲート１２０と構造面で類似している。ただし、前記トランスファゲート５２０は、図３のトランスファゲート１２０のように延長部１０２ｄを有さないので、トランスファゲートに必要なレイアウト面積を減少できる。
図１１Ａ〜図１８Ｂは、本発明の例示的な実施形態によるイメージセンサ素子の製造方法を説明するための図面である。特に、図１１Ａ〜図１８Ｂは、例えば図４Ａ〜図４Ｄを参照して詳述した例示的な単位ピクセル２２−１の構造を有するイメージセンサ素子の製造方法を示すものである。図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、図１８Ａは、図４Ａの観点で例示的な単位ピクセル２２−１の多様な製造工程を示すものであり、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂ、図１８Ｂは、図４Ｂの観点で例示的な単位ピクセル２２−１の多様な製造工程を示すものである。
図１１Ａ及び図１１Ｂに示すように、例示的な製造工程の初期工程では、半導体基板層１００の素子分離領域１０２を形成してピクセルの活性シリコン領域を画定する。例示的な一実施形態において、半導体基板層１００は、半導体基板上に形成されたｐドーピング層である。前記素子分離領域１０２は、ＳＴＩまたはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）方法により二酸化シリコンのような適切な絶縁物質で形成されうる。図１１Ｂに示すように、チャンネル領域１０４は、垂直側壁１０４ａ、１０４ｂ及び上面１０４ｃを有するメサ型の構造でなり、素子分離領域１０２により包囲されることによって画定される。図１２Ａ及び図１２Ｂに示すように、通常のフォトリソグラフィ方法により半導体基板層１００上に第１フォトレジストパターン１１２を形成する。前記第１フォトレジストパターン１１２には、トランスファトランジスタＴＸのチャンネル領域１０４を画定して露出させる開口１１２ａが形成されている。多様なイオン注入方法を利用して、前記チャンネル領域１０４の表面１０４ｃにイオン注入してドーピング層１７０、１７２を形成する。特に、一実施形態において、ｎ型ドーパント（例えば、リン）をチャンネル領域１０４の露出された表面１０４ｃに第１イオン注入エネルギーで注入して、トランスファトランジスタの埋め込みチャンネル層１７２を形成する。前記ｎ型の埋め込みチャンネル層１７２は、トランスファトランジスタＴＸの空乏特性を限定し、ブルーミング現象として知られる現象を減少させるために形成される。
また、チャンネル領域１０４の露出表面１０４ｃにｐ型ドーパント（例えば、ボロン）を第２イオン注入エネルギーでイオン注入して、表面１０４ｃの直下で埋め込みチャンネル層１７２上にｐ型層１７０を形成する。前記ｐ型層１７０は、チャンネル領域１０４が表面１０４ｃで熱的に発生する電子から埋め込みチャンネル層１７２を保護することによって、暗電流ノイズを減少させる手段として形成される。前記ｐドーピング層１７０は、半導体基板層１００に比べて向上した伝導度を有するように形成することによって、上面で発生した暗電流を吸収できるホールを表面領域に蓄積させることができる。
図１３Ａ及び図１３Ｂに示すように、第１フォトレジストパターン１１２を通常の方法により除去し、基板層１００上にリセットトランジスタＲＸのチャンネル領域１０６を画定して露出させる開口１１４ａが形成された第２フォトレジストパターン１１４を形成する。例示的な一実施形態において、チャンネル領域１０６の露出された表面に第１イオン注入エネルギーでｎ型ドーパント（例えば、リン）をイオン注入１１５して、リセットトランジスタＲＸの埋め込みチャンネル層１８０を形成する。前記ｎ型の埋め込みチャンネル層１８０は、リセットトランジスタＲＸの空乏特性を限定し、ブルーミング現象を減少させるために形成される。図１３Ｂに示すように、前記第２フォトレジストパターン１１４は、イオン注入１１５工程中にトランスファトランジスタＴＸのチャンネル領域１０４を保護する。
図１４Ａ及び図１４Ｂに示すように、通常の方法で第２フォトレジストパターン１１４を除去し、前記基板層１００上に、チャンネル領域１０４に隣接した素子分離領域１０２の一部を露出させる開口１１６ａが形成された第３フォトレジストパターン１１６を形成する。前記第３フォトレジストパターン１１６をエッチングマスクとしてドライエッチングして、前記素子分離領域１０２の露出された部分にリセス１１７を形成する。開口１１６ａにより画定されたように、素子分離領域１０２がエッチングされて前記リセス１１７が形成されることによって、チャンネル領域１０４の側壁１０４ａ、１０４ｂが露出される。本発明の例示的な一実施形態において、前記リセス１１７は、前記素子分離領域１０２の底面レベル１９０を超過しない深さまで形成される。前記リセス１１７は、ドライエッチング方法を含む適切なエッチング方法のうち任意の方法によりエッチングされ、ここで、エッチング量は、時間に基づいて（材料のエッチング率を知るとき）またはプラズマのカラーを検出する終了点検出方法により決定される。他の実施形態において、開口１１６ａ、１１６ｂにより露出された素子分離領域１０２の一部をエッチングするにおいて、ＤＨＦ薬液（ｄｉｌｕｔｅｄ ＨＦ，Ｈ２Ｏ：ＨＦ＝１００：１）を使用するウェットエッチング方法を利用できる。
エッチング工程中には、チャンネル領域１０４の活性シリコンがエッチングされないようにすることが望ましい。その理由は、かかるエッチングにより、垂直ゲート電極と垂直チャンネルとの界面で熱的に発生する暗電流が引き起こされて損傷される恐れがあるためである。
図１５Ａ及び図１５Ｂに示すように、通常の方法で第３フォトレジストパターン１１６を除去し、前記基板層１００上に絶縁層１１８及び導電層１１９を順次に形成する。前記絶縁層１１８は、熱酸化により形成された酸化膜（または、シリコン酸化膜）からなる。他の例示的な実施形態において、前記絶縁層１１８は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）方法のような公知の方法を利用して、シリコン窒化膜、ＯＮＯのような絶縁物質を蒸着して形成されうる。図１５Ｂに示すように、前記絶縁層１１８は、エッチングされたリセス１１７の側壁及び底面の形状によってコンフォーマルに形成される薄膜からなる。また、前記導電層１１９は、前記リセス１１７が充填されるようにポリシリコン、タングステン、銅または他の適切なゲート電極物質のような導電物質を蒸着して形成されうる。
図１６Ａ及び図１６Ｂに示すように、適切なマスクパターンを利用してエッチング工程を行って、トランスファトランジスタＴＸ及びリセットトランジスタＲＸ用のゲート電極１２０、１３０を形成する。図示していないが、同一のマスクパターン及びエッチング工程を利用して、増幅トランジスタＤＸ及びセレクトトランジスタＳＸ用のゲート電極を形成できる。図１６Ａに示すような本発明の例示的な一実施形態において、前記絶縁層１１８は、後続のエッチング工程中にシリコン基板の表面を保護するように維持される。他の例示的な実施形態において、前記絶縁層１１８は、ゲート電極形成用と同じマスクを使用してエッチングされることによって、トランスファゲート及びリセットゲート用のゲート絶縁層１２５、１３６（図示していない増幅トランジスタ及びセレクトトランジスタ用のゲート絶縁層も同様である）を画定できる。
図１７Ａ及び図１７Ｂに示すように、ＰＤ領域１１０ａを露出して画定する開口１５２ａが形成されたフォトレジストパターン１５２を形成する。図１７Ａに示すように、フォトレジストパターン１５２は、トランスファゲート１２０の側部を露出させる。別個のイオン注入方法により、ＰＤ領域１１０ａにドーパントをイオン注入してフォトダイオードを形成する。例えば、第１イオン注入工程を行って第１イオン注入エネルギーでｐ型不純物、例えばボロンイオンを露出されたＰＤ領域１１０ａに注入してホール蓄積層１５５を形成する。この場合、第１イオン注入エネルギーは、半導体基板層１００の表面領域にｐ型ドーパントをイオン注入できる程度に低くすることが望ましい。ボロンイオンを半導体基板層１００に注入して活性化させて、ｐ＋層１５５を形成する。第２イオン注入工程を行って第２イオン注入エネルギーでｎ型不純物（例えば、リンまたはヒ素イオン）を露出されたＰＤ領域１１０ａに注入して、埋め込みｎウェル層１５６を形成する。
一実施形態において、ｎウェル層１５６を形成するｎ型ドーパントは、半導体基板層１００の表面から約０．３ミクロン〜約０．７ミクロンのＲｐ（ｐｒｏｊｅｃｔｉｏｎ ｒａｎｇｅ）で注入される。平面ゲート電極を具現するための従来のピクセル設計では、ｎウェル層１５６の形成のためのＲｐは０．３ミクロン以下に制限され、そのようにしなければ深刻な残像が発生する。しかし、本発明による垂直ゲート電極を使用することによって、ｎウェル層１５６が残像を惹起せずにさらに深いＲｐで形成されうる。
図１７Ａに示すように、ｎウェル層１５６が基板層１００でトランスファゲート１２０の側面を距離“Ｗ”ほど過ぎるように形成され、これによりｎウェル層１５６がトランスファトランジスタの垂直ゲート電極１２０ａ、１２０ｂ及びチャンネルにさらに近接に位置する。また、ｎウェル層１５６は、素子分離領域１０２とは接触しないように形成され、素子分離膜１０２が形成されるとき、基板層１００のエッチングにより引き起こされる素子分離領域１０２とシリコン基板層１００との界面での暗電流欠陥の影響を最小化できる。
図１８Ａ及び図１８Ｂに示すように、通常の方法（例えば、プラズマアッシング）によりフォトレジストパターン１５２を除去する。次いで、多様な方法を用いて、ゲート１２０、１３０の側部に隣接した半導体基板層１００のうちＰＤ領域１１０ａを除いた領域にｎ型不純物をイオン注入して、低濃度のｎ型拡散領域１６０ａ、１３２ａを形成する。絶縁層（例えば、窒化膜）を蒸着した後で再びエッチングして、ゲート電極１２０、１３０（図示していない増幅及びセレクトゲート電極も同様である）の側壁に側壁スペーサ１２６、１３６を形成する。次いで、活性領域に不純物を注入して、高濃度のｎ型ドーピング拡散層１６０ｂ、１３２ｂを形成する。ここで、高濃度のｎ型ドーピング拡散層は、側壁スペーサ１６２の外側エッジにより整列される。よく分かるように、ゲートスペーサ１６２及びドーピング領域１６０、１３２は、この技術分野で公知の適切な方法を使用して形成され、これについての詳細な説明は省略する。
図１９Ａ〜図２２Ｂは、本発明の他の例示的な実施形態によるイメージセンサ素子の製造方法を説明するための図面である。特に、図１９Ａ〜図２２Ｂは、例えば図５Ａ〜図５Ｃを参照して前述した例示的な単位ピクセル２２−２の構造を有するイメージセンサ素子の製造方法を説明するものである。これと関連し、図１９Ａ、図２０Ａ、図２１Ａ、図２２Ａは、図５Ａの観点で例示的な単位ピクセル２２−１の多様な製造工程を示し、図１９Ｂ、図２０Ｂ、図２１Ｂ、図２２Ｂは、図５Ｂの観点で例示的な単位ピクセル２２−２の多様な製造工程を示す。
図１９Ａ及び図１９Ｂに示すように、基板層１００及び素子分離領域１０２が形成された半導体基板上にフォトレジストパターン２１６を形成する。前記フォトレジストパターン２１６は、チャンネル領域１０４に隣接した素子分離領域１０２の一部を露出させる開口２１６ａ、２１６ｂを有する。フォトレジストパターン２１６をエッチングマスクとしてドライエッチングして、素子分離領域１０２が露出された部分にリセス２１７ａ、２１７ｂを形成する。前記リセス２１７ａ、２１７ｂ（それぞれの開口２１６ａ、２１６ｂにより画定されたようである）は、素子分離領域１０２をエッチングするが、チャンネル領域１０４の各側壁１０４ａ、１０４ｂをエッチングしない。すなわち、前記したように、エッチング工程中には、チャンネル領域１０４の活性シリコンをエッチングしないことが望ましい。その理由は、チャンネル領域１０４の活性シリコンがエッチングされれば、垂直ゲート電極と垂直チャンネルとの界面で熱的に発生する暗電流を惹起させるためである。
図２０Ａ及び図２０Ｂに示すように、フォトレジストパターン２１６を除去し、トランスファトランジスタＴＸのチャンネル領域１０４の上面１０４ｃを画定しつつ露出させる開口２１８ａを有するフォトレジストパターン２１８を形成する。前記フォトレジストパターン２１８は、素子分離領域１０２に形成されたリセス２１７ａ、２１７ｂを充填する。図２１Ａ及び図２１Ｂに示すように、前記フォトレジストパターン２１８をエッチングマスクとしてエッチング工程を行って、チャンネル領域１０４の上面１０４ｃをエッチングしてリセスされた表面１０４ｄを形成する。前記リセスされた表面１０４ｄにより、前記埋め込みｎウェル層１５６の中心とトランスファゲート１２０のチャンネル領域との物理的な距離が狭くなる。例示的な一実施形態において、前記エッチング工程は、Ｃｌ２、ＨＢｒ、Ｏ２ガスを使用するドライエッチング工程を利用して行える。
図２２Ａ及び図２２Ｂに示すように、フォトレジストパターン２１８を除去した後、公知の材料及び方法を利用して絶縁層及び導電層を蒸着及びエッチングして、トランスファゲート１２０、ゲート絶縁層１２６及び他のピクセルトランジスタ用のゲート構造を形成する。図２２Ｂに示すように、前記ゲート絶縁層１２６は、エッチングされたリセス２１７ａ、２１７ｂの側壁及び底面によってコンフォーマルに形成される薄膜からなる。前記リセス２１７ａ、２１７ｂに導電物質を充填して、垂直ゲート電極１２０ａ、１２０ｂを形成する。図２２Ａに示すように、前記リセスされた領域で、ゲート電極１２０の側壁とシリコン基板１００の側壁との間にスペースＳが形成されるように、前記ゲート電極１２０及びゲート絶縁層１２６を形成する。前述したように、前記スペースＳは、絶縁物質で充填してゲート電極１２０を、前記基板層１００のＦＤ領域を形成するドーピング層から絶縁させる。図２２Ａには、ゲート電極１２０、ゲート絶縁層１２６、リセスされた表面１０４ｄ及びスペースＳが基板１００に形成されたことが示されている。しかし、基板の上面及びリセスされた表面を覆うゲート電極１２０の左側部分が、ゲート電極の右側部分でもスペースＳなしに反復される（図５Ｃ参照）。
ゲート電極を形成した後、図１７Ａ〜図１８Ｂを参照して説明したような方法を行って、ＰＤ領域１１０ａ及びアクティブトランジスタ領域１１０ｂにドーピング層を形成して、多様なピクセルトランジスタのためのＰＤ素子及びソース／ドレイン領域を形成する。
よく分かるように、例示的な単位ピクセル２２−３、２２−４、２２−５または２２−６は、前述した工程と同一または類似した工程を利用して製造され、これについての詳細な説明は省略する。
本発明の例示的な実施形態によるピクセルで構成されたピクセルアレイを有するＣＩＳ素子は、多様な形態のプロセッサ基盤のシステムに具現されうる。例えば、図２３は、本発明の例示的な実施形態によるイメージセンサ素子を有するシステム６００のハイレベルブロックダイヤグラムである。前記システム６００は、例えばコンピュータシステム、カメラシステム、スキャナー、マシンビジョンシステム、車両用ナビゲーションシステム、ビデオホン、監督システム、自動フォーカスシステム、スタートラッカーシステム、動作感知システム、イメージ安定化システム、携帯電話及びその他のプロセッサ基盤システムで具現されうる。
一般的に、システム６００は、ＣＩＳ素子６１０、一つまたはそれ以上のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）またはマイクロプロセッサ６２０、一つまたはそれ以上のＩ／Ｏ素子６３０、フロッピー（登録商標）ディスクドライブ６４０（または、他のメモリカードスロット）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）６５０及びＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｋ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）ドライブ６６０を含み、いずれもシステムバス６７０を通じて動作的に相互連結されている。具現されたシステム構成品の形態は、システムの形態によって多様である。例えば、フロッピー（登録商標）ディスクドライブ６４０及びＣＤ−ＲＯＭドライブ６６０のような周辺素子は、典型的に、例えばパーソナルコンピュータまたはラップトップコンピュータと共に採用される。
ＣＩＳ素子６１０は、ここに記載された例示的なピクセル構造のうちいずれか一つを使用して構成されうるピクセルアレイを備える。ＣＩＳ素子６１０は、ピクセルアレイから供給された信号から出力イメージを生成する。ＣＩＳ素子６１０は、バス６７０または他のコミュニケーションリンクを通じてシステム構成品と通信する。他の例示的な実施形態において、プロセッサ６２０、ＣＩＳ素子６１０及びメモリ６５０は、単一ＩＣチップ上に集積されうる。
本発明の例示的な実施形態について添付図面を参照して詳細に説明したが、本発明は、それらに限定されるものではなく、当業者には、本発明の範囲または思想を逸脱せずに特許請求の範囲に記載された本発明の範囲内で多様な変形及び変更が可能である。
本発明は、固体イメージセンサ素子及びその製造方法関連の技術分野に適用可能である。
本発明の例示的な実施形態による固体ＣＩＳ素子のハイレベルブロックダイヤグラムである。 本発明の例示的な多様な実施形態によって非平面トランジスタで具現可能なアクティブピクセルセンサを説明する概略的な回路図である。 本発明の例示的な実施形態による単位ピクセルのレイアウトパターンを概略的に示す平面図である。 本発明の例示的な実施形態による図３の４Ａ−４Ａ線の断面図である。 本発明の例示的な実施形態による図３の４Ｂ−４Ｂ線の断面図である。 本発明の例示的な実施形態による図３の単位ピクセルのトランスファゲート構造の概略的な斜視図である。 図３の例示的な単位ピクセルのトランスファゲートに隣接した単位ピクセルの活性領域での電位レベルを示すグラフである。 本発明の例示的な実施形態による図３の４Ｅ−４Ｅ線の単位ピクセルの断面図である。 本発明の例示的な他の実施形態による単位ピクセルの概略的な構造を示す図面である。 本発明の例示的な他の実施形態による単位ピクセルの概略的な構造を示す図面である。 本発明の例示的な他の実施形態による単位ピクセルの概略的な構造を示す図面である。 本発明の例示的な他の実施形態による単位ピクセルのレイアウトパターンを概略的に示す平面図である。 本発明の例示的な実施形態による図６の７Ａ−７Ａ線の単位ピクセルの概略的な断面図である。 本発明の例示的な実施形態による図６の７Ｂ−７Ｂ線の単位ピクセルの概略的な断面図である。 本発明の例示的な実施形態による図６の単位ピクセルのトランスファゲート構造の概略的な斜視図である。 本発明の例示的な他の実施形態による単位ピクセルのレイアウトパターンを概略的に示す平面図である。 本発明の例示的な他の実施形態による単位ピクセルのレイアウトパターンを概略的に示す平面図である。 本発明の例示的な他の実施形態による単位ピクセルのレイアウトパターンを概略的に示す平面図である。 本発明の例示的な実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な他の実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な他の実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な他の実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な他の実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な他の実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な他の実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な他の実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な他の実施形態によるイメージセンサの製造方法を説明する図面である。 本発明の例示的な実施形態によるイメージ素子を具現するシステムのハイレベルブロックダイヤグラムである。
符号の説明
２２−１ 単位ピクセル
１０２ 素子分離領域
１１０ 活性シリコン領域
１１０ａ ＰＤ領域
１１０ｂ アクティブトランジスタ領域
１２０ トランスファトランジスタのゲート電極
１２０ａ，１２０ｂ，１２０ｃ ゲート電極
１２０ｄ 延長部
１３０ リセットトランジスタのゲート電極
１３４ コンタクト
１４０ 増幅トランジスタのゲート電極
１５０ セレクトトランジスタのゲート電極
１５９ 出力コンタクト
ＴＧ，ＲＳ，１４４，ＳＥＬ コンタクト

Claims (42)

  1. 半導体基板に形成された素子分離領域により画定される複数の活性領域を備える半導体基板と、
    前記活性領域のうち一つの活性領域にそれぞれ一つずつ形成されている複数のピクセルを備えるピクセルアレイと、を備え、
    前記各ピクセルは、受光部と、前記受光部から電荷を伝送するための電荷伝送部と、を備え、
    前記電荷伝送部は、メサ型のチャンネル領域と、該メサ型のチャンネル領域を覆うゲート電極と、前記メサ型のチャンネル領域と前記ゲート電極との間に配置された絶縁物質と、を備え、
    前記メサ型のチャンネル領域は、前記ピクセルの活性領域で前記電荷を伝送するための垂直チャンネルが形成される２つの垂直側壁と、該２つの垂直側壁の間に位置され、前記ピクセルの活性領域で前記電荷を伝送するために水平チャンネルが形成される上面を有し、
    前記ゲート電極は、前記２つの垂直側壁を覆う２つの垂直ゲート電極と、該２つの垂直ゲート電極に連結され、前記メサ型のチャンネル領域の上面を覆う水平ゲート電極を備え、
    前記２つの垂直側壁及び前記２つの垂直ゲート電極は前記基板の上面に対して垂直に配置され、前記メサ型のチャンネル領域の上面及び前記水平ゲート電極は前記基板の上面と平行に配置され、
    前記水平ゲート電極は、Ｌ字形であることを特徴とするイメージセンサ素子。
  2. 前記水平ゲート電極は、前記半導体基板の表面に形成されることを特徴とする請求項１に記載のイメージセンサ素子。
  3. 前記水平ゲート電極の少なくとも一部は、前記半導体基板の表面に形成されたリセス内に配置されていることを特徴とする請求項１に記載のイメージセンサ素子。
  4. 前記垂直ゲート電極は、前記素子分離領域を覆う前記水平ゲート電極の一部に連結されて、前記水平ゲート電極の一部から延びていることを特徴とする請求項１に記載のイメージセンサ素子。
  5. 前記受光部は、フォトダイオードであることを特徴とする請求項１に記載のイメージセンサ素子。
  6. 前記受光部は、ＰＰＤであることを特徴とする請求項１に記載のイメージセンサ素子。
  7. 前記受光部は、前記活性領域に形成されたＨＡＤと、前記ＨＡＤの下部に形成されたｎウェル領域と、を備えることを特徴とする請求項１に記載のイメージセンサ素子。
  8. 前記垂直ゲート電極は、前記ｎウェル領域の少なくとも一部に隣接する深さまで形成されることを特徴とする請求項７に記載のイメージセンサ素子。
  9. 前記垂直ゲート電極は、前記受光部の電荷蓄積領域の少なくとも一部に隣接する深さまで形成されることを特徴とする請求項１に記載のイメージセンサ素子。
  10. 前記電荷伝送部に隣接したピクセルの活性領域に形成され、前記電荷伝送部から伝送された電荷を保存するフローティング拡散領域と、
    前記フローティング拡散領域の電圧をリセットするピクセルリセット部と、をさらに備え、前記フローティング拡散領域は、前記電荷伝送部及びピクセルリセット部について共通拡散領域であることを特徴とする請求項１に記載のイメージセンサ素子。
  11. 前記ピクセルリセット部は、
    前記ピクセルの活性領域にある垂直チャンネル領域と、
    前記素子分離領域で、前記垂直チャンネル領域に隣接するように配置された垂直ゲート電極と、
    前記垂直チャンネル領域と前記垂直ゲート電極との間に配置された絶縁物質と、をさらに備えることを特徴とする請求項１０に記載のイメージセンサ素子。
  12. 前記ピクセルアレイは、アクティブピクセルアレイであることを特徴とする請求項１に記載のイメージセンサ素子。
  13. 前記イメージセンサ素子は、ＣＩＳであることを特徴とする請求項１に記載のイメージセンサ素子。
  14. 前記電荷伝送部は、前記電荷伝送部のソース領域とドレイン領域との間に形成された埋め込みチャンネル層をさらに備え、前記埋め込みチャンネル層、前記ソース領域及び前記ドレイン領域は、第１導電型の不純物でドーピングされており、前記活性領域は、第２導電型の不純物でドーピングされていることを特徴とする請求項１に記載のイメージセンサ素子。
  15. 前記電荷伝送部は、前記ソース領域と前記ドレイン領域との間の前記埋め込みチャンネル層上の活性領域の表面に形成されたピニング層をさらに備え、前記ピニング層は、前記第２導電型の不純物でドーピングされていることを特徴とする請求項１４に記載のイメージセンサ素子。
  16. 素子分離領域により画定された複数の活性領域を有するピクセルアレイを備える半導体基板と、
    受光部、電荷伝送部及び増幅トランジスタに動作的に連結されたフローティング拡散領域を備える前記ピクセルアレイのうち少なくとも一つのピクセルと、を備え、
    前記電荷伝送部は、メサ型のチャンネル領域と、該メサ型のチャンネル領域を覆うゲート電極と、前記メサ型のチャンネル領域と前記ゲート電極との間に配置された絶縁物質を備え、
    前記メサ型のチャンネル領域は、前記ピクセルの活性領域で電荷を伝送するための垂直チャンネルが形成される２つの垂直側壁と、前記２つの垂直側壁の間に位置され、前記ピクセルの活性領域で前記電荷を伝送するために水平チャンネルが形成される上面を有し、
    前記ゲート電極は前記２つの垂直側壁を覆う２つの垂直ゲート電極と、前記２つの垂直ゲート電極に連結され、前記メサ型のチャンネル領域の上面を覆う水平ゲート電極を備え、
    前記２つの垂直側壁及び前記２つの垂直ゲート電極は前記基板の上面に対して垂直に配置され、前記メサ型のチャンネル領域の上面及び前記水平ゲート電極は前記基板の上面と平行に配置され、
    前記水平ゲート電極は、Ｌ字形であることを特徴とするイメージセンサ素子。
  17. 前記電荷伝送部の前記ゲート電極は、表面チャンネルを形成することを特徴とする請求項１６に記載のイメージセンサ素子。
  18. 前記電荷伝送部の前記ゲート電極は、リセスされた表面チャンネルを形成することを特徴とする請求項１６に記載のイメージセンサ素子。
  19. 基板に形成されたアクティブピクセルを含むイメージセンサ素子において、少なくとも一つのアクティブピクセルは、
    受光部と、
    リセットトランジスタと、
    電荷伝送部と、
    フローティング拡散領域と、
    増幅トランジスタと、を備え、
    前記電荷伝送部はメサ型のチャンネル領域と、前記メサ型のチャンネル領域を覆うゲート電極と、前記メサ型のチャンネル領域と前記ゲート電極との間に配置された絶縁物質とを備え、
    前記メサ型のチャンネル領域は、前記アクティブピクセルの活性領域で電荷を伝送するための垂直チャンネルが形成される２つの垂直側壁と、前記２つの垂直側壁の間に位置され、前記アクティブピクセルの活性領域で前記電荷を伝送するために水平チャンネルが形成される上面を有し、
    前記ゲート電極は、前記２つの垂直側壁を覆う２つの垂直ゲート電極と、前記２つの垂直ゲート電極に連結され、前記メサ型のチャンネル領域の上面を覆う水平ゲート電極を備え、
    前記２つの垂直側壁及び前記２つの垂直ゲート電極は前記基板の上面に対して垂直に配置され、前記メサ型のチャンネル領域の上面及び前記水平ゲート電極は前記基板の上面と平行に配置され、
    前記水平ゲート電極は、Ｌ字形であることを特徴とするイメージセンサ素子。
  20. 素子分離領域により取り囲まれた受光領域及びトランジスタ領域を備える単位ピクセルの活性領域を半導体基板に形成し、前記活性領域は前記単位ピクセルの活性領域で電荷を伝送するための垂直チャンネルが形成される２つの垂直側壁と、前記２つの垂直側壁の間に位置され前記単位ピクセルの活性領域で前記電荷を伝送するために水平チャンネルが形成される上面を有するメサ型のチャンネル領域を備えるように前記活性領域を形成する工程と、
    前記半導体基板に形成され、前記メサ型のチャンネル領域の２つの垂直側壁に隣接するように配置される２つの垂直ゲート電極と、前記メサ型のチャンネル領域の上面に隣接するように配置された水平ゲート電極を備えるトランスファゲートを、前記受光領域及び前記トランジスタ領域に近接するように形成する工程と、を含み、
    前記２つの垂直側壁及び前記２つの垂直ゲート電極は前記基板の上面に対して垂直に配置され、前記メサ型のチャンネル領域の上面及び前記水平ゲート電極は前記基板の上面と平行に配置され、
    前記水平ゲート電極は、Ｌ字形であることを特徴とするイメージセンサ素子の製造方法。
  21. 前記水平ゲート電極は、前記半導体基板上で、前記トランジスタ領域及び前記素子分離領域の一部上に形成されることを特徴とする請求項２０に記載のイメージセンサ素子の製造方法。
  22. 前記水平ゲート電極は、前記半導体基板上で、前記受光領域の一部及び前記素子分離領域の一部上に形成されることを特徴とする請求項２０に記載のイメージセンサ素子の製造方法。
  23. 前記水平ゲート電極は、前記半導体基板上で、前記トランジスタ領域の一部、前記受光領域の一部及び前記素子分離領域の一部上に形成されることを特徴とする請求項２０に記載のイメージセンサ素子の製造方法。
  24. 前記トランスファゲートを形成する工程は、
    前記活性領域の側壁の一部を露出させるように、前記素子分離領域にリセスを形成する工程と、
    前記活性領域の側壁の露出された部分上に絶縁層を形成する工程と、
    前記リセス内に導電物質を充填して、前記垂直ゲート電極を形成する工程と、を含むことを特徴とする請求項２０に記載のイメージセンサ素子の製造方法。
  25. 前記リセスは、前記素子分離領域のみに形成されることを特徴とする請求項２４に記載のイメージセンサ素子の製造方法。
  26. 前記素子分離領域にリセスを形成する工程は、前記トランジスタ領域の側壁の一部、前記受光領域の側壁の一部、または前記トランジスタ領域及び受光領域両方の側壁の一部を露出させるリセスを形成するように、前記素子分離領域をエッチングする工程を含むことを特徴とする請求項２４に記載のイメージセンサ素子の製造方法。
  27. 前記絶縁層を形成する工程は、前記リセス内の表面に沿って前記半導体基板上にコンフォーマルに形成される絶縁層を形成する工程を含むことを特徴とする請求項２４に記載のイメージセンサ素子の製造方法。
  28. 前記活性領域に埋め込みチャンネル層を形成する工程をさらに含み、前記埋め込みチャンネル層は、前記水平ゲート電極に整列されるように形成され、前記埋め込みチャンネル層は、第１導電型の不純物でドーピングされ、前記活性領域は、第２導電型の不純物でドーピングされることを特徴とする請求項２０に記載のイメージセンサ素子の製造方法。
  29. 前記埋め込みチャンネル層上であって前記活性領域の表面にピニング層を形成する工程をさらに含み、前記ピニング層は、前記第２導電型の不純物でドーピングされることを特徴とする請求項２８に記載のイメージセンサ素子の製造方法。
  30. 前記トランスファゲートを形成する工程は、
    前記活性領域の一部をエッチングして、前記半導体基板の表面下に深さＤ１のリセスされた表面を形成する工程と、
    前記水平ゲート電極の少なくとも一部が前記リセスされた表面上に形成されるように、前記水平ゲート電極を形成する工程と、を含むことを特徴とする請求項２０に記載のイメージセンサ素子の製造方法。
  31. 前記トランスファゲートを形成する工程は、前記活性領域の側壁に隣接した前記半導体基板の相異なる領域に複数の垂直ゲート電極を形成する工程を含むことを特徴とする請求項２０に記載のイメージセンサ素子の製造方法。
  32. 前記垂直ゲート電極は、相互別個に形成されることを特徴とする請求項３１に記載のイメージセンサ素子の製造方法。
  33. 前記複数の垂直ゲート電極のうち少なくとも二つは、前記半導体基板の表面上に形成された前記水平ゲート電極に一体に連結されたことを特徴とする請求項３１に記載のイメージセンサ素子の製造方法。
  34. 前記受光領域に受光部を形成する工程をさらに含むことを特徴とする請求項２０に記載のイメージセンサ素子の製造方法。
  35. 前記受光部は、フォトダイオードであることを特徴とする請求項３４に記載のイメージセンサ素子の製造方法。
  36. 前記フォトダイオードは、ＰＰＤであることを特徴とする請求項３５に記載のイメージセンサ素子の製造方法。
  37. 前記受光部を形成する工程は、前記受光領域の表面にＨＡＤを形成し、前記ＨＡＤの下部にｎウェル領域を形成する工程を含むことを特徴とする請求項３４に記載のイメージセンサ素子の製造方法。
  38. 前記垂直ゲート電極は、前記ｎウェル領域の少なくとも一部に隣接する深さで前記半導体基板に形成されることを特徴とする請求項３７に記載のイメージセンサ素子の製造方法。
  39. 受光領域、リセットトランジスタ、フローティング拡散領域及び前記フローティング拡散領域に動作的に連結された増幅素子を有するイメージセンサ素子の製造方法において、
    素子分離領域により取り囲まれる基板上に単位ピクセルの活性領域を形成し、前記活性領域は前記単位ピクセルの活性領域で電荷を伝送するための垂直チャンネルが形成される２つの垂直側壁と、前記２つの垂直側壁の間に位置され前記単位ピクセルの活性領域で前記電荷を伝送するために水平チャンネルが形成される上面を有するメサ型のチャンネル領域を備えるように前記活性領域を形成する工程と、
    前記素子分離領域にリセスを形成する工程と、
    前記リセス内にトランスファゲートを形成する工程と、を含み、
    前記トランスファーゲートは、前記２つの垂直側壁を覆う２つの垂直ゲート電極と、前記２つの垂直ゲート電極に連結され前記メサ型のチャンネル領域の上面を覆う水平ゲート電極を備え、
    前記２つの垂直側壁及び前記２つの垂直ゲート電極は前記基板の上面に対して垂直に配置され、前記メサ型のチャンネル領域の上面及び前記水平ゲート電極は前記基板の上面と平行に配置され、
    前記水平ゲート電極は、Ｌ字形であることを特徴とするイメージセンサ素子の製造方法。
  40. 前記リセスの形成工程は、前記受光領域に近接した前記活性領域の側部領域に隣接するように、前記素子分離領域に少なくとも二つのリセスを形成する工程を含むことを特徴とする請求項３９に記載のイメージセンサ素子の製造方法。
  41. 前記受光領域と前記フローティング拡散領域との間の前記基板に、リセスされた表面を形成する工程をさらに含むことを特徴とする請求項３９に記載のイメージセンサ素子の製造方法。
  42. 素子分離領域により取り囲まれた基板上に単位ピクセルの活性領域を画定する工程と、
    前記基板に受光部を形成する工程と、
    前記素子分離領域をエッチングしてリセスを形成する工程と、
    チャンネル領域で前記基板の上面をエッチングする工程と、
    前記リセスの内部及び前記基板の少なくとも前記チャンネル領域の上面上に絶縁層を形成する工程と、
    前記リセスの内部及び前記基板の少なくとも前記チャンネル領域の上面上に導電層を蒸着して、電荷伝送部を形成する工程と、
    前記受光部とフローティング拡散領域との間に前記電荷伝送部が位置するように、フローティング拡散領域を形成する工程と、
    前記基板にリセットトランジスタ及び増幅素子を形成する工程と、を含み、
    前記電荷伝送部は前記リセスを側壁とし前記チャンネル領域を上面とするメサ型のチャンネル領域と、前記メサ型のチャンネル領域を覆う前記導電層からなるゲート電極と、前記メサ型のチャンネル領域と前記ゲート電極との間に配置された前記絶縁層を備え、
    前記メサ型のチャンネル領域は、前記単位ピクセルの活性領域で電荷を伝送するための垂直チャンネルが形成される２つの垂直側壁と、前記２つの垂直側壁の間に位置され、前記単位ピクセルの活性領域で前記電荷を伝送するために水平チャンネルが形成される上面を有し、
    前記ゲート電極は前記２つの垂直側壁を覆う２つの垂直ゲート電極と、前記２つの垂直ゲート電極に連結され、前記メサ型のチャンネル領域の上面を覆う水平ゲート電極を備え、
    前記２つの垂直側壁及び前記２つの垂直ゲート電極は前記基板の上面に対して垂直に配置され、前記メサ型のチャンネル領域の上面及び前記水平ゲート電極は前記基板の上面と平行に配置され、
    前記水平ゲート電極は、Ｌ字形であることを特徴とするイメージセンサ素子の製造方法。
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