JP2002151688A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents

Ｍｏｓ型半導体装置およびその製造方法

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繁登 前川
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Abstract

(57)【要約】 【課題】 しきい値電圧の短チャネル効果を抑制する。 【解決手段】 半導体基板１の主面に、チャネル領域
５、一対のソース・ドレイン領域、およびトレンチ分離
構造をなす分離絶縁膜２が選択的に形成されている。分
離絶縁膜２の上面は、チャネル領域５の側面に隣接する
溝の部分ではチャネル領域５の上面よりも低く後退して
おり、それ以外の領域ではチャネル領域５の上面と略同
一の高さに設定されている。それにより、チャネル領域
５の上面だけでなく一対の側面の一部も、ゲート絶縁膜
３を挟んでゲート電極４によって覆われている。チャネ
ル領域５のチャネル幅Ｗは、最大チャネル空乏層幅Ｘｄ
ｍの２倍以下の値に設定される。また、チャネル領域５
の側面に隣接する溝の幅は、ゲート電極４の厚さの２倍
以下に設定される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型半導体装
置すなわちＭＯＳ構造を備える半導体装置、およびその
製造方法に関し、特に、しきい値電圧の短チャネル効果
を抑制するための改良に関する。
【０００２】
【従来の技術】はじめに、本明細書で用いる名称につい
て説明する。本明細書では、チャネル領域とこれを挟む
一対のソース・ドレイン領域とチャネル領域に絶縁膜を
挟んで対向するゲート電極とを有する構造、すなわちＭ
ＯＳ構造を備える半導体装置一般をＭＯＳ型半導体装置
と称する。ＭＯＳ型トランジスタは、その代表例である
が、ＭＯＳ型半導体装置はＭＯＳ型トランジスタに限定
されない。また、本明細書では、チャネル領域を挟むソ
ース領域とドレイン領域の組を、「一対のソース・ドレ
イン領域」と称するが、必ずしもソース領域とドレイン
領域とが互いに対称な形状に形成されているという限定
された意味で用いるものではない。
【０００３】図６０は、従来のＭＯＳ型半導体装置の平
面図である。また図６１および図６２は、それぞれ、図
６０のＫ−Ｋ切断線およびＬ−Ｌ切断線に沿った断面図
である。この装置１５０は、ＭＯＳ型トランジスタとし
て構成されており、半導体基板９１の主面に、チャネル
領域９５、このチャネル領域９５を挟む一対のソース・
ドレイン領域９８，９９、および分離絶縁膜９２が選択
的に形成されている。
【０００４】半導体基板９１は、Ｐ型不純物を含有する
シリコン基板であり、ソース・ドレイン領域９８，９９
は、Ｎ型不純物を含有する。チャネル領域９５の上面に
は、ゲート絶縁膜９３を挟んでゲート電極９４が対向し
ている。すなわち、装置１５０は、Ｎチャネル型のＭＯ
Ｓ型トランジスタとして構成されている。ゲート電極９
４は、Ｎ型不純物がドープされたポリシリコンを材料と
している。
【０００５】ゲート絶縁膜９３は、例えば厚さ５ｎｍの
シリコン酸化膜として構成されている。分離絶縁膜９２
は、チャネル領域９５およびソース・ドレイン領域９
８，９９の周囲を包囲するように形成された深さ０．３
μｍ程度のトレンチに埋設されたシリコン酸化膜として
構成されている。すなわち、分離絶縁膜９２は、トレン
チ分離構造を構成している。それによって、チャネル領
域９５およびソース・ドレイン領域９８，９９は、半導
体基板９１の主面に形成される図示しない他の素子（例
えば、他のチャネル領域およびソース・ドレイン領域）
から分離されている。
【０００６】分離絶縁膜９２の上面の高さは、チャネル
領域９５およびソース・ドレイン領域９８，９９の上面
と同一に設定されている。このため、ゲート電極９４
は、チャネル領域９５には、その上面にのみ対向する。
したがって、ゲート電極９４からチャネル領域９５へ印
加される電界の方向は、その上面に垂直な方向に限られ
ていた。
【０００７】
【発明が解決しようとする課題】従来のＭＯＳ型半導体
装置では、以上のように、ゲート電極９４からチャネル
領域９５に印加される電界が、上面に垂直な方向の電界
に限られるので、チャネル領域９５に対するゲート電極
９４の制御能力が小さいという問題点があった。したが
って、装置の微細化にともなってゲート長が短縮される
にしたがい、ドレイン電界からの影響が増加し、しきい
値の低下が顕著になるという、いわゆる「短チャネル効
果」が問題となっていた。
【０００８】図６１および図６２において、ゲート電界
により発生するチャネル空乏層９５ａとドレイン電界に
より発生するドレイン空乏層９９ａとが、ゲート・ドレ
イン端（すなわち、チャネル領域９５のドレイン領域９
９に隣接する端部）で接触し、いわゆる「チャージシェ
ア」により、空間電荷が分配される。これらの空乏層
は、ゲート電圧ＶGが、０＜ＶGであって、ドレイン電圧
ＶDが、０＜ＶDであるときに発生する。ゲート長が短く
なるほど、ドレイン空乏層９９ａのチャネル空乏層９５
ａに対する割合が大きくなり、しきい値電圧がドレイン
電圧により強く影響されるために、しきい値電圧が低下
する。これが短チャネル効果である。
【０００９】本発明は、従来の技術における上記した問
題点を解消するためになされたもので、しきい値電圧の
短チャネル効果を抑制することのできるＭＯＳ型半導体
装置を得ることを目的としており、さらにこのＭＯＳ型
半導体装置の製造に適した方法を提供することを目的と
する。
【００１０】
【課題を解決するための手段】第１の発明の装置はＭＯ
Ｓ型半導体装置であって、チャネル領域と当該チャネル
領域を挟む一対のソース・ドレイン領域とを有して主面
の上方へ選択的に突出する半導体層を備える基板と、前
記チャネル領域のうち、前記一対のソース・ドレイン領
域と対面しない一対の側面の少なくとも一部と上面とを
覆う絶縁膜と、前記絶縁膜の中で前記一対の側面の前記
少なくとも一部を覆う部分が側壁として露出する溝を残
して、前記半導体層を包囲するように、前記基板の前記
半導体層が突出しない前記主面の上に形成された分離絶
縁膜と、前記絶縁膜を挟んで前記チャネル領域と前記溝
と前記分離絶縁膜の上面とにまたがって配設され、それ
により、前記チャネル領域のうち、前記一対の側面の前
記少なくとも一部と前記上面とを、前記絶縁膜を挟んで
覆っており、前記チャネル領域を覆う部分の上面と前記
分離絶縁膜を覆う部分の上面との間の段差であるゲート
上面段差が、前記チャネル領域を覆う部分の幅であるゲ
ート長の１／２以下に設定されているゲート電極と、を
備える。
【００１１】第２の発明の装置では、第１の発明のＭＯ
Ｓ型半導体装置において、前記溝の幅が、前記ゲート電
極の厚さの２倍以下である。
【００１２】第３の発明の装置では、第１または第２の
発明のＭＯＳ型半導体装置において、前記基板が、絶縁
層とその上に形成されたＳＯＩ層とを有するＳＯＩ基板
であって、前記半導体層は前記ＳＯＩ層に含まれる。
【００１３】第４の発明の装置では、第３の発明のＭＯ
Ｓ型半導体装置において、前記ＳＯＩ基板の前記半導体
層が突出しない前記主面には前記絶縁層が露出してお
り、前記溝の底面は前記絶縁層に達しており、それによ
って、前記ゲート電極は、前記チャネル領域の前記上面
に加えて前記一対の側面の略全体を、前記絶縁膜を挟ん
で覆っている。
【００１４】第５の発明の装置では、第４の発明のＭＯ
Ｓ型半導体装置において、前記絶縁膜は、前記チャネル
領域の前記上面、前記一対の側面に加えて、底面の少な
くとも一部を覆っており、前記ゲート電極は、前記チャ
ネル領域の前記上面、前記一対の側面に加えて、底面の
少なくとも一部を、前記絶縁膜を挟んで覆っている。
【００１５】第６の発明の装置では、第１ないし第３の
いずれかの発明のＭＯＳ型半導体装置において、前記基
板の前記半導体層が突出しない前記主面と前記溝の底面
との間に、前記分離絶縁膜が介在している。
【００１６】第７の発明の装置では、第６の発明のＭＯ
Ｓ型半導体装置において、前記分離絶縁膜が、互いに材
料の異なる第１分離絶縁膜と第２分離絶縁膜とを有して
おり、前記基板の前記半導体層が突出しない前記主面と
前記溝の底面との間に介在する前記分離絶縁膜の部分
は、前記第１分離絶縁膜を有し、当該第１分離絶縁膜の
上に前記第２分離絶縁膜を有しておらず、前記分離絶縁
膜の中で前記部分を除く部分は、前記第１分離絶縁膜と
当該第１分離絶縁膜の上に形成された第２分離絶縁膜と
を有する。
【００１７】第８の発明の装置はＭＯＳ型半導体装置で
あって、絶縁層とその上に形成されたＳＯＩ層とを有
し、チャネル領域と当該チャネル領域を挟む一対のソー
ス・ドレイン領域とを有して主面の上方へ選択的に突出
する半導体層を前記ＳＯＩ層に含み、前記半導体層が突
出しない前記主面には前記絶縁層が露出しており、前記
半導体層の前記チャネル領域が、その底面の一部におい
て前記絶縁層に連結しているＳＯＩ基板と、前記チャネ
ル領域の前記ソース・ドレイン領域と対面しない一対の
側面と上面と前記底面の前記一部を除く部分とを覆う絶
縁膜と、前記チャネル領域の前記側面と前記上面と前記
底面の前記部分とを前記絶縁膜を挟んで覆うゲート電極
と、を備える。
【００１８】第９の発明の装置では、第１ないし第８の
いずれかの発明のＭＯＳ型半導体装置において、前記チ
ャネル領域のチャネル幅が、最大チャネル空乏層幅の２
倍以下に設定されている。
【００１９】第１０の発明の装置では、第１ないし第８
のいずれかの発明のＭＯＳ型半導体装置において、前記
チャネル領域がチャネル幅の方向に沿って配列する複数
の単位チャネル領域に分割されており、当該複数の単位
チャネル領域の各々の前記ソース・ドレイン領域と対面
しない一対の側面の少なくとも一部と上面とが、前記絶
縁膜を挟んで前記ゲート電極に覆われている。
【００２０】第１１の発明の装置では、第１０の発明の
ＭＯＳ型半導体装置において、前記複数の単位チャネル
領域の各々のチャネル幅が、最大チャネル空乏層幅の２
倍以下に設定されている。
【００２１】第１２の発明の装置では、第１ないし第１
１のいずれかの発明のＭＯＳ型半導体装置において、前
記半導体層の上面と前記分離絶縁膜の上面との間の段差
である上面段差が、前記ゲート長の１／２倍以下に設定
されている。
【００２２】第１３の発明の製造方法はＭＯＳ型半導体
装置の製造方法であって、(a)少なくとも主面部分が半
導体である基板を準備する工程と、(b)前記主面に選択
的エッチングを施すことにより、前記主面を選択的に後
退させ、それにより、後退後の前記主面から上方へ選択
的に突出する半導体層を形成する工程と、(c)前記工程
(b)によって後退した前記主面の上に、前記半導体層の
一部領域の一対の側面の少なくとも一部が側壁として露
出する溝を残して前記半導体層を包囲するように、分離
絶縁膜を形成する工程と、(d)前記工程(b)または前記工
程(c)の後に、前記一部領域の前記一対の側面の前記少
なくとも一部と前記上面とを覆う絶縁膜を形成する工程
と、(e)前記工程(d)の後に、前記半導体層の前記一部領
域と前記溝と前記分離絶縁膜の前記上面とにまたがっ
て、これらを覆うように導電性材料を形成することによ
り、前記一部領域の前記一対の側面の前記少なくとも一
部と前記上面とを、前記絶縁膜を挟んで覆うとともに、
前記チャネル領域を覆う部分の上面と前記分離絶縁膜を
覆う部分の上面との間の段差であるゲート上面段差が、
前記一部領域を覆う幅であるゲート長の１／２以下とな
るように、ゲート電極を形成する工程と、(f)前記ゲー
ト電極を遮蔽体として不純物を選択的に導入することに
より、前記一部領域を挟む前記半導体層の中の一対の領
域に、一対のソース・ドレイン領域を形成し、それによ
り前記一部領域をチャネル領域とする工程と、を備え
る。
【００２３】第１４の発明の製造方法は、第１３の発明
のＭＯＳ型半導体装置の製造方法であって、前記工程
(e)において、前記溝の幅の１／２倍以上の厚さで前記
導電性材料が形成される。
【００２４】第１５の発明の製造方法は、第１３または
第１４の発明のＭＯＳ型半導体装置の製造方法であっ
て、前記工程(a)において、前記基板として、絶縁層と
その上に形成されたＳＯＩ層とを有するＳＯＩ基板が準
備される。
【００２５】第１６の発明の製造方法は、第１５の発明
のＭＯＳ型半導体装置の製造方法であっって、前記工程
(b)において、前記主面を選択的に後退させる前記選択
的エッチングが、前記半導体層が突出しない部分におい
て前記絶縁層が露出するまで行われ、前記工程(c)で
は、前記溝の底面が前記絶縁層に達するように前記分離
絶縁膜が形成され、それにより、前記工程(e)では、前
記ゲート電極が、前記一部領域の前記上面に加えて前記
一対の側面の略全体を、前記絶縁膜を挟んで覆うように
形成される。
【００２６】第１７の発明の製造方法は、第１６の発明
のＭＯＳ型半導体装置の製造方法において、(g)前記工
程(c)より後で前記工程(d)より前に、前記一部領域の底
面の少なくとも一部が露出するように、前記溝に連結す
る空洞を前記絶縁層の表面部分に選択的に形成する工程
を、さらに備え、前記工程(d)では、前記一部領域の前
記上面、前記一対の側面に加えて、前記底面の前記少な
くとも一部を覆うように前記絶縁膜が形成され、前記工
程(e)では、前記工程(g)で形成された前記空洞を充填す
るように前記導電性材料が形成されることにより、前記
一部領域の前記上面、前記一対の側面に加えて、前記底
面の前記少なくとも一部を、前記絶縁膜を挟んで覆うよ
うに前記ゲート電極が形成される。
【００２７】第１８の発明の製造方法は、第１３ないし
第１５のいずれかの発明のＭＯＳ型半導体装置の製造方
法において、前記工程(c)が、(c-1)前記半導体層を覆う
ように前記基板の上に前記分離絶縁膜の材料を堆積する
工程と、(c-2)堆積された前記分離絶縁膜の前記材料の
上面を前記半導体層の上面と同一の高さに近づくように
後退させる工程と、(c-3)前記工程(c-2)の後に、前記材
料に選択的エッチングを施すことにより、前記一部領域
の前記一対の側面に隣接する部位において、前記材料の
上面を前記半導体層の上面よりも下方に後退させること
により、前記溝を形成する工程と、を備える。
【００２８】第１９の発明の製造方法は、第１３ないし
第１５のいずれかの発明のＭＯＳ型半導体装置の製造方
法において、前記工程(c)が、(c-1)後退した前記主面か
らの前記半導体層の高さよりも小さい厚さで、後退した
前記主面、ならびに前記半導体層の上面および側面を覆
うように、第１絶縁材料を堆積する工程と、(c-2)前記
第１絶縁材料の上に、当該第１絶縁材料とは異なる第２
絶縁材料を堆積する工程と、(c-3)堆積された第１およ
び第２絶縁材料を含む複合材料の上面を前記半導体層の
上面と同一の高さに近づくように後退させる工程と、(c
-4)前記工程(c-3)の後に、前記第２絶縁材料よりも前記
第１絶縁材料にエッチング効果の高い選択的エッチング
を施すことにより、前記一部領域の前記一対の側面に隣
接する部位において、前記第１絶縁材料の上面を前記半
導体層の上面よりも下方に後退させ、それにより前記溝
を形成する工程と、を備える。
【００２９】第２０の発明の製造方法は、第１３ないし
第１９のいずれかの発明のＭＯＳ型半導体装置の製造方
法であって、前記工程(c)において、前記半導体層の上
面と前記分離絶縁膜の上面との間の段差である上面段差
が、前記ゲート長の１／２倍以下となるように、前記分
離絶縁膜が形成される。
【００３０】第２１の発明の製造方法はＭＯＳ型半導体
装置の製造方法であって、(a)絶縁層とその上に形成さ
れたＳＯＩ層とを有するＳＯＩ基板を準備する工程と、
(b)前記ＳＯＩ層に選択的エッチングを施すことによ
り、前記絶縁層が選択的に露出するまで前記ＳＯＩ層の
主面を選択的に後退させ、それにより、後退後の前記主
面から上方へ選択的に突出する半導体層を形成する工程
と、(c)前記半導体層の一部領域の底面の一部が露出す
るように、前記絶縁層の表面部分に空洞を選択的に形成
する工程と、(d)前記一部領域の上面と一対の側面と前
記底面の前記一部とを覆う絶縁膜を形成する工程と、
(e)前記工程(d)の後に、前記空洞を充填するとともに前
記一部領域を覆うように導電性材料を形成することによ
り、前記絶縁膜を挟んで前記一部領域の前記上面と前記
一対の側面と前記底面の前記一部とを覆うゲート電極を
形成する工程と、(f)前記ゲート電極を遮蔽体として不
純物を選択的に導入することにより、前記一部領域を挟
む前記半導体層の中の一対の領域に、一対のソース・ド
レイン領域を形成し、それにより前記一部領域をチャネ
ル領域とする工程と、を備える。
【００３１】第２２の発明の製造方法は、第１３ないし
第２１のいずれかの発明のＭＯＳ型半導体装置の製造方
法であって、前記工程(b)において、前記チャネル領域
のチャネル幅に相当する前記一部領域の幅が、最大チャ
ネル空乏層幅の２倍以下に設定される。
【００３２】第２３の発明の製造方法は、第１３ないし
第２１のいずれかの発明のＭＯＳ型半導体装置の製造方
法であって、前記工程(b)において、前記工程(c)で前記
一部領域となるべき領域が前記チャネル領域の前記チャ
ネル幅に相当する幅の方向に沿って配列する複数の単位
領域に分割されるように形成され、前記工程(d)では、
前記複数の単位領域の各々の一対の側面の少なくとも一
部と上面とを覆うように前記絶縁膜が形成され、前記工
程(e)では、前記絶縁膜の上に導電性材料を形成するこ
とにより、前記複数の単位領域の各々の前記一対の側面
の前記少なくとも一部と前記上面とを前記絶縁膜を挟ん
で覆うように、前記ゲート電極が形成される。
【００３３】第２４の発明の製造方法は、第２３の発明
のＭＯＳ型半導体装置の製造方法であって、前記工程
(b)において、前記複数の単位領域から形成された複数
の単位チャネル領域の各々の前記チャネル幅が、最大チ
ャネル空乏層幅の２倍以下に設定される。
【００３４】第２５の発明の製造方法は、ＭＯＳ型半導
体装置の製造方法であって、(a)少なくとも主面部分が
半導体である基板を準備する工程と、(b)前記主面に選
択的エッチングを施すことにより、前記主面を選択的に
後退させ、それにより、後退後の前記主面から上方へ選
択的に突出する半導体層を形成する工程と、(c)前記工
程(b)によって後退した前記主面の上に、前記半導体層
を包囲するように、かつ上面が前記半導体層の上面と同
一の高さとなるように、分離絶縁膜を形成する工程と、
(d)前記半導体層の一部領域の上面とこれに隣接する前
記分離絶縁膜の上面の部分とを覆うように、犠牲層を形
成する工程と、(e)前記犠牲層を遮蔽体として不純物を
選択的に導入することにより、前記一部領域を挟む前記
半導体層の中の一対の領域に、一対のソース・ドレイン
領域を形成し、それにより前記一部領域をチャネル領域
とする工程と、(f)前記半導体層の上面および前記分離
絶縁膜の上面の前記犠牲層に覆われない部分を覆うよう
に、前記犠牲層とは材料の異なる絶縁体層を形成する工
程と、(g)前記絶縁体層よりも前記犠牲層にエッチング
効果の高い選択的エッチングを施すことにより、前記犠
牲層を除去する工程と、(h)前記絶縁体層を遮蔽体とし
て用いた選択的エッチングを実行することにより、前記
分離絶縁膜の前記上面部分を前記半導体層の前記上面よ
りも下方に後退させる工程と、(i)前記半導体層の前記
チャネル領域の上面および一対の側面の中で露出する部
分を覆う絶縁膜を形成する工程と、(j)前記絶縁膜の上
に導電性材料を形成することにより、前記チャネル領域
の前記一対の側面の少なくとも一部と前記上面とを前記
絶縁膜を挟んで覆うゲート電極を形成する工程と、を備
える。
【００３５】第２６の発明の製造方法は、第２５の発明
のＭＯＳ型半導体装置の製造方法であって、前記工程
(b)において、前記チャネル領域のチャネル幅に相当す
る前記一部領域となるべき領域の幅が、最大チャネル空
乏層幅の２倍以下に設定される。
【００３６】第２７の発明の製造方法は、第２５または
第２６の発明のＭＯＳ型半導体装置の製造方法であっ
て、前記工程(a)において、前記基板として、絶縁層と
その上に形成されたＳＯＩ層とを有するＳＯＩ基板が準
備され、前記工程(b)では、前記主面を選択的に後退さ
せる前記選択的エッチングは、前記半導体層が突出しな
い部分において前記絶縁層が露出するまで行われ、前記
工程(h)では、前記分離絶縁膜の前記上面部分を下方に
後退させる前記選択的エッチングは、前記絶縁層が露出
するまで行われ、前記製造方法は、(k)前記工程(h)より
後で前記工程(i)より前に、前記チャネル領域の底面が
露出するように前記絶縁層の表面部分を選択的に除去す
る工程を、さらに備え、前記工程(i)では、前記チャネ
ル領域の前記上面、前記一対の側面に加えて、前記底面
を覆うように前記絶縁膜が形成され、前記工程(j)で
は、前記絶縁膜の上に前記導電性材料を形成することに
より、前記チャネル領域の前記上面、前記一対の側面に
加えて、前記底面を、前記絶縁膜を挟んで覆うように前
記ゲート電極が形成される。
【００３７】
【発明の実施の形態】以下の各実施の形態では、Ｎ型の
ＭＯＳ型トランジスタについて説明するが、本発明のＭ
ＯＳ型半導体装置は、Ｐ型のＭＯＳ型トランジスタにも
適用可能であり、さらにＭＯＳ型トランジスタ以外のＭ
ＯＳ構造を有する半導体装置一般に適用可能である。
【００３８】実施の形態１．図１は、実施の形態１によ
るＭＯＳ型半導体装置の平面図である。また図２および
図３は、それぞれ、図１のＡ−Ａ切断線およびＢ−Ｂ切
断線に沿った装置の断面図である。この装置１０１は、
Ｎチャネル型のＭＯＳ型トランジスタとして構成されて
おり、半導体基板１の主面に、チャネル領域５、このチ
ャネル領域５を挟む一対のソース・ドレイン領域８，
９、および分離絶縁膜２が選択的に形成されている。
【００３９】半導体基板１は、Ｐ型不純物を含有するシ
リコン基板であり、ソース・ドレイン領域８，９は、Ｎ
型不純物を含有する。分離絶縁膜２は、チャネル領域５
およびソース・ドレイン領域８，９の周囲を包囲するよ
うに形成された深さ０．３μｍ程度のトレンチに埋設さ
れたシリコン酸化膜として構成されている。すなわち、
分離絶縁膜２は、トレンチ分離構造を構成している。
【００４０】言い換えると、装置１０１では、半導体基
板１の主面の上方に選択的に突出する半導体層にチャネ
ル領域５および一対のソース・ドレイン領域８，９が形
成されている。そして、突出しない主面の上には、半導
体層を包囲するように、分離絶縁膜２が形成されてい
る。それによって、半導体層は、半導体基板１の主面に
形成される図示しない他の素子（例えば、他の半導体
層）から分離されている。
【００４１】分離絶縁膜２には、チャネル領域５の一対
の側面に隣接する部位において溝が形成されており、分
離絶縁膜２の上面の高さは、溝の部分において、チャネ
ル領域５およびソース・ドレイン領域８，９の上面か
ら、約１５０ｎｍほど低い位置に設定されている。すな
わち、分離絶縁膜２は、チャネル領域５の一対の側面に
隣接する部分では薄く、それ以外の領域では、上面が半
導体層の上面と略同一の高さとなるように、厚く形成さ
れている。そして、ゲート電極４は、チャネル領域５
と、分離絶縁膜２の溝の部分と、上面の高さが半導体層
の上面と略同一の高さである分離絶縁膜２の部分とに、
またがるように形成されている。
【００４２】それにより、チャネル領域５の上面だけで
なく一対の側面の一部も、ゲート絶縁膜３で覆われてお
り、さらにこのゲート絶縁膜３を挟んでゲート電極４で
覆われている。その結果、後述するように短チャネル効
果を抑制する効果が得られる。また、ゲート電極４と突
出しない主面との間は、分離絶縁膜２によって絶縁され
ているので、ゲート電極４と半導体基板１の主面との間
の寄生容量を低減しつつ、ゲート電極４が、チャネル領
域５の側面を覆うことが可能となっている。
【００４３】さらに、分離絶縁膜２は、溝の部分を除い
て、上面が半導体層の上面と略同一の高さとなるように
形成されているので、後述するように、装置の製造工程
においてゲート電極４を所定の形状に精度良く形成でき
るという利点が得られる。なお、ゲート電極４の材料
は、例えばＮ型不純物がドープされたポリシリコンであ
る。
【００４４】チャネル領域５のチャネル幅Ｗは、好まし
くは最大チャネル空乏層幅Ｘｄｍの２倍以下の値に設定
される。それにより、後述するように短チャネル効果が
さらに効果的に抑制される。最大チャネル空乏層幅Ｘｄ
ｍは、例えば約０．０７μｍであり、このとき、チャネ
ル幅Ｗは例えば０．１０μｍに設定される。最大チャネ
ル空乏層Ｘｄｍは、次のように定義される。
【００４５】ＭＯＳ構造において、ゲート電極４にゲー
ト電圧が印可されるとチャネル領域５に空乏層が形成さ
れる。空乏層は、ゲート電圧とともに拡大するが、チャ
ネル領域５の表面に反転層が形成されると、それより高
いゲート電圧が印加されても、ゲート電界がその反転層
内の反転キャリア生成に消費されるため、空乏層はそれ
以上には拡大しなくなる。この最大の空乏層幅が、最大
チャネル空乏層幅Ｘｄｍと称される。最大チャネル空乏
層幅Ｘｄｍは、チャネル領域５における不純物濃度によ
って定まる。
【００４６】図３が示すように、ゲート電界により発生
するチャネル空乏層５ａとドレイン電界により発生する
ドレイン空乏層９ａとが、ゲート・ドレイン端（すなわ
ち、チャネル領域５のドレイン領域９に隣接する端部）
で接触し、いわゆる「チャージシェア」により、空間電
荷が分配される。これらの空乏層は、ゲート電圧Ｖ
Gが、０＜ＶGであって、ドレイン電圧ＶDが、０＜ＶDで
あるときに発生する。装置１０１では、ゲート電極４が
チャネル領域５の上面だけでなく、一対の側面の一部に
も対向しているので、チャージシェアにおいて、チャネ
ル空乏層５ａによる比率がドレイン空乏層９ａによる比
率に対して高まる。したがって、装置１０１の微細化に
ともなってゲート長が短縮されても、しきい値電圧への
ドレイン電圧の影響が緩和される。すなわち、短チャネ
ル効果が抑制される。
【００４７】特に、チャネル幅Ｗが最大チャネル空乏層
幅Ｘｄｍの２倍以下に設定されると、チャネル領域５の
一対の側面に対向するゲート電極４からの電界に起因す
る空乏層により、チャネル領域５は、図２が示すよう
に、その上面から側面にゲート電極４が対向する範囲の
深さまで、完全に空乏化することになる。したがって、
しきい値電圧へのドレイン電圧の影響がさらに効果的に
抑制される。すなわち、短チャネル効果が、より効果的
に抑制される。
【００４８】図２には、チャネル領域５の断面形状が矩
形である例を示したが、図４が示すようにチャネル領域
５の断面形状が台形状である装置１０２、あるいは図５
が示すようにチャネル領域５の頂部の角に丸みを有する
装置１０３においても、同様の効果が得られる。図４お
よび図５の例では、例えばゲート電極４が対向する範囲
での平均のチャネル幅を、チャネル幅Ｗとして採用する
と良い。
【００４９】図６〜図１７は、装置１０１の好ましい製
造方法を示す製造工程図である。装置１０１を製造する
には、まずシリコン基板である半導体基板１が準備さ
れ、１０００℃での熱酸化法により、半導体基板１の主
面の上に厚さ約２０ｎｍの下敷酸化膜６が形成され、さ
らに、７５０℃でＣＶＤ（化学気相成長）法を実行する
ことにより、厚さ約５０ｎｍのマスク窒化膜７が下敷酸
化膜６の上に形成される（図６）。
【００５０】つぎに、下敷酸化膜６およびマスク窒化膜
７が、形成すべきチャネル領域５およびソース・ドレイ
ン領域８，９を含む半導体層１３の平面形状にパターニ
ングされる。つづいて、パターニングされた下敷酸化膜
６およびマスク窒化膜７を遮蔽体として用いて、半導体
基板１の主面に選択的エッチングを施すことにより、主
面を約０．３μｍほど選択的に後退させる（図７および
図８）。すなわち、半導体層１３の周囲に約０．３μｍ
の深さのトレンチが形成される。言い換えると、後退後
の主面から上方へ半導体層１３が選択的に突出した構造
が出来上がる。
【００５１】半導体基板１の選択的エッチングには、例
えば異方性プラズマエッチング法を採用するとよい。な
お、図８はこの工程後の平面図であり、図７は図８のＡ
−Ａ切断線（図１のＡ−Ａ切断線と同じ位置）に沿った
断面図である。
【００５２】好ましくは、半導体層１３の中でチャネル
領域５となるべき一部領域のチャネル幅に相当する幅
（図７の半導体層１３の横幅）が、最大チャネル空乏層
幅Ｘｄｍの２倍以下となるように、図７における下敷酸
化膜６およびマスク窒化膜７のパターン形状が定められ
る。
【００５３】つぎに、高密度プラズマＣＶＤ法（ＨＤＰ
−ＣＶＤ法）により、半導体層１３をも覆うように、分
離絶縁膜２としての酸化膜が半導体基板１の上に堆積さ
れる（図９）。その後、化学的機械的研磨法（ＣＭＰ
法）により、マスク窒化膜７の上面が露出するまで、分
離絶縁膜２が除去される（図１０）。つぎに、図１０の
工程で形成された中間構造体の上面に、図１１の平面図
が示すように、開口部１２を有するレジストパターンが
形成される。
【００５４】つづいて、このレジストパターンを遮蔽体
として用いて、フッ酸をエッチャントとする選択的エッ
チングを施すことにより、チャネル領域５となるべき半
導体層１３の一部領域の一対の側面に隣接する部位に限
って、分離絶縁膜２の上面を下方へ後退させる。図１２
および図１３は、それにより得られる中間構造体の断面
図である。図１２は、図１１のＤ−Ｄ切断線に沿ったエ
ッチング後の中間構造体の断面図であり、図１３はＥ−
Ｅ切断線に沿った断面図である。なお、図１１におい
て、符号１４は、後工程で形成されるゲート電極４のパ
ターン形状を表している。上面が後退した部分での分離
絶縁膜２の厚さは、例えば約１５０ｎｍに設定される。
【００５５】つづいて、高温リン酸溶液とフッ酸溶液を
エッチャントとして用いたエッチングにより、マスク窒
化膜７と下敷酸化膜６とが除去される（図１４）。な
お、マスク窒化膜７と下敷酸化膜６の除去は、分離絶縁
膜２の除去の後に行われても良い。その後、８５０℃で
の熱酸化法を用いて、図１４の工程の後の中間構造体の
表面全体に、ゲート絶縁膜３となるべき酸化膜が、約５
ｎｍの厚さに形成される（図１５）。これにより、チャ
ネル領域５となるべき半導体層１３の一部領域の一対の
側面の一部および上面が、ゲート絶縁膜３で覆われる。
【００５６】つぎに、６００℃でのＬＰ−ＣＶＤ法によ
り、ゲート電極４となるべきＮ型不純物を含有するＮ型
ポリシリコン膜が、約２００ｎｍ厚さで堆積される（図
１６）。その後、リソグラフィ技術およびプラズマ加工
技術を用いて、Ｎ型ポリシリコン膜を所定の形状にパタ
ーンニングすることにより、ゲート電極４が形成される
（図１７）。ここで、ゲート電極４は、チャネル領域５
となるべき半導体層１３の一部領域と、分離絶縁膜２の
溝の部分と、上面が半導体層１３の上面と略同一高さで
ある分離絶縁膜２の部分とにまたがって、これらを覆う
ように形成される。その結果、ゲート電極４は、チャネ
ル領域５となるべき半導体層１３の一部領域の一対の側
面の少なくとも一部と上面とをゲート絶縁膜３を挟んで
覆うように形成される。
【００５７】よく知られるように、リソグラフィ技術で
用いられる露光装置のレンズは、ある範囲の焦点深度を
有している。このため、パターニングの対象とされる膜
の高さが一様でない場合には、パターニングの寸法を一
様とすることが困難であるという問題があった。図１７
の工程では、分離絶縁膜２の上面の高さが半導体層１３
の上面と略同一であるため、それらの上に形成されるＮ
型ポリシリコン膜の上面の高さを略一様とすることがで
きる。したがって、焦点深度の問題を緩和して、ゲート
電極４を所定の形状に精度良く形成することが可能であ
る。分離絶縁膜２の上面の高さと半導体層１３の上面
（すなわち、チャネル領域５の上面）の高さとに関し、
「略同一」の好ましい範囲については、実施の形態８で
詳述する。
【００５８】半導体層１３の一部領域に隣接する溝の部
分では、分離絶縁膜２の上面が下方へ後退しているが、
溝の幅（図１６における左右方向の幅）は、ゲート電極
４が埋設可能な範囲で狭く設定することが可能であるの
で、パターン寸法を十分な精度をもって管理することが
可能である。
【００５９】特に、堆積されるＮ型ポリシリコン膜の厚
さの２倍以下に溝の幅が設定される場合には、図１６が
示すように、溝の上方をも含めて、Ｎ型ポリシリコン膜
の上面の高さが一様となる。この場合には、リソグラフ
ィにおける焦点深度の問題は完全に解消され、ゲート電
極４をさらに精度良く形成することが可能となる。
【００６０】図１７の工程が完了すると、ゲート電極４
を遮蔽体として用いたイオン注入法により、Ｎ型不純物
であるヒ素が、１×１０15ｃｍ-2の密度で半導体層へ選
択的に注入され、その後９００℃でアニールを加えるこ
とにより、半導体層１３の中でゲート電極４の直下の部
分（すなわち上記した一部領域）を挟む一対の領域に、
ソース／ドレイン領域８，９が形成される（図１〜図
３）。半導体層１３の中でヒ素が導入されない一部領域
は、チャネル領域５として機能する。このように、ソー
ス／ドレイン領域８，９は、自己整合的に形成される。
【００６１】その後、周知の工程である層間絶縁膜の形
成、アルミニウム・コンタクト・ホールの形成、アルミ
配線の形成を通じて、ＭＯＳ型半導体装置１０１が完成
する。図３に描かれるソース電極Ｓおよびドレイン電極
Ｄは、ソース・ドレイン領域８，９に接続されるアルミ
ニウム・コンタクト・ホールおよびアルミ配線を模式的
に表現している。
【００６２】以上の製造方法の中で形成された酸化膜お
よび窒化膜は、他の絶縁膜に置き換えることも可能であ
る。また、ソース／ドレイン構造として、いわゆるＬＤ
Ｄ構造あるいはエクステンション構造を採用することも
可能である。また、ソース／ドレイン領域８，９には金
属シリサイド膜が付加されても良い。さらに、ゲート電
極４として、ポリサイドゲート構造、ポリメタル構造、
ピュアメタル構造などを採用することも可能である。
【００６３】さらに、ゲート絶縁膜３が、熱酸化法を用
いて酸化膜として形成される例を示した。しかしなが
ら、熱酸化法では、シリコン基板の表面における結晶面
方位に由来して酸化膜の成長速度に異方性があるので、
ゲート絶縁膜３の厚さがチャネル領域５の上面と側面と
の間で、異なる場合がある。これに対して、ゲート絶縁
膜３を、ＣＶＤ法またはスパッタ法などの薄膜堆積法を
用いて形成することにより、膜の厚さの不均一を解消す
ることが可能である。また言うまでもなく、ゲート絶縁
膜３は、シリコン酸化膜以外の材料、例えばシリコン窒
化膜などであってもよい。
【００６４】実施の形態２．図１８は、実施の形態２に
よるＭＯＳ型半導体装置の断面図である。この装置１０
４では、分離絶縁膜２が、互いに材料の異なる第１絶縁
材料２ａと第２絶縁材料２ｂとを有している。そして、
分離絶縁膜２の中で、チャネル領域５の一対の側面に隣
接して溝が形成される部分である第１部分では、第１分
離絶縁膜２ａのみが形成されており、それ以外の部分で
ある第２部分では、第１分離絶縁膜２ａと第２分離絶縁
膜２ｂとが形成されている。第２分離絶縁膜２ｂは、第
１分離絶縁膜２ａの上に形成されている。さらに、分離
絶縁膜２の上面は、第１部分では半導体層１３の上面よ
りも低く、第２部分では、半導体層１３の上面と略同一
の高さに設定されている。
【００６５】ゲート電極４は、チャネル領域５、分離絶
縁膜２の第１部分および第２部分へ跨るように形成され
ている。それによって、図２の装置１０１と同様に、ゲ
ート電極４と突出しない主面との間は、分離絶縁膜２に
よって絶縁されている。その結果、ゲート電極４と半導
体基板１の主面との間の寄生容量を低減しつつ、ゲート
電極４が、チャネル領域５の側面を覆うことが可能とな
っている。
【００６６】第１分離絶縁膜２ａは、例えば厚さ約５０
ｎｍのシリコン窒化膜として形成され、第２分離絶縁膜
２ｂは、例えば厚さ約２５０ｎｍのシリコン酸化膜とし
て形成される。第１部分における第１分離絶縁膜２ａの
上面は、半導体層１３の上面から約３００ｎｍだけ低く
設定されている。
【００６７】図１９〜図２３は、装置１０４の好ましい
製造方法を示す製造工程図である。装置１０４を製造す
るには、まず図７の工程によって形成された中間構造体
の表面に、例えばＬＰ−ＣＶＤ法を用いることによっ
て、第１分離絶縁膜２ａとしてのシリコン窒化膜が約５
０ｎｍの厚さで堆積される（図１９）。その後、例えば
ＨＤＰ−ＣＶＤ法を用いることにより、第２分離絶縁膜
２ｂとしてのシリコン酸化膜が、半導体基板１のトレン
チを埋め尽くし、さらに半導体層１３を覆う第１分離絶
縁膜２ａの部分を覆うまで堆積される（図２０）。
【００６８】つぎに、ＣＭＰ法により、マスク窒化膜７
の上面が露出するまで、第１分離絶縁膜２ａと第２分離
絶縁膜２ｂとを含む複合膜が除去される（図２１）。つ
ぎに、熱リン酸をエッチャントとするエッチングによ
り、マスク窒化膜７と第１分離絶縁膜２ａとが除去され
る。このとき、第１部分において、第１分離絶縁膜２ａ
の上面が半導体層１３の上面から約２００ｎｍ低くなる
ように処理時間が調節される（図２２）。この場合で
も、実施の形態１で示したように、レジストパターンの
開口部を利用して局所的に除去が行われても良い。
【００６９】つぎに、フッ酸を用いたエッチングによ
り、下敷酸化膜６が除去されるとともに、第２分離絶縁
膜２ｂの上面が半導体層１３の上面と略同一高さとなる
ように、第２分離絶縁膜２ｂが薄膜化される（図２
３）。その後、図１５〜図１７の工程を経ることによ
り、図１８に示した装置１０４が完成する。
【００７０】本実施の形態の製造方法によれば、第１部
分において分離絶縁膜２が後退する幅が、第２分離絶縁
膜２ｂの厚さ程度に制限される。したがって、分離絶縁
膜２による素子分離特性の低下を良好な制御性をもって
抑制することができる。さらに、第１部分の厚さが第１
分離絶縁膜２ａの厚さに制限されるので、図１１の開口
部１２を規定するマスクパターンなしで、自己整合的に
分離絶縁膜２の後退面が形成される。
【００７１】なお、第１分離絶縁膜２ａおよび第２分離
絶縁膜２ｂの材料は、窒化物と酸化物とが互いに逆であ
っても良く、また窒化物および酸化物以外の材料であっ
てもよい。また、ソース／ドレイン構造として、いわゆ
るＬＤＤ構造あるいはエクステンション構造を採用する
ことも可能である。また、ソース／ドレイン領域８，９
には金属シリサイド膜が付加されても良い。さらに、ゲ
ート電極４として、ポリサイドゲート構造、ポリメタル
構造、ピュアメタル構造などを採用することも可能であ
る。ゲート絶縁膜３を、ＣＶＤ法またはスパッタ法など
の薄膜堆積法を用いて形成してもよい。
【００７２】実施の形態３．図２４は、実施の形態３に
よるＭＯＳ型半導体装置の平面図である。また図２５
は、図２４のＦ−Ｆ切断線に沿った装置の断面図であ
る。この装置１０５では、チャネル領域が、チャネル幅
Ｗの方向に沿って配列する複数の単位チャネル領域５
（チャネル領域全体と同一符号を付する）に分割されて
いる。そして、これら複数の単位チャネル領域５の各々
の一対の側面の一部と上面とが、ゲート絶縁膜３を挟ん
でゲート電極４に覆われている。このため、実効的なチ
ャネル幅が拡張されるので、短チャネル効果を抑制しつ
つ、電流容量を高めることができる。
【００７３】また、配列する複数の単位チャネル領域５
の端部から離れた領域において、分離絶縁膜２の上面の
高さは、半導体層１３の上面と略同一に設定される。こ
れにより、図２の装置１０１と同様の利点が得られる。
【００７４】好ましくは、複数の単位チャネル領域５の
各々のチャネル幅Ｗが、最大チャネル空乏層幅Ｘｄｍの
２倍以下に設定される。それによって、短チャネル効果
が効果的に抑制される。
【００７５】複数の単位チャネル領域５の互いの間に
は、ゲート絶縁膜３で絶縁されたゲート電極４が介挿さ
れなければならない。したがって、これらの単位チャネ
ル領域５の互いの間隔は、ゲート絶縁膜３の厚さの２倍
を超える大きさに設定されなければならない。この構造
によって、同一の電流容量を有する従来のＭＯＳ型半導
体装置に比べて、半導体基板１に占める装置の面積が大
きくなる恐れはない。なぜならば、分割された単位チャ
ネル領域５において、反転層はその上面だけでなく側面
にも形成されるからである。すなわち、単位チャネル領
域５の実効チャネル幅は、幾何学的なチャネル幅Ｗと、
側面に対向するゲート電極４の幅（側壁ゲート幅と称す
る）Ｄの２倍との総和となる。側壁ゲート幅Ｄを広く
（すなわち深く）設定すれば、電流容量が同一の従来の
装置よりも、装置面積を小さく設定することが可能とな
る。すなわち、従来装置よりも優れた電流駆動能力を有
するＭＯＳ型半導体装置が得られる。
【００７６】装置１０５を製造するには、図６の工程の
後に、図２６および図２７が示すように、チャネル領域
５となるべき半導体層１３の一部領域が、チャネル幅の
方向に沿って配列する複数の単位領域に分割されるよう
に形成される。それには、上記一部領域が複数の単位領
域に分割されるように、下敷酸化膜６およびマスク窒化
膜７をパターニングすると良い。好ましくは、各単位領
域のチャネル幅に相当する幅は、最大チャネル空乏層幅
Ｘｄｍの２倍以下となるように設定される。なお、図２
６は図２７の平面図におけるＦ−Ｆ切断線に沿った断面
図である。図２７のＦ−Ｆ切断線の位置は、図２４のＦ
−Ｆ切断線の位置に相当する。これらの工程を通じて、
複数の単位領域の各々の一対の側面の一部と上面とを覆
うようにゲート絶縁膜３が形成され、その上を覆うよう
に前記ゲート電極４が形成される。
【００７７】実施の形態４．実施の形態４では、ＳＯＩ
基板を利用したＭＯＳ型半導体装置について説明する。
図２８は、実施の形態４によるＭＯＳ型半導体装置の断
面図である。この装置１０６では、支持基板２０として
のシリコン基板の上に、絶縁層２１としての埋め込み酸
化膜が形成され、さらに絶縁層２１の上にＳＯＩ層２２
としてのシリコン層が形成されている。そして、ＳＯＩ
層２２は、チャネル領域５およびソース・ドレイン領域
８，９が形成される半導体層のみを残して除去されてい
る。
【００７８】絶縁層２１の上には、半導体層を包囲する
ように分離絶縁膜２３が選択的に形成されている。ま
た、絶縁層２１の上面の中で、チャネル領域５（図２８
に描かれるＳＯＩ層２２）の一対の側面に隣接する部位
が、分離絶縁膜２３で覆われておらず、代わりにゲート
電極４で覆われている。すなわち、分離絶縁膜２３は、
チャネル領域５の一対の側面に隣接し絶縁層２１に達す
る溝を残して、上記半導体層を包囲するように形成され
ている。
【００７９】それによって、ゲート電極４は、チャネル
領域５の上面に加えて、一対の側面の略全体を、ゲート
絶縁膜３を挟んで覆っている。このため、短チャネル効
果の抑制効果がさらに顕著である。好ましくは、チャネ
ル幅Ｗは最大空乏層幅Ｘｄｍの２倍以下に設定される。
【００８０】また、分離絶縁膜２３の上面の高さは半導
体層の上面と略同一である。したがって、図２の装置１
０１と同様の効果が得られる。
【００８１】通常において、ＳＯＩ基板に形成されたト
ランジスタのモードは、基板に垂直な方向の空乏層の厚
さと、ＳＯＩ層の厚さとの関係により、２つに分類され
る。その一つである部分空乏型では、空乏層の厚さより
もＳＯＩ層の厚さが大きく、別の一つである完全空乏型
では、その逆である。装置１０６は、どちらのモードに
も適用可能である。部分空乏型では、ＳＯＩ層の厚さＴ
が大きく設定されるので、側壁ゲート幅（図２５のＤ）
が大きくなり、完全空乏型に比べて電流駆動能力の向上
効果が高いという利点がある。
【００８２】図２９〜図３３は、装置１０６の好ましい
製造方法を示す製造工程図である。装置１０６を製造す
るには、まず支持基板２０、絶縁層２１およびＳＯＩ層
２２を備えるＳＯＩ基板が準備される（図２９）。ＳＯ
Ｉ層２２は、例えば厚さ約１００ｎｍのＰ型のシリコン
層として形成されている。
【００８３】つぎに、図７と同様に、リソグラフィ技術
を用いてパターニングされた下敷酸化膜６およびマスク
窒化膜７を遮蔽体として用いて、ＳＯＩ層２２に選択的
エッチングが施され、下敷酸化膜６およびマスク窒化膜
７の直下の部分以外のＳＯＩ層２２の部分が除去される
（図３０、図３１）。これにより、ＳＯＩ層２２の主面
は絶縁層２１が露出するまで選択的に後退し、後退した
主面から上方へ半導体層１３が選択的に突出した構造が
出来上がる。選択的エッチングとして、例えば異方性プ
ラズマエッチング技術が用いられる。なお、図３０は、
図３１の平面図におけるＩ−Ｉ切断線に沿った断面図で
ある。
【００８４】つぎに、半導体層１３をも覆うように、分
離絶縁膜２３としての酸化膜を図３０の工程後の中間構
造体の上に堆積した後、ＣＭＰ法を用いて分離絶縁膜２
３の上面と半導体層１３の上面とが平坦化される（図３
２）。つぎに、図１１〜図１４と同様の工程を経ること
により、半導体層１３のチャネル領域５となるべき一部
領域の一対の側面に隣接する部位において、絶縁層２１
が露出するまで分離絶縁膜２３が除去される（図３
３）。分離絶縁膜２３の除去には例えば化学的エッチン
グ法が用いられる。その後、図１５〜図１７と同様の工
程を経ることにより、装置１０６が得られる。
【００８５】実施の形態４の別の例．図３４は、本実施
の形態による別の装置例を示す断面図である。この装置
１０７では、分離絶縁膜２３は、あたかも図２の装置１
０１の分離絶縁膜２と同様に形成される。すなわち、チ
ャネル領域５に隣接する部位においても、分離絶縁膜２
３は、その上面がチャネル領域５の上面よりも下方に後
退した形態で残されている。したがって、ゲート電極４
は、チャネル領域５の一対の側面の略全体を覆うのでは
なく、一部のみを覆う。その結果、チャネル空乏層５ａ
はチャネル領域５の全領域には拡がらず、チャネル領域
５の下部には、反転も空乏化もしない中性の領域が残
る。
【００８６】装置１０７を製造するには、装置１０６を
製造するための図３２の工程の後に図１１〜図１４と同
様の工程を実行する際に、絶縁層２１が露出する前に、
分離絶縁膜２３の選択的除去を停止するとよい（図３
５）。その後、図１５〜図１７と同様の工程を経ること
により、装置１０７が得られる。
【００８７】実施の形態４のさらに別の例．装置１０６
を製造するための図３０の工程において、絶縁層２１が
露出するまでＳＯＩ層２２を除去するのではなく、例え
ば元のＳＯＩ層２２の厚さの数分の一程度の厚さになる
まで除去するにとどめることによって、図３６が示すよ
うに、分離絶縁膜２３を部分トレンチ分離構造の形態で
形成することも可能である。これは、実施の形態１の半
導体基板１の主面に形成される分離絶縁膜２を、ＳＯＩ
層２２の主面に適用したものと同等である。
【００８８】また、実施の形態２で述べた二層構造の分
離絶縁膜２をＳＯＩ層２２に適用することも可能であ
る。さらに、実施の形態３と同様に、ＳＯＩ層２２に形
成されるチャネル領域５を、複数の単位チャネル領域５
に分割して形成することも可能である。
【００８９】実施の形態５．図３７は、実施の形態５に
よるＭＯＳ型半導体装置の断面図である。この装置１０
８では、チャネル領域５の上面および側面だけでなく、
底面の一部にもゲート絶縁膜３を挟んでゲート電極４が
対向している。このため、ゲート電極４によるチャージ
シェア率がさらに高くなるので、しきい値電圧に対する
短チャネル効果がさらに抑制される。また、実効チャネ
ル幅が拡大されるので、高い電流駆動能力が得られる。
【００９０】チャネル領域５の全体をゲート電極４が覆
う形態（実施の形態７で提示する）を実施することも可
能であるが、製造工程の中でチャネル領域５が一時的な
がら宙に浮くこととなるので、強度上の問題を生起する
恐れがある。この点、図３７の形態では、チャネル領域
５は常に絶縁層２１に連結するので、強度が高められ、
その結果、製造上の歩留まりが向上するという利点が得
られる。例えば、チャネル領域５の底面の幅（チャネル
幅Ｗに一致する）の約１／４倍程度が、絶縁層２１に連
結した状態とされる。
【００９１】装置１０８を製造するには、例えば、装置
１０６を製造するための図３３の工程の後に、フッ酸液
をエッチャントとするウェットエッチングを用いて、絶
縁層２１としての酸化膜の表面部分を選択的に除去する
とよい（図３８）。このとき、残されたＳＯＩ層２２お
よび分離絶縁膜２３が遮蔽体として機能する。その後、
図１５〜図１７と同様の工程を経ることにより、装置１
０８が得られる。
【００９２】実施の形態６．ＭＯＳ型トランジスタのゲ
ート電極の製造方法として、ダマシンゲート製法が近年
に至って提案されているが、本願発明をこの技術と組み
合わせることによって、チャネル領域５を覆うゲート電
極４を自己整合的に形成することが可能となる。本実施
の形態では、このような製造方法について、図３９〜図
４６の工程図を参照しつつ説明する。
【００９３】この製造方法では、はじめに図６〜図１０
の工程が実行された後に、下敷酸化膜６およびマスク窒
化膜７が除去される。その後、図３９および図４０の工
程が実行される。図３９および図４０は、それぞれ、製
造工程の中途にある中間構造体の図１のＢ−Ｂ切断線お
よびＡ−Ａ切断線に沿った断面図である。
【００９４】図３９および図４０の工程では、まず、厚
さ約２００ｎｍの犠牲層３１としてのシリコン酸化膜
が、ＬＰ−ＣＶＤ法により中間構造体の表面全体に堆積
された後、ゲート電極４と同一の位置および形状となる
よう、リソグラフィ技術とエッチング技術とを用いて、
犠牲層３１がパターニングされる。つぎに、この犠牲層
３１を遮蔽体として用いることにより、Ｎ型不純物であ
るヒ素を、１×１０15ｃｍ-2の密度で注入し、さらに９
００℃でアニールを加えることにより、ソース／ドレイ
ン領域８，９が形成される。
【００９５】つづく図４１（Ｂ−Ｂ断面図）および図４
２（Ａ−Ａ断面図）の工程では、ＣＶＤ法により、犠牲
層３１が覆われるまで、中間構造体の上面にシリコン窒
化膜３４が約２００ｎｍの厚さで堆積された後、ＣＭＰ
法により、犠牲層３１の上面が露出するまでシリコン窒
化膜３４が除去される。つぎの図４３（Ｂ−Ｂ断面図）
の工程では、フッ酸溶液をエッチャントとするエッチン
グを施すことにより、犠牲層３１の全てが除去される。
これにより、シリコン窒化膜３４が鋳型として形成され
る。
【００９６】つぎの図４４（Ａ−Ａ断面図）の工程で
は、同じくフッ酸溶液を用いたエッチングにより、分離
絶縁膜２の一部が選択的に除去され薄膜化される。この
ときシリコン窒化膜３４が遮蔽体として機能するので、
犠牲層３１で覆われていた領域すなわち後工程でゲート
電極４で覆われる部分のみがエッチングされる。すなわ
ち、ゲート電極４が埋設される分離絶縁膜２の後退面
が、位置合わせを要するマスクパターンを用いることな
く、自己整合的に形成される。
【００９７】したがって、図１１に示した開口部１２を
有するレジストパターンを用いた場合とは異なり、半導
体層１３の上面と分離絶縁膜２の上面との間の境界線の
中で、ゲート電極領域のみに段差ができることとなる。
したがって、リソグラフィにおいて無用な段差によって
焦点深度のマージンが劣化するという問題、あるいは異
方性エッチング処理の際に無用な段差にエッチング膜で
あるポリシリコン膜の残渣が発生し易いという問題を生
起しないという利点が得られる。
【００９８】つづく図４５（Ｂ−Ｂ断面図）の工程で
は、熱酸化法により、厚さ約５ｎｍの酸化膜がゲート絶
縁膜３として、中間構造体の表面の上に形成され、さら
にＬＰ−ＣＶＤ法により、ゲート電極４の材料であるＮ
型のポリシリコン膜が、ゲート絶縁膜３の上に厚さ約３
００ｎｍに堆積される。つぎの図４６（Ｂ−Ｂ断面図）
の工程では、ＣＭＰ法により、シリコン窒化膜３４の上
面が露出するまで、ポリシリコン膜が除去される。その
結果、先の犠牲層３１と同じ領域に、ゲート電極４が形
成される。
【００９９】その後、周知の工程である層間絶縁膜の形
成、アルミニウム・コンタクト・ホールの形成、アルミ
配線の形成を通じて、ＭＯＳ型半導体装置１０１（図
２）と同様の構造を持つ装置が完成する。
【０１００】以上の製造方法の中で形成された酸化膜お
よび窒化膜は、他の絶縁膜に置き換えることも可能であ
る。また、ソース／ドレイン構造として、いわゆるＬＤ
Ｄ構造あるいはエクステンション構造を採用することも
可能である。また、ソース／ドレイン領域８，９には金
属シリサイド膜が付加されても良い。さらに、ゲート電
極４として、ポリサイドゲート構造、ポリメタル構造、
ピュアメタル構造などを採用することも可能である。ゲ
ート絶縁膜３を、ＣＶＤ法またはスパッタ法などの薄膜
堆積法を用いて形成してもよい。また、半導体基板１の
代わりにＳＯＩ基板を用いることも可能である。
【０１０１】実施の形態７．図４７および図４８は、実
施の形態７によるＭＯＳ型半導体装置の断面図である。
図４７および図４８は、図１を本実施の形態の装置の平
面図と見立てたときのＡ−Ａ切断線およびＢ−Ｂ切断線
に沿った断面図に、それぞれ相当する。この装置１０９
では、チャネル領域５はＳＯＩ基板の後退した主面の上
方に浮いており、チャネル領域５の上面、側面、および
底面のすべてが、ゲート絶縁膜３を挟んでゲート電極４
で覆われている。このため、ゲート電極４によるチャー
ジシェア率がさらに高くなるので、しきい値電圧に対す
る短チャネル効果がさらに抑制される。また、実効チャ
ネル幅が拡大されるので、高い電流駆動能力が得られ
る。
【０１０２】装置１０９を製造するには、実施の形態６
の製造方法を利用して、いわゆるゲートオールアラウン
ド構造を実現するとよい。それにより、高温（例えば９
００℃）でのアニールを要するソース・ドレイン領域
８，９の形成が、ゲート電極４を形成する前に行われる
ので、低耐熱温度の電極材料（例えば金属など）をゲー
ト電極４とするゲートオールアラウンドＳＯＩトランジ
スタを形成することができる。
【０１０３】具体的には、図２９〜図３２の工程の後
に、以下に示す図４９〜図５６の工程が実行される。図
４９〜図５２の工程は、半導体基板がＳＯＩ基板である
という相違点を除いて、先に述べた図３９〜図４２の工
程と同等である。
【０１０４】すなわち、図４９および図５０の工程で
は、まず、ＬＰ−ＣＶＤ法により、厚さ約２００ｎｍの
犠牲層３１としてのシリコン酸化膜が、図３２の工程後
の中間構造体の表面全体に堆積された後、ゲート電極４
と同一の位置および形状となるよう、リソグラフィ技術
とエッチング技術とを用いて、犠牲層３１がパターニン
グされる。
【０１０５】つぎに、この犠牲層３１を遮蔽体として用
いることにより、Ｎ型不純物であるヒ素を、１×１０15
ｃｍ-2の密度で注入し、さらに９００℃でアニールを加
えることにより、ソース／ドレイン領域８，９が形成さ
れる。なお、図４９および図５０は、図１を半導体装置
１０９の製造工程における中間構造体の平面図であると
見立てたときのＢ−Ｂ切断線およびＡ−Ａ切断線に沿っ
た断面図に、それぞれ相当する。
【０１０６】つづく図５１（Ｂ−Ｂ断面図）および図５
２（Ａ−Ａ断面図）の工程では、ＣＶＤ法により、犠牲
層３１が覆われるまで、中間構造体の上面にシリコン窒
化膜３４が約２００ｎｍの厚さで堆積された後、ＣＭＰ
法により、犠牲層３１の上面が露出するまでシリコン窒
化膜３４が除去される。
【０１０７】つぎの図５３（Ｂ−Ｂ断面図）および図５
４（Ａ−Ａ断面図）の工程では、フッ酸溶液をエッチャ
ントとするエッチングを施すことにより、犠牲層３１の
全てが除去されることにより、シリコン窒化膜３４が鋳
型として形成される。同時に、シリコン窒化膜３４が遮
蔽体として機能することにより、犠牲層３１の直下に位
置する分離絶縁膜２と絶縁層２１とが、選択的に除去さ
れる。その結果、チャネル領域５は支持基板２０から完
全に浮く。
【０１０８】つづく図５６（Ｂ−Ｂ断面図）の工程で
は、熱酸化法により、厚さ約５ｎｍの酸化膜がゲート絶
縁膜３として、中間構造体の表面の上に形成され、さら
にＬＰ−ＣＶＤ法により、ゲート電極４の材料であるＮ
型のポリシリコン膜が、ゲート絶縁膜３の上に厚さ約３
００ｎｍに堆積される。つぎの図５６（Ｂ−Ｂ断面図）
の工程では、ＣＭＰ法により、シリコン窒化膜３４の上
面が露出するまで、ポリシリコン膜が除去される。その
結果、先の犠牲層３１が存在した領域およびその直下の
領域に、ゲート電極４が形成される。
【０１０９】その後、周知の工程である層間絶縁膜の形
成、アルミニウム・コンタクト・ホールの形成、アルミ
配線の形成を通じて、ＭＯＳ型半導体装置１０９（図４
７、図４８）が完成する。
【０１１０】装置１０９を製造する上記した製造方法で
は、リソグラフィ工程が１回で足りるので、ゲート電極
４のＳＯＩ層の上面の上に位置する部分と、ＳＯＩ層の
上面より下方に位置する部分との間の位置合わせが、自
己整合的に達成されるという利点が得られる。したがっ
て、ゲート電極４とソース・ドレイン領域８，９との間
の重なりが起こらないので、装置の動作の高速化が促進
される。さらに、製品としての装置の特性上のばらつき
が低減される。
【０１１１】上記した装置１０９の製造方法の中で形成
された酸化膜および窒化膜は、他の絶縁膜に置き換える
ことも可能である。また、ソース／ドレイン構造とし
て、いわゆるＬＤＤ構造あるいはエクステンション構造
を採用することも可能である。また、ソース／ドレイン
領域８，９には金属シリサイド膜が付加されても良い。
さらに、ゲート電極４として、ポリサイドゲート構造、
ポリメタル構造、ピュアメタル構造などを採用すること
も可能であり、それらが複合された複合膜構造を採用す
ることも可能である。また、ゲート絶縁膜３を、ＣＶＤ
法またはスパッタ法などの薄膜堆積法を用いて形成して
もよい。
【０１１２】実施の形態８．図５７は、実施の形態１に
よるＭＯＳ型半導体装置１０１の縦断面図であり、図５
８はその平面図である。図５７は、図５８のＡ−Ａ切断
線に沿った装置の断面図に相当する。図５７が示すよう
に、分離絶縁膜２の上面の高さと半導体層１３の上面
（すなわち、チャネル領域５の上面）の高さとの間の差
（「上面段差」と仮称する）ｈは、それらを覆うように
形成されるゲート電極４の上面に、段差（「ゲート上面
段差」と仮称する）Ｈをもたらす。ゲート上面段差Ｈが
大きいと、リソグラフィ技術を用いてゲート電極の材料
をパターニングすることによりゲート電極４を形成する
工程において、図５８が示すように、段差を生じる部分
に細りｄが発生する。細りｄは、段差を生じる部分にお
いて、露光用の照射光にハレーションを生じるためと考
えられている。細りｄがある限度を超えて大きいと、半
導体装置１０１の動作に影響を及ぼすこととなる。ま
た、リソグラフィ技術で用いられる照射光レンズの焦点
深度よりもゲート上面段差Ｈが大きいと、ゲート電極４
のうち半導体層１３を覆う部分の幅が変動することも起
こり得る。
【０１１３】したがって、直接的には、ゲート上面段差
Ｈをある限度以内に低く抑えることが望まれる。また、
製造工程の上で、ゲート上面段差Ｈを低く抑えることを
容易化するために、上面段差ｈをある限度以内に抑える
ことがさらに望ましい。実験を行った結果、上面段差ｈ
と細りｄとの関係は、図５９が示すように略比例関係に
あることがわかった。特に、ゲート長Ｌｇで規格化する
と、比例関係はゲート長Ｌｇにも依存しない略一定の関
係となる。ゲート長Ｌｇは、ゲート電極４のうち、チャ
ネル領域５を覆う部分の幅である。
【０１１４】半導体装置１０１の動作に実用上の影響を
及ぼさない範囲として、細りｄはゲート長Ｌｇの１０％
以下であることが望ましい。そのためには、段差ｈをゲ
ート長Ｌｇの５０％以下に押さえればよいことを図５９
は示している。
【０１１５】上面段差ｈがゲート上面段差Ｈを引き起こ
し、その結果、細りｄがもたらされるものであって、細
りｄに直接的に影響するのは、ゲート上面段差Ｈであ
る。したがって、細りｄをゲート長Ｌｇの１０％以下に
抑える上では、より直接的には、ゲート上面段差Ｈをゲ
ート長Ｌｇの５０％以下に設定すれば足りる。上面段差
ｈをゲート長Ｌｇの５０％以下に抑えることは、ゲート
電極４の材料を堆積する際に特別のプロセスを要するこ
となく、ゲート上面段差Ｈをゲート長Ｌｇの５０％以下
に抑えることを可能にする、より望ましい方法であると
いうことができる。
【０１１６】実施の形態１の半導体装置１０１に限ら
ず、他の実施の形態の半導体装置についても、ゲート上
面段差Ｈおよび上面段差ｈについて、同様の最適化を行
うことができる。また、細りｄは、小さければ小さいほ
ど望ましいので、設計値としてのゲート上面段差Ｈまた
は上面段差ｈをゼロに設定することにより、装置完成後
の実際値としてのゲート上面段差Ｈまたは段差ｈを、製
造誤差の範囲に抑えることがさらに望ましい。
【０１１７】ゲート上面段差Ｈを所定の限度以内に抑え
るには、各実施の形態の製造方法において、ゲート電極
４を形成する工程の中で、ゲート上面段差Ｈを上記所定
の限度以内に抑えると良い。また、段差ｈを所定の限度
以内に抑えるには、各実施の形態の製造方法において、
分離絶縁膜２を形成する工程の中で、上面段差ｈを上記
所定の限度以内に抑えると良い。
【０１１８】
【発明の効果】第１の発明の装置では、チャネル領域の
上面だけでなく、一対の側面の少なくとも一部がゲート
電極に覆われるので、短チャネル効果が抑制される。ま
た、分離絶縁膜が半導体層を包囲しているので、半導体
層と他の素子との間の電気的分離が実現する。しかも、
ゲート電極の上面の段差が最適範囲に抑えられているの
で、装置の製造工程において、ハレーションの問題を緩
和してゲート電極の細りを実用上問題のない範囲内へ抑
制することが可能である。すなわち、精度の高い装置が
実現する。
【０１１９】第２の発明の装置では、溝の幅がゲート電
極の厚さの２倍以下に設定されるので、焦点深度の問題
を解消してゲート電極を精度良く配設することが可能で
ある。すなわち、精度の一層高い装置が実現する。
【０１２０】第３の発明の装置では、ＳＯＩ基板を用い
た装置について、短チャネル効果の抑制効果が得られ
る。
【０１２１】第４の発明の装置では、チャネル領域の一
対の側面の略全体がゲート電極で覆われるので、短チャ
ネル効果の抑制効果がさらに顕著である。
【０１２２】第５の発明の装置では、チャネル領域の底
面の少なくとも一部がゲート電極で覆われるので、短チ
ャネル効果の抑制効果が、なお一層顕著である。
【０１２３】第６の発明の装置では、前記溝に埋設され
るゲート電極の部分と基板の主面との間に分離絶縁膜が
介在するので、ゲート電極と基板との間の寄生容量が低
減される。
【０１２４】第７の発明の装置では、分離絶縁膜は、溝
の底面の直下の部分では第２分離絶縁膜を有さず、それ
以外の部分では有しているので、第２分離絶縁膜よりも
第１分離絶縁膜にエッチング効果の高い選択的エッチン
グを用いることによって、溝を容易に形成することがで
きる。
【０１２５】第８の発明の装置では、チャネル領域の底
面が、一部を残してゲート電極で覆われるので、短チャ
ネル効果の抑制効果が、なお一層顕著である。しかも、
チャネル領域の底面の一部が絶縁層に連結しているの
で、装置の製造工程において機械的強度が高められ、そ
の結果、製造上の歩留まりが向上する。
【０１２６】第９の発明の装置では、チャネル幅が、最
大チャネル空乏層幅の２倍以下に設定されているので、
短チャネル効果の抑制効果が特に著しい。
【０１２７】第１０の発明の装置では、チャネル領域が
チャネル幅の方向に沿って配列する複数の単位チャネル
領域に分割されており、これら複数の単位チャネル領域
の各々の一対の側面の少なくとも一部と上面とが、絶縁
膜を挟んでゲート電極に覆われているので、短チャネル
効果を抑制しつつ、かつ従来の装置に比べて面積を拡大
することなく、電流容量を高めることができる。
【０１２８】第１１の発明の装置では、複数の単位チャ
ネル領域の各々のチャネル幅が、最大チャネル空乏層幅
の２倍以下に設定されるので、短チャネル効果の抑制効
果が特に著しい。
【０１２９】第１２の発明の装置では、分離絶縁膜の上
面の高さと半導体層の上面の高さとの間の段差が最適範
囲に抑えられているので、装置の製造工程において、ゲ
ート電極の形成工程に特別の工程を付加することなく、
ハレーションの問題を緩和してゲート電極の細りを実用
上問題のない範囲内へ抑制することが可能である。
【０１３０】第１３の発明の製造方法では、チャネル領
域の上面だけでなく、一対の側面の少なくとも一部がゲ
ート電極に覆われるので、短チャネル効果の抑制された
ＭＯＳ型半導体装置が得られる。また、分離絶縁膜が半
導体層を包囲するように形成されるので、半導体層と他
の素子との間の電気的分離が実現する。しかも、ゲート
電極の上面の段差が最適範囲に抑えられるので、ハレー
ションの問題を緩和してゲート電極の細りを実用上問題
のない範囲内へ抑制することが可能である。さらに、ゲ
ート電極を遮蔽体として不純物を選択的に導入すること
により、一対のソース・ドレイン領域が自己整合的に形
成される。
【０１３１】第１４の発明の製造方法では、溝の幅がゲ
ート電極の厚さの２倍以下に設定されるので、焦点深度
の問題を解消してゲート電極をさらに精度良く配設する
ことができる。
【０１３２】第１５の発明の製造方法では、短チャネル
効果の抑制効果を有する装置を、ＳＯＩ基板に作り込む
ことができる。
【０１３３】第１６の発明の製造方法では、チャネル領
域の一対の側面の略全体がゲート電極で覆われるので、
短チャネル効果の抑制効果がさらに顕著な装置が得られ
る。
【０１３４】第１７の発明の製造方法では、チャネル領
域の底面の少なくとも一部がゲート電極で覆われるの
で、短チャネル効果の抑制効果が、なお一層顕著な装置
が得られる。
【０１３５】第１８の発明の製造方法では、分離絶縁膜
に選択的エッチングを施すことにより溝が形成されるの
で、溝の形成が容易である。
【０１３６】第１９の発明の製造方法では、第２絶縁材
料よりも第１絶縁材料にエッチング効果の高い選択的エ
ッチングを用いて、第１絶縁材料の上面を後退させるこ
とによって、チャネル領域に隣接する部分において分離
絶縁膜の上面を後退させるので、ゲート電極が埋設され
る分離絶縁膜の後退面が、位置合わせを要するマスクパ
ターンを用いることなく、自己整合的に形成される。
【０１３７】第２０の発明の製造方法では、分離絶縁膜
の上面の高さと半導体層の上面の高さとの間の段差が最
適範囲に抑えられるので、ゲート電極の形成工程に特別
の工程を付加することなく、ハレーションの問題を緩和
してゲート電極の細りを実用上問題のない範囲内へ抑制
することが可能である。
【０１３８】第２１の発明の製造方法では、チャネル領
域の底面の一部がゲート電極で覆われるので、短チャネ
ル効果の抑制効果が、なお一層顕著な装置が得られる。
しかも、チャネル領域の底面に絶縁層へ連結する部分が
残るように空洞が形成されるので、機械的強度が高めら
れ、その結果、製造上の歩留まりが向上する。
【０１３９】第２２の発明の製造方法では、チャネル幅
が、最大チャネル空乏層幅の２倍以下に設定されるの
で、短チャネル効果の抑制効果が特に著しい装置が得ら
れる。
【０１４０】第２３の発明の製造方法では、チャネル領
域がチャネル幅の方向に沿って配列する複数の単位チャ
ネル領域に分割され、これら複数の単位チャネル領域の
各々の一対の側面の少なくとも一部と上面とが、絶縁膜
を挟んでゲート電極に覆われるので、短チャネル効果を
抑制しつつ、かつ従来の装置に比べて面積を拡大するこ
となく、電流容量を高めることができる装置が得られ
る。
【０１４１】第２４の発明の製造方法では、複数の単位
チャネル領域の各々のチャネル幅が、最大チャネル空乏
層幅の２倍以下に設定されるので、短チャネル効果の抑
制効果が特に著しい装置が得られる。
【０１４２】第２５の発明の製造方法では、ダマシン法
を利用して、鋳型としての絶縁体層を遮蔽体として用い
ることにより、チャネル領域に隣接する部分において分
離絶縁膜の上面を後退させるので、ゲート電極が埋設さ
れる分離絶縁膜の後退面が、位置合わせを要するマスク
パターンを用いることなく、自己整合的に形成される。
【０１４３】第２６の発明の製造方法では、チャネル幅
が、最大チャネル空乏層幅の２倍以下に設定されるの
で、短チャネル効果の抑制効果が特に著しい装置が得ら
れる。
【０１４４】第２７の発明の製造方法では、チャネル領
域が基板の後退した主面の上方に浮くように形成され、
ゲート電極が、チャネル領域の上面、一対の側面、およ
び底面を、絶縁膜を挟んで覆うように形成されるので、
短チャネル効果の抑制効果がさらに顕著な装置が得られ
る。
【図面の簡単な説明】
【図１】 実施の形態１による装置の平面図である。
【図２】 実施の形態１による装置の断面図である。
【図３】 実施の形態１による装置の断面図である。
【図４】 実施の形態１による別の装置例の断面図であ
る。
【図５】 実施の形態１によるさらに別の装置例の断面
図である。
【図６】 実施の形態１による製造方法の製造工程図で
ある。
【図７】 実施の形態１による製造方法の製造工程図で
ある。
【図８】 実施の形態１による製造方法の製造工程図で
ある。
【図９】 実施の形態１による製造方法の製造工程図で
ある。
【図１０】 実施の形態１による製造方法の製造工程図
である。
【図１１】 実施の形態１による製造方法の製造工程図
である。
【図１２】 実施の形態１による製造方法の製造工程図
である。
【図１３】 実施の形態１による製造方法の製造工程図
である。
【図１４】 実施の形態１による製造方法の製造工程図
である。
【図１５】 実施の形態１による製造方法の製造工程図
である。
【図１６】 実施の形態１による製造方法の製造工程図
である。
【図１７】 実施の形態１による製造方法の製造工程図
である。
【図１８】 実施の形態２による装置の断面図である。
【図１９】 実施の形態２による製造方法の製造工程図
である。
【図２０】 実施の形態２による製造方法の製造工程図
である。
【図２１】 実施の形態２による製造方法の製造工程図
である。
【図２２】 実施の形態２による製造方法の製造工程図
である。
【図２３】 実施の形態２による製造方法の製造工程図
である。
【図２４】 実施の形態３による装置の平面図である。
【図２５】 実施の形態３による装置の断面図である。
【図２６】 実施の形態３による製造方法の製造工程図
である。
【図２７】 実施の形態３による製造方法の製造工程図
である。
【図２８】 実施の形態４による装置の断面図である。
【図２９】 実施の形態４による製造方法の製造工程図
である。
【図３０】 実施の形態４による製造方法の製造工程図
である。
【図３１】 実施の形態４による製造方法の製造工程図
である。
【図３２】 実施の形態４による製造方法の製造工程図
である。
【図３３】 実施の形態４による製造方法の製造工程図
である。
【図３４】 実施の形態４による別の装置例の断面図で
ある。
【図３５】 実施の形態４による別の製造方法例の製造
工程図である。
【図３６】 実施の形態４によるさらに別の製造方法例
の製造工程図である。
【図３７】 実施の形態５による装置の断面図である。
【図３８】 実施の形態５による製造方法の製造工程図
である。
【図３９】 実施の形態６による製造方法の製造工程図
である。
【図４０】 実施の形態６による製造方法の製造工程図
である。
【図４１】 実施の形態６による製造方法の製造工程図
である。
【図４２】 実施の形態６による製造方法の製造工程図
である。
【図４３】 実施の形態６による製造方法の製造工程図
である。
【図４４】 実施の形態６による製造方法の製造工程図
である。
【図４５】 実施の形態６による製造方法の製造工程図
である。
【図４６】 実施の形態６による製造方法の製造工程図
である。
【図４７】 実施の形態７による装置の断面図である。
【図４８】 実施の形態７による装置の断面図である。
【図４９】 実施の形態７による製造方法の製造工程図
である。
【図５０】 実施の形態７による製造方法の製造工程図
である。
【図５１】 実施の形態７による製造方法の製造工程図
である。
【図５２】 実施の形態７による製造方法の製造工程図
である。
【図５３】 実施の形態７による製造方法の製造工程図
である。
【図５４】 実施の形態７による製造方法の製造工程図
である。
【図５５】 実施の形態７による製造方法の製造工程図
である。
【図５６】 実施の形態７による製造方法の製造工程図
である。
【図５７】 実施の形態８による装置の断面図である。
【図５８】 実施の形態８による装置の平面図である。
【図５９】 実施の形態８による装置に関する説明図で
ある。
【図６０】 従来の装置の平面図である。
【図６１】 従来の装置の断面図である。
【図６２】 従来の装置の断面図である。
【符号の説明】 １ 半導体基板、２，２３ 分離絶縁膜、２ａ 第１分
離絶縁膜、２ｂ 第２分離絶縁膜、３ ゲート絶縁膜
（絶縁膜）、４ ゲート電極、５ チャネル領域、５
単位チャネル領域、８，９ ソース・ドレイン領域、１
３ 半導体層、２０ 支持基板、２１ 絶縁層、２２
ＳＯＩ層、ｄ 細り、ｈ 上面段差、Ｈゲート上面段
差、Ｌｇ ゲート長、Ｘｄｍ 最大チャネル空乏層幅、
Ｗ チャネル幅。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１７Ｋ ６１８Ｃ ６２１ ６２７Ａ Ｆターム(参考） 5F032 AA09 AA34 AA44 AA46 AA48 AA70 BA01 BB08 CA17 DA03 DA04 DA23 DA24 DA25 DA28 DA33 5F040 DA06 DC01 EB12 EC01 EC07 EC13 EC19 ED04 EE01 EF02 EH02 EK05 FC10 FC19 FC21 FC28 5F110 AA08 CC02 DD05 DD13 EE02 EE05 EE09 EE14 EE22 EE45 EE50 FF02 FF12 FF23 FF28 FF29 GG02 GG22 GG25 GG26 HJ01 HJ04 HJ13 HJ23 HL03 HL05 HM15 NN62 NN65 QQ11

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 チャネル領域と当該チャネル領域を挟む
    一対のソース・ドレイン領域とを有して主面の上方へ選
    択的に突出する半導体層を備える基板と、 前記チャネル領域のうち、前記一対のソース・ドレイン
    領域と対面しない一対の側面の少なくとも一部と上面と
    を覆う絶縁膜と、 前記絶縁膜の中で前記一対の側面の前記少なくとも一部
    を覆う部分が側壁として露出する溝を残して、前記半導
    体層を包囲するように、前記基板の前記半導体層が突出
    しない前記主面の上に形成された分離絶縁膜と、 前記絶縁膜を挟んで前記チャネル領域と前記溝と前記分
    離絶縁膜の上面とにまたがって配設され、それにより、
    前記チャネル領域のうち、前記一対の側面の前記少なく
    とも一部と前記上面とを、前記絶縁膜を挟んで覆ってお
    り、前記チャネル領域を覆う部分の上面と前記分離絶縁
    膜を覆う部分の上面との間の段差であるゲート上面段差
    が、前記チャネル領域を覆う部分の幅であるゲート長の
    １／２以下に設定されているゲート電極と、を備えるＭ
    ＯＳ型半導体装置。
  2. 【請求項２】 前記溝の幅が、前記ゲート電極の厚さの
    ２倍以下である、請求項１に記載のＭＯＳ型半導体装
    置。
  3. 【請求項３】 前記基板が、絶縁層とその上に形成され
    たＳＯＩ層とを有するＳＯＩ基板であって、前記半導体
    層は前記ＳＯＩ層に含まれる、請求項１または請求項２
    に記載のＭＯＳ型半導体装置。
  4. 【請求項４】 前記ＳＯＩ基板の前記半導体層が突出し
    ない前記主面には前記絶縁層が露出しており、 前記溝の底面は前記絶縁層に達しており、それによっ
    て、前記ゲート電極は、前記チャネル領域の前記上面に
    加えて前記一対の側面の略全体を、前記絶縁膜を挟んで
    覆っている、請求項３に記載のＭＯＳ型半導体装置。
  5. 【請求項５】 前記絶縁膜は、前記チャネル領域の前記
    上面、前記一対の側面に加えて、底面の少なくとも一部
    を覆っており、 前記ゲート電極は、前記チャネル領域の前記上面、前記
    一対の側面に加えて、底面の少なくとも一部を、前記絶
    縁膜を挟んで覆っている、請求項４に記載のＭＯＳ型半
    導体装置。
  6. 【請求項６】 前記基板の前記半導体層が突出しない前
    記主面と前記溝の底面との間に、前記分離絶縁膜が介在
    している、請求項１ないし請求項３のいずれかに記載の
    ＭＯＳ型半導体装置。
  7. 【請求項７】 前記分離絶縁膜が、互いに材料の異なる
    第１分離絶縁膜と第２分離絶縁膜とを有しており、 前記基板の前記半導体層が突出しない前記主面と前記溝
    の底面との間に介在する前記分離絶縁膜の部分は、前記
    第１分離絶縁膜を有し、当該第１分離絶縁膜の上に前記
    第２分離絶縁膜を有しておらず、 前記分離絶縁膜の中で前記部分を除く部分は、前記第１
    分離絶縁膜と当該第１分離絶縁膜の上に形成された第２
    分離絶縁膜とを有する、請求項６に記載のＭＯＳ型半導
    体装置。
  8. 【請求項８】 絶縁層とその上に形成されたＳＯＩ層と
    を有し、チャネル領域と当該チャネル領域を挟む一対の
    ソース・ドレイン領域とを有して主面の上方へ選択的に
    突出する半導体層を前記ＳＯＩ層に含み、前記半導体層
    が突出しない前記主面には前記絶縁層が露出しており、
    前記半導体層の前記チャネル領域が、その底面の一部に
    おいて前記絶縁層に連結しているＳＯＩ基板と、 前記チャネル領域の前記ソース・ドレイン領域と対面し
    ない一対の側面と上面と前記底面の前記一部を除く部分
    とを覆う絶縁膜と、 前記チャネル領域の前記側面と前記上面と前記底面の前
    記部分とを前記絶縁膜を挟んで覆うゲート電極と、を備
    えるＭＯＳ型半導体装置。
  9. 【請求項９】 前記チャネル領域のチャネル幅が、最大
    チャネル空乏層幅の２倍以下に設定されている、請求項
    １ないし請求項８のいずれかに記載のＭＯＳ型半導体装
    置。
  10. 【請求項１０】 前記チャネル領域がチャネル幅の方向
    に沿って配列する複数の単位チャネル領域に分割されて
    おり、 当該複数の単位チャネル領域の各々の前記ソース・ドレ
    イン領域と対面しない一対の側面の少なくとも一部と上
    面とが、前記絶縁膜を挟んで前記ゲート電極に覆われて
    いる、請求項１ないし請求項８のいずれかに記載のＭＯ
    Ｓ型半導体装置。
  11. 【請求項１１】 前記複数の単位チャネル領域の各々の
    チャネル幅が、最大チャネル空乏層幅の２倍以下に設定
    されている、請求項１０に記載のＭＯＳ型半導体装置。
  12. 【請求項１２】 前記半導体層の上面と前記分離絶縁膜
    の上面との間の段差である上面段差が、前記ゲート長の
    １／２倍以下に設定されている、請求項１ないし請求項
    １１のいずれかに記載のＭＯＳ型半導体装置。
  13. 【請求項１３】 (a)少なくとも主面部分が半導体であ
    る基板を準備する工程と、 (b)前記主面に選択的エッチングを施すことにより、前
    記主面を選択的に後退させ、それにより、後退後の前記
    主面から上方へ選択的に突出する半導体層を形成する工
    程と、 (c)前記工程(b)によって後退した前記主面の上に、前記
    半導体層の一部領域の一対の側面の少なくとも一部が側
    壁として露出する溝を残して前記半導体層を包囲するよ
    うに、分離絶縁膜を形成する工程と、 (d)前記工程(b)または前記工程(c)の後に、前記一部領
    域の前記一対の側面の前記少なくとも一部と前記上面と
    を覆う絶縁膜を形成する工程と、 (e)前記工程(d)の後に、前記半導体層の前記一部領域と
    前記溝と前記分離絶縁膜の前記上面とにまたがって、こ
    れらを覆うように導電性材料を形成することにより、前
    記一部領域の前記一対の側面の前記少なくとも一部と前
    記上面とを、前記絶縁膜を挟んで覆うとともに、前記チ
    ャネル領域を覆う部分の上面と前記分離絶縁膜を覆う部
    分の上面との間の段差であるゲート上面段差が、前記一
    部領域を覆う幅であるゲート長の１／２以下となるよう
    に、ゲート電極を形成する工程と、 (f)前記ゲート電極を遮蔽体として不純物を選択的に導
    入することにより、前記一部領域を挟む前記半導体層の
    中の一対の領域に、一対のソース・ドレイン領域を形成
    し、それにより前記一部領域をチャネル領域とする工程
    と、を備えるＭＯＳ型半導体装置の製造方法。
  14. 【請求項１４】 前記工程(e)では、前記溝の幅の１／
    ２倍以上の厚さで前記導電性材料が形成される、請求項
    １３に記載のＭＯＳ型半導体装置の製造方法。
  15. 【請求項１５】 前記工程(a)では、前記基板として、
    絶縁層とその上に形成されたＳＯＩ層とを有するＳＯＩ
    基板が準備される、請求項１３または請求項１４に記載
    のＭＯＳ型半導体装置の製造方法。
  16. 【請求項１６】 前記工程(b)では、前記主面を選択的
    に後退させる前記選択的エッチングは、前記半導体層が
    突出しない部分において前記絶縁層が露出するまで行わ
    れ、 前記工程(c)では、前記溝の底面が前記絶縁層に達する
    ように前記分離絶縁膜が形成され、それにより、前記工
    程(e)では、前記ゲート電極が、前記一部領域の前記上
    面に加えて前記一対の側面の略全体を、前記絶縁膜を挟
    んで覆うように形成される、請求項１５に記載のＭＯＳ
    型半導体装置の製造方法。
  17. 【請求項１７】 (g)前記工程(c)より後で前記工程(d)
    より前に、前記一部領域の底面の少なくとも一部が露出
    するように、前記溝に連結する空洞を前記絶縁層の表面
    部分に選択的に形成する工程を、さらに備え、 前記工程(d)では、前記一部領域の前記上面、前記一対
    の側面に加えて、前記底面の前記少なくとも一部を覆う
    ように前記絶縁膜が形成され、 前記工程(e)では、前記工程(g)で形成された前記空洞を
    充填するように前記導電性材料が形成されることによ
    り、前記一部領域の前記上面、前記一対の側面に加え
    て、前記底面の前記少なくとも一部を、前記絶縁膜を挟
    んで覆うように前記ゲート電極が形成される、請求項１
    ６に記載のＭＯＳ型半導体装置の製造方法。
  18. 【請求項１８】 前記工程(c)が、 (c-1)前記半導体層を覆うように前記基板の上に前記分
    離絶縁膜の材料を堆積する工程と、 (c-2)堆積された前記分離絶縁膜の前記材料の上面を前
    記半導体層の上面と同一の高さに近づくように後退させ
    る工程と、 (c-3)前記工程(c-2)の後に、前記材料に選択的エッチン
    グを施すことにより、前記一部領域の前記一対の側面に
    隣接する部位において、前記材料の上面を前記半導体層
    の上面よりも下方に後退させることにより、前記溝を形
    成する工程と、を備える、請求項１３ないし請求項１５
    のいずれかに記載のＭＯＳ型半導体装置の製造方法。
  19. 【請求項１９】 前記工程(c)が、 (c-1)後退した前記主面からの前記半導体層の高さより
    も小さい厚さで、後退した前記主面、ならびに前記半導
    体層の上面および側面を覆うように、第１絶縁材料を堆
    積する工程と、 (c-2)前記第１絶縁材料の上に、当該第１絶縁材料とは
    異なる第２絶縁材料を堆積する工程と、 (c-3)堆積された第１および第２絶縁材料を含む複合材
    料の上面を前記半導体層の上面と同一の高さに近づくよ
    うに後退させる工程と、 (c-4)前記工程(c-3)の後に、前記第２絶縁材料よりも前
    記第１絶縁材料にエッチング効果の高い選択的エッチン
    グを施すことにより、前記一部領域の前記一対の側面に
    隣接する部位において、前記第１絶縁材料の上面を前記
    半導体層の上面よりも下方に後退させ、それにより前記
    溝を形成する工程と、を備える、請求項１３ないし請求
    項１５のいずれかに記載のＭＯＳ型半導体装置の製造方
    法。
  20. 【請求項２０】 前記工程(c)において、前記半導体層
    の上面と前記分離絶縁膜の上面との間の段差である上面
    段差が、前記ゲート長の１／２倍以下となるように、前
    記分離絶縁膜が形成される、請求項１３ないし請求項１
    ９のいずれかに記載のＭＯＳ型半導体装置の製造方法。
  21. 【請求項２１】 (a)絶縁層とその上に形成されたＳＯ
    Ｉ層とを有するＳＯＩ基板を準備する工程と、 (b)前記ＳＯＩ層に選択的エッチングを施すことによ
    り、前記絶縁層が選択的に露出するまで前記ＳＯＩ層の
    主面を選択的に後退させ、それにより、後退後の前記主
    面から上方へ選択的に突出する半導体層を形成する工程
    と、 (c)前記半導体層の一部領域の底面の一部が露出するよ
    うに、前記絶縁層の表面部分に空洞を選択的に形成する
    工程と、 (d)前記一部領域の上面と一対の側面と前記底面の前記
    一部とを覆う絶縁膜を形成する工程と、 (e)前記工程(d)の後に、前記空洞を充填するとともに前
    記一部領域を覆うように導電性材料を形成することによ
    り、前記絶縁膜を挟んで前記一部領域の前記上面と前記
    一対の側面と前記底面の前記一部とを覆うゲート電極を
    形成する工程と、 (f)前記ゲート電極を遮蔽体として不純物を選択的に導
    入することにより、前記一部領域を挟む前記半導体層の
    中の一対の領域に、一対のソース・ドレイン領域を形成
    し、それにより前記一部領域をチャネル領域とする工程
    と、を備えるＭＯＳ型半導体装置の製造方法。
  22. 【請求項２２】 前記工程(b)では、前記チャネル領域
    のチャネル幅に相当する前記一部領域の幅が、最大チャ
    ネル空乏層幅の２倍以下に設定される、請求項１３ない
    し請求項２１のいずれかに記載のＭＯＳ型半導体装置の
    製造方法。
  23. 【請求項２３】 前記工程(b)では、前記工程(c)で前記
    一部領域となるべき領域が前記チャネル領域の前記チャ
    ネル幅に相当する幅の方向に沿って配列する複数の単位
    領域に分割されるように形成され、 前記工程(d)では、前記複数の単位領域の各々の一対の
    側面の少なくとも一部と上面とを覆うように前記絶縁膜
    が形成され、 前記工程(e)では、前記絶縁膜の上に導電性材料を形成
    することにより、前記複数の単位領域の各々の前記一対
    の側面の前記少なくとも一部と前記上面とを前記絶縁膜
    を挟んで覆うように、前記ゲート電極が形成される、請
    求項１３ないし請求項２１のいずれかに記載のＭＯＳ型
    半導体装置の製造方法。
  24. 【請求項２４】 前記工程(b)では、前記複数の単位領
    域から形成された複数の単位チャネル領域の各々の前記
    チャネル幅が、最大チャネル空乏層幅の２倍以下に設定
    される、請求項２３に記載のＭＯＳ型半導体装置の製造
    方法。
  25. 【請求項２５】 (a)少なくとも主面部分が半導体であ
    る基板を準備する工程と、 (b)前記主面に選択的エッチングを施すことにより、前
    記主面を選択的に後退させ、それにより、後退後の前記
    主面から上方へ選択的に突出する半導体層を形成する工
    程と、 (c)前記工程(b)によって後退した前記主面の上に、前記
    半導体層を包囲するように、かつ上面が前記半導体層の
    上面と同一の高さとなるように、分離絶縁膜を形成する
    工程と、 (d)前記半導体層の一部領域の上面とこれに隣接する前
    記分離絶縁膜の上面の部分とを覆うように、犠牲層を形
    成する工程と、 (e)前記犠牲層を遮蔽体として不純物を選択的に導入す
    ることにより、前記一部領域を挟む前記半導体層の中の
    一対の領域に、一対のソース・ドレイン領域を形成し、
    それにより前記一部領域をチャネル領域とする工程と、 (f)前記半導体層の上面および前記分離絶縁膜の上面の
    前記犠牲層に覆われない部分を覆うように、前記犠牲層
    とは材料の異なる絶縁体層を形成する工程と、 (g)前記絶縁体層よりも前記犠牲層にエッチング効果の
    高い選択的エッチングを施すことにより、前記犠牲層を
    除去する工程と、 (h)前記絶縁体層を遮蔽体として用いた選択的エッチン
    グを実行することにより、前記分離絶縁膜の前記上面部
    分を前記半導体層の前記上面よりも下方に後退させる工
    程と、 (i)前記半導体層の前記チャネル領域の上面および一対
    の側面の中で露出する部分を覆う絶縁膜を形成する工程
    と、 (j)前記絶縁膜の上に導電性材料を形成することによ
    り、前記チャネル領域の前記一対の側面の少なくとも一
    部と前記上面とを前記絶縁膜を挟んで覆うゲート電極を
    形成する工程と、を備えるＭＯＳ型半導体装置の製造方
    法。
  26. 【請求項２６】 前記工程(b)では、前記チャネル領域
    のチャネル幅に相当する前記一部領域となるべき領域の
    幅が、最大チャネル空乏層幅の２倍以下に設定される、
    請求項２５に記載のＭＯＳ型半導体装置の製造方法。
  27. 【請求項２７】 前記工程(a)では、前記基板として、
    絶縁層とその上に形成されたＳＯＩ層とを有するＳＯＩ
    基板が準備され、 前記工程(b)では、前記主面を選択的に後退させる前記
    選択的エッチングは、前記半導体層が突出しない部分に
    おいて前記絶縁層が露出するまで行われ、 前記工程(h)では、前記分離絶縁膜の前記上面部分を下
    方に後退させる前記選択的エッチングは、前記絶縁層が
    露出するまで行われ、 前記製造方法は、 (k)前記工程(h)より後で前記工程(i)より前に、前記チ
    ャネル領域の底面が露出するように前記絶縁層の表面部
    分を選択的に除去する工程を、さらに備え、 前記工程(i)では、前記チャネル領域の前記上面、前記
    一対の側面に加えて、前記底面を覆うように前記絶縁膜
    が形成され、 前記工程(j)では、前記絶縁膜の上に前記導電性材料を
    形成することにより、前記チャネル領域の前記上面、前
    記一対の側面に加えて、前記底面を、前記絶縁膜を挟ん
    で覆うように前記ゲート電極が形成される、請求項２５
    または請求項２６に記載のＭＯＳ型半導体装置の製造方
    法。
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