KR20050020104A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents
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Abstract
메모리 소자와 로직 회로가 머지된 반도체 장치 및 반도체 장치의 제조 방법에 개시되어 있다. 상기 반도체 장치는 메모리 셀 영역과 로직 영역으로 구분된 기판에서, 상기 메모리 셀 영역 상에 형성된 스프릿 게이트 전극 구조물과, 상기 스프릿 게이트 전극 구조물 및 기판 표면에 형성된 실리콘 산화막과, 상기 실리콘 산화막이 형성되어 있는 스프릿 게이트 전극 구조물의 양측면에 구비되고, 하부 측면이 상부 측면에 비해 측방으로 돌출된 형상을 갖는 워드 라인 및 상기 로직 영역에 형성되고, 상기 워드 라인의 채널 길이에 비해 얇은 두께를 갖는 로직 게이트 패턴을 포함한다. 상기 워드 라인의 하부 측면이 돌출되어 채널 길이를 증가시킬 수 있다.
Description
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 메모리 제품과 로직 제품이 하나의 칩에 형성되는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 소비자의 다양한 욕구에 부응하기 위해 메모리 제품과 로직 제품이 하나의 칩에 머지(merge)된 구조의 복합칩들이 개발되고 있다. 상기 메모리 제품은 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같은 휘발성 메모리 장치와 플레쉬 메모리와 같은 불휘발성 메모리 장치를 포함한다. 상기 복합칩은 개별적인 메모리 제품과 로직 제품을 하나의 칩에 구형하기 때문에 소형화 저전력화 고속화 및 낮은 EMI(electro magnetic intererance) 노이즈 실현이 가능한 장점이 있어, 최근에 활발한 개발이 이루어지고 있다.
상기 복합칩의 대표적인 예로서, DRAM 셀과 로직 소자가 병합되어 있는 MDL(merged DRAM & Logic) 소자나 플래쉬 메모리 소자와 로직 소자가 병합되어 있는 MFL(merged flash & logic) 소자를 들 수 있다.
상기 MFL 소자의 경우, 셀 내의 게이트 전극을 자기 정렬에 의한 스프릿 게이트로 형성하는 방법이 이용되고 있다. 상기 자기 정렬에 의한 스프릿 게이트 형성 방법의 일 예는 미합중국 특허 제4,553,316호에 개시되어 있다. 상기 스프릿 게이트 셀 방식으로 콘트롤 게이트를 형성함으로서, 미세한 디자인 룰 하에서도 메모리 셀의 커플링 계수가 증가되고, 소거 및 프로그램 효율이 높은 게이트 전극을 형성할 수 있다.
도 1a 내지 도 1f는 종래의 방법에 의한 MFL 소자의 형성 방법을 설명하기 위한 공정 단면도들이다.
도 1a를 참조하면, 기판(10) 상에 메모리 소자 형성 영역 및 로직 소자 형성 영역을 구분한다. 상기 기판에 소자 분리 공정을 수행하여 액티브 영역 및 필드 영역(11)을 형성한다.
이어서, 기판(10) 상에 제1 실리콘 산화막(12), 제1 폴리실리콘막(14)을 형성한다. 그리고, 상기 제1 폴리실리콘막(14) 상에 상기 제1 폴리실리콘막(14)을 패터닝하기 위한 제1 질화막 패턴(16)을 형성한다. 상기 제1 질화막 패턴(16)에 의해 노출된 제1 폴리실리콘막(14)을 부분적으로 식각한다. 이어서, 상기 제1 질화막 패턴(16) 및 노출된 제1 폴리실리콘막(14) 상에 제2 실리콘 산화막(18)을 형성한다.
도 1b를 참조하면, 상기 제1 질화막 패턴(16)의 측면에만 상기 제2 실리콘 산화막(18)이 남아있도록 상기 제2 실리콘 산화막(18)을 이방성 식각하여 제2 실리콘 산화막 패턴(20)을 형성한다. 이어서, 상기 제2 실리콘 산화막 패턴(20)을 마스크로 상기 제2 실리콘 산화막 패턴(20) 사이의 제1 폴리실리콘막(14) 및 제1 실리콘 산화막(12)을 식각하여 기판(10) 표면을 노출한다. 이어서, 식각 공정에 의해 노출되어 있는 제1 폴리실리콘막(14)의 측면에 제3 실리콘 산화막 패턴(22)을 형성한다. 이어서, 노출된 기판에 불순물 이온을 주입하여 소오스 영역(23)을 형성한다.
도 1c를 참조하면, 상기 제2 실리콘 산화막 패턴(20)들 사이의 갭 내에 폴리실리콘을 증착시켜, 상기 기판과 접속하는 소오스 라인(24)을 형성한다. 이어서, 상기 제1 질화막 패턴(16)을 제거하고, 상기 제1 질화막 패턴 하부에 위치하는 제1 폴리실리콘막(14) 및 제1 실리콘 산화막(12)을 순차적으로 식각하여 스프릿 게이트 구조물(30)을 형성한다. 이 때, 상기 로직 소자 형성 영역에는 증착되었던 막들이 모두 식각되어 기판(10) 표면이 노출되어 있다.
도 1d를 참조하면, 상기 스프릿 게이트 구조물(30)에 제4 실리콘 산화막(32)을 증착한다. 이어서, 제2 폴리실리콘막(34) 및 제2 실리콘 질화막(36)을 순차적으로 형성한다.
도 1e를 참조하면, 상기 제2 폴리실리콘막(34) 및 제2 실리콘 질화막(36)을 평탄화한 후, 상기 제2 실리콘 질화막(36)을 제거한다.
이어서, 열산화 공정을 수행하여 상기 소오스 라인(24) 및 제2 폴리실리콘막(34) 상에 선택적으로 제5 실리콘 산화막(40)을 형성한다.
도 1f를 참조하면, 상기 로직 영역의 제2 폴리실리콘막(34) 상에 로직 회로의 게이트 전극을 정의하는 포토레지스트 패턴을 형성하고, 상기 제2 폴리실리콘막(34)을 이방성 식각한다. 상기 공정에 의해, 상기 스프릿 게이트 구조물(30)의 측면에는 워드 라인(42)을 형성하고, 상기 로직 영역 상에는 게이트 패턴(44)을 형성한다.
상기 설명한 바와 같이, 제2 폴리실리콘막(34)을 패터닝하여 워드 라인(42) 및 로직 장치의 게이트 패턴(44)이 동시에 형성되기 때문에, 상기 워드 라인(42) 및 로직 게이트 패턴(44)의 사이즈를 각각 조절하는 것이 불가능하다. 즉, 상기 로직 게이트 패턴(44)의 두께(T)가 얇아지면 상기 워드 라인(42)의 채널 길이(L)가 감소되고, 반대로 로직 게이트 패턴(44)의 두께(T)가 증가되면 상기 워드 라인(L)의 채널 길이도 증가된다.
그런데, 소자의 고집적화에 의해 로직 회로의 게이트 패턴의 선폭이 감소됨에 따라 상기 로직 게이트 패턴의 두께가 매우 얇게 형성하여야 한다. 때문에, 상기 워드 라인의 채널 길이가 감소되어 문턱 전압의 조절이 용이하지 않으며 펀치 쓰루우 등과 같은 불량이 빈번히 발생된다. 또한, 상기 워드 라인의 채널 길이가 감소됨에 따라 프로그램 및 소거 동작 시에 불량이 발생되기 쉽다.
따라서, 본 발명의 제1 목적은 스프릿 게이트를 포함하는 메모리 소자 및 로직 소자가 병합된 반도체 장치를 제공하는데 있다.
본 발명의 제2 목적은 스프릿 게이트를 포함하는 메모리 소자 및 로직 소자가 병합된 반도체 장치의 제조 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위하여 본 발명은,
메모리 셀 영역과 로직 영역으로 구분된 기판에서, 상기 메모리 셀 영역 상에 형성된 스프릿 게이트 전극 구조물;
상기 스프릿 게이트 전극 구조물 및 기판 표면에 형성된 실리콘 산화막;
상기 실리콘 산화막이 형성되어 있는 스프릿 게이트 전극 구조물의 양측면에 구비되고, 하부 측면이 상부 측면에 비해 측방으로 돌출된 형상을 갖는 워드 라인; 및
상기 로직 영역에 형성되고, 상기 워드 라인의 채널 길이에 비해 얇은 두께를 갖는 로직 게이트 패턴을 포함하는 반도체 소자를 제공하는데 있다.
상기한 제2 목적을 달성하기 위하여 본 발명은,
메모리 셀 영역과 로직 영역으로 구분된 기판에서, 상기 메모리 셀 영역 상에 스프릿 게이트 전극 구조물을 형성하는 단계;
상기 스프릿 게이트 전극 구조물 및 기판 표면에 실리콘 산화막 및 폴리실리콘막을 형성하는 단계;
상기 폴리실리콘막에서, 하부의 스프릿 게이트 전극 구조물에 의해 돌출된 부위의 측면에 산화막 스페이서를 형성하는 단계;
상기 폴리실리콘막 및 상기 산화막 스페이서 상에 실리콘 질화막을 형성하는 단계;
상기 폴리실리콘막이 상기 스프릿 게이트 전극 구조물에 의해 분리되도록 상기 실리콘 질화막 및 폴리실리콘막을 연마하는 단계;
상기 실리콘 질화막을 제거하는 단계; 및
상기 산화막 스페이서 및 포토 패턴을 식각 마스크로 식각하여, 상기 스프릿 게이트 전극 구조물 양측면에는 하부 측면이 상부 측면에 비해 측방으로 돌출된 형상의 워드 라인을 형성하고, 로직 영역에는 게이트 전극 패턴을 형성하는 단계를 수행하는 반도체 장치의 제조 방법을 제공한다.
상기 공정에 의하면, 상기 산화막 스페이서를 형성함으로서 상기 워드 라인의 하부 측면이 돌출되어 채널 길이를 충분히 확보할 수 있다. 또한, 상기 로직 게이트 전극 패턴과는 독립적으로 상기 워드 라인의 채널 길이를 조절할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
도 2는 본 발명의 일 실시예에 따른 MFL소자를 나타내는 단면도이다.
도 2를 참조하면, 반도체 기판(100)은 플레쉬 메모리 셀이 형성되는 메모리 셀 영역과 로직 회로들이 형성되는 로직 영역으로 구분된다. 그리고, 상기 반도체 기판은 액티브 영역 및 필드 영역(101)으로 각각 구분된다.
상기 메모리 셀 영역 상에는 스프릿 게이트 전극 구조물(130)들이 형성된다.
상기 스프릿 게이트 전극 구조물(130)은 스프릿 게이트 산화막 패턴(102a), 스프릿 게이트 패턴(104a) 및 제2 실리콘 산화막 패턴(110)이 적층되고, 상기 제2 실리콘 산화막 패턴(110) 사이의 갭 내부에는 상기 기판(100)과 접속하는 소오스 라인(120)이 구비된다. 상기 소오스 라인(120)이 접속되는 기판 부위는 불순물이 도핑되어 있다.
상기 스프릿 게이트 산화막 패턴(102a)은 플레쉬 메모리의 플로팅 게이트 산화막 패턴으로 제공되고, 상기 스프릿 게이트 패턴(104a)은 플로팅 게이트로 제공된다.
상기 스프릿 게이트 전극 구조물(130) 및 기판(100) 표면의 프로파일을 따라 제3 실리콘 산화막(132)이 구비된다. 상기 제3 실리콘 산화막(132)은 로직 소자의 게이트 산화막, 워드 라인 산화막 및 스프릿 게이트 패턴과 워드 라인 사이의 터널 게이트로 제공된다.
상기 제3 실리콘 산화막(132)이 형성되어 있는 스프릿 게이트 전극 구조물(130)의 양측면에는 워드 라인(150)이 구비된다. 상기 워드 라인(150)은 하부 외측면이 상부 외측면에 비해 측방으로 돌출된 형상을 갖는다. 즉, 상기 워드 라인(150)은 하부 측면이 측방으로 돌출된 길이만큼 상기 워드 라인(150)의 채널 길이가 더 확장된다.
상기 스프릿 게이트 패턴(104a)에서 상기 워드 라인(150)과 대향하는 일측면의 상부 모서리(tip)은 뽀족한 형상을 갖는다. 때문에, 데이터 소거시에 상기 제1 스프릿 게이트 패턴(104a)에 충전된 전하들이 상기 모서리 부분을 통해 상기 워드 라인(150)으로 용이하게 방출된다. 또한, 프로그램 시에는 상기 워드 라인(150)에 인가된 전압이 용이하게 상기 스프릿 게이트 패턴(104a)에 커플링된다.
상기 로직 회로 영역에는 상기 워드 라인(150)의 채널 길이에 비해 얇은 두께를 갖는 로직 게이트 패턴(152)이 구비된다.
상기 워드 라인(150)의 하부 측면이 측방으로 돌출된 형상을 갖도록 함으로서, 상기 로직 게이트 패턴(152)의 두께와 관계없이 상기 워드 라인(150)의 채널 길이를 확보할 수 있다.
도 3a 내지 도 3m은 본 발명의 일 실시예에 따른 MFL 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체 기판(100)에서 메모리 셀이 형성되는 메모리 셀 영역과 로직 회로가 형성되는 로직 영역을 구분한다. 상기 기판(100) 상에 통상의 소자 분리 공정을 수행하여 액티브 영역 및 필드 영역(101)을 형성한다. 상기 소자 분리 공정은 바람직하게는 셸로우 트렌치 소자 분리(STI) 공정을 사용한다.
이어서, 상기 기판(100) 상에 제1 실리콘 산화막(102), 플로팅 게이트용 제1 폴리실리콘막(104) 및 제1 질화막을 순차적으로 형성한다. 이어서, 통상의 사진 식각 공정으로 상기 메모리 셀 영역에 형성되어 있는 제1 질화막의 소정 부위를 식각하여 플로팅 게이트 영역을 정의하기 위한 제1 질화막 패턴(106)을 형성한다.
도 3b를 참조하면, 상기 제1 질화막 패턴(106)을 마스크로 하여 상기 제1 폴리실리콘막(104)을 부분적으로 등방성 식각한다. 상기 등방성 식각 공정을 수행하면, 상기 제1 질화막 패턴(106)과 접해있는 제1 폴리실리콘막(104)의 가장자리 부위는 상대적으로 막의 식각 속도가 느리기 때문에, 상기 제1 폴리실리콘막(104)의 가장자리가 라운드된다. 상기 등방성 식각은 플라즈마 식각 또는 습식 식각을 포함한다.
상기 제1 폴리실리콘막의 가장자리가 만곡된 부위가 후속 공정을 통해 스프릿 게이트 패턴의 상부 모서리 부위가 된다. 따라서, 후속 공정에 의해 형성되는 스프릿 게이트 패턴의 상부 모서리 부위는 뾰족한 형상을 갖게된다.
도 3c를 참조하면, 상기 제1 질화막 패턴(106)의 상부면, 측면 및 상기 제1 폴리실리콘막(104) 상부면을 따라 제2 실리콘 산화막(108)을 형성한다.
도 3d를 참조하면, 상기 제2 실리콘 산화막(108)을 이방성 식각하여 상기 제1 질화막 패턴(106)의 측면에 제2 실리콘 산화막 패턴(110)을 형성한다. 이 때, 상기 이방성 식각은 상기 제1 폴리실리콘막(104)이 표면에 노출되고 상기 제1 질화막 패턴(106) 상부면에는 상기 제2 실리콘 산화막(108)이 모두 제거되도록 수행한다.
이어서, 상기 식각 공정에 의해 노출된 제1 폴리실리콘막(104)을 식각하고 순차적으로 상기 제1 실리콘 산화막(102)을 식각하여 상기 기판(100)의 표면을 노출시킨다. 상기 공정에 의해 상기 제1 폴리실리콘막(104)은 서로 분리된다.
이어서, 상기 분리된 제1 폴리실리콘막(104)의 측면에 실리콘 산화물(112)을 얇은 두께로 형성하여 상기 제1 폴리실리콘막(104)의 측면이 외부에 노출되지 않도록 한다.
도 3e를 참조하면, 상기 노출된 기판(100)의 표면 아래로 불순물 이온을 주입하여 소오스 영역(203)을 형성한다. 이어서, 상기 제2 실리콘 산화막 패턴(110) 사이의 갭을 매립하도록 제2 폴리실리콘막을 형성한다. 상기 제2 폴리실리콘막은 상기 소오스 영역과 전기적으로 접속한다. 이어서, 상기 제2 실리콘 산화막 패턴 사이의 갭 내에만 상기 제2 폴리실리콘막이 남아있고 상기 제1 질화막 패턴(106) 상부면은 외부에 노출되도록, 상기 제2 폴리실리콘막을 평탄화하여 소오스 라인(120)을 형성한다. 상기 평탄화 공정은 CMP 또는 에치백 공정을 들 수 있다.
도 3f를 참조하면, 상기 제1 질화막 패턴(106)을 제거하고, 상기 제1 질화막 패턴(106) 하부에 구비되는 제1 폴리실리콘막(104) 및 제1 실리콘 산화막(102)을 순차적으로 제거한다. 따라서, 기판(100) 상에는, 스프릿 게이트 산화막 패턴(102a), 스프릿 게이트 패턴(104a) 및 제2 실리콘 산화막 패턴(110)이 적층되고, 상기 제2 실리콘 산화막 패턴(110) 사이에는 소오스 라인(120)이 구비되는 스프릿 게이트 구조물(130)이 형성된다.
상기 스프릿 게이트 구조물(130)에서, 상기 제1 스프릿 게이트 산화막 패턴(102a)은 플레쉬 메모리의 플로팅 게이트 산화막으로 제공되고, 스프릿 게이트 패턴은(104a)은 플레쉬 메모리의 플로팅 게이트로 제공된다.
상기 식각 공정은 별도의 포토 마스크 패턴 없이 진행된다. 때문에, 상기 제1 폴리실리콘막(104)을 식각할 때 상기 소오스 라인(120)의 상부면이 일부 식각된다. 또한, 상기 제1 실리콘 산화막(102)을 식각할 때 상기 제2 실리콘 산화막 패턴(110)의 측면 부위도 일부 식각된다.
도 3g를 참조하면, 상기 스프릿 게이트 구조물(130)의 표면 및 기판(100) 표면의 프로파일을 따라 제3 실리콘 산화막(132)을 형성한다. 상기 제3 실리콘 산화막(132)은 로직 소자의 게이트 산화막, 워드 라인 산화막 및 제1 폴리실리콘막 패턴과 워드 라인 사이의 터널 게이트로 제공된다.
이어서, 상기 제3 실리콘 산화막(132) 상에 제4 폴리실리콘막(134)을 형성한다. 상기 제4 폴리실리콘막(134)은 상기 스프릿 게이트 구조물(130)의 프로파일을 따라 일정 두께로 형성된다. 따라서, 상기 제4 폴리실리콘막(134)은 상기 스프릿 게이트 구조물(130)이 형성된 부위가 주변에 비해 돌출되어 형성된다.
상기 제4 폴리실리콘막(134)은 플레쉬 메모리 셀의 워드 라인 및 로직 회로의 게이트 전극으로 형성하기 위하여 증착된다. 따라서, 상기 제4 폴리실리콘막(134)은 상기 로직 회로에서 설계된 로직 게이트 전극의 두께를 고려하여 상기 로직 게이트 전극 두께와 유사한 두께로 형성하여야 한다.
그런데, 상기 로직 게이트 전극의 선폭이 감소됨에 따라 상기 로직 게이트 전극의 두께도 감소되고 있다. 만일, 상기 로직 게이트 전극의 선폭이 감소된 상태에서 상기 로직 게이트 전극의 두께가 동일하게 유지되는 경우에는, 상기 로직 게이트 전극이 구조적으로 매우 불안하게 된다. 또한, 상기 게이트 전극의 두께가 두꺼울 경우에는 상기 미세한 선폭을 갖는 로직 게이트 전극을 패터닝하기가 매우 어렵다. 예컨대, 상기 로직 게이트 전극는 0.18㎛ 정도의 선폭일 경우에 2500 내지 3000Å 정도의 두께로 형성되어야 하며, 0.13㎛ 정도의 선폭일 경우에 1300 내지 1800Å 정도의 두께로 정도로 얇게 형성되어야 한다.
상기와 같이 상기 로직 게이트 전극의 두께를 고려하여 제4 폴리실리콘막(134)을 얇은 두께로 형성하면, 상기 스프릿 게이트 구조물(130)의 측면에도 동일하게 얇은 두께로 막이 증착된다.
도 3h를 참조하면, 상기 제4 폴리실리콘막(134) 상에 제4 실리콘 산화막을 형성한다. 상기 제4 실리콘 산화막의 두께는 워드 라인의 채널 길이를 확장하는 정도를 결정한다. 즉, 상기 제4 실리콘 산화막이 두꺼워질수록 상기 워드 라인의 채널 길이는 더 확장된다.
이어서, 상기 제4 실리콘 산화막을 이방성 식각하여, 상기 제4 폴리실리콘막(134)에서 하부의 스프릿 게이트 전극 구조물(130)에 의해 돌출되어 있는 부위의 측면(이하, 제4 폴리실리콘막의 숄더 부위)에 실리콘 산화막 스페이서(136)를 형성한다. 상기 산화막 스페이서(136)의 두께는 설계된 워드 라인의 채널 길이와 로직 게이트 전극의 두께간의 차이와 동일하게 되도록 형성한다. 구체적으로, 상기 산화막 스페이서(136)는 100 내지 1000Å의 두께로 형성할 수 있다.
도 3i를 참조하면, 상기 제4 폴리실리콘막(134) 및 실리콘 산화막 스페이서(136) 상에 제2 실리콘 질화막(138)을 형성한다.
도 3j를 참조하면, 상기 제4 폴리실리콘막(134)이 상기 스프릿 게이트 전극 구조물(130)에 의해 서로 분리되도록 상기 제2 실리콘 질화막(138) 및 제4 폴리실리콘막(134)을 CMP 공정에 의해 평탄화한다.
따라서, 상기 결과물의 상부면에는 제2 실리콘 질화막(138), 분리된 제4 폴리실리콘막(134), 제2 실리콘 산화막 패턴(110) 및 소오스 라인(120)이 노출되어 있다.
도 3k를 참조하면, 상기 결과물을 열적 산화 공정에 의해 산화시켜, 노출되어 있는 제4 폴리실리콘막(134) 및 소오스 라인(120)의 표면에 선택적으로 제5 실리콘 산화막 패턴(140)을 형성한다. 상기 제5 실리콘 산화막 패턴(140)은 후속의 식각 공정시에 하부막이 식각되지 않도록 보호하는 역할을 한다.
도 3l을 참조하면, 상기 제2 실리콘 질화막(138)을 선택적으로 제거한다. 상기 제2 실리콘 질화막(138)은 상기 실리콘 산화물들과의 식각 선택비가 높은 습식 식각액을 사용하여 제거할 수 있다. 통상적으로 상기 제2 실리콘 질화막(138)은 인산을 포함하는 세정액으로 제거할 수 있다. 상기 제2 실리콘 질화막(138)을 제거하면, 상기 제4 폴리실리콘막(134)의 숄더 부위에 형성된 실리콘 산화막 스페이서(136)가 외부에 노출된다.
도 3m을 참조하면, 상기 로직 영역 상에 로직 게이트 패턴을 정의하기 위한포토레지스트 패턴(미도시)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 하고, 상기 실리콘 산화물과 식각 선택비가 높은 식각 가스를 사용하여 상기 제4 폴리실리콘막(134)을 이방성 식각한다.
상기 이방성 식각 공정을 수행하면, 상기 메모리 셀 영역에서는 상기 제5 실리콘 산화막 패턴(140) 및 실리콘 산화막 스페이서(136)가 하드 마스크로 작용하여, 상기 하드 마스크 하부에 위치하는 제4 폴리실리콘막(134)은 식각되지 않으면서 표면에 노출되어 있는 제4 폴리실리콘막(134)만이 식각된다. 따라서, 상기 스프릿 게이트 전극 구조물(130) 양측면에는 하부 측면이 상부 측면에 비해 측방으로 돌출된 형상의 워드 라인(150)이 형성된다. 또한, 상기 로직 회로 영역에서는 로직 게이트 패턴(152)이 형성된다.
이 때, 상기 워드 라인(150)이 하부 측면에 돌출되어 있는 두께는 상기 실리콘 산화막 스페이서(136)의 두께와 동일하다. 상기 워드 라인(150)의 하부 측면이 돌출된 형상을 가지므로 상기 워드 라인(150)의 채널 길이가 증가되는 효과가 있다.
상기 이방성 식각 공정 시에 상기 실리콘 산화막 스페이서(136)를 하드 마스크로 사용하기 때문에, 상기 로직 게이트 패턴(152)의 두께가 매우 낮아지더라도 상기 워드 라인(150)의 채널 길이가 감소되지 않는다. 즉, 상기 실리콘 산화막 스페이서(136)의 두께를 조절함으로서 상기 로직 게이트 패턴(152)의 두께와는 독립적으로 상기 워드 라인(150)의 채널 길이를 조절할 수 있다.
상기의 방법에 의하면, 별도의 포토 공정이 추가되거나, 폴리실리콘 증착 공정을 수회에 걸쳐 수행하지 않더라도 상기 워드 라인(150)의 채널 길이를 조절할 수 있다.
이어서, 상기 실리콘 산화막 스페이서 및 제5 산화막 패턴을 제거한다.
도시하지는 않았으나, 상기 워드 라인의 측벽에 질화막 스페이서를 형성하고, 상기 질화막 스페이서에 인접한 기판 표면 아래로 불순물 이온을 주입하여 드레인 영역을 형성한다. 이어서, 전면에 산화물을 증착하여 층간 절연막을 형성한 후, 통상의 사진 식각 공정으로 상기 층간 절연막을 부분적으로 식각하여 상기 드레인 영역을 노출하는 콘택홀을 형성한다. 다음에, 상기 콘택홀 내에 도전 물질을 증착하고 패터닝하여 상기 드레인 영역과 전기적으로 접속하는 금속 배선을 형성한다.
따라서, 로직 회로가 고집적화되어 상기 로직 게이트 패턴의 두께가 낮아지더라도 워드 라인의 채널 길이를 충분히 확보할 수 있다.
상술한 바와 같이 본 발명에 의하면, 메모리 장치와 로직 장치가 동일칩에 형성되는 반도체 장치에서 로직 게이트 전극의 두께와는 독립적으로 워드 라인의 채널 길이를 조절할 수 있다. 때문에, 상기 로직 게이트 전극의 두께가 낮아지더라도 상기 워드 라인의 채널 길이가 감소되지 않아서 상기 워드 라인 채널 길이의 감소에 따른 반도체 장치의 불량 및 신뢰성 저하 문제들을 최소화할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 종래의 방법에 의한 MFL 소자의 형성 방법을 설명하기 위한 공정 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 MFL소자를 나타내는 단면도이다.
도 3a 내지 도 3m은 본 발명의 일 실시예에 따른 MFL 소자의 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 제1 실리콘 산화막
104 : 제1 폴리실리콘막 106 : 제1 질화막 패턴
108 : 제2 실리콘 산화막 110 : 제2 실리콘 산화막 패턴
120 : 소오스 라인 130 : 스프릿 게이트 전극 구조물
132 : 제3 실리콘 산화막 134 : 제4 폴리실리콘막
136 : 실리콘 산화막 스페이서 138 : 제2 실리콘 질화막
140 : 제5 실리콘 산화막 150 : 워드 라인
152 : 로직 게이트 패턴
Claims (12)
- 메모리 셀 영역과 로직 영역으로 구분된 기판에서, 상기 메모리 셀 영역 상에 형성된 스프릿 게이트 전극 구조물;상기 스프릿 게이트 전극 구조물 및 기판 표면에 형성된 실리콘 산화막;상기 실리콘 산화막이 형성되어 있는 스프릿 게이트 전극 구조물의 양측면에 구비되고, 하부 측면이 상부 측면에 비해 측방으로 돌출된 형상을 갖는 워드 라인; 및상기 로직 영역에 형성되고, 상기 워드 라인의 채널 길이보다 얇은 두께를 갖는 로직 게이트 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 스프릿 게이트 전극 구조물은,기판 상에 형성되는 제1 산화막 패턴들;상기 제1 산화막 패턴들 상에 형성된 스프릿 게이트 패턴들;상기 스프릿 게이트 패턴들의 측면 및 상부면에 형성된 제2 산화막 패턴; 및상기 제2 산화막 패턴들의 사이의 갭 내부에 구비되고 상기 기판과 접속하도록 형성된 소오스 라인을 포함하는 것을 특징으로 하는 반도체 소자.
- 메모리 셀 영역과 로직 영역으로 구분된 기판에서, 상기 메모리 셀 영역 상에 스프릿 게이트 전극 구조물을 형성하는 단계;상기 스프릿 게이트 전극 구조물 및 기판 표면에 실리콘 산화막 및 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막에서, 하부의 스프릿 게이트 전극 구조물에 의해 돌출된 부위의 측면에 산화막 스페이서를 형성하는 단계;상기 폴리실리콘막 및 상기 산화막 스페이서 상에 실리콘 질화막을 형성하는 단계;상기 폴리실리콘막이 상기 스프릿 게이트 전극 구조물에 의해 분리되도록 상기 실리콘 질화막 및 폴리실리콘막을 연마하는 단계;상기 실리콘 질화막을 제거하는 단계; 및상기 폴리실리콘막을 선택적으로 식각하여, 상기 스프릿 게이트 전극 구조물 양측면에는 하부 측면이 상부 측면에 비해 측방으로 돌출된 형상의 워드 라인을 형성하고, 로직 영역에는 로직 게이트 전극 패턴을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제3항에 있어서, 상기 산화막 스페이서는,상기 폴리 실리콘막 상에 실리콘 산화막을 형성하는 단계; 및상기 실리콘 산화막을 이방성 식각하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제3항에 있어서, 상기 산화막 스페이서는 설계된 상기 워드 라인의 채널 길이와 상기 로직 게이트 전극의 두께간의 차이와 동일한 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제3항에 있어서, 상기 산화막 스페이서는 100 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제3항에 있어서, 상기 스프릿 게이트 구조물은,기판 상에 제1 산화막 및 플로팅 게이트용 제1 폴리실리콘막을 순차적으로 형성하는 단계;상기 제1 폴리실리콘막 상에 제1 질화막 패턴을 형성하는 단계;상기 제1 질화막 패턴의 측벽에 제2 산화막 패턴을 형성하는 단계;상기 제2 산화막 패턴을 마스크로 하여 노출된 상기 제1 폴리실리콘막 및 제1 산화막을 식각하는 단계;상기 제1 산화막 패턴들 사이의 갭을 매립하여 소오스 라인을 형성하는 단계;상기 제1 질화막 패턴을 제거하는 단계; 및상기 노출된 제1 폴리실리콘층을 식각하여 스프릿된 게이트 패턴을 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제7항에 있어서, 상기 질화막 패턴을 형성한 이 후에, 상기 질화막 패턴을 마스크로 하여 상기 제1 폴리실리콘막을 부분적으로 식각하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제8항에 있어서, 상기 식각은 등방성 식각방법으로 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 스프릿 게이트 패턴이 상기 소스라인과 전기적으로 연결되는 것을 방지하기 위해 스프릿 게이트 패턴의 일측면에 절연물질을 더 증착하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제3항에 있어서, 상기 실리콘 질화막을 제거하기 전에 상기 폴리실리콘 및 소오스 라인 상부면을 산화시키는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제3항에 있어서, 상기 워드 라인 및 게이트 패턴을 형성한 이 후에, 상기 실리콘 산화막 스페이서를 제거하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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