KR100436290B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 마스크 패턴을 이용하여 고립된 플로팅 게이트를 형성한 후 다마신 방법으로 콘트롤 게이트를 형성하므로써 플로팅 게이트 및 콘트롤 게이트를 패터닝하기 위한 식각 단계가 생략되어 식각 부산물의 생성이 방지되고 전체 공정의 단계가 감소되며, 플로팅 게이트 및 콘트롤 게이트를 다마신 방법으로 트렌치 내에 형성하기 때문에 0.13㎛ 이하의 디자인 룰을 갖는 초고집적 소자의 제조에도 적용이 가능하다.
Description
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 마스크 패턴을 이용하여 고립된 플로팅 게이트를 형성한 후 다마신(Damascene) 방법으로 콘트롤 게이트를 형성하므로써 초고집적 소자의 제조가 가능하도록 한 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
반도체 메모리 소자의 집적도가 증가됨에 따라 메모리 셀의 크기도 감소된다. 따라서 플래쉬 메모리 소자를 구현함에 있어 웨이퍼 당 메모리 셀의 비율을 확보하기 위해 미세 트렌치(Shallow Trench)를 이용한 소자분리막을 형성한다.
디지인 룰(Design Rule)의 감소에 따른 패턴의 크기 감소는 소자의 신뢰성에 관한 문제를 야기시킨다. 그래서 최근에는 미세 트렌치를 이용한 소자분리막 형성과 동시에 자기정렬방식으로 플로팅 게이트(Self Aligned Floating Gate; SAFG)를 형성하여 셀의 크기에 비해 더 넓은 채널길이를 확보하는 방법을 도입하였으며, 게이트 전극도 폴리실리콘과 텅스텐 실리사이드(WSi)가 적층된 구조 또는 텅스텐(W)으로 형성하여 저항값이 감소되도록 한다.
기존에는 도 1a에 도시된 바와 같이 실리콘 기판(1) 상에 터널산화막(2) 및 제 1 폴리실리콘층(3)을 형성한 후 소정의 마스크 패턴을 이용하여 소자분리 영역의 실리콘 기판(1)이 노출되도록 제 1 폴리실리콘층(3) 및 터널산화막(2)을 패터닝하고, 노출된 부분의 실리콘 기판(1)을 소정 깊이 식각하여 미세 트렌치(4)를 형성한다. 트렌치(4)가 매립되도록 전체 상부면에 산화막(5)을 형성한 후 화학적기계적연마(Chemical Mechanical Polishing; CMP) 방법으로 산화막(5)을 제거하여 평탄화시키므로써 도 1b와 같이 트렌치(4) 내에 소자분리막(5)이 형성된다. 도 1c와 같이 전체 상부면에 유전체막(6), 제 2 폴리실리콘층(7), 텅스텐 실리사이드층(8) 및 질화막(9)을 형성한 후 자기정렬식각 방법으로 질화막(9), 텅스텐 실리사이드층(8), 제 2 폴리실리콘층(7)을 패터닝하여 도 1d와 같이 콘트롤 게이트를 형성한다.
기존의 자기정렬식각을 이용한 플로팅 게이트(SAFG) 형성 과정에서 상기 제 1 폴리실리콘층(3)은 트렌치(4)를 형성하는 과정에서 도 1a와 같이 워드라인(Word Line) 방향으로 패터닝되고, 콘트롤 게이트를 형성하는 과정에서 도 1d와 같이 비트라인(Bit Line) 방향으로 패터닝된다.
그러나 콘트롤 게이트를 형성하기 위한 반응성 이온식각(Reactive Ion Etch; RIE) 공정 시 단차가 높은 여러 층을 동시에 식각하기 때문에 식각 반응물에 의한 부산물이 생성되고, 과도식각에 따른 반도체 기판의 피해가 발생된다.
소자의 집적도가 증가되면 디자인 룰이 더욱 감소되기 때문에 단차가 더욱 증가되어 상기와 같이 반응성 이온식각을 진행하기 어려우며, 게이트의 높은 단차로 인해 후속 공정의 진행이 어려워진다. 예를들어, 게이트 사이에 절연막을 매립하기 어렵고, 상부 금속층과의 연결을 위한 콘택홀 형성시 게이트를 보호하는 질화막 스페이서와 산화막의 식각비가 높은 식각공정이 필요하며, 질화막 스페이서에 의해 게이트 간의 간격이 더욱 감소되기 때문에 콘택홀의 임계치수가 감소되어 일정값 이하의 콘택저항을 확보하기 어려워진다.
또한, 상기 콘트롤 게이트를 형성하기 전에 주변회로 지역의 반도체 기판(1) 상에 형성된 터널산화막(2) 및 제 1 폴리실리콘층(3)은 제거해야 하며, 이에 따라 주변회로 지역과 메모리 셀 지역의 단차가 발생되어 금속층과의 연결을 위한 콘택홀 형성시 단차가 낮은 주변회로 지역에서 콘택홀이 정상적으로 형성되지 않는 현상이 발생된다.
따라서 본 발명은 마스크 패턴을 이용하여 고립된 플로팅 게이트를 형성한 후 다마신 방법으로 콘트롤 게이트를 형성하므로써 상기한 단점을 해소할 수 있는 반도체 메모리 소자의 제조 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 반도체 기판 상에 마스크층을 형성한 후 패터닝하고, 노출된 부분의 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와, 상기 트렌치와 교차되는 방향으로 트렌치가 형성되도록 상기 마스크층을 패터닝하는 단계와, 상기 트렌치가 매립되도록 전체 상부면에 산화막을 형성한 후 상기 마스크층이 노출되는 시점까지 상기 산화막을 제거하여 평탄화시키는 단계와, 상기 마스크층을 제거한 후 상기 반도체 기판 상에 잔류된 산화막을 소정 두께 습식 식각하는 단계와, 잔류된 상기 산화막 패턴 사이의 반도체 기판 상에 터널산화막 및 플로팅 게이트를 형성하는 단계와, 상기 반도체 기판 상에 잔류된 상기 산화막 패턴을 제거한 후 노출된 부분의 반도체 기판에 불순물 이온을 주입하여 소오스/드레인을 형성하는 단계와, 전체 상부면에 식각방지막을 형성한 후 상기 플로팅 게이트의 사이가 매립되는 동시에 평탄화되도록 전체 상부면에 절연막을 형성하는 단계와, 상기 플로팅 게이트의 소정 부분이 노출되도록 상기 절연막 및 식각방지막을 패터닝하는 단계와, 전체 상부면에 유전체막, 폴리실리콘층 및 금속층을 순차적으로 형성하는 단계와, 상기 폴리실리콘층이 노출되는 시점까지 상기 금속층을 제거하여 평탄화시키므로써 상기 폴리실리콘층과 금속층으로 이루어지는 콘트롤 게이트가 형성되도록 하는 단계를 포함하는 것을 특징으로 한다.
상기 플로팅 게이트는 전체 상부면에 터널산화막 및 폴리실리콘층을 순차적으로 형성하는 단계와, 상기 산화막이 노출되는 시점까지 상기 폴리실리콘층 및 터널산화막을 제거하여 평탄화시키는 단계를 통해 형성되는 것을 특징으로 한다.
상기 유전체막을 형성하는 단계로부터 주변회로 지역의 상기 유전체막을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
도 1a 내지 도 1d는 종래 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 2 및 도 3은 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 레이 아웃도.
도 4a 내지 도 9a는 도 2의 A1-A2 부분을 절취한 단면도.
도 4b 내지 도 9b는 도 2의 B1-B2 부분을 절취한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 및 11: 반도체 기판 2 및 14: 터널산화막
3 및 15: 제 1 폴리실리콘층 4: 트렌치
5 및 13a: 소자분리막 6 및 19: 유전체막
7 및 20: 제 2 폴리실리콘층 8: 텅스텐 실리사이드층
9: 질화막 10a 및 10b: 트렌치
12: 패드 질화막 13: 산화막
16: 소오스/드레인 17: 식각방지막
18: 절연막 21: 금속층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2 및 도 3은 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 레이 아웃도이며, 도 4a 내지 도 9a는 도 2의 A1-A2 부분을 절취한 단면도이고, 도 4b 내지 도 9b는 도 2의 B1-B2 부분을 절취한 단면도이다.
도 4a 및 도 4b를 참조하면, 반도체 기판(10) 상에 패드 산화막(11) 및 패드 질화막(12)을 형성한다. 소자분리 마스크를 이용하여 상기 패드 질화막(12) 및 패드 산화막(11)을 패터닝하고, 노출된 부분의 반도체 기판(10)을 소정 깊이 식각하여 도 3과 같이 트렌치(10a)를 형성한다. 소정의 마스크를 이용하여 상기트렌치(10a)와 수직 방향으로 트렌치(10b)가 형성되도록 상기 패드 질화막(12) 및 패드 산화막(11)을 패터닝한다. 즉, 반도체 기판(10)에 비트라인(도시않됨) 방향으로 트렌치(10a)를 형성하기 위해 1차적으로 상기 패드 질화막(12)과 패드 산화막(11)을 패터닝한 후 반도체 기판(10) 상에 워드라인(21) 방향으로 트렌치(10b)가 형성되도록 2차적으로 상기 패드 질화막(12)과 패드 산화막(11)을 패터닝한다.
이후 상기 트렌치(10a 및 10b)가 매립되도록 전체 상부면에 산화막(13)을 형성하고 화학적기계적연마(CMP) 방법으로 상기 패드 질화막(12)이 노출되는 시점까지 상기 산화막(13)을 연마하여 표면을 평탄화시킨다.
상기 패드 질화막(12)은 2000 내지 4000Å의 두께로 형성하며, 상기 산화막(13)은 고밀도 플라즈마(High Density Plasma) 산화막을 사용한다. 또한, 상기 트렌치(10a)를 형성한 후 식각으로 인한 트렌치(10a) 측벽의 피해를 보상하기 위해 산화공정을 실시한다.
도 5a 및 도 5b를 참조하면, 상기 패드 질화막(12) 및 패드 산화막(11)을 제거한 후 상기 반도체 기판(10) 상에 잔류된 상기 산화막(13)을 소정 두께 습식으로 식각한다. 이때, 등방성 식각에 의해 상기 산화막(13)의 크기가 감소되어 잔류되는 산화막(13) 간의 거리가 증가되는데, 산화막(13) 간의 거리는 플로팅 게이트의 폭이 되도록 한다.
도 6a 및 도 6b를 참조하면, 문턱전압 조절 등과 같은 이온주입 공정을 실시한 후 전체 상부면에 터널산화막(14) 및 제 1 폴리실리콘층(15)을 순차적으로 형성하고, 화학적기계적연마(CMP) 방법으로 상기 산화막(13)이 노출되는 시점까지 제 1 폴리실리콘층(15) 및 터널산화막(14)을 제거하므로써 플로팅 게이트(15)가 형성된다.
도 7a 및 도 7b를 참조하면, 상기 반도체 기판(10) 상에 잔류된 산화막(13)을 제거한 후 노출된 부분의 반도체 기판(10)에 불순물 이온을 주입하여 소오스/드레인(16)을 형성한다. 이때, 상기 반도체 기판(10) 상에 잔류된 산화막(13)을 제거하므로써 상기 트렌치(10a) 내에만 소자분리막(13a)이 잔류된다.
도 8a 및 도 8b를 참조하면, 전체 상부면에 식각방지막(17)을 형성한 후 상기 플로팅 게이트(15) 간의 사이가 완전히 매립되는 동시에 평탄화되도록 전체 상부면에 절연막(18)을 형성한다. 이때, 상기 식각방지막(17)으로는 질화막을 이용하며, 상기 절연막(18)의 두께는 콘트롤 게이트의 두께가 되도록 한다.
도 9a 및 도 9b를 참조하면, 다마신 방법으로 콘트롤 게이트를 형성하기 위해 상기 절연막(18) 및 식각방지막(17)을 패터닝하여 상기 콘트롤 게이트(15)의 소정 부분이 노출되도록 트렌치를 형성한다. 이때 상기 식각방지막(17)에 의해 상기 플로팅 게이트(15)의 피해가 방지된다.
전체 상부면에 유전체막(19), 제 2 폴리실리콘층(20) 및 금속층(21)을 순차적으로 형성한 후 화학적기계적연마(CMP) 방법으로 상기 제 2 폴리실리콘층(20)이 노출되는 시점까지 상기 금속층(21)을 제거하므로써 상기 플로팅 게이트(15) 상부에 제 2 폴리실리콘층(20) 및 금속층(21)으로 이루어지는 콘트롤 게이트가 형성된다. 상기 금속층(21)을 제거할 때 상기 제 2 폴리실리콘층(20)이 식각 정지층으로이용되며, 상기 제 2 폴리실리콘층(20)이 제거될 때 금속층(21)의 손실은 거의 발생되지 않는다.
여기서, 상기 유전체막(19)을 형성한 후 주변회로 지역의 유전체막(19)은 제거하여 제 1 폴리실리콘층(15)과 제 2 폴리실리콘층(20)으로 이루어진 트렌지스터의 게이트 전극이 형성되도록 한다.
상기 유전체막(19)은 산화막/질화막/산화막이 적층된 구조로 형성하며, 상기 제 2 폴리실리콘층(20)은 300 내지 700Å의 두께로 형성하고, 상기 금속층(21)은 텅스텐 실리사이드(WSi)를 1000 내지 3000Å의 두께로 증착하여 형성한다.
이후, 상기 게이트(15 및 21) 간의 사이가 완전히 매립되도록 전체 상부면에 절연막을 형성한 후 상기 드레인(16)이 노출되도록 절연막을 패터닝하여 콘택홀을 형성하고, 상기 콘택홀을 통해 상기 드레인(16)과 접속되도록 비트라인을 형성한다.
상술한 바와 같이 본 발명은 마스크 패턴을 이용하여 고립된 플로팅 게이트를 형성한 후 다마신 방법으로 콘트롤 게이트를 형성한다. 따라서 본 발명을 이용하면 첫째, 플로팅 게이트 및 콘트롤 게이트를 패터닝하기 위한 식각 단계가 생략되어 식각 부산물의 생성이 방지되고 전체 공정의 단계가 감소된다. 둘째, 플로팅 게이트 및 콘트롤 게이트를 다마신 방법으로 트렌치 내에 형성하기 때문에 0.13㎛ 이하의 디자인 룰을 갖는 초고집적 소자의 제조에도 적용이 가능하다. 셋째, 적층된 플로팅 게이트와 콘트롤 게이트의 단차가 2750 내지 3000Å 정도 이므로 종래보다 50% 정도의 단차 감소를 이룰 수 있으며, 주변회로 지역에 형성되는 트랜지스터의 게이트 전극이 제 1 및 제 2 폴리실리콘층으로 이루어지도록 하므로써 메모리 셀 지역과 주변회로 지역 간의 단차가 최소화된다.
Claims (10)
- 반도체 기판 상에 마스크층을 형성한 후 패터닝하고, 노출된 부분의 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와,상기 트렌치와 교차되는 방향으로 트렌치가 형성되도록 상기 마스크층을 패터닝하는 단계와,상기 트렌치가 매립되도록 전체 상부면에 산화막을 형성한 후 상기 마스크층이 노출되는 시점까지 상기 산화막을 제거하여 평탄화시키는 단계와,상기 마스크층을 제거한 후 상기 반도체 기판 상에 잔류된 산화막을 소정 두께 습식 식각하는 단계와,잔류된 상기 산화막 패턴 사이의 반도체 기판 상에 터널산화막 및 플로팅 게이트를 형성하는 단계와,상기 반도체 기판 상에 잔류된 상기 산화막 패턴을 제거한 후 노출된 부분의 반도체 기판에 불순물 이온을 주입하여 소오스/드레인을 형성하는 단계와,전체 상부면에 식각방지막을 형성한 후 상기 플로팅 게이트의 사이가 매립되는 동시에 평탄화되도록 전체 상부면에 절연막을 형성하는 단계와,상기 플로팅 게이트의 소정 부분이 노출되도록 상기 절연막 및 식각방지막을 패터닝하는 단계와,전체 상부면에 유전체막, 폴리실리콘층 및 금속층을 순차적으로 형성하는 단계와,상기 폴리실리콘층이 노출되는 시점까지 상기 금속층을 제거하여 평탄화시키므로써 상기 폴리실리콘층과 금속층으로 이루어지는 콘트롤 게이트가 형성되도록 하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 마스크층은 패드 산화막 및 패드 질화막으로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 트렌치를 형성하는 단계로부터 식각으로 인한 트렌치 측벽의 피해를 보상하기 위해 산화공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 산화막은 고밀도 플라즈마 산화막인 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 산화막을 소정 두께 습식 식각하는 단계로부터 노출된 상기 반도체 기판에 문턱전압 조절 등을 위해 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 플로팅 게이트는 전체 상부면에 터널산화막 및 폴리실리콘층을 순차적으로 형성하는 단계와,상기 산화막이 노출되는 시점까지 상기 폴리실리콘층 및 터널산화막을 제거하여 평탄화시키는 단계를 통해 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 식각방지막은 질화막인 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 금속층은 텅스텐 실리사이드로 이루어지며, 1000 내지 3000Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 평탄화는 화학적기계적연마 방법으로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 유전체막을 형성하는 단계로부터 주변회로 지역의 상기 유전체막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000232169A (ja) * | 1999-02-09 | 2000-08-22 | Nec Corp | 不揮発性半導体記録装置及びその製造方法 |
| JP2001332635A (ja) * | 2000-05-19 | 2001-11-30 | Nec Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2002033406A (ja) * | 2000-06-30 | 2002-01-31 | Hynix Semiconductor Inc | フラッシュメモリセルの製造方法 |
-
2002
- 2002-07-18 KR KR10-2002-0042167A patent/KR100436290B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000232169A (ja) * | 1999-02-09 | 2000-08-22 | Nec Corp | 不揮発性半導体記録装置及びその製造方法 |
| JP2001332635A (ja) * | 2000-05-19 | 2001-11-30 | Nec Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2002033406A (ja) * | 2000-06-30 | 2002-01-31 | Hynix Semiconductor Inc | フラッシュメモリセルの製造方法 |
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|---|---|
| KR20040008528A (ko) | 2004-01-31 |
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