KR20010055525A

KR20010055525A - 얕은 트렌치 소자분리 방법

Info

Publication number: KR20010055525A
Application number: KR1019990056741A
Authority: KR
Inventors: 탁수영
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1999-12-10
Filing date: 1999-12-10
Publication date: 2001-07-04

Abstract

얕은 트렌치 소자분리(STI) 방법이 개시되어 있다. 반도체 기판의 상부에 패드 산화막층, 게이트용 제1 폴리실리콘층, 실리콘 질화막층 및 하드 마스크층을 차례로 형성한다. 하드 마스크층을 액티브 패턴으로 식각하고, 패터닝된 하드 마스크층을 이용하여 제1 폴리실리콘층, 실리콘 질화막층 및 기판을 차례로 식각함으로써 트렌치를 형성한다. 결과물의 상부에 산화막층을 증착하여 트렌치를 매립하고, 실리콘 질화막층의 표면까지 산화막층을 제거하여 평탄화된 산화막층으로 매립되어진 STI 영역을 형성한다. 실리콘 질화막층을 제거한 후, 산화막층과 제1 폴리실리콘층을 화학 기계적 연마(CMP)에 의해 소정 두께만큼 제거한다. 결과물의 상부에 게이트용 제2 폴리실리콘층을 증착한다. 필드 산화막층과 폴리실리콘층에 대한 CMP 공정에 의해 액티브 영역과 필드 영역과의 표면 경계에 발생되었던 홈을 제거한다.

Description

얕은 트렌치 소자분리 방법{Method for shallow trench isolation}

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 액티브영역과 필드 영역과의 표면 경계에 발생한 홈(groove)을 제거할 수 있는 얕은 트렌치 소자분리(shallow trench isolation; STI) 방법에 관한 것이다.

반도체 회로에서는 반도체 기판의 상부에 형성된 트랜지스터, 다이오드 및 저항등의 여러가지 소자들을 전기적으로 분리하는 것이 필요하다. 소자분리의 형성공정은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 단계의 공정 마진을 좌우하게 된다.

이러한 소자분리를 형성하기 위한 방법으로 실리콘 부분 산화법(LOCal Oxidation of Silicon; LOCOS)이 가장 많이 사용되고 있다.

LOCOS 소자분리는 실리콘 기판 상에 패드 산화막 및 질화막을 차례로 형성하는 단계, 질화막을 패터닝하는 단계, 및 실리콘 기판을 선택적으로 산화시켜 필드 산화막을 형성하는 단계로 이루어진다. 그러나, LOCOS 소자분리에 의하면, 실리콘 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아져서 문턱전압(threshold voltage)이 증가하는 소위 "협채널 효과(narrow channel effect)"가 유발되어 트랜지스터의 전기적 특성을 악화시킨다. 특히, LOCOS 소자분리는 채널 길이가 0.3μm 이하로 감소됨에 따라 액티브 영역 양측의 필드 산화막이 붙어버리는 펀치쓰루우(punchthrough)가 발생하여 액티브 영역이 정확하게 확보되지 않는 등 그 한계를 나타내고 있다.

그러므로, 0.25μm 이하의 디자인-룰로 제조되어지는 반도체 장치에서는 트렌치 소자분리(STI) 방법이 거론되어 왔다. STI 공정은 실리콘 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 트렌치의 내부 및 기판의 상부에 산화막을 증착하는 단계, 및 산화막을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 방법으로 식각하여 평탄화된 산화막으로 매립된 트렌치 소자분리 영역을 형성하는 단계로 이루어진다.

도 1 및 도 2는 종래의 플래쉬 메모리 장치에 적용되고 있는, 하드 마스크층을 이용한 자기정렬된 얕은 트렌치 소자분리(self-aligned shallow trench isolation; SA-STI) 방법을 설명하기 위한 단면도들이다.

도 1을 참조하면, 실리콘 기판(10)의 상부에 패드 산화막층(12)을 형성한 후, 패드 산화막층(12)의 상부에 폴리실리콘층(14), 실리콘 질화막층(16) 및 고온 산화막층(도시하지 않음)을 순차적으로 증착한다. 플래쉬 메모리 셀의 경우, 패드 산화막층(12)이 터널 산화막층으로 제공되고 폴리실리콘층(14)은 플로팅 게이트로 제공된다.

이어서, 사진식각 공정을 통해 액티브 영역의 고온 산화막층을 식각한 후, 패터닝된 고온 산화막층을 마스크로 이용하여 실리콘 질화막층(14) 및 폴리실리콘층(14)을 차례로 식각하여 액티브 패턴을 정의한다. 계속해서, 패터닝된 고온 산화막층을 마스크로 이용하여 기판(10)을 소정 깊이로 식각함으로써 트렌치(18)를 형성한다.

트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상(damage)을 제거하기 위하여 산화 공정을 통해 트렌치(18)의 측벽에 열산화막층(20)을 형성한다. 이어서, 누설 전류의 발생을 억제하고 게이트 산화막의 특성을 향상시키기 위하여 결과물의 상부에 질화막 라이너(22)를 증착한다.

이어서, 결과물의 상부에 트렌치(18)를 충분히 매립할 수 있을 정도의 두께로 산화막층(24)을 증착한 후, 실리콘 질화막층(16)의 표면이 노출될 때까지 산화막층(24)을 화학 기계적 연마 방법으로 식각한다. 그 결과, 평탄화된 산화막층(24)으로 매립되어진 STI 영역이 형성된다.

도 2를 참조하면, 인산 스트립 공정으로 실리콘 질화막층(14)을 제거한다.

통상적으로 CMP 공정은 하지막을 구성하는 패턴, 예를 들어 액티브 패턴의 크기, 밀도 및 단차에 따라 그 연마 특성이 민감하게 달라지게 된다. 따라서, 연마 대상층인 산화막층(24)의 하부에 존재하는 액티브 패턴의 밀도 차이로 인하여 CMP 공정시 칩(chip)의 각 지점에서 산화막층(24)의 연마 정도가 달라지게 된다. 그 결과, CMP 공정이 완료된 후 칩 내에서 실리콘 질화막층(14)의 잔류 두께 차이 및 필드 산화막층(24)의 두께 차이가 발생하게 된다.

이러한 두께 차이를 고려하여 인산 스트립 공정시 최대 실리콘 질화막 두께를 고려하여 실리콘 질화막층(14)을 제거하게 된다. 이때, 실리콘 질화막층(14)을 완전히 제거하기 위하여 일정 정도의 과도 식각(over etch)을 진행하게 되는데, 과도 식각시 트렌치(18)의 측벽에 형성되어 있는 질화막 라이너(22)도 인산에 의해 식각되어 인산 스트립 공정이 완료된 후 액티브 영역과 필드 영역의 표면 경계에서 홈이 발생하게 된다(점선 부위 참조).

이와 같이 액티브 영역과 필드 영역의 표면 경계에 발생되는 홈은 일반적으로 음의 기울기를 갖게 된다. 플래쉬 메모리 장치의 경우, 음의 기울기를 갖는 홈이 후속하는 컨트롤 게이트의 식각 공정시 도전층 잔류물(residue)로 작용하여 게이트 쇼트를 유발하게 된다.

따라서, 본 발명의 목적은 액티브 영역과 필드 영역과의 표면 경계에 발생한 홈을 제거할 수 있는 얕은 트렌치 소자분리 방법을 제공하는데 있다.

도 1 및 도 2는 종래 방법에 의한 얕은 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.

도 3 내지 도 9는 본 발명의 바람직한 실시예에 의한 플래쉬 메모리 장치에서의 얕은 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 실리콘 기판 102 : 패드 산화막층

104 : 제1 폴리실리콘층 106 : 실리콘 질화막층

107 : 하드 마스크층 108 : 트렌치

110 : 열산화막층 112 : 질화막 라이너

114 : STI 영역 116 : 제2 폴리실리콘층

상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 패드 산화막층, 게이트용 제1 폴리실리콘층, 실리콘 질화막층 및 하드 마스크층을 차례로 형성하는 단계; 상기 하드 마스크층을 액티브 패턴으로 식각하는 단계; 상기 패터닝된 하드 마스크층을 이용하여 상기 제1 폴리실리콘층, 상기 실리콘 질화막층 및 상기 기판을 차례로 식각함으로써 트렌치를 형성하는 단계; 상기 결과물의 상부에 산화막층을 증착하여 상기 트렌치를 매립하는 단계; 상기 실리콘 질화막층의 표면까지 상기 산화막층을 제거하여 평탄화된 산화막층으로 매립되어진 트렌치 소자분리 영역을 형성하는 단계; 상기 실리콘 질화막층을 제거하는 단계; 상기 산화막층과 상기 제1 폴리실리콘층을 화학 기계적 연마에 의해 소정 두께만큼 제거하는 단계; 그리고 상기 결과물의 상부에 게이트용 제2 폴리실리콘층을 증착하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.

바람직하게는, 화학 기계적 연마에 의한 제1 폴리실리콘층의 제거량이 보충될 수 있을 정도의 두께로 제2 폴리실리콘층을 증착한다.

바람직하게는, 제2 폴리실리콘층을 증착하는 단계 전에, 제1 폴리실리콘층을 소정 두께만큼 에치백하여 트렌치 소자분리 영역과 게이트 간의 단차를 증가시키는 단계를 더 구비한다.

본 발명에 의하면, 필드 산화막층과 폴리실리콘층에 대한 CMP 공정을 진행하여 실리콘 질화막층의 제거 후에 액티브 영역과 필드 영역과의 표면 경계에 발생되었던 홈을 제거한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

도 3 내지 도 9는 본 발명의 바람직한 실시예에 의한 플래쉬 메모리 장치에서의 자기정렬된 얕은 트렌치 소자분리(SA-STI) 방법을 설명하기 위한 단면도들이다.

도 3은 트렌치(108)를 형성하는 단계를 도시한다. P형 실리콘 기판(100)의 표면에 사진 및 이온주입 공정을 사용하여 N형 불순물을 주입한 후 고온 열처리를 통해 이 N형 불순물을 원하는 깊이까지 확산시킴으로써 N형 웰(도시하지 않음)을 형성한다. 사진 및 이온주입 공정을 사용하여 N형 웰을 제외한 기판 표면 및 N형 웰 내의 셀 어레이 영역에 P형 불순물을 주입한 후 이를 고온 열처리에 의해 확산시킴으로써 P형 웰(도시하지 않음)을 형성한다. 통상적으로, 주변 회로부의 PMOS트랜지스터가 형성되어질 웰을 P형 웰이라 칭하고, N형 웰 내의 셀 어레이 영역에 형성되어질 웰을 포켓 P형 웰(pocket p-well)이라 한다.

이어서, 기판(100)의 상부에 산화막층 또는 옥시나이트라이드층(oxynitride)을 약 70∼100Å의 두께로 얇게 성장시킴으로써 셀 트랜지스터의 터널 산화막으로 제공되는 패드 산화막층(102)을 형성한다.

패드 산화막층(102)의 상부에 플로팅 게이트로 사용될 제1 폴리실리콘층 (104)을 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법에 의해 약 300∼1000Å의 두께로 형성한다. 제1 폴리실리콘층(104)은 통상의 도핑 방법, 즉 POCl₃확산, 이온주입, 또는 인-시튜 도핑에 N⁺형으로 도핑된다.

제1 폴리실리콘층(104)의 상부에 LPCVD 방법으로 실리콘 질화막층(106)을 약 1500∼2000Å의 두께로 증착한다. 실리콘 질화막층(106)은 후속하는 CMP 공정시 연마 종료층으로 작용한다.

실리콘 질화막층(106)의 상부에 고온 산화막을 LPCVD 방법에 의해 약 1000∼2000Å의 두께로 증착하여 하드 마스크층(107)을 형성한다. 하드 마스크층(107)의 상부에 SiON을 약 800Å의 두께로 증착하여 반사 방지층(anti-reflective layer; ARL)(도시하지 않음)을 형성한다. 반사 방지층은 후속하는 사진 공정시 빛의 난반사를 방지하는 역할을 하며, 후속하는 트렌치 식각 공정시 제거된다.

이어서, 사진식각 공정을 통해 반사 방지층 및 하드 마스크층(107)을 액티브패턴으로 식각한다. 패터닝된 하드 마스크층(107)을 이용하여 실리콘 질화막층 (106) 및 제1 폴리실리콘층(104)을 차례로 식각하고, 계속해서 기판(100)을 소정 깊이로 식각하여 트렌치(108)를 형성한다. 바람직하게는, 트렌치(108)를 형성하기 위한 식각 공정의 마지막 단계에서 건식 식각 조건을 등방성 식각으로 변경하여 진행함으로써 트렌치(108)의 하부를 라운드 프로파일로 구현한다.

도 4는 산화막층(114)을 증착하는 단계를 도시한다. 상술한 바와 같이 트렌치(108)를 형성한 후, 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상(damage)을 제거하기 위하여 산화 공정을 통해 트렌치(108)의 측벽에 열산화막층(110)을 형성한다. 이어서, 누설 전류의 발생을 억제하고 게이트 산화막의 특성을 향상시키기 위하여 결과물의 상부에 질화막 라이너(112)를 증착한다.

결과물의 상부에 언도프드 실리케이트 글라스(USG) 또는 고밀도 플라즈마 (HDP) 산화막과 같은 갭 매립 특성이 우수한 산화막층(114)을 약 5000Å의 두께로 증착한 후, 그 상부에 PE-TEOS막을 약 2000∼4000Å의 두께로 증착하여 캡핑 산화막층(도시하지 않음)을 형성한다. 캡핑 산화막층은 트렌치(108)를 매립하고 있는 산화막층(114)의 계면 응력을 완화시키고 산화막층(114)을 단단히 덮어주기 위해 형성한다.

도 5를 참조하면, 실리콘 질화막층(106)의 표면이 노출될 때까지 산화막층 (114)을 CMP 방법으로 연마함으로써 평탄화된 산화막층(114)으로 매립되어진 STI 영역을 형성한다.

도 6을 참조하면, 실리콘 질화막층(106)을 인산 스트립 방법으로 제거하여제1 폴리실리콘층(104)을 노출시킨다. 이때, 실리콘 질화막층(104)을 완전히 제거하기 위하여 일정 정도의 과도 식각을 진행함으로써, 트렌치(180)의 측벽에 형성되어 있는 질화막 라이너(112)가 식각되어 액티브 영역과 필드 영역의 표면 경계에서 홈이 발생하게 된다.

도 7을 참조하면, 노출되어 있는 제1 폴리실리콘층(104)과 STI 영역의 산화막층(114)에 대한 CMP 공정을 진행함으로써 액티브 영역과 필드 영역의 표면 경계에 발생하였던 홈을 제거한다.

도 8을 참조하면, CMP 공정에 의해 발생한 미립자, 알칼리 이온, 금속 이온 등을 제거하기 위하여 세정 공정을 수행한다. 바람직하게는, 웨이퍼 상의 미립자를 비롯한 금속 불순물, 유기 오염물 등을 제거하기 위하여 SC-1 (Standard Cleaning; NH₄OH와 H₂O₂및 H₂O가 1:4:20의 비로 혼합된 유기물)을 이용한 세정 공정을 실시한 후, 제1 폴리실리콘층의 표면에 생성된 자연 산화막을 제거하기 위하여 불산 (hydrofluoric acid; HF)과 초순수가 혼합된 약액을 이용한 세정 공정을 실시한다.

이어서, 충분한 캐패시턴스를 확보하기 위하여 제1 폴리실리콘층(104)을 소정 두께만큼 에치백하여 플로팅 게이트와 STI 영역(114)과의 단차를 증가시킨다. 바람직하게는, 산화막에 대한 선택비를 갖는 조건으로 제1 폴리실리콘층(104)을 습식 또는 건식 식각한다.

도 9를 참조하면, 결과물의 상부에 N⁺형으로 도핑된 제2 폴리실리콘층(116)을 LPCVD 방법에 의해 약 3000Å 이상의 두께로 형성한다. 제2 폴리실리콘층(116)은 후속 공정에서 형성될 ONO 층간유전층의 면적을 증가시키기 위해 형성하는 것으로 제1 폴리실리콘층(104)과 함께 플로팅 게이트로 제공된다.

이어서, 사진식각 공정으로 셀 어레이의 STI 영역(114) 상부의 제2 폴리실리콘층(116)을 제거함으로써, 비트라인을 따라 이웃한 셀 트랜지스터 간의 플로팅 게이트를 서로 분리시킨다.

이어서, 도시하지는 않았으나, 결과물의 상부에 플로팅 게이트와 컨트롤 게이트를 절연시키기 위하여 ONO로 이루어진 층간유전층을 형성한다. 바람직하게는, 제2 폴리실리콘층(116)을 산화시켜 약 100Å 두께의 제1 산화막을 성장시킨 후 그 위에 약 130Å 두께의 질화막을 증착하고, 이 질화막을 산화시켜 약 40Å 두께의 제2 산화막을 성장시킴으로써 등가 산화막 두께가 약 100∼200Å인 층간유전층을 형성한다.

결과물의 상부에 N⁺형으로 도핑된 폴리실리콘층과 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드층이 적층된 컨트롤 게이트를 형성한다. 컨트롤 게이트의 상부에 워드라인 캡핑층으로서, 예컨대 PE-TEOS막을 약 2000Å의 두께로 증착한 후, 사진식각 공정을 통해 워드라인 캡핑층, 컨트롤 게이트, 층간 유전층 및 플로팅 게이트(116, 104)를 식각함으로써 셀 트랜지스터 및 선택 트랜지스터의 게이트를 형성한다.

상술한 바와 같이 본 발명에 의하면, 필드 산화막층과 폴리실리콘층에 대한 CMP 공정을 진행하여 실리콘 질화막층의 제거 후에 액티브 영역과 필드 영역과의 표면 경계에 발생되었던 홈을 제거한다. 따라서, 후속하는 컨트롤 게이트의 식각 공정시 상기 홈이 도전층 잔류물로 작용하여 게이트 쇼트를 유발하는 문제를 해결할 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

반도체 기판의 상부에 패드 산화막층, 게이트용 제1 폴리실리콘층, 실리콘 질화막층 및 하드 마스크층을 차례로 형성하는 단계;

상기 하드 마스크층을 액티브 패턴으로 식각하는 단계;

상기 패터닝된 하드 마스크층을 이용하여 상기 제1 폴리실리콘층, 상기 실리콘 질화막층 및 상기 기판을 차례로 식각함으로써 트렌치를 형성하는 단계;

상기 결과물의 상부에 산화막층을 증착하여 상기 트렌치를 매립하는 단계;

상기 실리콘 질화막층의 표면까지 상기 산화막층을 제거하여 평탄화된 산화막층으로 매립되어진 트렌치 소자분리 영역을 형성하는 단계;

상기 실리콘 질화막층을 제거하는 단계;

상기 산화막층과 상기 제1 폴리실리콘층을 화학 기계적 연마에 의해 소정 두께만큼 제거하는 단계; 그리고

상기 결과물의 상부에 게이트용 제2 폴리실리콘층을 증착하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서, 상기 화학 기계적 연마에 의한 상기 제1 폴리실리콘층의 제거량이 보충될 수 있을 정도의 두께로 상기 제2 폴리실리콘층을 증착하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서, 상기 제2 폴리실리콘층을 증착하는 단계 전에, 상기 제1 폴리실리콘층을 소정 두께만큼 에치백하여 상기 트렌치 소자분리 영역과 상기 게이트 간의 단차를 증가시키는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.