JP3059442B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関し、特に、不揮発性記
憶回路を有する半導体記憶装置に適用して有効な技術に
関するものである。
〔従来の技術〕
電気的消去が可能な読出専用の不揮発性記憶回路（El
ectrically Erasable Programmable Read Only Memor
y）の不揮発性メモリ素子として１素子型の不揮発性メ
モリ素子が提案されている。この不揮発性メモリ素子は
情報蓄積用ゲ−ト電極（フロ−ティングゲ−ト電極）及
び制御用ゲ−ト電極（コントロ−ルゲ−ト電極）を有す
る電界効果トランジスタで構成されている。電界効果ト
ランジスタのソ−ス領域はソ−ス線に接続され、ドレイ
ン領域はデ−タ線に接続されている。
前記不揮発性メモリ素子は、フラッシュ（Flash）型
不揮発性メモリ素子と称され、ホットエレクトン書込み
型でかつトンネル消去型で構成されている。つまり、不
揮発性メモリ素子の情報書込み動作は、ドレイン領域近
傍の高電界でホットエレクトロンを発生させ、このホッ
トエレクトロンを情報蓄積用ゲ−ト電極に注入すること
により行っている。一方、不揮発性メモリ素子の情報消
去動作は、情報蓄積用ゲ−ト電極に蓄積されたエレクト
ロンをソ−ス領域にトンネル放出することにより行って
いる。
このフラッシュ型不揮発性メモリ素子で構成されるEE
PROMは、前述のように１素子型でセル面積を縮小するこ
とができるので、大容量化を図ることができる特徴があ
る。
なお、前述のEEPROMについては、1985年アイ イ−
ディ− エム テクニカル ダイジェスト第468頁乃至
第471頁（1985 IEDM Tech Dig.pp468〜471）に記載され
ている。
〔発明が解決しようとする課題〕
本発明者は、前述のEEPROMについて検討した結果、次
のような問題点が生じることを見出した。
（１）前記フラッシュ型不揮発性メモリ素子の情報消去
動作において情報消去効率を向上するにはソ−ス領域の
不純物濃度を高くしかつ接合深さを深く構成する必要が
ある。つまり、ソ−ス領域の不純物濃度を高くすると、
ソ−ス領域の表面の空乏化を低減し、ソ−ス領域の表面
の電圧降下を低減することができるので、トンネル電流
量を増加することができる。また、ソ−ス領域の接合深
さを深くすると、ソ−ス領域のチャネル形成領域側への
拡散量が増加し、ソ−ス領域と情報蓄積用ゲ−ト電極と
の重合面積が増加し、トンネル面積が増加するので、ト
ンネル電流量を増加することができる。しかしながら、
前記ソ−ス領域、ドレイン領域の夫々は同一製造工程で
形成されているので、ドレイン領域の不純物濃度が高く
しかも接合深さが深くなる。つまり、ドレイン領域と情
報蓄積用ゲ−ト電極との重合面積が増大するので、カッ
プリング容量が増大する。このため、情報書込み動作に
おいて、制御用ゲ−ト電極が接地され、ドレイン電極が
高電位にされた非選択のメモリセルは前記カップリング
容量により情報蓄積用ゲ−ト電極の電位が上昇し、メモ
リ素子が導通状態になるので、リ−ク電流が流れ、選択
されたメモリ素子の情報書込み特性が劣化する。
（２）また、前記ドレイン領域の不純物濃度が高くなる
と、ドレイン領域近傍の電界強度が高くなる。このた
め、情報書込み動作において、既に書込みが行われ、ド
レイン電極のみ高電位にされた非選択状態の不揮発性メ
モリ素子がホットホ−ルを発生し消去されてしまうの
で、電気的信頼性が低下する。また、前記ドレイン領域
の不純物濃度が高く、接合深さが深くなると、情報書込
み動作において、既に書込みが行われ、ドレイン電極の
み高電位にされた非選択状態の不揮発性メモリ素子が情
報蓄積ゲ−ト電極とドレイン領域との間でトンネルし易
くなるので、誤消去を生じ、電気的信頼性が低下する。
（３）また、前記ドレイン領域の不純物濃度が高くかつ
接合深さが深くなると、デ−タ線に付加される寄生容量
が増大する。このため、情報読出し動作速度が低下する
ので、動作速度の高速化を図ることができない。
（４）また、前記（１）の問題点を解決するために、チ
ャネル長を長くし、ドレイン領域と情報蓄積用ゲ−ト電
極との間に形成されるカップリング容量を相対的に小さ
くすることが考えられる。ところが、チャネル長の増加
は不揮発性メモリ素子の占有面積を増大するので、高集
積化を図ることができない。
本発明の目的は、不揮発性記憶回路を有する半導体集
積回路装置において、情報消去効率を向上すると共に、
情報書込み特性を向上することが可能な技術を提供する
ことにある。
本発明の他の目的は、前記半導体集積回路装置におい
て、電気的信頼性を向上することが可能な技術を提供す
ることにある。
本発明の他の目的は、前記半導体集積回路装置におい
て、動作速度の高速化を図ることが可能な技術を提供す
ることにある。
本発明の他の目的は、前記半導体集積回路装置におい
て、高集積化を図ることが可能な技術を提供することに
ある。
本発明の他の目的は、前記半導体集積回路装置の製造
工程数を低減することが可能な技術を提供することにあ
る。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
フラッシュ型不揮発性メモリ素子で構成された不揮発
性記憶回路を備えた半導体集積回路装置において、前記
フラッシュ型不揮発性メモリ素子の電界効果トランジス
タのソ−ス領域の不純物濃度を高く又は接合深さを深く
構成し、前記電界効果トランジスタのドレイン領域の不
純物濃度を低く又は接合深さを浅く構成する。
〔作用〕
上述した手段によれば、（１）前記不揮発性メモリ素
子の電界効果トランジスタのソ−ス領域の不純物濃度を
高くしたことにより、情報消去動作におけるソ−ス領域
の表面の空乏化を低減し、ソ−ス領域の表面の電圧降下
を低減することができるので、トンネル電流量を増加
し、情報消去効率を向上することができる。
（２）また、前記ソ−ス領域の接合深さを深くしたこと
により、ソ−ス領域のチャネル形成領域側への拡散量を
増加し、ソ−ス領域と情報蓄積用ゲ−ト電極との重合面
積を増加してトンネル面積を増加することができるの
で、トンネル電流量を増加し、情報消去効率を向上する
ことができる。
（３）また、前記ドレイン領域の不純物濃度を低くした
ことにより、ドレイン領域近傍の電界強度を緩和し、ホ
ットホ−ルの発生を低減することができるので、情報書
込み動作時において既に書込まれた非選択状態の不揮発
性メモリ素子の情報が消去されることを防止できるの
で、電気的信頼性を向上することができる。また、ドレ
イン領域の不純物濃度を低くしたことにより、表面が空
乏化し易くなるので、トンネル電流量を減少し、既に書
込まれたメモリ素子の情報が消去されることを防止でき
る。
（４）また、前記ドレイン領域の接合深さを浅くしたこ
とにより、ドレイン領域のチャネル形成領域側への拡散
量を低減し、ドレイン領域と情報蓄積用ゲ−ト電極との
重合面積を低減してドレイン領域−情報蓄積用ゲ−ト電
極間のカップリング容量を低減することができるので、
情報書込み動作時における非選択状態のメモリセルの導
通現象を防止し、リ−ク電流を防止して情報書込み特性
を向上することができる。
（５）また、前記ドレイン領域の不純物濃度を低くかつ
接合深さを浅くすることにより、デ−タ線に付加される
寄生容量を低減し、情報読出し動作速度を速くすること
ができるので、動作速度の高速化を図ることができる。
（６）また、前記（４）のカップリング容量を低減する
ことにより、不揮発性メモリ素子のチャネル長を縮小す
ることができるので、セル面積を縮小し、高集積化を図
ることができる。
以下、本発明の構成について、フラッシュ型不揮発性
メモリ素子で構成されたEEPROMを有する半導体集積回路
装置に本発明を適用した一実施例とともに説明する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
〔発明の実施例〕
本発明の一実施例であるEEPROMの構成を第１図（要部
断面図）で示す。第１図は、図中左側にフラッシュ型不
揮発性メモリ素子、図中右側に周辺回路素子の夫々を示
している。
第１図に示すように、EEPROMは単結晶珪素からなるp-
型半導体基板１で構成されている。フラッシュ型不揮発
性メモリ素子Qm及びｎチャネルMISFETQnの形成領域にお
いて、半導体基板１の主面部にはｐ型ウエル領域３が設
けられている。ｐチャネルMISFETQpの形成領域におい
て、半導体基板１の主面部にはｎ型ウエル領域２が設け
られている。
素子形成領域間において、ｎ型ウエル領域２、ｐ型ウ
エル領域３の夫々の主面上には素子入分離用絶縁膜４が
設けられている。ｐ型ウエル領域３の主面部には素子分
離用絶縁膜４下においてｐ型チャネルストッパ領域５が
設けられている。
フラッシュ型不揮発性メモリ素子Qmは、素子分離用絶
縁膜４及びチャネルストッパ領域５で周囲を規定された
領域内において、ｐ型ウエル領域３の主面に構成されて
いる。つまり、フラッシュ型不揮発性メモリ素子Qmは、
ｐ型ウエル領域３、ゲ−ト絶縁膜６、情報蓄積用ゲ−ト
電極（フロ−ティングゲ−ト電極）７、ゲ−ト絶縁膜
８、制御用ゲ−ト電極（コントロ−ルゲ−ト電極）９、
ソ−ス領域及びドレイン領域で構成されている。このフ
ラッシュ型不揮発性メモリ素子Qmは、ｎチャネル電界効
果トランジスタで構成され、１素子型で構成されてい
る。
前記ｐ型ウエル領域３はチャネル形成領域として使用
されている。
ゲ−ト絶縁膜６はｐ型ウエル領域３の表面を酸化して
形成した酸化珪素膜で形成されている。ゲ−ト絶縁膜６
は例えば100〜150［Å］程度の膜厚で形成されている。
情報蓄積用ゲ−ト電極７は例えばｎ型不純物が導入さ
れた多結晶珪素膜で形成されている。
ゲ−ト絶縁膜８は例えば情報蓄積用ゲ−ト電極７（多
結晶珪素膜）の表面を酸化した酸化珪素膜で形成されて
いる。ゲ−ト絶縁膜８は例えば200〜250［Å］程度の膜
厚で形成されている。
制御用ゲ−ト電極９は例えばｎ型不純物が導入された
多結晶珪素膜で形成されている。また、制御用ゲ−ト電
極９は、高融点金属膜若しくは高融点金属シリサイド膜
の単層、或は多結晶珪素膜上にそれらの金属膜を積層し
た複合膜で形成してもよい。この制御用ゲ−ト電極９
は、そのゲ−ト幅方向に隣接して配置された他のフラッ
シュ型不揮発性メモリ素子Qmの制御用ゲ−ト電極９と一
体に構成され、ワ−ド線（WL）を構成している。
ソ−ス領域は高不純物濃度のn+型半導体領域11及び低
不純物濃度のｎ型半導体領域12で構成されている。ｎ型
半導体領域12はn+型半導体領域11の外周に沿って設けら
れている。つまり、ソ−ス領域は所謂２重拡散構造で構
成されている。高不純物濃度のn+型半導体領域11は、主
に、不純物濃度を高め、しかも接合深さを深くするため
に構成されている。低不純物濃度のｎ型半導体領域12
は、主に、接合深さを深くするために構成されている。
つまり、ソ−ス領域は、情報消去動作時に制御用ゲ−ト
電極９との間に高電圧が印加された場合、表面が空乏化
しないようにn+型半導体領域11で不純物濃度を高めてい
る。また、ソ−ス領域は、高不純物濃度のn+型半導体領
域11又は低不純物濃度のｎ型半導体領域12又は両者によ
り、チャネル形成領域側への拡散量（拡散距離）を増加
し、情報蓄積用ゲ−ト電極７との重合面積（オ−バラッ
プ量）を増加し、情報消去動作時のトンネル面積を増加
している。半導体領域11、12の夫々はゲ−ト電極７及び
９に対して自己整合で形成されている。
前記ドレイン領域は低不純物濃度のｎ型半導体領域14
及び高不純物濃度のn+型半導体領域17で構成されてい
る。このドレイン領域の低不純物濃度のｎ型半導体領域
14はフラッシュ型不揮発性メモリ素子Qmの特に情報書込
み特性を制御するように構成されている。すなわち、こ
の低不純物濃度のｎ型半導体領域14は、前記ソ−ス領域
の高不純物濃度のn+型半導体領域11に比べて、低不純物
濃度で接合深さを浅く構成しているが、書込み動作時に
はホットエレクトロンの発生が十分となるような濃度に
構成している。すなわち、ドレイン領域は、主に、書込
み動作時選択メモリ素子では低不純物濃度のｎ型半導体
領域14でホットエレクトロンの発生を維持しつつ、非選
択メモリ素子ではドレイン領域近傍の電界強度を緩和
し、フラッシュ型不揮発性メモリ素子におけるホットホ
−ルの発生を低減できるように構成されている。また、
ドレイン領域は、主に接合深さの浅いｎ型半導体領域14
でチャネル形成領域側への拡散量を低減し、情報蓄積用
ゲ−ト電極７との重合面積を低減し、ドレイン領域と情
報蓄積用ゲ−ト電極７との間に形成されるカップリング
容量を低減できるように構成されている。ｎ型半導体領
域14はゲ−ト電極７及び９に対して自己整合で形成され
ている。n+型半導体領域17はゲ−ト電極７及び９に対し
て自己整合で形成されたサイドウォ−ルスペ−サ16に対
して自己整合で形成されている。
前記ドレイン領域の外周に沿った半導体基板１の主面
部には高合不純物濃度のp+型半導体領域13が設けられて
いる。p+型半導体領域13は、ドレイン領域近傍の電界強
度を高め、特に、情報書込み動作時に選択状態のフラッ
シュ型不揮発性メモリ素子Qmにおけるホットエレクトロ
ンの発生を促進し、情報書込み効率を向上できるように
構成されている。
このフラッシュ型不揮発性メモリ素子Qmのドレイン領
域であるn+型半導体領域17には配線（デ−タ線DL）21が
接続されている。配線21は、層間絶縁膜19上に延在し、
層間絶縁膜19に形成された接続孔20を通してn+型半導体
領域17に接続されている。配線21は例えばアルミニウム
合金膜で形成されている。
前記フラッシュ型不揮発性メモリ素子Qmの情報書込み
動作、情報読出し動作、情報消去動作の夫々において使
用される一例の動作電圧については明細書の末尾に掲載
した第１表に示している。
デコ−ダ回路等の周辺回路素子はこれに限定されない
が、相補型MISFET（CMOS）で構成されている。CMOSのう
ち、ｎチャネルMISFETQnは、素子分離用絶縁膜４及びチ
ャネルストッパ領域５で周囲を規定され、ｐ型ウエル領
域３の主面に構成されている。つまり、ｎチャネルMISF
ETQnは、ｐ型ウエル領域３、ゲ−ト絶縁膜８、ゲ−ト電
極９、ソ−ス領域及びドレイン領域である一対のｎ型半
導体領域14及びn+型半導体領域17で構成されている。ｎ
チャネルMISFETQnはLDD構造で構成されている。このｎ
チャネルMISFETQnのn+型半導体領域17には配線21が接続
されている。
CMOSのうち、ｐチャネルMISFETQpは、素子分離用絶縁
膜４で周囲を規定され、ｎ型ウエル領域２の主面に構成
されている。つまり、ｐチャネルMISFETQpは、ｎ型ウエ
ル領域２、ゲ−ト絶縁膜８、ゲ−ト電極９、ソ−ス領域
及びドレイン領域である一対のｐ型半導体領域15及びp+
型半導体領域18で構成されている。ｐチャネルMISFETQp
はLDD構造で構成されている。このｐチャネルMISFETQp
のp+型半導体領域18には配線21が接続されている。
次に、前記EEPROMの製造方法について、第２図乃至第
10図（各製造工程毎に示す要部断面図）を用いて簡単に
説明する。
まず、p-型半導体基板１を用意する。
次に、ｐチャネルMISFETQpの形成領域において、半導
体基板１の主面部にｎ型ウエル領域２を形成する。前記
ｐ型ウエル領域３は例えば２×1016〜３×1016［atoms/
cm3］程度の不純物濃度で形成されている。この後、フ
ラッシュ型不揮発性メモリ素子Qm、ｎチャネルMISFETQn
の夫々の形成領域において、半導体基板１の主面部にｐ
型ウエル領域３を形成する。
次に、ｎ型ウエル領域２、ｐ型ウエル領域３の夫々の
主面上に素子分離用絶縁膜４を形成すると共に、ｐ型ウ
エル領域３の主面部にｐ型チャネルストッパ領域５を形
成する。
次に、第２図に示すように、半導体素子形成領域にお
いて、ｎ型ウエル領域２、ｐ型ウエル領域３の夫々の主
面上にゲ−ト絶縁膜６を形成する。
次に、ゲ−ト絶縁膜６上を含む基板全面に導電膜7Aを
形成する。導電膜7Aは例えばCVD法で堆積した多結晶珪
素膜で形成する。この多結晶珪素膜にはｎ型不純物例え
ばＰが導入され低抵抗化される。この後、第３図に示す
ように、導電膜7Aを所定の形状にパタ−ンニングする。
導電膜7Aはフラッシュ型不揮発性メモリ素子Qmの形成領
域だけに残存し、導電膜7Aはチャネル幅方向の寸法が規
定されている。
次に、フラッシュ型不揮発性メモリ素子Qmの形成領域
において、導電膜7Aの表面にゲ−ト絶縁膜８を形成す
る。この工程と実質的に同一製造工程により、ｎチャネ
ルMISFETQnの形成領域のｐ型ウエル領域３、ｐチャネル
MISFETQpの形成領域のｎ型ウエル領域２の夫々の主面上
にゲ−ト絶縁膜８を形成する。この後、第４図に示すよ
うに、ゲ−ト絶縁膜８上を含む基板全面に導電膜9Aを形
成する。導電膜9Aは例えばCVD法で堆積した多結晶珪素
膜で形成する。この多結晶珪素膜にはｎ型不純物例えば
Ｐが導入され低抵抗化される。
次に、フラッシュ型不揮発性メモリ素子Qmの形成領域
において、導電膜9A、7Aの夫々を順次パタ−ンニング
し、制御用ゲ−ト電極９及び情報蓄積用ゲ−ト電極７を
形成する。このパタ−ンニングはRIE等の異方性エッチ
ングを用いた所謂重ね切り技術で行う。この後、周辺回
路素子の形成領域の導電膜9Aにパタ−ンニングを施し、
ゲ−ト電極９を形成する。この後、基板全面に酸化処理
を施し、第５図に示すように、各ゲ−ト電極７、９の夫
々の表面を覆う絶縁膜10を形成する。絶縁膜10は主にフ
ラッシュ型不揮発性メモリ素子Qmの情報蓄積用ゲ−ト電
極７に蓄積された情報の保持特性を向上するために形成
されている。
次に、フラッシュ型不揮発性メモリ素子Qmのソ−ス領
域の形成領域が開口された不純物導入用マスク30を形成
する。不純物導入用マスク30は例えばフォトレジスト膜
で形成する。この後、第６図に示すように、前記不純物
導入用マスク30を用い、ソ−ス領域の形成領域となるｐ
型ウエル領域３の主面部にｎ型不純物12n、11nの夫々を
順次導入する。このｎ型不純物12n、11nの夫々の導入順
序は逆でもよい。ｎ型不純物12nは、例えば１×1014〜
１×1015［atoms/cm2］程度の不純物濃度のＰイオンを
用い、50［KeV］程度のエネルギのイオン打込法で導入
されている。ｎ型不純物11nは、例えば５×1015〜１×1
016［atoms/cm2］程度の不純物濃度のAsイオンを用い、
60［KeV］程度のエネルギのイオン打込法で導入されて
いる。ｎ型不純物11n及び12nは、同一不純物導入用マス
ク30を用いて導入され、情報蓄積用ゲ−ト電極７及び制
御用ゲ−ト電極９に対して自己整合で導入されている。
そして、前記不純物導入用マスク30を除去する。
次に、フラッシュ型不揮発性メモリ素子Qmのドレイン
領域の形成領域が開口された不純物導入用マスク31を形
成する。不純物導入用マスク31は例えばフォトレジスト
膜で形成する。この後、第７図に示すように、前記不純
物導入用マスク31を用い、ドレイン領域の形成領域とな
るｐ型ウエル領域３の主面部にｐ型不純物13pを導入す
る。ｐ型不純物13pは、例えば５×1013〜1.5×1014［at
oms/cm2］程度の不純物濃度のBF2イオンを用い、60［Ke
V］程度のエネルギのイオン打込法で導入されている。
ｐ型不純物13pは情報蓄積用ゲ−ト電極７及び制御用ゲ
−ト電極９に対して自己整合で導入されている。そし
て、前記不純物導入用マスク31を除去する。
次に、窒素ガス雰囲気中、約1000［℃］の熱処理を施
し、前記導入されたｎ型不純物11n、12n、ｐ型不純物13
pの夫々に引き伸し拡散を施す。前記ｎ型不純物12nの拡
散により、ｎ型半導体領域12を形成することができる。
ｎ型半導体領域12は約0.5［μｍ］程度の深い接合深さ
で形成される。前記ｎ型不純物11nの拡散により、高不
純物濃度のn+型半導体領域11を形成することができる。
n+型半導体領域11は約0.3［μｍ］程度の深い接合深さ
で形成される。前記ｐ型不純物13pの拡散により、高不
純物濃度のp+型半導体領域13を形成することができる。
p+型半導体領域13は約0.3〜0.5［μｍ］程度の深い接合
深さで形成される。
次に、フラッシュ型不揮発性メモリ素子Qmの形成領域
が開口された不純物導入用マスク32を形成する。不純物
導入用マスク32は例えばフォトレジスト膜で形成する。
この後、第８図に示すように、前記不純物導入用マスク
32を用い、主に、p+型半導体領域13の主面部にｎ型不純
物14nを導入する。ｎ型不純物14nは、例えば５×1014〜
３×1015［atoms/cm2］程度の不純物濃度のAsイオンを
用い、60［KeV］程度のエネルギのイオン打込法で導入
されている。ｎ型不純物14nは情報蓄積用ゲ−ト電極７
及び制御用ゲ−ト電極９に対して自己整合で導入されて
いる。ｎ型不純物14nで形成されるｎ型半導体領域14は
約0.1〜0.2［μｍ］程度の浅い接合深さで形成される。
そして、前記ｎ型不純物14nの導入後に、前記不純物導
入用マスク32を除去する。
次に、ｎチャネルMISFETQnの形成領域が開口された不
純物導入用マスクを形成する。そして、この不純物導入
用マスクを用いて、ｐ型ウエル領域３の主面部にｎ型不
純物を導入し、LDD構造を形成するための低不純物濃度
のｎ型半導体領域14を形成する。前記ｎ型不純物は、例
えば1013［atoms/cm2］程度の低不純物濃度のＰイオン
を用い、50［KeV］程度のエネルギのイオン打込法で導
入されている。前記ｎ型半導体領域14はゲ−ト電極９に
対して自己整合で形成されている。この後、前記不純物
導入用マスクは除去される。
次に、ｐチャネルMISFETQpの形成領域が開口された不
純物導入用マスクを形成する。そして、この不純物導入
用マスクを用いて、ｎ型ウエル領域２の主面部にｐ型不
純物を導入し、LDD構造を形成するための低不純物濃度
のｐ型半導体領域15を形成する。前記ｐ型不純物は、例
えば1013［atoms/cm2］程度の低不純物濃度のBF2イオン
を用い、60［KeV］程度のエネルギのイオン打込法で導
入されている。前記ｐ型半導体領域15はゲ−ト電極９に
対して自己整合で形成されている。この後、第９図に示
すように、前記不純物導入用マスクは除去される。
次に、各ゲ−ト電極７、９の夫々の側壁にサイドウォ
−ルスペ−サ16を形成する。サイドウォ−ルスペ−サ16
は、例えば基板全面にCVD法で酸化珪素膜を堆積し、こ
の堆積した膜厚に相当する分基板全面にRIE等の異方性
エッチングを施すことにより形成することができる。
次に、前記異方性エッチングにより、ｎ型ウエル領域
２、ｐ型ウエル領域３等の主面が露出するので、酸化処
理を施し、それらの表面を薄い酸化珪素膜で被覆する。
次に、フラッシュ型不揮発性メモリ素子Qm、ｎチャネ
ルMISFETQnの夫々の形成領域が開口された不純物導入用
マスクを形成する。そして、この不純物導入用マスクを
用いて、各領域の主面部にｎ型不純物を導入し、高不純
物濃度のn+型半導体領域17を形成する。前記ｎ型不純物
は、例えば５×1015［atoms/cm2］程度の低不純物濃度
のAsイオンを用い、60［KeV］程度のエネルギのイオン
打込法で導入されている。n+型半導体領域17は約0.2
［μｍ］程度の接合深さで形成される。前記n+型半導体
領域17は各ゲ−ト電極７及び９に対して自己整合で形成
されている。この後、前記不純物導入用マスクは除去さ
れる。このn+型半導体領域17を形成する工程により、フ
ラッシュ型不揮発性メモリ素子Qmである電界効果トラン
ジスタ及びｎチャネルMISFETQnが完成する。
次に、ｐチャネルMISFETQpの形成領域が開口された不
純物導入用マスクを形成する。そして、この不純物導入
用マスクを用いて、ｐ型半導体領域15の主面部にｐ型不
純物を導入し、高不純物濃度のp+型半導体領域18を形成
する。前記ｐ型不純物は、例えば２×1015［atoms/c
m2］程度の高不純物濃度のBF2イオンを用い、60［KeV］
程度のエネルギのイオン打込法で導入されている。前記
p+型半導体領域18はゲ−ト電極９に対して自己整合で形
成されている。この後、第10図に示すように、前記不純
物導入用マスクは除去される。このp+型半導体領域18を
形成することにより、ｐチャネルMISFETQpが完成する。
次に、基板全面に層間絶縁膜19を形成する。層間絶縁
膜19は例えばCVD法で堆積させたBPSG膜で形成する。そ
して、前記層間絶縁膜19に接続孔20を形成し、層間絶縁
膜19にグラスフロ−を施した後、前記第１図に示すよう
に配線21を形成する。これら一連の製造工程を施すこと
により、本実施例のEEPROMは完成する。なお、図示しな
いが、配線21の上部にはパッシベ−ション膜が設けられ
るようになっている。
このように、フラッシュ型不揮発性メモリ素子Qmで構
成されたEEPROMを備えた半導体集積回路装置において、
前記フラッシュ型不揮発性メモリ素子Qmの電界効果トラ
ンジスタのソ−ス領域（n+型半導体領域11）の不純物濃
度を高く構成し、ドレイン領域（ｎ型半導体領域14）の
不純物濃度を低く構成する。この構成により、（１）前
記情報消去動作におけるソ−ス領域の表面の空乏化を低
減し、ソ−ス領域の表面の電圧降下を低減することがで
きるので、トンネル電流量を増加し、情報消去効率を向
上することができると共に、（２）前記ドレイン領域近
傍の電界強度を緩和し、ホットホ−ルの発生及びトンネ
ル電流量を低減することができるので、情報書込み動作
時における非選択状態のフラッシュ型不揮発性メモリ素
子Qmの情報が消去されることを防止することができるの
で、電気的信頼性を向上することができる。
また、前記フラッシュ型不揮発性メモリ素子Qmの電界
効果トランジスタのソ−ス領域（n+型半導体領域11）の
接合深さを深く構成し、ドレイン領域（ｎ型半導体領域
14）の接合深さを浅く構成する。この構成により、
（３）前記ソ−ス領域のチャネル形成領域側への拡散量
を増加し、ソ−ス領域と情報蓄積用ゲ−ト電極７との重
合面積を増加してトンネル面積を増加することができる
ので、トンネル電流量を増加し、情報消去効率を向上す
ることができると共に、（４）前記ドレイン領域のチャ
ネル形成領域側への拡散量を低減し、ドレイン領域と情
報蓄積用ゲ−ト電極７との重合面積を低減してドレイン
領域−情報蓄積用ゲ−ト電極７間のカップリング容量を
低減することができるので、情報書込み動作時における
非選択状態のメモリセルの導通現象を防止し、リ−ク電
流を防止して情報書込み特性を向上することができる。
また、前記フラッシュ型不揮発性メモリ素子Qmのドレ
イン領域（ｎ型半導体領域14）の不純物濃度を低くかつ
接合深さを浅くすることにより、デ−タ線DL（配線21）
に付加される寄生容量を低減し、情報読出し動作速度を
速くすることができるので、動作速度の高速化を図るこ
とができる。
また、前記フラッシュ型不揮発性メモリ素子Qmのドレ
イン領域−情報蓄積用ゲ−ト電極７間に形成されるカッ
プリング容量を低減することにより、フラッシュ型不揮
発性メモリ素子Qmのチャネル長を縮小することができる
ので、メモリセル面積を縮小し、高集積化を図ることが
できる。
また、前記フラッシュ型不揮発性メモリ素子Qmのソ−
ス領域の不純物濃度を高く又は接合深さを浅く構成する
ことにより、ソ−ス領域及びソ−ス線の抵抗値を低減す
ることができるので、ソ−ス線の電圧降下や上昇がな
く、安定な情報書込み動作、情報読出し動作、情報消去
動作を夫々を行うことができる。
また、前記フラッシュ型不揮発性メモリ素子Qmのソ−
ス領域は、高不純物濃度のn+型半導体領域11を形成する
ｎ型不純物11n、低不純物濃度のｎ型半導体領域12を形
成するｎ型不純物12nの夫々を同一不純物導入用マスク3
0を用いて導入しているので、一方の不純物を導入する
工程に相当する分、EEPROMの製造工程数を低減すること
ができる。
前記EEPROMの製造方法は、前述の製造方法に限定され
ず、以下の他の製造方法で形成することができる。
＜製造方法１＞ まず、前記第５図に示す工程の後に、フラッシュ型不
揮発性メモリ素子Qmのソ−ス領域の形成領域にｎ型不純
物12nを導入する。
次に、フラッシュ型不揮発性メモリ素子Qmのドレイン
領域の形成領域にｐ型不純物13p及びｎ型不純物14nを導
入する。
次に、前記導入された不純物に引き伸し拡散を施し、
低不純物濃度のｎ型半導体領域12、高不純物濃度のp+型
半導体領域13、低不純物濃度のｎ型半導体領域14の夫々
を形成する。
次に、フラッシュ型不揮発性メモリ素子Qmのソ−ス領
域の形成領域にｎ型不純物11nを導入し、このｎ型不純
物11nに引き伸し拡散を施してn+型半導体領域11を形成
する。
この後、前記第９図に示す工程及びそれ以後の工程を
施すことにより、EEPROMは完成する。
＜製造方法２＞ まず、前記第５図に示す工程の後に、フラッシュ型不
揮発性メモリ素子Qmのソ−ス領域の形成領域にｎ型不純
物12nを導入する。
次に、フラッシュ型不揮発性メモリ素子Qmのドレイン
領域の形成領域にｐ型不純物13pを導入する。
次に、前記導入された不純物に引き伸し拡散を施し、
低不純物濃度のｎ型半導体領域12、高不純物濃度のp+型
半導体領域13の夫々を形成する。
次に、フラッシュ型不揮発性メモリ素子Qmのドレイン
領域の形成領域にｎ型不純物14nを導入し、このｎ型不
純物14nに引き伸し拡散を施して低不純物濃度のｎ型半
導体領域14を形成する。
次に、フラッシュ型不揮発性メモリ素子Qmのソ−ス領
域の形成領域にｎ型不純物11nを導入し、このｎ型不純
物11nに引き伸し拡散を施してn+型半導体領域11を形成
する。
この後、前記第９図に示す工程及びそれ以後の工程を
施すことにより、EEPROMは完成する。
＜製造方法３＞ まず、前記第５図に示す工程の後に、フラッシュ型不
揮発性メモリ素子Qmのソ−ス領域の形成領域にｎ型不純
物12nを導入する。
次に、フラッシュ型不揮発性メモリ素子Qmのドレイン
領域の形成領域にｎ型不純物14nを導入する。
次に、フラッシュ型不揮発性メモリ素子Qmのソ−ス領
域の形成領域にｎ型不純物11nを導入する。
次に、前記導入された不純物に引き伸し拡散を施し、
低不純物濃度のｎ型半導体領域12、高不純物濃度のn+型
半導体領域11、低不純物濃度のｎ型半導体領域14の夫々
を形成する。
次に、フラッシュ型不揮発性メモリ素子Qmのドレイン
領域の形成領域にｐ型不純物13pを導入し、このｐ型不
純物13pに引き伸し拡散を施して高不純物濃度のp+型半
導体領域13を形成する。
この後、前記第９図に示す工程及びそれ以後の工程を
施すことにより、EEPROMは完成する。
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
このEEPROMのフラッシュ型不揮発性メモリ素子は情報
蓄積用ゲ−ト電極及び制御用ゲ−ト電極を有する電界効
果トランジスタで構成されている。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
不揮発性記憶回路を有する半導体集積回路装置におい
て、情報消去効率を向上すると共に、情報書込み特性を
向上することができる。
また、前記半導体集積回路装置の電気的信頼性を向上
することができる。
また、前記半導体集積回路装置の動作速度の高速化を
図ることができる。
また、前記半導体集積回路装置の高集積化を図ること
ができる。
【図面の簡単な説明】
第１図は、本発明の一実施例であるEEPROMの構成を示す
要部断面図、 第２図乃至第10図は、各製造工程毎に示す前記EEPROMの
要部断面図である。 図中、2,3……ウエル領域、6,8……ゲ−ト絶縁膜、7,9
……ゲ−ト電極、11,12,13,14,15,17,18……半導体領
域、11n,12n,13p,14n……不純物、Qm……フラッシュ型
不揮発性メモリ素子、Qn,Qp……MISFETである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 久米 均 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 神垣 良昭 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 平２−372（ＪＰ，Ａ) 特開 平２−129968（ＪＰ，Ａ) 特開 平２−128477（ＪＰ，Ａ) 特開 昭62−276878（ＪＰ，Ａ) 特開 昭62−71277（ＪＰ，Ａ) 特開 昭61−127179（ＪＰ，Ａ) 特開 昭61−123186（ＪＰ，Ａ) 特開 昭60−207385（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】主面を有する半導体基板とこの半導体基板
    内に形成された第１半導体領域及び第２半導体領域と、
    前記半導体基板内で前記第１半導体領域と第２半導体領
    域との間に形成されるチャネル形成領域と、このチャネ
    ル形成領域の上部に形成された第１ゲート絶縁膜と、こ
    の第１ゲート絶縁膜の上部に形成されたフローティング
    ゲート電極と、このフローティングゲート電極の上部に
    形成された第２ゲート絶縁膜と、この第２ゲート絶縁膜
    の上部に形成されたコントロールゲート電極とからなる
    メモリセルを有し、前記フローティングゲート電極にホ
    ットキャリアを注入することで情報を記憶し、前記注入
    されたホットキャリアを、フローティングゲート電極か
    ら前記第１ゲート絶縁膜を通したトンネリングによって
    前記第１半導体領域へ放出することで情報を消去する半
    導体記憶装置において、 前記第１半導体領域と前記第２半導体領域とが同一導電
    型であり、 前記第１半導体領域及び第２半導体領域は、前記半導体
    基板内で前記フローティングゲート電極の下部に延びて
    おり、 この第２半導体領域のフローティングゲート電極の下部
    に延びている部分の不純物濃度が、前記第１半導体領域
    のフローティングゲート電極の下部に延びている部分の
    不純物濃度よりも低いことを特徴とする半導体記憶装
    置。
  2. 【請求項２】前記第１半導体領域及び前記第２半導体領
    域は不純物としてヒ素を含み、第２半導体領域のヒ素の
    不純物濃度が、第１半導体領域のヒ素の不純物濃度より
    も低いことを特徴とする請求項１に記載の半導体記憶装
    置。
  3. 【請求項３】前記半導体基板内にて前記第１半導体領域
    を覆うように第１半導体領域よりも深く不純物としてリ
    ンを含む第３半導体領域が形成され、この第３半導体領
    域のリンの不純物濃度が前記第１半導体領域のヒ素の不
    純物濃度よりも低いことを特徴とする請求項２に記載の
    半導体記憶装置。
  4. 【請求項４】前記半導体基板内にて前記チャネル形成領
    域の少なくとも前記第２半導体領域側の部分に、前記第
    ２半導体領域とは反対導電型の第４半導体領域が形成さ
    れ、この第４半導体領域の不純物濃度が前記半導体基板
    の不純物濃度よりも高いことを特徴とする請求項２又は
    ３に記載の半導体記憶装置。
  5. 【請求項５】前記フローティングゲート電極と前記第１
    半導体領域との重合面積は、前記フローティングゲート
    電極と前記第２半導体領域との重合面積よりも大きいこ
    とを特徴とする請求項２に記載の半導体記憶装置。
  6. 【請求項６】前記第１半導体領域の接合深さが、前記第
    ２半導体領域の接合深さよりも深いことを特徴とする請
    求項２に記載の半導体記憶装置。
  7. 【請求項７】主面を有する半導体基板とこの半導体基板
    内に形成された第１半導体領域及び第２半導体領域と、
    前記半導体基板内で前記第１半導体領域と第２半導体領
    域との間に形成されるチャネル形成領域と、このチャネ
    ル形成領域の上部に形成された第１ゲート絶縁膜と、こ
    の第１ゲート絶縁膜の上部に形成されたフローティング
    ゲート電極と、このフローティングゲート電極の上部に
    形成された第２ゲート絶縁膜と、この第２ゲート絶縁膜
    の上部に形成されたコントロールゲート電極とからなる
    メモリセルを有し、前記フローティングゲート電極にホ
    ットキャリアを注入することで情報を記憶し、前記注入
    されたホットキャリアを、フローティングゲート電極か
    ら前記第１ゲート絶縁膜を通したトンネリングによって
    前記第１半導体領域へ放出することで情報を消去する半
    導体記憶装置において、 前記第１半導体領域と前記第２半導体領域とが同一導電
    型であり、 前記第１半導体領域及び第２半導体領域は、前記半導体
    基板内で前記フローティングゲート電極の下部に延びて
    おり、 前記第１半導体領域の前記フローティングゲート電極の
    下部に延びている部分の不純物濃度が、前記第２半導体
    領域の前記フローティングゲート電極の下部に延びてい
    る部分の不純物濃度よりも高いことを特徴とする半導体
    記憶装置。
  8. 【請求項８】前記第１半導体領域及び前記第２半導体領
    域は不純物としてヒ素を含み、第２半導体領域のヒ素の
    不純物濃度が、第１半導体領域のヒ素の不純物濃度より
    も低いことを特徴とする請求項７に記載の半導体記憶装
    置。
  9. 【請求項９】前記半導体基板内にて前記第１半導体領域
    を覆うように第１半導体領域よりも深く不純物としてリ
    ンを含む第３半導体領域が形成され、この第３半導体領
    域のリンの不純物濃度が前記第１半導体領域のヒ素の不
    純物濃度よりも低いことを特徴とする請求項８に記載の
    半導体記憶装置。
  10. 【請求項１０】前記半導体基板内にて前記チャネル形成
    領域の少なくとも前記第２半導体領域側の部分に、前記
    第２半導体領域とは反対導電型の第４半導体領域が形成
    され、この第４半導体領域の不純物濃度が前記半導体基
    板の不純物濃度よりも高いことを特徴とする請求項８又
    は９に記載の半導体記憶装置。
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