JPS622570A - フロ−テイング・ゲ−ト電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は集積回路の製造の分野に関する。更に具体的に
云えば、本発明は電気的にプログラム可能なリードオン
リーメモリ（ＥＰＲＯＭ＞の構造とその製法に関する。

従来の技術及び問題点 ＥＰＲＯＭは、記憶されているデータを消去して、その
代りに新しいデータを書込むことが出来るリードオンリ
ーメモリ装置である。広く使われている形式のＥＰＲＯ
Ｍはフローティング・ゲート電界効果トランジスタ形で
ある。スゼの著書「フイジイツクス・オブ・セミコンダ
クタ・デバイセズ（１９８１年）８．６１章参照。

フローティング・ゲート電界効果トランジスタを用いた
ＥＰＲＯＭの部分的な回路図が第１図に示されている。

メモリ・セル２６−１−１乃至２６−２−４がフローテ
ィング・ゲート電界効果トランジスタである。読取／書
込み指示器２３から行アドレス入力線２１に加えられた
信号に応答して、行デコーダ２８が行１ｆｔ２４−１及
び２４−２に出力信号を発生する。列デコーダ２９が、
読取／書込み指示器２３から列アドレス入力線２２に加
えられた信号に応答して、列線２５−１乃至２５−５に
信号を発生し且つ受取る。メモリ出力信号が出力線２７
に発生される。例えばメモリ・セル２８−１−１に記憶
されたデータ・ビットを読取る時は、行線２４−１に高
電圧出力信号を発生すると共に他の全ての打線に低電圧
出力信号を発生する。この時、列デコーダ２９が、列１
１２５−１及び２５−２を介してメモリ・セル２６−１
−１のインピーダンスを感知する。メモリ会セル２６−
１−１のフローティング・ゲートが過剰の電子を持って
いる場合、これらの過剰の電子の負の電荷がメモリ・セ
ル２６−１−１の閾値電圧を高めるので、行＄１２４−
１に加えられた電圧では、メモリ・セル２６−１−１の
チャンネルを導電させるのに不十分である。その為、列
デコーダ２９が高インピーダンスを検出して、出力線２
７に適当な信号を発生する。メモリ会セル２６−１−１
のフローティング・ゲートに過剰の電子が蓄積されてい
ない場合、行線２４−１に加えられた電圧は、メモリ・
セル２６−１−１を導電させるのに十分である。従って
、列デコーダ２９が低インピーダンスを検出し、出力［
１２）に適当な信号を発生する。

ＥＰＲＯＭ２０は、このように、選ばれたメモリ・セル
のフローティング・ゲートを負に帯電させることによっ
てプログラムされる。この為、フローティング・ゲート
とメモリ・セルの雄板の闇の絶縁層を介して熱い電子（
ホットエレクトロン）を注入する。強い電界の存在の下
に、半導体材料の伝導帯に電子が存在する時、熱い電子
が発生される。電界の強度を強めると、発生される熱い
電子の数が増加する。このため、本発明の目的は、熱い
電子の発生を強める為に強くした電界を発生し、こうし
てＥＰＲＯＭにデータを書込む効率を一層轟くするフロ
ーティング・ゲート電界効果トランジスタ・メモリ・セ
ルを提供することである。

問題点を解決する為の手段及び作用 本発明に従って構成されたＥＰＲＯＭセルは、フローテ
ィング・ゲート電界効果トランジスタのソース／ドレイ
ン領域を取囲む高濃度にドープされた領域を有する。著
しくドープされた領域はソース／ドレイン領域と反対の
導電型を持ち、この為、フローティング・ゲート電界効
果トランジスタのチャンネルに隣接して、反対の種類の
ドーピングの間を区切る急峻な領域を作る。これが、導
電度の高い高濃度にドープされた領域の間に急峻な変化
を作ると共に導電度の小さい低濃度にドープされた領域
を避けることにより、フローティング・ゲート電界効果
トランジスタのチャンネルに可能な最大の電界を作る。

この強くなった電界が、ＥＰＲＯＭのセルにデータを書
込む為の、増加した熱い電子を発生する。

本発明の別の実施例では、フローティング・ゲート電界
効果トランジスタのソース／ドレイン領域゛の反対の導
電型を持つ著しくドープした領域が、１つのソース／ド
レイン領域だけに設けられ、フローティング・ゲート電
界、効果トンジスタの他方のソース／ドレイン領域は、
ソース／ドレイン領域と同じ導電型の低濃度にドープし
た領域を設ける。これによって、プログラミングの効率
を更によくする為に、熱い電子の発生を強めるフローテ
ィング・ゲート電界効果トランジスタとしても、或いは
その反対に、低濃度にドープしたドレインを持っていて
、熱い電子の発生を少なくし、ＥＰＲＯＭの普通の読取
！制御動作の間、データの完全さ並びに装置としての完
全さを最大にする様なフローティング・ゲート電界効果
トランジスタとしても、交代的に構成し得る様なフロー
ティング・ゲート電界効果トランジスタが得られる。

第２Ａ図は、本発明の方法の初期の処理工程を示す簡略
側面図である。周知の方法を用いて、Ｐ−形基板１の表
面にＰ形エピタキシャル層２を形成する。本発明を実施
するのに、エピタキシャル層の構造を使う必要はないが
、こういう構造が好ましい。周知の方法を用いて、エピ
タキシャル層２の表面の上に二酸化シリコン層３、窒化
シリコン層４及びレジスト層５を形成して１、パターン
を定める。エピタキシャル層２の残っている露出した層
が、エピタキシャル層２の表面の上に、この図面の平面
に対して垂直に延びると共にアレーの長さに沿って延び
るストリップを形成する。更に、第２Ａ図の左側及び右
側に平行なストリップに対する開口が設けられる。次に
、エピタキシャル層２の露出区域に、約５０キロ電子ボ
ルトのエネルギ及び約５Ｅ１５（５ｘ１０１５）イオン
／１２の密度を持つ砒素イオンの打込みをかける。

砒素イオンの打込みの後、約１００キロ電子ボルトのエ
ネルギ及び約２Ｅ１３（２ｘ１０１３）イオン／ｃＭ２
の密度を持つＩａｌ索イオンの打込みを行なう。硼素イ
オンの打込みにより、第２Ａ図に示す様に、Ｎ十形ドー
プ領域６の下方にＰ＋十形−プ領域７が得られる。次に
、周知の方法を用いて、レジスト層５、窒化シリコン層
４及び二酸化シリコン領域３を除去する。次に、約９０
０℃の蒸気の雰囲気内で約２５分間、エピタキシャル１
１２を酸化過程にかける。この酸化工程により、Ｎ十形
領域６の上に厚い酸化物領域８が得られると共に、Ｎ十
形領域６の間に薄い酸化物層ｔｉｉ！３が得られる。

これは、二酸化シリコンが、ドープされていないシリコ
ンの上よりも、ドープされたシリコンの上では一層急速
に形成されるからである。砒素に較べて硼素の拡散度が
一層高い為、Ｐ十形領域７がＮ十形領域６の外側に形成
される。これによって第２Ｂ図の構造になる。

次に周知の方法を用いて第２Ｂ図の構造を処理し、第２
Ｃ図に示す様に、多結晶シリコンのフローティング・ゲ
ート１０、ゲート酸化物層９、レベル間酸化物１１１１
、側壁酸化物層１２及び多結晶シリコンのワード１！１
３を作る。ワード線１３、側壁酸化物１１１２、レベル
間酸化物層１１及び多結晶シリコンのフローティング・
ゲート１０をエッチして、図面の平面と平行に延びる゛
ストリップにし、各々の厚いフィールド酸化物領域８の
間に複数個のフローティング・ゲート電界効果トランジ
スタを作ることは云うまでもない。

この為、第２Δ図乃至第２Ｃ図について説明した処理工
程は、ソース／ドレイン領域６及びＰ＋十形領域７間に
急な勾配の接合を持つ複数個のフローティング・ゲート
電界効果トランジスタを作る方法になる。Ｎ十形領域６
及びＰ十形領域７の間の急な勾配の接合が、閾値電圧よ
りも高い電圧がワード線１３に印加された時、Ｎ十形領
ｌ４ｔ６及びＰ十形領域７の電圧の間に急激な変化を生
ずる。

大きな電圧勾配に通ずるこの急激な変化が、従来の構造
よりも多くの熱い電子を発生する。この為、第２Ｃ図の
構造は、従来公知の構造よりも一層効率よくそのフロー
ティング・ゲートを帯電することの出来るＥＰＲＯＭセ
ルになる。

第３Ａ図乃至第３Ｅ図は本発明の処理工程を示す簡略側
面図である。周知の方法を用いて、第３Ａ図に示す様に
、基板１４の表面の上にエピタキシャル層１５が形成さ
れる。周知の方法を用いて、二酸化シリコン層１６及び
フォトレジスト層１７が形成され、パターンが定められ
る。次に、エピタキシャル層１５の露出領域で、約５０
キロ電子ボルトのエネルギ及び約５Ｅ１５（５Ｘ１０１
５）イオン／ａＡ２の密度を持つ砒素イオンの打込みを
行なう。このイオンの打込みにより、第３Ａ図に示すＮ
十形領域１８が形成される。フオトレジスト層１７を除
去し、周知の方法を用いて、フォトレジスト１１１１９
を形成してパターンを定める。次に、エピタキシャル層
１５の露出領域に、約１００キロ電子ボルトのエネルギ
及び約２Ｅ１３（２×１０１３）イオン／ＣｌＡ２の密
度を持つ硼素イオンの打込みをかけて、第３Ｂ図に示す
Ｐ十形領域２０を作る。

フォトレジスト層１９を除去し、周知の方法を用いて、
第３Ｃ図に示す様に、フォトレジスト層２１を形成して
パターンを定める。次に、エピタキシャル層１５の露出
部分に、約８０キロ電子ボルトのエネルギ及び約５Ｅ１
３イオン／α２の密度を持つ燐イオンの打込みをかけて
、Ｎ−影領域２２を形成する。

周知の方法を用いて、フォトレジスト層２１及び二酸化
シリコン領域１６を除去し、残りの構造を、約９００℃
の温度で約２５分間、蒸気雰囲気内での酸化にかける。

この酸化工程により、第３Ｄ図に示す様に、厚い酸化物
領域２３及び薄い酸化物領域２２が形成される。

次に、周知の方法を用いて、第３Ｄ図の構造の表面の上
に、ゲート酸化物層２４、ポリシリコンのフローティン
グ・ゲート２５、レベル（層）間誘電体層２６、側Ｗ！
誘電体層２７及びワード線２８を形成し、パターンを画
定する。この為、各々の厚い酸化物層２３の間に、アレ
ーの長さに沿って延びる複数個のフローティング・ゲー
ト電界効果トランジスタが形成される。

本発明に従って製造された、第３Ｅ図に示すフッローテ
ィング・ゲート電界効果トランジスタの動作は、第４Ａ
図及び第４Ｂ図について説明すれば、最もよく理解され
る。第４Ａ図では、電界効果トランジスタ３０は、フロ
ーティング赤ゲート２６に対する熱い電子の注入を最大
にする様にバイアスされている。Ｎ十形領域１８がフロ
ーティング・ゲート電界効果トランジスタ３０のドレイ
ンとして作用する様にバイアスされ、Ｎ−影領域２２と
隣接するＮ十領域１８′がフローティング・ゲート電界
効果トランジスタ３０のソースとして作用する様にバイ
アスされる。ワード線２８は例えば正の１２ボルトにバ
イアスして、ドレイン領域１８及びＰ十形領域２０の間
に発生された熱い電子がゲート酸化物２４を横切る様に
誘起ｉる。

第４Ｂ図のフローティング・ゲート電界効果トランジス
タ３０は、発生される熱い電子が最小限であって、こう
してフローティング・ゲート２５に記録されるデータを
安定にする様な固定専用モードで作用する様にバイアス
されている。Ｐ十領域２０の隣りのＮ十領域１８はアー
スにバイアスされ、こうしてこの領域に於ける熱い電子
の発生を最小限に抑える。Ｎ−影領域２２の隣りのＮ＋
領域１８′は３ボルトにバイアスされる。Ｎ−影領域２
２が領域１８′の電圧レベルからゲート酸化物２４の下
方のチャンネル領域まで、滑らかな勾配を作る。これは
熱い電子の発生を最小限に抑えると共に、フローティン
グ豐ゲート２５に於けるデータの記憶を安定にする助け
になる。

本発明の特定の実施例を説明したが、これが本発明の範
囲をｖ１約するものと解してはならない。

本発明の範囲は特許請求の範囲のみによって限定される
ものであり、当業者であれば、以上の説明から、本発明
のその他の実施例が容易に考えられよう。

本発明の１実施例では、熱い電子の注入を増加し、こう
して本発明に従って構成されたフローティング・ゲート
電界効果トランジスタに対するデータの１込みの効率を
高くする様なフローティング・ゲート電界効果トランジ
スタを提供した。

本発明の別の実施例では、一方のソース／ドレイン領域
が熱い電子の発生を最大にする様に設計され、他方のソ
ース／ドレイン領域が熱い電子の発生を最小限に抑える
様に設計されている様な非対称フローティング・ゲート
電界効果トランジスタを提供した。本実施例では、フロ
ーティング・ゲート電界効果トランジスタは、ドレイン
が、最大数の熱い電子を発生して、フローティング・ゲ
ート電界効果トランジスタのフローティング・ゲートに
対するデータの書込み効率をよくする様なソース／ドレ
イン領域となる様にバイアスされる。

このフローティング会ゲート電界効果トランジスタの読
取モードでは、最小限の熱い電子を発生する様に設計さ
れたソース／ドレイン領域が、ドレインとしてバイアス
され、こうして最小限の熱い電子を発生し、フローティ
ング・ゲートに於けるデータの記憶作用を安定にすると
共に、電界効果トランジスタの安定な動作を行なわせる
。

以上の説明に関連して更に下記の項を開示する。

（１）　　第１の導電型の基板と、第２の導電型を持つ
第１のソース／ドレイン領域と、該第１のソース／トレ
イン領域を取囲んで前記基板内に形成された前記第１の
導電型を持つドープ領域と、前記基板内に形成された前
記第２の導電型を持つ第２のソース／ドレイン領域と、
前記ドープ領域及び前記第２のソース／ドレイン領域の
間に設けられたチャンネル領域と、該チャンネル領域に
隣接して形成されているが、それから絶縁されているフ
ローティング・ゲートと、該フローティング・ゲートに
隣接して形成されていてそれから絶縁され、且つ前記基
板からも絶縁されている能動ゲートとを有するフローテ
ィング・ゲート電界効果トンジスタ。

（２）　　第（１）　ＩＩに記載したフローティング・
ゲート電界効果トランジスタに於て、耐記第１の導電型
がＰ形であり、前記第２の導電型がＮ形であるフローテ
ィング・ゲート電界効果トランジスタ。

（３）　　第（１）項に記載したフローティング・ゲー
ト電界効果トランジスタに於て、前記基板が結晶シリコ
ンで構成されているフローティング・ゲート電界効果ト
ランジスタ。

（４）　　第１のＳ電型を持つ基板と、第２の導電型を
持つ第１のソース／ドレイン領域と、該第１のソース／
ドレイン領域を取囲んで前記基板内に形成された前記第
１の導電型を持つ第１のドープ領域と、前記基板内に形
成された前記第２の導電型を持つ第２のソース／ドレイ
ン領域と、該第２のソース／ドレイン領域を取囲んで前
記基板内に形成されていて、第２の導電型を持ち、前記
第２のソース／ドレイン領域よりも低いドーパント濃度
を持つ第２のドープ領域と、前記ドープ領域及び前記第
２のソース／ドレイン領域の間に設けられたチャンネル
領域と、該チャンネル領域に隣接して形成されているが
、それから絶縁されている７０〜テイング・ゲートと、
該フローティング・ゲートに隣接して形成されているが
、それから絶縁され且つ前記基板からも絶縁されている
能動ゲートとを有するフローティング・ゲート電界効果
トランジスタ。

（５）　　第１の導電型を持つ基板と、第２の導電型を
持つ複数個の第１のソース／ドレイン領域と、夫々の当
該ドープ領域が前記第１のソース／トレイン領域の内の
１つを取囲む様に、前記基板内に形成された前記第１の
導電型を持つ複数個のドープ領域と、前記基板内に形成
されていて前記第２の導電型を持つ複数個の第２のソー
ス／ドレイン領域と、前記ドープ領域及び前記第２のソ
ース／トレイン領域の間に設けられた複数個のチャンネ
ル領域と、該チャンネル領域に隣接して形成されている
が、それから絶縁されている複数個のフローティング・
ゲートと、該フローティング・ゲートに隣接して形成さ
れているが、それから絶縁され且つ前記基板から絶縁さ
れている複数個の能動ゲート・とを有する電気的にプロ
グラム可能なメモリ。

（６）　　第（５）項に記載した電気的にプログラム可
能なメモリに於て、前記第１の導電型がＰ形であり、前
記第２の導電型がＮ形である電気的にプログラム可能な
メモリ。

（７）　　第（５）項に記載した電気的にプログラム可
能なメモリに於て、前記基板が結晶シリコンで構成され
ている電気的にプログラム可能なメモリ。

（８）　　第１の導電型を持つ基板と、第２の導電型を
持つ複数個の第１のソース／ドレイン領域と、夫々の当
該ドープ領域が前記第１のソース／ドレイン領域の内の
１つを取囲む様にして前記基板内に形成された前記第１
の導電型を持つ複数個の第１のドープ領域と、前記基板
内に形成されていて前記第２の導電型を持つ複数個の第
２のソース／ドレイン領域と、該第２のソース／ドレイ
ン領域を取囲んで前記基板内に形成されていて、前記第
２の導電型を持つと共に、前記第２のソース／ドレイン
領域よりも小さいドーパント濃度を持つ複数個の第２の
ドープ領域と、該ドープ領域及び前記第２のソース／ド
レイン領域の間に設けられた複数個のチャンネル領域と
、該チャンネル領域に隣接して形成されているが、それ
から絶縁されている複数個のフローティング・ゲートと
、該フローティング・ゲートに隣接して形成されている
が、該フローティング・ゲートから絶縁されると共に前
記基板からも絶縁されている複数個の能動ゲートとを有
する電気的にプログラム可能なメモリ。

（９）　　第１の導電型を持つ基板と、第２の導電型を
持つ第１のソース／ドレイン領域と、該第１のソース／
ドレイン領域を取囲んで前記基板内に形成された前記第
１の導電型を持つ第１のドープ領域と、前記基板内に形
成された第２のソース／ドレイン領域と、該第２のソー
ス／ドレイン領域を取囲んで前記基板内に形成された、
前記第１の導電型を持つ第２のドープ領域と、該ドープ
領域及び前記第２のソース／ドレイン領域の闇に設けら
れたチャンネル領域と、該１ヤンネル領域に隣接して形
成されているが、それから絶縁されているフローティン
グ争ゲートと、該フローティング・ゲートに隣接して形
成されているが、該フローティング・ゲートから絶縁さ
れると共に前記基板からも絶縁されている能動ゲートと
を有するフローティング・ゲート電界効果トランジスタ
。

（１０）　　第（９）項に記載したフローティング・ゲ
ート電界効果トランジスタに於て、前記第１の導電型が
Ｐ形であり、前記第２の導電型がＮ形であるフローティ
ング・ゲート電界効果トランジスタ。

（１１）　　第（９）項に記載したフローティング・ゲ
ート電界効果トランジスタに於て、前記基板が結晶シリ
コンで構成されているフローティング・ゲート電界効果
トランジスタ。

（１２）第１の導電型を持つ基板と、第２の導電型を持
つ複数個の第１のソース／ドレイン領域と、夫々前記第
１のソース／ドレイン領域の内の１つを取囲む様に前記
基板内に形成されていて、前記第１の導電型を持つ複数
個のドープ領域と、該ドープ領域及び前記ソース／ドレ
イン領域の間に設けられた複数個のチャンネル領域と、
該チャンネル領域に隣接して形成されているが、それか
ら絶縁されている複数個のフローティング・ゲートと、
該フローティング・ゲートに隣接して形成されているが
、該フローティング・ゲートから絶縁されると共に前記
基板からも絶縁されている複数個の能動ゲートとを有す
る電気的にプログラム可能なメモリ。

（１３）第（１２）項に記載した電気的に７０グラム可
能なメモリに於て、前記第１の導電型がＰ形であり、前
記第２の導電型がＮ形である電気的にプログラム可能な
メモリ。

（１４）　　第（１２）項に記載した電気的にプログラ
ム可能なメモリに於て、前記基板が結晶シリコンで構成
されている電気的にプログラム可能なメモリ。

（１５）　　フローティング・ゲート電界効果トランジ
スタを形成する方法に於て、第１の導電型の基板を用意
し、第２の導電型を持つ第１のドーパントを前記基板の
中に導入し、該第１のドーパントよりも拡散速度が更に
高い前記第１の導電型の第２のドーパントを、前記第１
のドーパント・イオンを導入したのと同じ領域に導入し
、前記第１及び第２のドーパントを前記基板の中に拡散
させることによって、第２の導電型を持つ第１のソース
／ドレイン領域及び該第１のソース／ドレイン領域を取
囲む前記第１の導電型のドープ領域を形成し、前記基板
内に第２のソース／ドレイン領域を形成し、前記ドープ
領域及び前記第２のソース／ドレイン領域の間に配置さ
れたチャンネル領域を構成し、該チャンネル領域に隣接
して、但しそれから絶縁してフローティング・ゲートを
形成し、該フローティング・ゲートに隣接して、但しそ
れから絶縁して、且つ前記基板からも絶縁して能動ゲー
トを形成する工程を含む方法。

（１６）第１の導電型を持つ基板を用意し、第２の導電
型を持つ第１のドーパントを前記基板内に導入し、前記
第１のドーパントよりも一層高い拡散速度を持つ、前記
第１の導電型を持つ第２のドーパントを、前記第１のド
ーパント・イオンを導入したのと同じ領域に導入し、前
記第１及び第２のドーパントを前記基板の中に拡散させ
ることにより、第２の導電型を持つ第１のソース／ドレ
イン領域を形成すると共に前記第１の導電型を持つドー
プ領域が前記第１のソース／ドレイン領域を取囲む様に
し、前記第２の導電型を持つ第３のドーパントを前記基
板内に導入１ノ、該第３のドーパント・イオンよりも一
層高い拡散速度を持つ、前記第２の導電型を持つ第４の
ドーパントを、前記第３のドーパント・イオンを導入し
たのと同じ領域に導入すると共に、該第３のドーパント
よりも低い濃度を持つ様にし、前記第３及び第４のドー
パントを基板内に拡散することにより、第２の導電型を
持つ第２のソース／ドレイン領域を形成すると共に、前
記第２の導電型を持つ軽くドープした領域が前記第２の
ソース／ドレイン領域を取囲む様にし、前記ドープ領域
及び前記第２のソース／ドレイン領域の間に設けられた
チャンネル領域を限定し、該チャンネル領域に隣接して
、但しそれから絶縁してフローティング・ゲートを形成
し、該７０−ティング・ゲー１−に隣接して、但しそれ
から絶縁して能動ゲートを形成し、該能動ゲートが前記
基板からも絶縁される様にする工程を含むフローティン
グ・ゲート電界効果トランジスタを形成する方法。

（１１）第１の導電型の基板を用意し、第２の導電型を
持つ第１のドーパントを前記基板内に導入し、前記第１
のドーパント・イオンよりも一層高い拡散速度を持つ、
前記第１の導電型を持つ第２のドーバン１−を、前記第
１のドーパント・イオンを導入したのと同じ領域に導入
し、前記第１及び第２のドーパントを前記基板内に拡散
させることにより、第２の導電型を持つ第１及び第２の
ソース／ドレイン領域を形成すると共に前記第１の導電
型を持つドープ領域が前記第１のソース／ドレイン領域
を取囲む様にすると共に、前記第１及び第２ソース／ド
レイン領域を取囲むドープ領域の間に設けられるチャン
ネル領域を限定し、該チャンネル領域に隣接して、但し
それから絶縁してフローティング・ゲートを形成し、該
フローティング・ゲートに隣接して、但しそれから絶縁
して能動ゲートを形成する工程を含み、該能動ゲートが
前記基板からも絶縁される様にしてフローティング・ゲ
ート電界効果トランジスタを形成する方法。

【図面の簡単な説明】

第１図は従来のＥＰＲＯＭを示す回路図、第２Ａ図乃至
１００図は本発明の１実施例をｒｌＪ造するのに必要な
処理工程を示す簡略ｌＩ１面図、第３Ａ図乃至第３Ｅ図
は本発明の別の実施例を製造するのに必要な処理工程を
示す簡略ｍ面図、第４Ａ図及び第４Ｂ図は第３Ａ図乃至
第３Ｅ図に示す方法を用いて製造された構造の簡略側面
図であって、第３Ａ図乃至第３Ｅ図によって形成された
フローティング・ゲート電界効果トランジスタの動作を
例示している。 主な符号の説明 １：Ｐ−形基板 ２：エビタキシレル層 ６：Ｎ十形ＷＩ域 ７：Ｐ十形領域 ８：厚い酸化物領域 ９：ブート酸化物層 １０：フローティング・ゲート １１ニレベルＦｒＩＪＷｉ化物層 １３：ワード線 １８．１８’　　：Ｎ＋十形領 域０：Ｐ＋十形領 域２：Ｎ−影領域

Claims (2)

【特許請求の範囲】
1. （１）第１の導電型の基板と、第２の導電型を持つ第１
   のソース／ドレイン領域と、該第１のソース／ドレイン
   領域を取囲んで前記基板内に形成された前記第１の導電
   型を持つドープ領域と、前記基板内に形成された前記第
   ２の導電型を持つ第２のソース／ドレイン領域と、前記
   ドープ領域及び前記第２のソース／ドレイン領域の間に
   設けられたチャンネル領域と、該チャンネル領域に隣接
   して形成されているが、それから絶縁されているフロー
   ティング・ゲートと、該フローティング・ゲートに隣接
   して形成されていてそれから絶縁され、且つ前記基板か
   らも絶縁されている能動ゲートとを有するフローティン
   グ・ゲート電界効果トランジスタ。
2. （２）フローティング・ゲート電界効果トランジスタを
   形成する方法に於て、第１導電型の基板を用意し、第２
   の導電型を持つ第１のドーパントを前記基板の中に導入
   し、該第１のドーパントよりも拡散速度が更に高い前記
   第１の導電型の第２のドーパントを、前記第１のドーパ
   ント・イオンを導入したのと同じ領域に導入し、前記第
   １及び第２のドーパントを前記基板の中に拡散させるこ
   とによつて、第２の導電型を持つ第１のソース・ドレイ
   ン領域及び該第１のソース／ドレイン領域を取囲む前記
   第１の導電型のドープ領域を形成し、前記基板内に第２
   のソース／ドレイン領域を形成し、前記ドープ領域及び
   前記第２のソース／ドレイン領域の間に配置されたチャ
   ンネル領域を構成し、該チャンネル領域に隣接して、但
   しそれから絶縁してフローティング・ゲートを形成し、
   該フローティング・ゲートに隣接して、但しそれから絶
   縁して、且つ前記基板からも絶縁して能動ゲートを形成
   する工程を含む方法。