JPH10163457A

JPH10163457A - 共通ソースとしてｎタンクを用いたｅｐｒｏｍセル・アレイ

Info

Publication number: JPH10163457A
Application number: JP9318620A
Authority: JP
Inventors: Cetin Kaya; セティン，カヤ; Kemal Tamer San; タメルサンケマル
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1996-11-20
Filing date: 1997-11-19
Publication date: 1998-06-19
Also published as: US6072212A; EP0844662A1; US5858839A

Abstract

(57)【要約】【課題】メモリ・アレイに用いられ、そしてコストが
安くかつ集積化することが容易な、フラッシュＥＰＲＯ
Ｍセルを提供する。【解決手段】第１導電形の基板３１で出発し、第２導
電形の第１拡散領域３０により、アレイのメモリ・セル
１０の全部のソース１１およびこれらのソースの間の接
続体を作成する。第１導電形の第２拡散領域３２は、ア
レイの中の少なくとも１つのメモリ・セル１０のチャン
ネルを作成する。前記メモリ・セル１０の浮動ゲート１
３および制御ゲート１４は、前記第１拡散領域および前
記第２拡散領域の接合の上に、およびそれらから絶縁さ
れて、配置される。第２導電形の第３拡散領域３３は第
２拡散領域３２の中で分離されて、前記メモリ・セル１
０のドレイン１２が作成される。動作の期間中、正の電
圧のみがセル１０のプログラミングおよび消去のために
用いられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に消去可能
でプログラム可能フラッシュ読出し専用メモリ（フラッ
シュＥＰＲＯＭ）に関し、さらに、このような集積回路
デバイスを作成する方法に関する。特に本発明は、ＥＰ
ＲＯＭセルのアレイの構造体およびその製造法に関す
る。

【０００２】

【発明が解決しようとする課題】ここに用いられる形式
のメモリ・アレイに対する１つの従来の構造体は、例え
ば、米国特許第５，０１９，５２７号に開示されてい
る。例として挙げられた米国特許第５，０１９，５２７
号に開示されている形式の先行技術によるフラッシュＥ
ＰＲＯＭの場合、１個の水平ソース線路は、このような
メモリ・セルのアレイの１個の行の中のそれぞれのメモ
リ・セルのソースに接続される。ここで用いられる「ア
レイ」という用語は、チップの上の複数個のこのような
サブアレイの中の１個のサブアレイを含んでいる。アレ
イの中のすべてのメモリ・セルをフラッシュ消去するた
めに、そのアレイの共通ソース電極に正の電圧が加えら
れる。サブアレイに対し分離した複数個の共通ソース電
極がある場合、これらのサブアレイのおのおのを、チッ
プの上の他のサブアレイから分離して別々に消去するこ
とができる。

【０００３】前記の先行技術によるアレイの埋込み水平
ソース線路は、垂直フィールド酸化物絶縁体を通しての
エッチングにより作成される。水平ソース線路は、自己
整合エッチング段階に対するマスクとしての役割を果た
す積層体でもって、ワード線路／浮動ゲート積層体の間
の交代するスペースの中に作成される。

【０００４】埋込み水平ソース線路は金属垂直ソース線
路により一緒に接続され、それによって、アレイの中の
メモリ・セルのすべてのソースが共通電極に接続され
る。典型的には、金属垂直ソース線路のおのおのは、メ
モリ・セルの約１列半に等価なスペースを必要とする。
垂直ソース線路は、埋込み水平ソース線路の比較的大き
な抵抗値を補償するために、セルの適切な間隔距離を有
する列に配置される。

【０００５】前記で説明した最初の先行技術による構造
体の利点を保持し、かつスペースを必要とする垂直ソー
ス線路が要求されず、コストが安くかつ集積化が容易な
フラッシュＥＰＲＯＭに対する必要性が要請されてい
る。さらに、前記で説明した形式のメモリ・アレイを少
数の段階で製造することができるフラッシュＥＰＲＯＭ
が必要とされている。

【０００６】

【課題を解決するための手段】本発明により、メモリ・
アレイに用いられ、そしてコストが安くかつ集積化が容
易なフラッシュＥＰＲＯＭが得られる。第１導電形の基
板で出発し、第２導電形の第１拡散領域が、少なくとも
サブアレイの中のすべてのメモリ・セルのソースおよび
これらのソースの間の接続体を作成する。第１導電形の
第２拡散領域が、そのサブアレイの中のメモリ・セルの
チャンネルを形成する。そのメモリ・セルの浮動ゲート
および制御ゲートが、第１拡散領域と第２拡散領域との
接合の上に、そしてこの接合から絶縁されて配置され
る。第２導電形の第３拡散領域が、メモリ・セルのドレ
インを形成する。この第３拡散領域は、第１拡散領域か
ら第２拡散領域により分離される。

【０００７】本発明の方法は、付加的なタンクを導入す
ることなく、最新の技術の浅い論理タンクを利用する。
この構成は高エネルギ・タンク駆動の使用を必ずしも必
要とせず、したがって、エピタキシャル基板の上に拡散
領域を形成するために、メガボルト・エネルギで注入を
行う注入装置は必要でない。動作の期間中、セル・アレ
イのプログラミングおよび消去のために、正の電圧のみ
を用いることができ、したがって、負の電圧とトリプル
・ウエル拡散とのいずれも必要ではない。すなわち、セ
ル・アレイは、正の電圧を用いたチャンネル・ホット電
子でプログラム可能であり、そして正の電圧を用いたフ
ァウラ・ノルトハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉ
ｍ）トンネル作用を用いて消去可能である。本発明のセ
ル・アレイは、ファウラ・ノルトハイム消去動作のため
の電流をほとんど、または全く必要としない。したがっ
て、大きなアレイまたはサブアレイに対して用いられる
時、一度に１個のアレイまたはサブアレイをフラッシュ
消去するためのワード線路複号化は必要でない。下記の
説明において、「アレイ」という用語は、完全なアレイ
または完全なアレイのサブアレイのいずれかを意味する
ものとして定義される。

【０００８】前記の特徴に加えて、本発明のセル・アレ
イを用いることにより、前記で説明した不揮発性メモリ
の形式において、スペースを必要とする垂直ソース線路
が必要でなくなるので、スペースを節約することができ
る。同じ形式の不揮発性メモリの場合、本発明のセル・
アレイを用いることにより、製造の期間中において、自
己整合したソース線路エッチング段階を省略することが
できる。

【０００９】本発明の特徴により、メモリの寸法を小さ
くするためにＬＯＣＯＳ分離よりはむしろトレンチ分離
を用いる時に生ずる問題点がなくなる。トレンチ分離を
用いる時、ソース線路がトレンチの側壁および底面に沿
って延長されているために、水平ソース線路は大きな抵
抗値を有する。本発明は水平ソース線路を必要としない
ので、大きな抵抗値という問題点は存在しない。

【００１０】

【発明の実施の形態】図１は、本発明を説明する目的の
ためのメモリ・アレイの配置設計の図である。図２Ａお
よび図２Ｂは、メモリ・アレイの一部分として用いるこ
とができる厚いフィールド分離領域ＩＳＯの図である。
ここで考察される形式の先行技術による構造体では、厚
いフィールド分離領域ＩＳＯは、連続した柱状体として
熱的に形成される（または、ＨＩＰＯＸ法またはＬＯＣ
ＯＳ法を用いて形成される）。図２Ａおよび図２Ｂは厚
いフィールド分離に関係する図であるが、本発明はＬＯ
ＣＯＳ方法または同等な分離法に限定されるわけではな
い。例えば、トレンチ分離を用いることができる。前記
で説明したように、先行技術による製造工程では、連続
なＬＯＣＯＳ構造体は、ワード線路／浮動ゲート積層体
ＳＴを自己整合マスクとして用いてエッチングが行われ
る。これらの先行技術による工程では、エッチングの後
に注入が行われて、厚いフィールド分離領域ＩＳＯに垂
直でそして交代する積層体ＳＴの間に、連続したソース
線路が形成される。

【００１１】図２Ｃにおいて、Ｐ導電形の基板３１の中
に作成されたＮ導電形のウエル、すなわち拡散領域、３
０を用いたＥＰＲＯＭセル１０のアレイを構築すること
により、本発明の利点が実現される。Ｎ導電形ウエル３
０は、Ｎ形不純物を注入することにより作成される。こ
のＮ形不純物の注入は、リンを１００ＫｅＶで約２．４
×１０¹³／ｃｍ²の照射量でもって照射し、そしての
後、従来のタンク駆動または焼き鈍しが行われる。浮動
ゲート１３は、ゲート絶縁体３３により基板３１から分
離される。制御ゲート１４は、中間レベル絶縁体３４に
より浮動ゲート１３から分離される。ゲート１３および
ゲート１４は、周知の列エッチングとその後の積層体エ
ッチングの方法により形成される。浮動ゲート１３、ゲ
ート中間レベル絶縁体３４および制御ゲート／ワード線
路１４は、積層体ＳＴを有する。積層体ＳＴの形成の
後、Ｐ＋導電形のポケット拡散領域３２が、例えば、ホ
ウ素を３０ＫｅＶで約１．５×１０¹⁴／ｃｍ²の照射量
でもって注入し、そしてその後、従来の焼き鈍しを行う
ことにより形成される。ポケット拡散領域３２は、それ
ぞれのセル１０のチャンネルＣＨを有する。それぞれの
セルのドレイン１２は、例えば、ヒ素を８０ＫｅＶで約
１．５×１０¹⁵／ｃｍ²の照射量でもって注入し、そし
てその後、従来の焼き鈍しを行うことにより形成され
る。この形成されたＮ導電形のドレイン１２拡散領域
は、ポケット拡散領域３２により、Ｎ形ウエル３０から
分離される。Ｎ＋導電形のオプションのソース領域１１
注入体は、Ｎ形ウエル３０の中に含まれる。これらのオ
プションのソース領域１１注入体は、マスク段階を必要
としないで、ドレイン領域１２のためのＮ導電形注入体
が形成されるのと同時に形成することができる。

【００１２】厚いフィールド分離領域ＩＳＯは、図２Ａ
および図２Ｂでは、Ｎ形ウエル３０の作成の後に形成さ
れるとして示されている。これとは異なってＮ形ウエル
３０は、厚いフィールド分離領域ＩＳＯの作成の後に形
成することができる。もしそれぞれの列のセル１０が厚
いフィールド分離領域ＩＳＯにより分離された別々のＮ
形ウエルの中に形成するならば、それぞれの列は消去目
的のためのサブアレイとして扱うことができる、または
複数個の列が金属線路で接続され、それにより大きなサ
ブアレイを形成することができる。

【００１３】２Ｃの実施例では、注入領域３２のチャン
ネルＣＨは浮動のままである。すなわち、注入領域３２
と基板３１に接続された何らかのバイアス電圧源との間
に、強固な接触体は存在しない。下記で説明されるよう
に、強固な接触体が存在しないことは、低い飽和閾値電
圧Ｖｔを生ずることになると考えられる。

【００１４】図３Ａにおいて、低い飽和閾値電圧Ｖｔに
よる問題点は、Ｐ＋形ポケット３２へのアース経路を備
えることにより軽減される。３２個の列または６４個の
列ごとに区切られた金属接触体ＣＴは、注入されたＰ領
域３５を共通ノードに接続する。注入された領域３５
は、高エネルギＰ形注入段階（約３×１０¹³／ｃｍ²の
ホウ素の注入）により作成される。金属線路ＣＴと注入
された領域３５との組み合わせにより、選定されないセ
ル１０に対し飽和閾値電圧Ｖｔが増大する。

【００１５】図３Ｂは、同じ問題点を解決するまた別の
方式を示した図である。この実施例では、Ｐ形ポケット
３２／Ｎ形ウエル３０の界面にゲルマニウムＧＥを注入
することにより、飽和閾値電圧Ｖｔが高レベルに保たれ
る。ＧＥの注入は、約３００ＫｅＶないし１０００Ｋｅ
Ｖのエネルギで約１×１０¹⁵／ｃｍ²ないし１×１０ ¹⁶
／ｃｍ²の範囲の照射量で行うことができる。このこと
はホール障壁の高さを低くすることが知られており、し
たがって浮動Ｐ形ポケット効果が回避されることが分か
っている。

【００１６】図１および図２Ａ〜図２Ｃのセル１０は、
表１の電圧を用いてプログラムされ、消去され、および
読み出しされる。この場合、ゲート電圧Ｖｇ、ドレイン
電圧Ｖｄおよびソース電圧Ｖｓは、基板３１の基準電圧
Ｖｓｓに対して測られる。

【００１７】

【表１】

【００１８】図４Ａおよび図４Ｂにおいて、この実施例
のポケット・セル１０のＩｄ−Ｖｄ特性が、ドレイン１
２に０．１、１．１、２．１、３．１および４．１の電
圧を用いた同じウエハの上に作成された先行技術による
標準型のセルと比較される。

【００１９】図５は、本発明のセル１０の単安定プログ
ラミング特性を示した図である。

【００２０】表２はこの形式のセルのプログラミング特
性を示している。

【００２１】

【表２】

【００２２】本発明のポケット・セル１０を用いたメモ
リ・アレイの欠点は、図４Ａおよび図４Ｂに示されてい
るように、ブレークダウン電圧ドレイン・ソースまたは
ドレイン・基板（ＢＶＤＳＳ、ＢｒｅａｋｄｏｗｎＶ
ｏｌｔａｇｅＤｒａｉｎ−ｔｏ−Ｓｏｕｒｃｅｏｒ
−Ｓｕｂｓｔｒａｔｅ）モード（標準的ＦＡＭＯＳに
対し１．６Ｖ対０．８Ｖ）の期間中、飽和電圧と線形閾
値電圧Ｖｔとの大きな分離である。この問題点に対する
１つの解決法は、閾値電圧Ｖｔの分布を強制的に高レベ
ルにすることである。高レベルの閾値電圧Ｖｔは、（選
定されないセル１０に対しアースされた制御ゲート１４
を有して）プログラミングの期間中、ソース１１（拡散
領域３０）を約０．５Ｖにバイアスすることにより回避
することができる。同程度のプログラミング時間の場
合、このことはビット線路電圧およびワード線路電圧を
０．５Ｖだけ増大させる。このことは、浮動Ｐ＋形ポケ
ット３２によるものであると考えられる。この浮動Ｐ＋
形ポケット３２はドレイン１２に接続され（またはバン
ド間トンネル電流により帯電され）、そして正に進み、
したがってソース１１側の電位障壁を低下させる。

【００２３】Ｎ型ウエル３０の抵抗値が許容される限
り、前記実施例では先行技術の一定の構造体の中の水平
ソース線路を省略することができ、そしてこれらの水平
ソース線路を接続する金属垂直ソース線路を省略するこ
とができる。したがって、金属垂直ソース線路のために
必要とされるチップの上の空間を節約することができ
る。電流は、アレイの中のセル１０の下に延長されてい
るＮ形ウエル３０を通って流れ、それにより、１個また
は複数個の垂直ソース線路に接続される水平ソース線路
を形成するために、ＬＯＣＯＳ領域ＩＳＯを通ってカッ
トするという先行技術の必要をなくすることができる。
Ｎ形ウエル３０の抵抗値を補償するために、複数個のソ
ース端子接触体が、Ｎ形ウエル３０領域の端部のＮ＋形
ガード・リングにより形成される。このことにより、約
１平方Ｎ形ウエル・シート（約５００オームないし１０
００オーム）のソース抵抗値が得られる。ＭｅＶ程度の
高エネルギ注入を用いることにより、Ｎ形ウエル・シー
ト抵抗値をさらに低くすることがまた可能である。水平
ソース線路および金属垂直ソース線路を省略することが
できるのに加えて、自己整合ソース・エッチング段階お
よび／または自己整合ソース注入段階を、最も普通に用
いられるフラッシュＥＰＲＯＭメモリ工程から省略する
ことができる。

【００２４】これとは異なって、よく知られているセル
ごとの圧縮を用いることにより、消去の後の閾値電圧Ｖ
ｔ分布を圧縮することができる。この工程はもちろん、
前記で説明した工程に付加して用いることができる。

【００２５】図６は、本発明の利用法を示すために、メ
モリ・チップの集積化された一部分であるメモリ・セル
のアレイの１つの実施例を示した図である。それぞれの
セルは、ソース１１と、ドレイン１２と、浮動ゲート１
３と、制御ゲート１４とを有する、浮動ゲート・トラン
ジスタ１０である。セル１０の１つの行の中の制御ゲー
ト１４のおのおのは水平ワード線路１５に接続され、そ
してワード線路１５のおのおのはワード線路デコーダ１
６に接続される。セル１０のソース１１のおのおのは共
通Ｎ形ウエル３０を通してデコーダ１９に接続される。
セル１０の１つの列の中のドレイン１２のおのおのはド
レイン列線路１８に接続され、そしてこのドレイン列線
路１８は列デコーダ１９に接続される。

【００２６】読出しモードでは、ワード線路デコーダ１
６は、線路２０ｒのワード線路アドレス信号および読出
し／書込み／消去制御回路２１（またはマイクロプロセ
ッサ２１）からの信号に応答して機能することにより、
選定されたワード線路１５に約＋５Ｖのゲート電圧Ｖｇ
を加え、そして選定されないワード線路１５に０Ｖ（ア
ース電圧または基板電圧Ｖｓｓ）のゲート電圧Ｖｇを加
える。列デコーダ１９が機能することにより、選定され
たドレイン列線路１８に約＋１Ｖのドレイン電圧Ｖｄを
加え、そして共通Ｎ形ウエル３０に０Ｖのソース電圧Ｖ
ｓを加える。列デコーダ１９はまたアドレス線路２０ｄ
の信号に応答して機能することにより、選定されたセル
１０の選定されたドレイン列線路１８をデータ入力／出
力端子に接続する。選定されたドレイン列線路１８およ
び選定されたワード線路１５に接続されたセル１０の導
電状態または非導電状態は、データ入力／出力端子２２
に接続されたセンス増幅器（図示されていない）により
検出される。

【００２７】フラッシュ消去モードの期間中、列デコー
ダ１９が機能することにより、すべてのドレイン列線路
１８を浮動状態（「オフ」状態にバイアスされた電界効
果トランジスタのような高インピーダンスの状態）のま
まにすることができる。ワード・デコーダ１６が機能す
ることにより、すべてのワード線路１５を０Ｖに等しい
ゲート電圧Ｖｇまたは基板電圧Ｖｓｓに接続することが
できる。列デコーダ１９が機能することによりまた、Ｎ
形ウエル３０を約＋１５Ｖに付勢し、それによりすべて
のソース１１に約＋１５Ｖのソース電圧Ｖｓを加えるこ
とができる。これらの消去電圧は、浮動ゲート１３から
電荷を転送するファウラ・ノルトハイム・トンネル電流
を発生させるのに十分な強い電界をゲート酸化物領域の
中に発生させ、それによりそのメモリ・セル１０が消去
される。それぞれのワード線路１５の電位は０Ｖである
から、セル１０は消去の期間中、非導電状態のままであ
る。この理由により、そしてドレイン１２が浮動状態に
あるために、チャンネル・ホット・キャリアは発生しな
い。

【００２８】書込みモードまたはプログラム・モードで
は、ワード線路デコーダ１６が線路２０ｒのワード線路
アドレス信号および読出し／書込み／消去制御回路２１
（またはマイクロプロセッサ２１）からの信号に応答し
て機能することにより、選定された制御ゲート１４を含
む選定されたワード線路に約＋１０Ｖのゲート電圧Ｖｇ
を加えることができる。オプションとして、浮動Ｐ＋形
ポケット３２効果を回避するために、選定されないセル
のワード線路に約−１Ｖまたは−２Ｖの負電圧を加える
ことができる。列デコーダ１９が機能することによりま
た、選定されたドレイン列線路１８に、したがって選定
されたセルのドレイン１２に、約＋５Ｖのドレイン電圧
Ｖｄを加える。０Ｖのソース電圧Ｖｓ、または基板電圧
Ｖｓｓが、共通Ｎ形ウエル３０を通して、すべてのソー
スに加えられる。選定されないドレイン列線路１８の全
部が、基準電圧Ｖｓｓに接続される、または浮動状態に
される。これらのプログラミング電圧は、選定されたメ
モリ・セル１０のチャンネルの中に（ドレイン１２から
ソース１１への）大きな電流の状態を生じ、その結果、
ドレイン・チャンネル接合の近くにチャンネル・ホット
電子およびアバランシェ・ブレークダウン電子が発生
し、これらの電子がチャンネル酸化物を横切って選定さ
れたセル１０の浮動ゲート１３に注入される。プログラ
ミング時間は、（Ｖｇが０Ｖである）チャンネル領域に
対して約−２Ｖないし−６Ｖの負プログラム電荷で浮動
ゲートをプログラムするためには、十分に長いように選
定される。例示された実施例に従って製造されたメモリ
・セル１０の場合、制御ゲート１４／ワード線路１５と
浮動ゲート１３との間の結合係数は約０．６である。し
たがって、選定された制御ゲート１４を含む選定された
ワード線路１５の例えば１０Ｖのプログラミング・ゲー
ト電圧Ｖｇは、選定された浮動ゲート１３に約＋６Ｖの
電圧を加える。（約＋６Ｖの）浮動ゲート１３と（約０
Ｖの）アースされたソース線路１７との間の電圧差は、
選定されたセルまたは選定されないセル１０の浮動ゲー
ト１３を帯電させるために、ゲート酸化物を横切って、
ソース１１と浮動ゲート１３との間にファウラ・ノルト
ハイム・トンネル電流を流すには不十分である。選定さ
れたセル１０の浮動ゲート１３は、プログラミングの期
間中に注入されたホット電子で帯電され、そして次にこ
れらの電子は、選定されたセル１０の浮動ゲート１３の
下のソース・ドレイン路を、制御ゲート１４の正の読出
し電圧でもって非導電状態にする。この状態は、オプシ
ョンで「ゼロ」ビットとして読み出される。選定されな
いセル１０は浮動ゲート１３の下のソース・ドレイン路
を導電状態にし、そしてこれらのセル１０はオプション
で「１」ビットとして読み出される。

【００２９】例示された実施例について本発明が説明さ
れたが、この説明は、本発明の範囲がこれらの実施例に
限定されることを意味するものではない。この説明を参
照すれば、例示された実施例を種々に変更した実施例、
および本発明の他の実施例が可能であることは、当業者
には容易に分かるであろう。本発明の範囲にはこのよう
な変更実施例をすべて包含されるものと理解されなけれ
ばならない。

【００３０】以上の説明に関して更に以下の項を開示す
る。（１）第１導電形基板上のセルのアレイの中に不揮発
性メモリ・セルを生成する方法であって、前記基板に第
２導電形の第１拡散領域を形成し、該第１拡散領域は前
記アレイ内に全ての前記メモリ・セルのソースと該ソー
ス間の接続体とを有し、前記第１導電形の少なくとも一
つの第２拡散領域を形成し、該第２拡散領域は前記第１
拡散領域内にあって、前記第２拡散領域は前記アレイ内
に少なくとも一つのメモリ・セルのチャンネルを有し、
前記第１拡散領域と前記第２拡散領域の接合部分から絶
縁され、その上に少なくとも一つの前記メモリ・セルの
浮動ゲートと制御ゲートを形成し、前記第２導電形の少
なくとも一つの第３拡散領域を形成し、該第３拡散領域
はマスクとして前記浮動ゲートと前記制御ゲートを使用
するように形成され、前記第３拡散領域は前記第２拡散
領域内で分離されて少なくとも一つの前記メモリ・セル
のドレインを形成する、方法。

【００３１】（２）第１項記載の方法において、前記
第１拡散領域がシート抵抗値を低くするためにＭｅＶ方
式の注入体を用いて作成される、前記方法。（３）第１項記載の方法において、前記ソースの中に
前記第２導電形の第２注入体をさらに有する、前記方
法。（４）第１項記載の方法において、前記第２拡散領域
と前記基板との間に導電路を作成する段階をさらに有す
る、前記方法。（５）第１項記載の方法において、前記第１拡散領域
と前記第２拡散領域との接合にゲルマニウムを注入する
段階をさらに有する、前記方法。（６）第１項記載の方法において、前記第１拡散領域
が前記アレイのプログラミング動作の期間中前記基板に
対し約＋０．５Ｖにバイアスされる、前記方法。（７）第１項記載の方法において、第２メモリ・セル
を前記第１メモリ・セルから分離するために厚いフィー
ルド絶縁体が前記基板の上に作成される、少なくとも第
２メモリ・セルをさらに有する、前記方法。（８）第１項記載の方法において、第２メモリ・セル
を前記第１メモリ・セルから分離するためにトレンチが
前記基板の中に作成される、少なくとも第２メモリ・セ
ルをさらに有する、前記方法。

【００３２】（９）第１導電形基板上の不揮発性メモ
リ・セルのアレイにおいて、前記基板内の第２導電形の
第１拡散領域であって、該第１拡散領域は前記アレイ内
に全ての前記メモリ・セルのソースと該ソース間の接続
体を有し、前記第１導電形の第２拡散領域であって、該
第２拡散領域は前記第１拡散領域内にあって、前記第２
拡散領域は前記アレイの少なくとも一つのメモリ・セル
のチャンネルを有し、前記メモリ・セルの浮動ゲートと
制御ゲートであって、これは前記第１拡散領域と前記第
２拡散領域の接合部分から絶縁され、前記第２導電形の
第３拡散領域であって、前記基板内の少なくとも一つの
前記第３拡散領域は前記浮動ゲートおよび前記制御ゲー
トのうちの一つの縁に位置し、前記第３拡散領域は前記
第２拡散領域内で分離されて前記メモリ・セルのドレイ
ンを形成してなる、アレイ。

【００３３】（１０）第９項記載のアレイにおいて、
前記アレイがサブアレイであり、および前記第１拡散領
域が前記サブアレイの端部にまで延長されている、前記
アレイ。（１１）第９項記載のアレイにおいて、前記第１拡散
領域の非ソース領域の不純物の数よりも多数個の第２導
電形の拡散された不純物を含むソースをさらに有する、
前記アレイ。（１２）第９項記載のアレイにおいて、前記第２拡散
領域と前記基板との間に導電路をさらに有する、前記ア
レイ。（１３）第９項記載のアレイにおいて、前記第１拡散
領域と前記第２拡散領域との接合にゲルマニウムの注入
体をさらに有する、前記アレイ。（１４）第９項記載のアレイにおいて、前記アレイの
プログラミング動作の期間中、前記第１拡散領域が前記
基板に対して約＋０．５Ｖにバイアスされる、前記アレ
イ。

【００３４】（１５）第９項記載のアレイにおいて、
前記前記基板に対して正の電圧のみが前記メモリ・セル
のプログラミングのために用いられる、前記アレイ。（１６）第９項記載のアレイにおいて、選定されない
前記メモリ・セルのプログラミングのために前記基板に
対して正である電圧が用いられ、および前記プログラミ
ングの期間中選定されない前記メモリ・セルのゲートに
負の電圧が加えられる、前記アレイ。（１７）第９項記載のアレイにおいて、前記基板に対
して正の電圧のみが前記メモリ・セルの消去のために用
いられる、前記アレイ。（１８）第９項記載のアレイにおいて、前記基板に対
して正の電圧と負の電圧との両方が前記メモリ・セルの
消去のために用いられる、前記アレイ。（１９）第９項記載のアレイにおいて、第２メモリ・
セルの少なくともチャンネルをさらに有し、および前記
第２メモリ・セルの前記チャンネルを前記第１メモリ・
セルの前記チャンネルから分離するために厚いフィール
ド絶縁体が前記基板の上に作成される、前記アレイ。

【００３５】（２０）第９項記載のアレイにおいて、
第２メモリ・セルの少なくともチャンネルをさらに有
し、および前記第２メモリ・セルの前記チャンネルを前
記第１メモリ・セルの前記チャンネルから分離するため
にトレンチが前記基板の中に作成される、前記アレイ。

【００３６】（２１）本発明により、コストが安くか
つ集積化することが容易な、フラッシュＥＰＲＯＭセル
・アレイが得られる。第１導電形の基板３１で出発し、
第２導電形の第１拡散領域３０により、アレイのメモリ
・セル１０の全部のソース１１およびこれらのソースの
間の接続体を作成される。第１導電形の第２拡散領域３
２は、アレイの中の少なくとも１つのメモリ・セル１０
のチャンネルを作成する。前記メモリ・セル１０の浮動
ゲート１３および制御ゲート１４は、前記第１拡散領域
および前記第２拡散領域の接合の上に、およびそれらか
ら絶縁されて配置される。第２導電形の第３拡散領域３
３は第２拡散領域３２の中で分離されて、前記メモリ・
セル１０のドレイン１２が作成される。動作の期間中、
正の電圧のみがセル１０のプログラミングおよび消去の
ために用いられる。したがって、負電圧とトリプル・ウ
エル拡散に対する必要はない。本発明のセル・アレイ
は、ファウラ・ノルトハイム消去動作のための電流をほ
とんどまたは全く必要としない。したがって、大きなア
レイを複号化するワード線路１５を必要としない。前記
の特徴に加えて、本発明のセル・アレイを用いることに
より、一定の形式の先行技術のアレイにおいてスペース
を必要とする列状金属ソース線路が要らないので、スペ
ースを節約することができる。同じ形式のアレイにおい
て、自己整合ソース・エッチング段階および自己整合ソ
ース注入段階をなくすることができる。

【図面の簡単な説明】

【図１】本発明と共に用いられるメモリ・アレイの厚い
フィールド分離領域を備えた配置設計の一部分の拡大平
面図。

【図２】図１のメモリ・アレイの横断面図であって、Ａ
は図１の線Ａ−Ａに沿っての横断面図で、メモリ・アレ
イの浮動ゲート・メモリ・セルのドレイン領域に対する
ドレイン列線路の接続と、メモリ・セルのソースを接続
する連続したＮ形拡散領域とを示した図、Ｂは図１の線
Ｂ−Ｂに沿っての横断面図で、ワード線路／制御ゲート
と、浮動ゲートと、メモリ・セルのソースを接続する連
続したＮ形拡散領域とを示した図、Ｃは図１の線Ｃ−Ｃ
に沿っての横断面図で、メモリ・アレイのソースとドレ
インとの間のチャンネルを作成するＰ形ポケット注入体
と、メモリ・セルのソースを接続する連続したＮ形拡散
領域とを示した図。

【図３】わずかに変更された図１のメモリ・アレイの横
断面図であって、Ａはわずかに変更された図１の線Ａ−
Ａに沿っての横断面図で、オプションのＰ＋形ポケット
注入体により作成され、および基板に結合された金属線
路またはバイアス電圧に結合された金属線路により作成
された、Ｐ＋形ポケットの接続を示した図、Ｂはわずか
に変更された図１の線Ｃ−Ｃに沿っての横断面図で、飽
和閾値電圧を増大するためにヘテロ接合技術の利用を示
した図。

【図４】同じウエハの上に作成された先行技術による標
準的なセルのＩｄ−Ｖｄ特性と本発明の実施例のポケッ
ト・セルのＩｄ−Ｖｄ特性とを比較した図であって、Ａ
は先行技術による標準的なセルのＩｄ−Ｖｄ特性図、Ｂ
は本発明のポケット・セルのＩｄ−Ｖｄ特性図。

【図５】単安定プログラミング特性の図。

【図６】一部分がブロック線図で示された、メモリ・セ
ル・アレイの電気回路概要図。

【符号の説明】

１０メモリ・セル１１ソース１２ドレイン１３浮動ゲート１４制御ゲート１５ワード線路３０第１拡散領域３２第２拡散領域３３第３拡散領域

Claims

【特許請求の範囲】

【請求項１】第１導電形基板上のセルのアレイの中に
不揮発性メモリ・セルを生成する方法であって、前記基板に第２導電形の第１拡散領域を形成し、該第１
拡散領域は前記アレイ内に全ての前記メモリ・セルのソ
ースと該ソース間の接続体とを有し、前記第１導電形の少なくとも一つの第２拡散領域を形成
し、該第２拡散領域は前記第１拡散領域内にあって、前
記第２拡散領域は前記アレイ内に少なくとも一つのメモ
リ・セルのチャンネルを有し、前記第１拡散領域と前記第２拡散領域の接合部分から絶
縁され、その上に少なくとも一つの前記メモリ・セルの
浮動ゲートと制御ゲートを形成し、前記第２導電形の少なくとも一つの第３拡散領域を形成
し、該第３拡散領域はマスクとして前記浮動ゲートと前
記制御ゲートを使用するように形成され、前記第３拡散
領域は前記第２拡散領域内で分離されて少なくとも一つ
の前記メモリ・セルのドレインを形成する、方法。
【請求項２】第１導電形基板上の不揮発性メモリ・セ
ルのアレイにおいて、前記基板内の第２導電形の第１拡散領域であって、該第
１拡散領域は前記アレイ内に全ての前記メモリ・セルの
ソースと該ソース間の接続体を有し、前記第１導電形の第２拡散領域であって、該第２拡散領
域は前記第１拡散領域内にあって、前記第２拡散領域は
前記アレイの少なくとも一つのメモリ・セルのチャンネ
ルを有し、前記メモリ・セルの浮動ゲートと制御ゲートであって、
これは前記第１拡散領域と前記第２拡散領域の接合部分
から絶縁され、前記第２導電形の第３拡散領域であって、前記基板内の
少なくとも一つの前記第３拡散領域は前記浮動ゲートお
よび前記制御ゲートのうちの一つの縁に位置し、前記第
３拡散領域は前記第２拡散領域内で分離されて前記メモ
リ・セルのドレインを形成してなる、アレイ。