JP2567927B2 - 電気的にプログラム可能なメモリセル - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一般に半導体メモリに関し、特に、大きい
駆動電流を用いて情報の読取及び書込を急速に行うこと
のできるようにした改良された電気的にプログラム可能
なメモリセル（EPROMセル）に関する。

〔従来の技術〕

現在市販されているEPROMのアクセス時間は150〜200
ナノ秒の範囲内である。処理回路の速度が速くなるにつ
れ、EPROMに対するアクセス速度も大きくなることが要
望されている。

EPROMに対するアクセス時間は、電気的プログラム可
能アレイロジック、即ちEPALの分野において特に重要で
ある。EPALにおいては、前記ロジックが機能することの
できる速度は、内部EPROMが如何よ速く読み取られるか
に依存する。即ち、EPROMの読取速度はEPALの速度に直
接関係する。

第１図は従来の典型的なEPROMメモリセルを示すもの
である。このEPROMメモリセル10は、Ｐ−形基板16内に
形成されたＮ＋形のソース領域12及びドレイン領域14を
備えている。誘電酸化物層18が、基板16の面上に形成さ
れ、フローティングゲート領域20を取り囲んでいる。接
点22が酸化物層18を貫通して形成され、ソース領域12と
ドレイン領域14との電気的接続を提供するようになって
いる。制御ゲート24がフローティングゲート20の上方に
形成され、酸化物層18によってフローティングゲート20
から分離されている。

EPROMメモリセル10はＮチャネルトランジスタと構造
的に同様であるが、このメモリセルには、制御ゲート24
と基板16の面との間にフローティングゲート24が形成さ
れている。EPROMメモリセル10は、回りを取り巻く絶縁
用酸化物層18によって電気的に絶縁されているフローテ
ィングゲート20を帯電させることにより、情報を記憶す
る。

フローティングゲート20は、熱い電子のチャネル注入
によって該フローティングゲート上に負の電荷を累積さ
せることにより、プログラム（書き込み）される。一般
に、フローティングゲートを帯電させるには、約12.5V
の電圧を制御ゲート24に印加し、その下に、ソース領域
12とドレイン領域14との間に、空乏領域またはチャネル
を形成する。ソース領域12またはドレイン領域14の一方
（本例においてはドレイン領域14）に約10Vの電圧をパ
ルス印加し、他方の領域（本例においてはソース領域1
2）を接地する。これにより、Ｎチャネルトランジスタ
におけると同じようにソース12からドレイン14への電子
の流れが生ずる。制御ゲート24上の電荷によって高い電
界が生ずるので、ソース12からドレイン14へ流れる電子
のうち若干は十分のエネルギーを得、矢印26で示すよう
に酸化物層18を貫通してフローティングゲート20に流入
する。残りの電子は、矢印28及び30で示すようにドレイ
ン14によって吸収される。

短時間にわたり、十分な電荷がフローティングゲート
20に堆積し、これにより、電圧しきい値（空乏領域を形
成するのに必要な電圧）はより正となる。プログラム済
みメモリセルに対しては、電圧しきい値は約7Vである。
プログラム済みでないメモリセルに対しては、しきい値
電圧は約1.5Vである。従って、メモリセル10を読み取る
には、3Vの中間電圧を制御ゲート24に印加し、1.5Vの電
圧をドレイン14に印加する。メモリセル10がプログラム
済みである場合には、7Vの電気しきい値を越せないの
で、メモリセル10はソース12からドレイン14まで導通し
ない。他方、メモリセル10がプログラム済みでない場合
には、制御ゲート24上の3Vは1.5Vの電圧しきい値を越す
のに十分であり、電流がソース12からドレイン14まで流
れる。ソース領域12とドレイン領域との間の電流通電
は、ドレイン14に接続されたセンスアンプによって検出
される。

〔発明が解決しようとする課題〕

EPROMのアクセス速度を高くするために従来から行わ
れている解決法には有害な副作用が伴う。EPROM速度を
高めることに対する主な障害は、空乏領域の上の酸化物
を通過してフローティングゲートに入る「熱い電子」の
制御である。EPROMをプログラムするには、熱い電子を
フローティングゲート内に故意に押し入れて該ゲート内
に電荷を生じさせる。しかし、読取動作最中には、熱い
電子が酸化物領域またはフローティングゲートに侵入す
ることは望ましくない。即ち、読取サイクル最中の熱い
電子の通過の累積効果のため、プログラムされてないフ
ローティングゲート内に電荷が累積され、「読取妨害」
を生ずるからである。

大きい駆動電流を用いると、EPROMを読み取ることの
できる速度が高くなるが、読取妨害の率が増大する。ま
た、熱い電子が、空乏領域とフローティングゲートとの
間の酸化物内に捕らえられ、或る期間にわたって酸化物
領域のブレークダウンを生ずる可能性がある。

大きい駆動電流を用いるときの誤ったプログラミング
を防止するという従来から開発されている方法を用いよ
うとすると、EPROMの複雑性が増し、且つ大きさが大き
くなる。EPROMの大きさが大きくなると、アレイロジッ
クを形成するために半導体チップ上に残っている場所が
少なくなる。従って、現在開発されているEPALは理論密
度と動作速度との間のトレードオフに直面している。

以上のような事情から、EPROMメモリセルの大きさを
実質的に増大させることなしに急速読取アクセス時間を
可能ならしめるEPROMに対する要求が業界に起きてい
る。

第１図に示すEPROMメモリセルにおいて、メモリセス1
0を読み取る速度は、駆動電流を増すことにより、即
ち、制御ゲート24及びドレイン14上の電圧を高くするこ
とにより、改善することができる。しかし、駆動電流を
増すと、また、読み取り動作最中に発生する熱い電子の
数が増す。即ち、複数回の読取を行うと、プログラム済
みでないフローティングゲート20に電荷が累積し、従っ
て電圧しきい値が高くなる。或る時点において、この電
圧しきい値は、これがプログラム済みであるかのように
読み取られるような値まで、即ち、「読取妨害」として
知られている状態となる値まで、上昇する。

従来のEPROMメモリセルには、これをアレイとして用
いる場合に付随する他の問題がある。プログラミングの
ために或る特別のセルを選択するには、複数のセルのド
レイン14に或る電圧を印加し、また、前記選択されるセ
ルの制御ゲート24にも或る電圧を印加する。各セルのフ
ローティングゲート20とドレイン14との間の容量結合に
より、フローティングゲート20上の電圧は0.6Vの自然の
しきい値電圧よりも高くなり、制御ゲート24への電圧印
加なしにチャネルをターンオンさせる可能性があるよう
になる。メモリセル10がターンオンすると、選択外れの
セル内に不所望の大きな電流が流れ、選択されたメモリ
セル10のプログラミングを妨げる可能性がある。この不
所望のドレイン結合ターンオンを防止するために、一般
に、ホウ素打込み用い、電圧しきい値を、約1.5Vよりも
上の、即ち、フローティングゲート20が取得する可能性
のある電圧よりも大きな値まで高くする。しかし、前記
打込みは、駆動電流を、従ってメモリセルの読取速度を
更に減少させる。

本発明の目的は、従来のEPROM装置に付随する前記従
来の欠点または問題を実質的に除去または防止するよう
にした情報記憶用の電気的にプログラム可能なメモリセ
ルを提供することにある。

〔課題を解決するための手段〕

本発明の第１の態様においては、本発明のEPROMメモ
リセルは、内部にソース領域及びドレイン領域が形成さ
れている基板を有す。情報が内部に記憶されるべきフロ
ーティングゲートが前記ソース領域とドレイン領域との
間の区域の一部分の上に形成されている。前記フローテ
ィングゲート及び前記ソースとドレインとの間の区域の
残部を覆うようにして制御ゲートが形成され、これによ
り、その下に空乏領域が形成されるようになっている。
プログラミング最中は、前記フローティングゲートに最
も近いソース／ドレイン領域（「プログラミングドレイ
ン」）に電圧を印加し、これにより、電子が前記プログ
ラミングドレインへ向かって引き寄せられて前記フロー
ティングゲートに入るようにする。読取動作最中は、前
記制御ゲート、及び前記フローティングゲートから最も
遠いソース／ドレイン領域（「読取ドレイン」）に電圧
を印加し、標準のEPROMセンスアンプを用いて情報を読
み取る。

本発明の第２の態様においては、読取ドレインは、こ
れに傾斜形不純物濃度特性を形成され、この傾斜形不純
物濃度特性は、前記ドレインとチャネルとの間の電圧降
下をより長い距離にわたって生じさせることによってド
レイン領域内の電界強度を低下させるようにする。電子
の速度は電界に正比例するから、発生される熱い電子は
少なくなり、シリコン表面の酸化物障壁を越えることの
できる熱い電子は少なくなる。従って、酸化物層または
ゲート領域に入る電子は少なくなる。

本発明の第３の態様においては、消去電圧しきい値を
高めるために通例用いられている不純物打込みを省く。
即ち、本発明の選択外れのメモリセルのチャネルは容量
結合されたフローティングゲートによって不注意にター
ンオンするということはないからである。

〔作用〕

本発明の前記第１の態様においては、フローティング
ゲートの下においては、制御ゲートに対する電圧によっ
て生ずる電界からエネルギーを得てシリコン面の酸化物
電位障壁を越えるという電子は極めて僅少である。この
酸化物電位障壁を越える熱い電子は、空乏領域の直上の
制御ゲートの部分の下で前記障壁を越えるのが通例であ
る。即ち、前記熱い電子は酸化物電位障壁を横切って制
御ゲートに入り、該ゲートに無害に吸収される。

本発明の前記第２の実施例においては、フローティン
グゲートに到達する電子が少なくなり、また、過大時間
にわたって酸化物層内に捕らえられる電子の数が減る。
従って、酸化物層に対する損傷が減る。

本発明の第３の実施例においては、消去電圧は約0.6V
の自然の電圧に留まっていることができるので、駆動電
圧が増し、そして速度が高くなる。また、回路の複雑性
が減る。

本発明及びその利点をよりよく理解できるように、以
下、本発明をその実施例について図面を参照して詳細に
説明する。

〔実施例〕

以下、本発明の実施例を第２図ないし第５図について
説明するが、各図において同様参照番号は同様部材を示
す。

第２図及び第３図は、本発明の第１の実施例のメモリ
セルのプログラミングサイクル最中及び読取サイクル最
中の状態をそれぞれ示すものである。本発明のEPROMメ
モリセル32は、Ｎ−形の基板38内に形成されたN⁺形のソ
ース／ドレイン領域34「以下、「読取ドレイン」34と呼
ぶ）、及びN⁺形のソース／ドレイン領域36（以下、「プ
ログラムドレイン」36と呼ぶ）を有す。酸化物層40が基
板38の面上に形成されている。接点42が、読取ドレイン
34及びプログラムドレイン36に至るまで酸化物層40を貫
通して形成されている。フローティングゲート44が、酸
化物層40内に形成され、読取ドレイン34とプログラムド
レイン36との間の区域の一部分の上方に配置されてい
る。制御ゲート44が酸化物層40の頂部に形成されてお
り、該ゲートは、ドレイン34及び36の間の領域の上に配
置された下方部分48、並びにフローティングゲート44の
上方に配置された上方部分50を有す。

第２図はプログラムサイクル最中の本発明のメモリセ
ル32を示すものであり、矢印52、54及び56で電子の流れ
を示してある。プログラムサイクル最中は、制御ゲート
46及びプログラムドレイン36に、第１図について説明し
たと同じ仕方でバイアスをかける。12.5Vの電圧を制御
ゲート46に印加し、10Vをプログラムドレイン36に印加
すると、電子は読取ドレイン34からプログラムドレイン
36へ流れ、前記読取ドレインはソースとして作用する。
制御ゲート46によって生ずる電界は熱い電子を生じさ
せ、該電子は、矢印52で示すように、酸化物層40を貫通
してフローティングゲート44へ流れてこれに蓄積され
る。即ち、プログラムサイクル最中は、本発明のメモリ
セル32は従来のメモリセル10と同じように動作する。

第３図は読取動作最中の本発明のメモリセル32を示す
ものであり、矢印58、60及び62で電子の流れを示してあ
る。読取ドレイン最中は、約7Vの電圧しきい値よりも低
い電圧を制御ゲート46に印加する。本実施例において
は、この電圧は約5Vである。同様に、5Vを読取ドレイン
34に印加し、このようにしてプログラムドレイン36から
読取ドレイン34へ電流を流れさせる。この場合、前記プ
ログラムドレインはソースとして作用する。制御ゲート
46及び読取ドレイン34上のより高い電圧によって大きな
駆動電流が生ずるので、若干の熱い電子が生ずる。しか
し、この熱い電子は、矢印58で示すように、制御ゲート
46の下方部分48の下の領域において酸化物層40を貫通す
る。従って、前記熱い電子は、フローティングゲート44
ではなしに、制御ゲート46によって吸収される。駆動電
流が大きいのにかかわらず、僅少数の熱い電子しかフロ
ーティングゲート44に到達しない。しかし、駆動電流を
大きくすればセンスアンプがメモリセル32内の電流をよ
り速く感知することができる。

本発明のメモリセルは、読取動作最中に駆動電流を３
倍増大させることができるものと考えられる。これは、
本発明のEPROMメモリセルが、セルの面積を格別増すこ
となしに、または、読取妨害をより多く生じさせること
なしに、より大きな速度を提供することができるという
技術的利点を提供するものである。

本発明のメモリセルは、従来のメモリセルを作るため
に用いる標準のリトグラフィ法を用いて形成することが
できる。通例の仕方でモート形隔離部を形成した後、基
板38の面上にゲート酸化物40aを形成し、そして、好ま
しくはドープ済みポリシリコンを用いてフローティング
ゲートを堆積させる。好ましくはONO（酸化物／窒化物
／酸化物）を用いて中間レベル誘電体40bを堆積させ、
そしてこのONO/ポリシリコンのスタックをエッチングす
る。次いで、通過ゲート酸化物40cを成長させ、そし
て、制御ゲート材料、好ましくはドープ済みポリシリコ
ンを堆積させ、パターン付けし、及びエッチングして第
２図ないし第４図に示すゲート構造を形成する。次に、
ソース／ドレイン領域34及び36を打ち込んでゲートと自
己整合させる。

第４図に本発明のEPROMメモリセルの他の実施例を示
す。本実施例においては、メモリセル64は、傾斜形不純
物濃度特性を有する読取ドレイン66を有している。これ
との比較のために、通例のソース／ドレイン領域68を破
線で示してある。読取動作最中は、前記傾斜形の読取ド
レイン66が、ソースの作用をなすプログラムドレイン36
から傾斜形読取ドレイン66まで通過する電子の場を広が
らせる。傾斜形読取ドレイン66によってより大きな空乏
領域が生ずるので、ドレイン66とチャネルとの間の電圧
降下がより長い距離にわたって生じ、ドレイン領域内の
電界強度が低下する。電子の速度は電界に正比例するか
ら、発生する熱い電子は少なくなる。従って、さもなけ
れば多数の熱い電子が酸化物層40を貫通するのである
が、かかる熱い電子が減る。

前記傾斜形ドレインは、大量のヒ素（約５×10¹⁵/c
m²）及び少量の燐（約５×10¹⁴/cm²）を打込むことによ
って形成される。高温アニール最中に、前記燐はヒ素よ
りも速く拡散する。従って、燐及びヒ素の濃度は表面に
おいて高く、そして燐の濃度は前記面の下では次第に低
下する。

本発明のこの実施例のメモリセルにはいくつかの技術
的利点がある。第一に、読取ドレイン66における電子の
場を広げることにより、発生させられて酸化物層40を貫
通する熱い電子が少なくなる。酸化物層40の貫通は望ま
しいものではない。即ち、若干の熱い電子が酸化物層40
内に捕らえられ、フローティングゲート44へも制御ゲー
ト46へも流れなくなるからである。その結果、酸化物層
40のブレークダウンが生じ、セルが作動不能となる。メ
モリセル64は、読取動作最中に酸化物層40を貫通する熱
い電子の数を減らすので、信頼性のより高いセルが得ら
れる。

傾斜形ドレイン66は従来のEPROMメモリセル10ととも
に用いることもできる。この場合には、熱い電子の数は
前記傾斜形ドレインによって減り、従って、セル読取り
の際に用いる駆動電流をより大きくすることができる。
傾斜形ドレインを用いる場合には、電子が前記傾斜形ド
レインへ向かって流れているときに読取を行い、電子が
前記傾斜形ドレインから遠くへ流れているときにプログ
ラミングを行うということが必要である。

第５図は、メモリアレイとなっている本発明のEPROM
メモリアレイ32を示すものである。このメモリアレイは
前記第２の実施例のメモリセル64に対しても用いること
ができる。アレイ70は複数のメモリセル32（または64）
から成っている。ソース／ドレイン領域34及び36は、カ
ラムデコード回路74によって制御されるビットライン72
に接続されている。ワードライン76が、メモリセル32の
制御ゲート46に、及びワードデコード回路77に接続され
ている。センスアンプ78が前記カラムデコード回路に接
続され、選択されたビットライン相互間の電流を感知す
るようになっている。EPROMメモリアレイ70がEPAL回路
の一部である場合には、センスアンプ78をEPALロジック
80に接続する。

作動においては、所望のワードライン76に、ならびに
選択されたメモリセル32の読取ドレイン34及び書込ドレ
イン即ちプログラムドレイン36に接続されたビットライ
ン72に電圧を印加することにより、個々のメモリ素子に
アクセスする。読取動作最中は、読取ドレイン34に電圧
を印加し、ソースとして作用するプログラムドレイン36
にアース電圧を加える。残りのビットライン72は読取動
作最中は浮いている。カラムデコード回路74が、前記選
択されたセルに付随するビットラインをセンスアンプ78
に接続する。該センスアンプは、ビットライン72相互間
の電流を感知することにより、前記セルがプログラムさ
れたかどうかを測定する。

書込動作最中は、選択されたメモリのプログラムドレ
イン36に接続されたビットライン72を正の電圧源に接続
し、ソースとして作用する読取ドレイン34をアースに接
続する。残りのビットラインはプログラミング動作最中
は浮いている。その結果としてソースとドレインとの間
に流れる電流により、熱い電子がフローティングゲート
46へ流れることになる。

〔発明の効果〕

本発明のメモリセルのフローティングゲートの設計に
より、第１図について前述した結合ドレインによるター
ンオンが生ずるということがなくなる。フローティング
ゲート44はソース／ドレイン領域34と36との間のチャネ
ルの一部を覆っているに過ぎないから、フローティング
ゲート44の上の容量性電圧はソース／ドレイン領域34と
36との間に伝導性を生じさせるには不十分である。従っ
て、従来のトランジスタの場合におけるように電圧しき
い値を高くするための打込みを行うということは不必要
となる。従って、駆動電流が更に増し、従って、本発明
のメモリセルが読み取られる速度は更に高くなる。ま
た、メモリセルの形成についての複雑性が減る。

以上、本発明をその実施例について詳細に説明した
が、特許請求の範囲に記載のごとき本発明の精神及び範
囲を逸脱することなしに種々の置換え及び変更を行うこ
とが可能である。

以上の記載に関連して、以下の各項を開示する。

（１） 基体内に形成さて相互間にチャネル領域を形成
する第１及び第２のソース／ドレイン領域と、 前記第１のソース／ドレイン領域に隣接する前記チャ
ネル領域の第１の部分の上に横たわるフローティングゲ
ートと、 前記チャネル領域と前記フローティングゲート上の間
の第１誘電体層と、 第１及び第２の区域を有する制御ゲートとを備え、前
記第１の区域は前記フローティングゲートの上に横たわ
り、前記第２の区域は前記第２のソース／ドレイン領域
に隣接する前記チャネル領域の第２の部分の上に横たわ
り、前記第２の区域は前記第１の誘電体層によって前記
第２の部分から隔離されており、更に、 前記フローティングゲートと前記制御ゲートとの間に
誘電体領域を提供するための第２の誘電体層を備えて成
り、もって、前記第１及び第２のソース／ドレイン領域
の間に印加される電圧が、メモリセルの読み取りのため
に前記第１のソース／ドレイン領域から前記第２のソー
ス／ドレイン領域へ電子を流れさせ、及びメモリセルの
プログラミングのために前記第２のソース／ドレイン領
域から前記第１のソース／ドレイン領域へ電子を流れさ
せるようになっている電気的にプログラム可能なメモリ
セル。

（２） メモリセルを読み取るため、またはメモリセル
をプログラムするため、制御ゲートに電圧を印加するた
めのワード選択回路を更に備えている第（１）項記載の
電気的にプログラム可能なメモリセル。

（３） 第１及び第２のソース／ドレイン領域に電圧を
印加するためのビット選択回路に更に備えている第
（１）項記載の電気的にプログラム可能なメモリセル。

（４） ビット選択回路は、プログラミングサイクル最
中に第２のソース／ドレイン領域に比べて正の電圧を第
１のソース／ドレイン領域上に発生させるための回路を
具備し、これによって発生させられる熱い電子が第１の
誘電体層を貫通してフローティングゲートへ向かって流
れるようになっている第（３）項記載の電気的にプログ
ラム可能なメモリセル。

（５） ビット選択回路は、読取サイクル最中に第１の
ソース／ドレイン領域に比べて正の電圧を第２のソース
／ドレイン領域上に発生させるための回路を具備し、こ
れによって発生させられる熱い電子の大きな部分が第１
の誘電体層を貫通して制御ゲートへ向かって流れるよう
になっている第（３）項記載の電気的にプログラム可能
なメモリセル。

（６） 読取動作最中に第１及び第２のソース／ドレイ
ン領域の間の電流を感知するための感知回路を更に備え
ている第（３）項記載の電気的にプログラム可能なメモ
リセル。

（７） 第２のソース／ドレイン領域は、前記第２のソ
ース／ドレイン領域とチャネルとの間の電圧降下が生ず
る距離を増すため、傾斜形不純物濃度特性を有し、もっ
て読取動作最中に熱い電子の発生が減るようになってい
る第（１）項記載の電気的にプログラム可能なメモリセ
ル。

（８） 第２のソース／ドレイン領域は、基体の表面か
ら前記第２のソース／ドレイン領域の底部へ向かって不
純物の濃度が次第に減っている第（７）項記載の電気的
にプログラム可能なメモリセル。

（９） 第１の導伝形の半導体基体と、 前記基体の上に横たわるフローティングゲートと、 前記フローティングゲートを前記基体から電気的に隔
離するための第１の誘電体層と、 前記フローティングゲートの上に横たわる第２の誘電
体層と、 前記第２の誘電体層の上に横たわり、その下の前記基
体内にチャネルを形成する制御ゲートと、 前記基体内に形成された第２の導電形の第１のソース
／ドレイン領域と、 傾斜形不純物濃度特性の半導体を有する第２のソース
／ドレイン領域とを備えて成り、前記第１及び第２のソ
ース／ドレイン領域の間に印加される電圧が、前記第１
のソース／ドレイン領域から前記第２のソース／ドレイ
ン領域へ電子が流れさせて前記第２のソース／ドレイン
領域によって前記基体の表面から遠くへ分散させ、発生
させられて前記フローティングゲート内へ前記第１の誘
電体層を貫通する熱い電子の数を減少させるようになっ
ている電気的にプログラム可能なメモリセル。

（10） 第１のソース／ドレイン領域は傾斜形でなく、
もって、第２のソース／ドレイン領域から前記第１のソ
ース／ドレイン領域への電子の流れを生じさせる第１の
所定の電圧に応答して第１の酸化物層を貫通する電子の
数が、大きさ同等で極性反対の第２の所定の電圧に応答
して前記第１の酸化物層を貫通する電子の数よりも多く
なるようになっている第（９）項記載の電気的にプログ
ラム可能なメモリセル。

（11） 第２のソース／ドレイン領域の不純物濃度は、
基体の表面から前記第２のソース／ドレイン領域の底部
へ向かって次第に減少している第（９）項記載の電気的
にプログラム可能なメモリセル。

（12） メモリセルを読み取るため、またはメモリセル
をプログラムするため、制御ゲートに電圧を印加するた
めのワード選択回路を更に備えている第（９）項記載の
電気的にプログラム可能なメモリセル。

（13） 制御ゲートに印加される電圧は、第１及び第２
のソース／ドレイン領域に接続されたビット選択回路に
よって発生される第（９）項記載の電気的にプログラム
可能なメモリセル。

（14） ビット選択回路は、プログラミング動作最中に
第１のソース／ドレイン領域への電子の流れを発生させ
るための第１の所定の電圧を発生し、及び読取動作最中
に第２のソース／ドレイン領域への電子の流れを発生さ
せる第２の所定の電圧を発生する第（13）項記載の電気
的にプログラム可能なメモリセル。

（15） フローティングゲートは、チャネル領域の第１
の部分の上に横たわり、第２のソース／ドレイン領域に
隣接する前記チャネルの第２の部分の上に横たわってい
ない第（９）項記載の電気的にプログラム可能なメモリ
セル。

（16） 制御ゲートは、チャネル領域の第２の部分及び
フローティングゲートの上に横たわる細長い制御ゲート
から成っている第（15）項記載の電気的にプログラム可
能なメモリセル。

（17） 電気的にプログラム可能なメモリセルのアレイ
を備えたEPROMメモリ回路において、前記電気的にプロ
グラム可能なアレイは、 基体内に形成された相互間にチャネル領域を形成する
第１及び第２のソース／ドレイン領域と、 前記第１のソース／ドレイン領域に隣接する前記チャ
ネル領域の第１の部分の上に横たわってこれから絶縁さ
れたフローティングゲートと、 第１及び第２の区域を有する制御ゲートとを具備し、
前記第１の区域は前記フローティングゲートの上に横た
わってこれから絶縁され、前記第２の区域は前記第２の
ソース／ドレイン領域に隣接する前記チャネル領域の第
２の部分の上に横たわってこれから絶縁され、前記制御
ゲートは前記フローティングゲートから絶縁されてお
り、更に、 選択されたセルの前記第１及び第２のソース／ドレイ
ン領域の間に電圧を加えるこめ、各セルの前記第１及び
第２のソース／ドレイン領域に接続されたビット選択回
路と、 前記選択されたメモリセルの制御ゲートに電圧を加え
るためのワード選択回路とを具備しているEPROMメモリ
回路。

（18） 電気的にプログラム可能なメモリセルの第２の
ソース／ドレイン領域は傾斜形不純物濃度特性を有して
いる第（17）項記載のメモリ回路。

（19） ビット選択回路は、読取のため、選択されたセ
ルに対して第１の所定の電圧を発生し、及び、メモリセ
ルをプログラムするため、前記第１の所定の電圧と反対
極性の第２の所定の電圧を発生する第（17）項記載のメ
モリ回路。

（20） EPROMメモリ回路に接続されたEPAL論理アレイ
を更に備えている第（17）項記載のメモリ回路。

（21） 相互間にチャネル領域を形成する第１及び第２
のソース／ドレイン領域を基体内に形成する段階と、 前記基体の上に横たわる第１の誘電体層を形成する段
階と、 前記誘電体層の上、及び前記第１のソース／ドレイン
領域に隣接する前記チャネル領域の第１の部分の上にフ
ローティングゲート領域を形成する段階と、 前記フローティングゲートの上に第２の誘電体層を形
成する段階と、 前記第１のソース／ドレイン領域に隣接する前記チャ
ネル領域の第２の部分の上、及び前記第２の誘電体層の
上に制御ゲートを形成する段階とを有し、もって、前記
第１のソース／ドレイン領域から前記第２のソース／ド
レイン領域へ流れる熱い電子が前記制御ゲートへ引き寄
せられ、前記第２のソース／ドレイン領域から前記第１
のソース／ドレイン領域へ向かって流れる熱い電子が前
記フローティングゲートへ向かって引き寄せられるよう
になることを特徴とする電気的にプログラム可能なメモ
リセルを形成する方法。

（22） ワード選択回路を制御ゲートに接続する段階を
更に有する第（21）項記載のメモリセル形成方法。

（23） 第１及び第２のソース／ドレイン領域の間に電
圧を発生させるため、ビット選択回路を前記第１及び第
２のソース／ドレイン領域に接続する段階を更に有する
第（21）項記載のメモリセル形成方法。

（24） 第２のソース／ドレイン領域を形成する段階
は、傾斜形ソース／ドレイン領域を形成することを含ん
でいる第（21）項記載のメモリセル形成方法。

（25） 電気的にプログラム可能なメモリセル内に情報
を記憶させ及びこれを読みとる方法において、 情報をフローティングゲート内に記憶させるため、第
１及び第２のソース／ドレイン領域の間に第１の所定の
電圧を印加し、もって前記第１のソース／ドレイン領域
へ向かう電子の流れが減少するようにする段階と、 情報を前記フローティングゲート内に記憶させるた
め、制御ゲートに第２の所定の電圧を印加し、もって前
記電子の流れが熱い電子を生成させ、前記熱い電子は誘
電体層を貫通して前記フローティングゲート内へ流れる
ようにする段階と、 メモリセルから情報を読み取るため、前記第１及び第
２のソース／ドレイン領域の間に第３の所定の電圧を印
加する段階とを有し、前記第３の所定の電圧は前記第１
のソース／ドレイン領域から前記第２のソース／ドレイ
ン領域への電子の流れを誘発し、更に、 情報を読み取るため、前記制御ゲートに第４の所定の
電圧を印加し、もって、前記第３及び第４の電圧によっ
て発生された熱い電子が前記フローティングゲートでは
なしに前記制御ゲートへ向かって引き寄せられるように
する段階を有する情報の記憶及び読取方法。

（26） 第１の所定の電圧は約10ボルトに等しい第（2
5）項記載の情報の記憶及び読取方法。

（27） 第２の所定の電圧は約12.5ボルトに等しい第
（25）項記載の情報の記憶及び読取方法。

（28） 第３の所定の電圧は約５ボルトに等しい第（2
5）項記載の情報の記憶及び読取方法。

（29） 第４の所定の電圧は約５ボルトに等しい第（2
5）項記載の情報の記憶及び読取方法。

（30） 基体内に第１のソース／ドレイン領域を形成す
る段階と、 傾斜形不純物特性を有するソース／ドレイン領域が形
成されるように遅い拡散速度を有する第１の形の不純物
とより速い拡散速度を有する第２の形の不純物とを打ち
込むことにより、前記基体内に第２のソース／ドレイン
領域を形成する段階と、 前記第１及び第２のソース／ドレイン領域の上に第１
の誘電体を形成する段階と、 前記第１の誘電体層の上に導電性のフローティングゲ
ートを形成する段階と、 前記フローティングゲートの上に第２の誘電体層を形
成する段階と、 前記第２の誘電体層の上に導電性の制御ゲートを形成
する段階とを有する電気的にプログラム可能なメモリセ
ルを形成する方法。

（31） 第２のソース／ドレイン領域を形成する段階
は、第１の不純物としてのヒ素と第２の不純物としての
燐とを使用することを含んでいる第（30）項記載のメモ
リセル形成方法。

（32） プログラムドレイン36と読取ドレイン34との間
にあるチャネルの一部の上に横たわるフローティングゲ
ート44内に情報に記憶させるEPROMメモリセル32におい
て、制御ゲート46は、前記フローティングゲート44によ
って覆われていない前記チャネルの部分の上に横たわる
下方部分48を有し、且つ前記フローティングゲート44の
上に横たわる上方部分50を有しており、プログラム動作
最中は、電子はソースとして作用する前記読取ドレイン
34から前記プログラムドレイン36へ流れて、熱い電子が
前記フローティングゲート44内に蓄積され、読取動作最
中は、電子は前記プログラムドレイン36から前記読取ド
レイン34へ流れて、大半の熱い電子が前記制御ゲート46
へ流れ、もって、読取動作最中は前記熱い電子は前記フ
ローティングゲート44に入らないので、より大きな駆動
電流の使用が可能であり、従ってEPROMメモリセル32が
読み取られる速度が増すことを特徴とする EPROMメモリセル。

【図面の簡単な説明】

第１図は従来のEPROMメモリセルの断面図、第２図はプ
ログラムサイクル最中の電子の流れを示す本発明のEPRO
Mセルの第１の実施例の断面図、第３図は読取サイクル
最中の電子の流れを示す本発明のEPROMセルの第１の実
施例の断面図、第４図は傾斜形読取ドレインを用いた本
発明のEPROMセルの第２の実施例の断面図、第５図は本
発明のEPROMセルのアレイを示すブロック線図である。 34、36……ソース／ドレイン領域、 40……酸化物層、 44……フローティングゲート、 46……制御ゲート。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】基体内に形成された相互間チャネル領域を
   形成する第１及び第２のソース／ドレイン領域と、 前記第１のソース／ドレイン領域に隣接する前記チャネ
   ル領域の第１の部分の上に横たわるフローティングゲー
   トと、 前記チャネル領域と前記フローティングゲートとの間の
   第１誘電体層と、 第１及び第２の区域を有する制御ゲートとを備え、前記
   第１の区域は前記フローティングゲートの上に横たわ
   り、前記第２の区域は前記第２のソース／ドレイン領域
   に隣接する前記チャネル領域の第２の部分の上に横たわ
   り、前記第２の区域は前記第１の誘電体層によって前記
   第２の部分から隔離されており、更に、 前記フローティングゲートと前記制御ゲートとの間に誘
   電体領域を提供するための第２の誘電体層を備えて成
   り、もって、前記第１及び第２のソース／ドレイン領域
   の間に印加される電圧が、メモリセルの読み取りのため
   に前記第１のソース／ドレイン領域から前記第２のソー
   ス／ドレイン領域へ電子を流れさせ、及びメモリセルの
   プログラミングのために前記第２のソース／ドレイン領
   域から前記第１のソース／ドレイン領域へ電子を流れさ
   せるようになっている電気的にプログラム可能なメモリ
   セル。