JPH01166566A - 電気的にプログラム可能なメモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一般に半導体メモリに関し、特に、大きい駆
動電流を用いて情報の読取及び書込を急速に行うことの
できるようにした改良された電気的にプログラム可能な
メモリセル（ＥＰＲＯＭセル）に関する。

〔従来の技術〕

現在市販されているＥＰＲＯＭのアクセス時間は１５０
〜２００ナノ秒の範囲内である。処理回路の速度が速く
なるにつれ、ＥＰＲＯＭに対するアクセス速度も大きく
なることが要望されている。

ＥＰＲＯＭに対するアクセス時間は、電気的プログラム
可能アレイロジック、即ちＥＰＡＬの分野において特に
重要である。ＥＰＡＬにおいては、前記ロジックが機能
することのできる速度は、内部ＥＰＲＯＭが如何よ速く
読み取られるかに依存する。即ち、ＥＰＲＯＭの読取速
度はＥＰＡＬの速度に直接関係する。

第１図は従来の典型的なＥＰＲＯＭメモリセルを示すも
のである。このＥＰＲＯＭメモリセル１０は、Ｐ−形基
板１６内に形成されたＮ十形のソース領域１２及びドレ
イン領域１４を備えている。誘電酸化物層１８が、基板
１６の面上に形成され、フローティングゲート領域２０
を取り囲んでいる。接点２２が酸化物層１８を貫通して
形成され、ソース領域１２とドレイン領域１４との電気
的接続を提供するようになっている。制御ゲート２４が
フローティングゲート２０の上方に形成され、酸化物層
１８によってフローティングゲート２０から分離されて
いる。

ＥＰＲＯＭメモリセル１０はＮチャネルトランジスタと
構造的に同様であるが、このメモリセルには、制御ゲー
ト２４と基板１６の面との間にフローティングゲート２
４が形成されている。ＥＰＲＯＭメモリセル１０は、回
りを取り巻く絶縁用酸化物層１８によって電気的に絶縁
されているフローティングゲート２０を帯電させること
により、情報を記憶する。

フローティングゲート２０は、熱い電子のチャネル注入
によって該フローティングゲート上に負の電荷を累積さ
せることにより、プログラム（書き込み）される。一般
に、フローティングゲートを帯電させるには、約１２．
５　Ｖの電圧を制御ゲート２４に印加し、その下に、ソ
ース領域１２とドレイン領域１４との間に、空乏領域ま
たはチャネルを形成する。ソース領域１２またはドレイ
ン領域１４の一方（本例においてはドレイン領域１４）
に約１０Ｖの電圧をパルス印加し、他方の領域（本例に
おいてはソース領域１２）を接地する。

これにより、Ｎチャネルトランジスタにおけると同じよ
うにソース１２からドレイン１４への電子の流れが生ず
る。制御ゲート２４上の電荷によって高い電界が生ずる
ので、ソース１２からドレイン１４へ流れる電子のうち
若干は十分のエネルギーを得、矢印２６で示すように酸
化物層１８を貫通してフローティングゲート２０に流入
する。残りの電子は、矢印２８及び３０で示すようにド
レイン１４によって吸収される。

短時間にわたり、十分な電荷がフローティングゲート２
０に堆積し、これにより、電圧しきい値（空乏領域を形
成するのに必要な電圧）はより正となる。プログラム済
みメモリセルに対しては、電圧しきい値は約７■である
。プログラム済みでないメモリセルに対しては、しきい
値電圧は約１．５Ｖである。従って、メモリセル１０を
読み取るには、３■の中間電圧を制御ゲート２４に印加
し、１．５ｖの電圧をドレイン１４に印加する。メモリ
セル１０がプログラム済みである場合には、７Ｖの電圧
しきい値を越せないので、メモリセル１０はソース１２
からドレイン１４まで導通しない。他方、メモリセル１
０がプログラム済みでない場合には、制御ゲート２４上
の３ｖは１．５Ｖの電圧しきい値を越すのに十分であり
、電流がソース１２からドレイン１４まで流れる。ソー
ス領域１２とドレイン領域との間の電流導通は、ドレイ
ン１４に接続されたセンスアンプによって検出される。

〔発明が解決しようとする課題〕

ＥＰＲＯＭのアクセス速度を高くするために従来がら行
われている解決法には有害な副作用が伴う。ＥＰＲＯＭ
速度を高めることに対する主な障害は、空乏領域の上の
酸化物を通過してフローティングゲートに入る「熱い電
子」の制御である。

ＥＦＲＯＭをプログラムするには、熱い電子をフローテ
ィングゲート内に故意に押し入れて該ゲート内に電荷を
生じさせる。しかし、読取動作最中には、熱い電子が酸
化物領域またはフローティングゲートに侵入することは
望ましくない、即ち、読取サイクル最中の熱い電子の通
過の累積効果のため、プログラムされてないフローティ
ングゲート内に電荷が蓄積され、「読取妨害」を生ずる
からである。

大きい駆動電流を用いると、ＥＦＲＯＭを読み取ること
のできる速度が高くなるが、読取妨害の率が増大する。

また、熱い電子が、空乏領域とフローティングゲートと
の間の酸化物内に捕らえられ、成る期間にわたって酸化
物領域のブレークダウンを生ずる可能性がある。

大きい駆動電流を用いるときの誤ったプログラミングを
防止するという従来から開発されている方法を用いよう
とすると、ＥＦＲＯＭの複雑性が増し、且つ大きさが大
きくなる。ＥＰＲＯＭの大きさが大きくなると、アレイ
ロジックを形成するために半導体チップ上に残っている
場所が少なくなる。従って、現在開発されているＥＰＡ
Ｌは理論密度と動作速度との間のトレードオフに直面し
ている。

以上のような事情から、ＥＰＲＯＭメモリセルの大きさ
を実質的に増大させることなしに急速読取アクセス時間
を可能ならしめるＥＰＲＯＭに対する要求が業界に起き
ている。

第１図に示すＥＰＲＯＭメモリセルにおいて、メモリセ
ル１０を読み取る速度は、駆動電流を増すことにより、
即ち、制御ゲート２４及びドレイン１４上の電圧を高く
することにより、改善することができる。しかし、駆動
電流を増すと、また、読み取り動作最中に発生する熱い
電子の数が増す。

即ち、複数回の読取を行うと、プログラム済みでないフ
ローティングゲート２０に電荷が累積し、従って電圧し
きい値が高くなる。成る時点において、この電圧しきい
値は、これがプログラム済みであるかのように読み取ら
れるような値まで、即ち、「読取妨害」として知られて
いる状態となる値まで、上昇する。

従来のＥＰＲＯＭメモリセルには、これをアレイとして
用いる場合に付随する他の問題がある。

プログラミングのために成る特別のセルを選択するには
、複数のセルのドレイン１４に成る電圧を印加し、また
、前記選択されるセルの制御ゲート２４にも成る電圧を
印加する。各セルのフローティングゲート２０とドレイ
ン１４との間の容量結合により、フローティングゲート
２ｏ上の電圧は０．６■の自然のしきい値電圧よりも高
くなり、制御ゲート２４への電圧印加なしにチャネルを
ターンオンさせる可能性があるようになる。メモリセル
１０がターンオンすると、選択外れのセル内に不所望の
大きな電流が流れ、選択されたメモリセル１０のプログ
ラミングを妨げる可能性がある。

この不所望のドレイン結合ターンオンを防止するために
、一般に、ホウ素打込みを用い、電圧しきい値を、約１
．５■よりも上の、即ち、フローティングゲート２０が
取得する可能性のある電圧よりも大きな値まで高くする
。しかし、前記打込みは、駆動電流を、従ってメモリセ
ルの読取速度を更に減少させる。

本発明の目的は、従来のＥＰＲＯＭ装置に付随する前記
従来の欠点または問題を実質的に除去または防止するよ
うにした情報記憶用の電気的にプログラム可能なメモリ
セルを提供することにある。

〔課題を解決するための手段〕

本発明の第１の態様においては、本発明のＥＰＲＯＭメ
モリセルは、内部にソース領域及びドレイン領域が形成
されている基板を有す。情報が内部に記憶されるべきフ
ローティングゲートが前記ソース領域とドレイン領域と
の間の区域の一部分の上に形成されている。前記フロー
ティングゲート及び前記ソースとドレインとの間の区域
の残部を覆うようにして制御ゲートが形成され、これに
より、その下に空乏領域が形成されるようになっている
。プログラミング最中は、前記フローティングゲートに
最も近いソース／ドレイン領域（「プログラミングドレ
イン」）に電圧を印加し、これにより、電子が前記プロ
グラミングドレインへ向かって引き寄せられて前記フロ
ーティングゲートに入るようにする。読取動作最中は、
前記制御ゲート、及び前記フローティングゲートから最
も遠いソース／ドレイン領域（「読取ドレイン」）に電
圧を印加し、標準のＥＰＲＯＭセンスアンプを用いて情
報を読み取る。

本発明の第２の態様においては、読取ドレインは、これ
に傾斜形不純物濃度特性を形成され、この傾斜形不純物
濃度特性は、前記ドレインとチャネルとの間の電圧降下
をより長い距離にわたって生じさせることによってドレ
イン領域内の電界強度を低下させるようにする。電子の
速度は電界に正比例するから、発生される熱い電子は少
なくなり、シリコン表面の酸化物障壁を越えることので
きる熱い電子は少なくなる。従って、酸化物層またはゲ
ート６！域に入る電子は少なくなる。

本発明の第３の態様においては、消去電圧しきい値を高
めるために通例用いられている不純物打込みを省く、即
ち、本発明の選択外れのメモリセルのチャネルは容量結
合されたフローティングゲートによって不注意にターン
オンするということはないからである。

〔作用〕

本発明の前記第１の態様においでは、フローティングゲ
ートの下においては、制御ゲートに対する電圧によって
生ずる電界からエネルギーを得てシリコン面の酸化物電
位障壁を越えるという電子は掻めて僅少である。この酸
化物電位障壁を越える熱い電子は、空乏領域の直上の制
御ゲートの部分の下で前記障壁を越えるのが通例である
。即ち、前記熱い電子は酸化物電位障壁を横切って制御
ゲートに入り、該ゲートに無害に吸収される。

本発明の前記第２の実施例においては、フローティング
ゲートに到達する電子が少なくなり、また、過大時間に
わたって酸化物層内に捕らえられる電子の数が減る。従
って、酸化物層に対する損傷が減る。

本発明の第３の実施例においては、消去電圧は約０．６
　Ｖの自然の電圧に留まっていることができるので、駆
動電圧が増し、そして速度が高くなる。

また、回路の複雑性が減る。

本発明及びその利点をよりよく理解できるように、以下
、本発明をその実施例について図面を参照して詳細に説
明する。

〔実施例〕

以下、本発明の実施例を第２図ないし第５図について説
明するが、各図において同様参照番号は同様部材を示す
。

第２図及び第３図は、本発明の第１の実施例のメモリセ
ルのプログラミングサイクル最中及び読取サイクル最中
の状態をそれぞれ示すものである。

本発明のＥＰＲＯＭメモリセル３２は、Ｎ−形の基板３
８内に形成されたＮ０形のソース／ドレイン領域３４「
以下、「読取ドレイン」３４と呼ぶ）、及びＮ゛形のソ
ース／ドレイン領域３６　（以下、「プログラムドレイ
ン」３６と呼ぶ）を有す。酸化物層４０が基板３Ｂの面
上に形成されている。

接点４２が、読取ドレイン３４及びプログラムドレイン
３６に至るまで酸化物層４０を貫通して形成されている
。フローティングゲート４４が９、酸化物１１４０内に
形成され、読取ドレイン３４とプログラムドレイン３６
との間の区域の一部分の上方に配置されている。制御ゲ
ート４６が酸化物層４０の頂部に形成されており、該ゲ
ートは、ドレイン３４及び３６の間の領域の上に配置さ
れた下方部分４８、並びにフローティングゲート４４の
上方に配置された上方部分５０を有す。

第２図はプログラムサイクル最中の本発明のメモリセル
３２を示すものであり、矢印５２．５４及び５６で電子
の流れを示しである。プログラムサイクル最中は、制御
ゲート４６及びプログラムドレイン３６に、第１図につ
いて説明したと同じ仕方でバイアスをかける。１２．５
　Ｖの電圧を制御ゲート４６に印加し、ＩＯＶをプログ
ラムドレイン３６に印加すると、電子は読取ドレイン３
４からプログラムドレイン３６へ流れ、前記読取ドレイ
ンはソースとして作用する。制御ゲート４６によって生
ずる電界は熱い電子を生じさせ、該電子は、矢印５２で
示すように、酸化物層４０を貫通してフローティングゲ
ート４４へ流れてこれに蓄積される。即ち、プログラム
サイクル最中は、本発明のメモリセル３２は従来のメモ
リセル１０と同じように動作する。

第３図は読取動作最中の本発明のメモリセル３２を示す
ものであり、矢印５８．６０及び６２で電子の流れを示
しである。読取ドレイン最中は、約７■の電圧しきい値
よりも低い電圧を制御ゲート４６に印加する。本実施例
においては、この電圧は約５ｖである。同様に、５ｖを
読取ドレイン３４に印加し、このようにしてプログラム
ドレイン３６から読取ドレイン３４へ電流を流れさせる
。

この場合、前記プログラムドレインはソースとして作用
する。制御ゲート４６及び読取ドレイン３４上のより高
い電圧によって大きな駆動電流が生ずるので、若干の熱
い電子が生ずる。しかし、この熱い電子は、矢印５８で
示すように、制御ゲート４６の下方部分４８の下の領域
において酸化物層４０を貫通する。従って、前記熱い電
子は、フローティングゲート４４ではなしに、制御ゲー
ト４６によって吸収される。駆動電流が大きいのにかか
わらず、僅少数の熱い電子しかフローティングゲート４
４に到達しない。しかし、駆動電流を大きくすればセン
スアンプがメモリセル３２内の電流をより速く感知する
ことができる。

本発明のメモリセルは、読取動作最中に駆動電流を３倍
増大させることができるものと考えられる。これは、本
発明のＥＰＲＯＭメモリセルが、セルの面積を格別増す
ことなしに、または、読取妨害をより多く生じさせるこ
となしに、より大きな速度を提供することができるとい
う技術的利点を提供するものである。

本発明のメモリセルは、従来のメモリセルを作るために
用いる標準のリトグラフィ法を用いて形成することがで
きる。通例の仕方でモート形隔離部を形成した後、基板
３８の面上にゲート酸化物４０ａを形成し、そして、好
ましくはドープ済みポリシリコンを用いてフローティン
グゲートを堆積させる。好ましくは０ＮＯ（酸化物／窒
化物／酸化物）を用いて中間レベル誘電体４０ｂを堆積
させ、そしてこのＯＮＯ／ポリシリコンのスタックをエ
ツチングする。次いで、通過ゲート酸化物４０ｃを成長
させ、そして、制御ゲート材料、好ましくはドープ済み
ポリシリコンを堆積させ、パターン付けし、及びエツチ
ングして第２図ないし第４図に示すゲート構造を形成す
る。次に、ソース／ドレイン領域３４及び３６を打ち込
んでゲートと自己整合させる。

第４図に本発明のＥＰＲＯＭメモリセルの他の実施例を
示す０本実施例においては、メモリセル６４は、傾斜形
不純物濃度特性を有する読取ドレイン６６を有している
。これとの比較のために、通例のソース／ドレイン領域
６８を破線で示しである。読取動作最中は、前記傾斜形
の読取ドレイン６６が、ソースの作用をなすプログラム
ドレイン３６から傾斜形読取ドレイン６６まで通過する
電子の場を広がらせる。傾斜形読取ドレイン６６によっ
てより大きな空乏領域が生ずるので、ドレイン６６とチ
ャネルとの間の電圧降下がより長い距離にわたって生じ
、ドレイン領域内の電界強度が低下する。電子の速度は
電界に正比例するから、発生する熱い電子は少なくなる
。従って、さもなければ多数の熱い電子が酸化物層４０
を貫通するのであるが、かかる熱い電子が減る。

前記傾斜形ドレインは、大量のヒ素（約５×１０１’／
ａＪ）及び少量の燐（約５　Ｘ　１０　”／ｃｄ）を打
込むことによって形成される。高温アニール最中に、前
記燐はヒ素よりも速く拡散する。従って、燐及びヒ素の
濃度は表面において高く、そして燐の濃度は前記面の下
では次第に低下する。

本発明のこの実施例のメモリセルにはいくつかの技術的
利点がある。第一に、読取ドレイン６６における電子の
場を広げることにより、発生させられて酸化物層４０を
貫通する熱い電子が少なくなる。酸化物層４０の貫通は
望ましいものではない。即ち、若干の熱い電子が酸化物
層４０内に捕らえられ、フローティングゲート４４へも
制御ゲ−ト４６へも流れなくなるからである。−その結
果、酸化物層４０のブレークダウンが生じ、セルが作動
不能となる。メモリセル６４は、読取動作最中に酸化物
層４０を貫通する熱い電子の数を減らすので、信頼性の
より高いセルが得られる。

傾斜形ドレイン６６は従来のＥＰＲＯＭメモリセルｌＯ
とともに用いることもできる。この場合には、熱い電子
の数は前記傾斜形ドレインによって減り、従って、セル
読取りの際に用いる駆動電流をより大きくすることがで
きる。傾斜形ドレインを用いる場合には、電子が前記傾
斜形ドレインへ向かって流れているときに読取を行い、
電子が前記傾斜形ドレインから遠（へ流れているときに
プログラミングを行うということが必要である。

第５図は、メモリアレイとなっている本発明のＥＰＲＯ
Ｍメモリアレイ３２を示すものである。

このメモリアレイは前記第２の実施例のメモリセル６４
に対しても用いることができる。アレイ７０は複数のメ
モリセル３２（または６４）から成っている。ソース／
ドレイン領域３４及び３６は、カラムデコード回路７４
によって制御されるビットライン７２に接続されている
。ワードライン７６が、メモリセル３２の制御ゲート４
６に、及びワードデコード回路７７に接続されている。

センスアンプ７８が前記カラムデコード回路に接続され
、選択されたビットライン相互間の電流を感知するよう
になっている。ＥＰＲＯＭメモリアレイ７０がＥＰＡＬ
回路の一部である場合には、センスアンプ７８をＥＰＡ
Ｌロジック８０に接続する。

作動においては、所望のワードライン７６に、ならびに
選択されたメモリセル３２の読取ドレイン３４及び書込
ドレイン即ちプログラムドレイン３６に接続されたビッ
トライン７２に電圧を印加することにより、個々のメモ
リ素子にアクセスする。読取動作最中は、読取ドレイン
３４に電圧を印加し、ソースとして作用するプログラム
ドレイン３６にアース電圧を加える。残りのビットライ
ン７２は読取動作最中は浮いている。カラムデコード回
路７４が、前記選択されたセルに付随するビットライン
をセンスアンプ７Ｂに接続する。該センスアンプは、ピ
ントライン７２相互間の電流を感知することにより、前
記セルがプログラムされたかどうかを測定する。

書込動作最中は、選択されたメモリのプログラムドレイ
ン３６に接続されたビットライン７２を正の電圧源に接
続し、ソースとして作用する読取ドレイン３４をアース
に接続する。残りのビットラインはプログラミング動作
最中は浮いている。

その結果としてソースとドレインとの間に流れる電流に
より、熱い電子がフローティングゲート４６へ流れるこ
とになる。

〔発明の効果〕

本発明のメモリセルのフローティングゲートの設計によ
り、第１図について前述した結合ドレインによるターン
オンが生ずるということがなくなる。フローティングゲ
ート４４はソース／ドレイン領域３４と３６との間のチ
ャネルの一部を覆っているに過ぎないから、フローティ
ングゲート４４の上の容量性電圧はソース／ドレイン領
域３４と３６との間に伝導性を生じさせるには不十分で
ある。従って、従来のトランジスタの場合におけるよう
に電圧しきい値を高くするための打込みを行うというこ
とは不必要となる。従って、駆動電流が更に増し、従っ
て、本発明のメモリセルが読み取られる速度は更に高く
なる。また、メモリセルの形成についての複雑性が減る
。

以上、本発明をその実施例について詳細に説明したが、
特許請求の範囲に記載のごとき本発明の精神及び範囲を
逸脱することなしに種々の置換え及び変更を行うことが
可能である。

以上の記載に関連して、以下の各項を開示する。

（１１基体内に形成さて相互間にチャネル領域を形成す
る第１及び第２のソース／ドレイン領域と、前記第１の
ソース／ドレイン領域に隣接する前記チャネル領域の第
１の部分の上に横たわるフローティングゲートと、 前記チャネル領域と前記フローティングゲートとの間の
第１誘電体層と、 第１及び第２の区域を有する制御ゲートとを備え、前記
第１の区域は前記フローティングゲートの上に横たわり
、前記第２の区域は前記第２のソース／ドレイン領域に
隣接する前記チャネル領域の第２の部分の上に横たわり
、前記第２の区域は前記第１の誘電体層によって前記第
２の部分から隔離されており、更に、 前記フローティングゲートと前記制御ゲートとの間に誘
電体領域を提供するための第２の誘電体層を備えて成り
、もって、前記第１及び第２のソース／ドレイン領域の
間に印加される電圧が、メモリセルの読み取りのために
前記第１のソース／ドレイン領域から前記第２のソース
／ドレイン領域へ電子を流れさせ、及びメモリセルのプ
ログラミングのために前記第２のソース／ドレイン領域
から前記第１のソース／ドレイン領域へ電子を流れさせ
るようになっている電気的にプログラム可能なメモリセ
ル。

（２）メモリセルを読み取るため、またはメモリセルを
プログラムするため、制御ゲートに電圧を印加するため
のワード選択回路を更に備えている第（１１項記載の電
気的にプログラム可能なメモリセル。

（３）第１及び第２のソース／ドレイン領域に電圧を印
加するためのビット選択回路を更に備えている第（１１
項記載の電気的にプログラム可能なメモリセル。

（４）　　ビット選択回路は、プログラミングサイクル
最中に第２のソース／ドレイン領域に比べて正の電圧を
第１のソース／ドレイン領域上に発生させるための回路
を具備し、これによって発生させられる熱い電子が第１
の誘電体層を貫通してフローティングゲートへ向かって
流れるようになっている第（３）項記載の電気的にプロ
グラム可能なメモリセル。

（５）　　ビット選択回路は、読取サイクル最中に第１
のソース／ドレイン領域に比べて正の電圧を第２のソー
ス／ドレイン領域上に発生させるための回路を具備し、
これによって発生させられる熱い電子の大きな部分が第
１の誘電体層を貫通して制御ゲートへ向かって流れるよ
うになっている第（３）項記載の電気的にプログラム可
能なメモリセル。

（６）読取動作最中に第１及び第２のソース／ドレイン
領域の間の電流を感知するための感知回路を更に備えて
いる第（３）項記載の電気的にプログラム可能なメモリ
セル。

（７）第２のソース／ドレイン領域は、前記第２のソー
ス／ドレイン領域とチャネルとの間の電圧降下が生ずる
距離を増すため、傾斜形不純物濃度特性を有し、もって
読取動作最中に熱い電子の発生が減るようになっている
第（１１項記載の電気的にプログラム可能なメモリセル
。

（８）第２のソース／ドレイン領域は、基体の表面から
前記第２のソース／ドレイン領域の底部へ向かって不純
物の濃度が次第に減っている第（７）項記載の電気的に
プログラム可能なメモリセル。

（９）第１の導電形の半導体基体と、 前記基体の上に横たわるフローティングゲートと、 前記フローティングゲートを前記基体から電気的に隔離
するための第１の誘電体層と、前記フローティングゲー
トの上に横たわる第２の誘電体層と、 前記第２の誘電体層の上に横たわり、その下の前記基体
内にチャネルを形成する制御ゲートと、前記基体内に形
成された第２の導電形の第１のソース／ドレイン領域と
、 傾斜形不純物濃度特性の半導体を有する第２のソース／
ドレイン領域とを備えて成り、前記第１及び第２のソー
ス／ドレイン領域の間に印加される電圧が、前記第１の
ソース／ドレイン領域から前記第２のソース／ドレイン
領域へ電子を流れさせて前記第２のソース／ドレイン領
域によって前記基体の表面から遠くへ分散させ、発生さ
せられて前記フローティングゲート内へ前記第１の誘電
体層を貫通する熱い電子の数を減少させるようになって
いる電気的にプログラム可能なメモリセル。

αω　第１のソース／ドレイン領域は傾斜形でなく、も
って、第２のソース／ドレイン領域から前記第１のソー
ス／ドレイン領域への電子の流れを生じさせる第１の所
定の電圧に応答して第１の酸化物層を貫通する電子の数
が、大きさ同等で極性反対の第２の所定の電圧に応答し
て前記第１の酸化物層を貫通する電子の数よりも多くな
るようになっている第（９）項記載の電気的にプログラ
ム可能なメモリセル。

αυ　第２のソース／ドレイン領域の不純物濃度は、基
体の表面から前記第２のソース／ドレイン領域の底部へ
向かって次第に減少している第（９）項記載の電気的に
プログラム可能なメモリセル。

叩　メモリセルを読み取るため、またはメモリセルをプ
ログラムするため、制御ゲートに電圧を印加するための
ワード選択回路を更に備えている第（９）項記載の電気
的にプログラム可能なメモリセル。

α湯　制御ゲートに印加される電圧は、第１及び第２の
ソース／ドレイン領域に接続されたビット選択回路によ
って発生される第（９）項記載の電気的にプログラム可
能なメモリセル。

α〜　ビット選択回路は、プログラミング動作最中に第
１のソース／ドレイン領域への電子の流れを発生させる
ための第１の所定の電圧を発生し、及び読取動作最中に
第２のソース／ドレイン領域への電子の流れを発生させ
る第２の所定の電圧を発生する第０９項記載の電気的に
プログラム可能なメモリセル。

Ｑ５１　　フローティングゲートは、チャネル領域の第
１の部分の上に横たわり、第２のソース／ドレイン領域
に隣接する前記チャネルの第２の部分の上に横たわって
いない第（９）項記載の電気的にプログラム可能なメモ
リセル。

Ｏｆ９　　制御ゲートは、チャネル領域の第２の部分及
びフローティングゲートの上に横たわる細長い制御ゲー
トから成っている第０９項記載の電気的にプログラム可
能なメモリセル。

０η　電気的にプログラム可能なメモリセルのアレイを
備えたＥＰＲＯＭメモリ回路において、前記電気的にプ
ログラム可能なアレイは、基体内に形成された相互間に
チャネル領域を形成する第１及び第２のソース／ドレイ
ン領域と、前記第１のソース／ドレイン領域に隣接する
前記チャネル領域の第１の部分の上に横たわってこれか
ら絶縁されたフローティングゲートと、第１及び第２の
区域を有する制御ゲートとを具備し、前記第１の区域は
前記フローティングゲートの上に横たわってこれから絶
縁され、前記第２の区域は前記第２のソース／ドレイン
領域に隣接する前記チャネル領域の第２の部分の上に横
たわってこれから絶縁され、前記制御ゲートは前記フロ
ーティングゲートから絶縁されており、更に、選択され
たセルの前記第１及び第２のソース／ドレイン領域の間
に電圧を加えるこめ、各セルの前記第１及び第２のソー
ス／ドレイン領域に接続されたビット選択回路と、 前記選択されたメモリセルの制御ゲートに電圧を加える
ためのワード選択回路とを具備しているＥＰＲＯＭメモ
リ回路。

α梼　電気的にプログラム可能なメモリセルの第２のソ
ース／ドレイン領域は傾斜形不純物濃度特性を有してい
る第０９項記載のメモリ回路。

（至）ビット選択回路は、読取のため、選択されたセル
に対して第１の所定の電圧を発生し、及び、メモリセル
をプログラムするため、前記第１の所定の電圧と反対極
性の第２の所定の電圧を発生する第０９項記載のメモリ
回路。

ＣＨＩ　　Ｅ　Ｆ　ＲＯＭメモリ回路に接続されたＥＰ
ＡＬ論理アレイを更に備えている第匝項記載のメモリ回
路。

（２１）　　相互間にチャネル領域を形成する第１及び
第２のソース／ドレイン領域を基体内に形成する段階と
、 前記基体の上に横たわる第１の誘電体層を形成する段階
と、 前記誘電体層の上、及び前記第１のソース／ドレイン領
域に隣接する前記チャネル領域の第１の部分の上にフロ
ーティングゲート領域を形成する段階と、 前記フローティングゲートの上に第２の誘電体層を形成
する段階と、 前記第１のソース／ドレイン領域に隣接する前記チャネ
ル領域の第２の部分の上、及び前記第２の誘電体層の上
に制御ゲートを形成する段階とを有し、もって、前記第
１のソース／ドレイン領域から前記第２のソース／ドレ
イン領域へ流れる熱い電子が前記制御ゲートへ引き寄せ
られ、前記第２のソース／ドレイン領域から前記第１の
ソース／ドレイン領域へ向かって流れる熱い電子が前記
フローティングゲートへ向かって引き寄せられるように
なることを特徴とする電気的にプログラム可能なメモリ
セルを形成する方法。

（２２）　　ワード選択回路を制御ゲートに接続する段
階を更に有する第（２１）項記載のメモリセル形成方法
。

（２３）第１及び第２のソース／ドレイン領域の間に電
圧を発生させるため、ビット選択回路を前記第１及び第
２のソース／ドレイン領域に接続する段階を更に有する
第（２１）項記載のメモリセル形成方法。

（２４）　　第２のソース／ドレイン領域を形成する段
階は、傾斜形ソース／ドレイン領域を形成することを含
んでいる第（２１）項記載のメモリセル形成方法。

（２５）電気的にプログラム可能なメモリセル内に情報
を記憶させ及びこれを読みとる方法において、 情報をフローティングゲート内に記憶させるため、第１
及び第２のソース／ドレイン領域の間に第１の所定の電
圧を印加し、もって前記第１のソース／ドレイン領域へ
向かう電子の流れが減少するようにする段階と、 情報を前記フローティングゲート内に記憶させるため、
制御ゲートに第２の所定の電圧を印加し、もって前記電
子の流れが熱い電子を生成させ、前記熱い電子は誘電体
層を貫通して前記フローティングゲート内へ流れるよう
にする段階と、メモリセルから情報を読み取るため、前
記第１及び第２のソース／ドレイン領域の間に第３の所
定の電圧を印加する段階とを有し、前記第３の所定の電
圧は前記第１のソース／ドレイン領域から前記第２のソ
ース／ドレイン領域への電子の流れを誘発し、更に、 情報を読み取るため、前記制御ゲートに第４の所定の電
圧を印加し、もって、前記第３及び第４の電圧によって
発生された熱い電子が前記フローティングゲートではな
しに前記制御ゲートへ向かって引き寄せられるようにす
る段階を有する情報の記憶及び読取方法。

（２６）第１の所定の電圧は約１０ボルトに等しい第（
２５）項記載の情報の記憶及び読取方法。

（２７）第２の所定の電圧は約１２．５ボルトに等しい
第（２５）項記載の情報の記憶及び読取方法。

（２８）第３の所定の電圧は約５ボルトに等しい第（２
５）項記載の情報の記憶及び読取方法。

（２９）第４の所定の電圧は約５ボルトに等しい第（２
５）項記載の情報の記憶及び読取方法。

（３０）基体内に第１のソース／ドレイン領域を形成す
る段階と、 傾斜形不純物特性を有するソース／ドレイン領域が形成
されるように遅い拡散速度を有する第１の形の不純物と
より速い拡散速度を有する第２の形の不純物とを打ち込
むことにより、前記基体内に第２のソース／ドレイン領
域を形成する段階と、前記第１及び第２のソース／ドレ
イン領域の上に第１の誘電体層を形成する段階と、 前記第１の誘電体層の上に導電性のフローティングゲー
トを形成する段階と、 前記フローティングゲートの上に第２の誘電体層を形成
する段階と、 前記第２の誘電体層の上に導電性の制御ゲートを形成す
る段階とを有する電気的にプログラム可能なメモリセル
を形成する方法。

（３１）　　第２のソース／ドレイン領域を形成する段
階は、第１の不純物としてのヒ素と第２の不純物として
の燐とを使用することを含んでいる第（３０）項記載の
メモリセル形成方法。

（３２）　　プログラムドレイン３６と読取ドレイン３
４との間にあるチャネルの一部の上に横たわるフローテ
ィングゲート４４内に情報に記憶させるＥＰＲＯＭメモ
リセル３２において、制御ゲート４６は、前記フローテ
ィングゲート４４によって覆われていない前記チャネル
の部分の上に横たわる下方部分４８を有し、且つ前記フ
ローティングゲート４４の上に横たわる上方部分５０を
有しており、プログラム動作最中は、電子はソースとし
て作用する前記読取ドレイン３４から前記プログラムド
レイン３６へ流れて、熱い電子が前記フローティングゲ
ート４４内に蓄積され、読取動作最中は、電子は前記プ
ログラムドレイン３６から前記読取ドレイン３４へ流れ
て、大半の熱い電子が前記制御ゲート４６へ流れ、もっ
て、読取動作最中は前記熱い電子は前記フローティング
ゲート４４に入らないので、より大きな駆動電流の使用
が可能であり、従ってＥＰＲＯＭメモリセル３２が読み
取られる速度が増すことを特徴とするＥＰＲＯＭメモリ
セル。

【図面の簡単な説明】

第１図は従来のＥＰＲＯＭメモリセルの断面図、第２図
はプログラムサイクル最中の電子の流れを示す本発明の
ＥＰＲＯＭセルの第１の実施例の断面図、第３図は読取
サイクル最中の電子の流れを示す本発明のＥＰＲＯＭセ
ルの第１の実施例の断面図、第４図は傾斜形読取ドレイ
ンを用いた本発明のＥＰＲＯＭセルの第２の実施例の断
面図、第５図は本発明のＥＰＲＯＭセルのアレイを示す
ブロック線図である。 ３４．３６・・・ソース／ドレイン領域、４０・・・酸
化物層、 ４４・・・フローティングゲート、 ４６・・・制御ゲート。 手続補正書（方式） 特許庁長官　吉　１）文　毅　殿 ■、事件の表示　　　昭和６３年特許願第２４５８３６
号２、発明の名称　　　電気的にプログラム可能なメモ
リセル３、補正をする者 事件との関係　　出願人 ４、代理人 ５、補正命令の日付　　昭和６３年１２月２０日（内釜
に反更Ｉ山し）

Claims (1)

1. 【特許請求の範囲】 基体内に形成された相互間チャネル領域を形成する第１
   及び第２のソース／ドレイン領域と、前記第１のソース
   ／ドレイン領域に隣接する前記チャネル領域の第１の部
   分の上に横たわるフローティングゲートと、 前記チャネル領域と前記フローティングゲートとの間の
   第１誘電体層と、 第１及び第２の区域を有する制御ゲートとを備え、前記
   第１の区域は前記フローティングゲートの上に横たわり
   、前記第２の区域は前記第２のソース／ドレイン領域に
   隣接する前記チャネル領域の第２の部分の上に横たわり
   、前記第２の区域は前記第１の誘電体層によって前記第
   ２の部分から隔離されており、更に、 前記フローティングゲートと前記制御ゲートとの間に誘
   電体領域を提供するための第２の誘電体層を備えて成り
   、もって、前記第１及び第２のソース／ドレイン領域の
   間に印加される電圧が、メモリセルの読み取りのために
   前記第１のソース／ドレイン領域から前記第２のソース
   ／ドレイン領域へ電子を流れさせ、及びメモリセルのプ
   ログラミングのために前記第２のソース／ドレイン領域
   から前記第１のソース／ドレイン領域へ電子を流れさせ
   るようになっている電気的にプログラム可能なメモリセ
   ル。