JP5185710B2 - 電気経路およびメモリセルのフローティングゲートから電荷を消去する方法 - Google Patents
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Description
ト24は、そのためデータビットを表わす電荷をストアする。
のメモリセルのフローティングゲートからそのチャネルを介してチャネルラインに電子を駆動する。
2の表面下に埋込まれることを可能にするに十分なエネルギで注入することによって製造される。埋込層500の配置は、埋込層がnウェル302および残りの基板12からpウェル300によって確実に分離されるように制御される。nウェル302および残りの基板12からの分離がなければ、接合漏れおよび接合破壊が生じるおそれがある。接合漏れまたは接合破壊が生じると、埋込層500は、タップ領域304と基板12を支持する電流シンクとの間に、チャネルラインに印加された消去電圧が消去を行なえなくする経路を生み出してしまう。
Claims (4)
- フラッシュEPROMメモリセルのアレイの複数のチャネルに設けられる電気経路であって、前記フラッシュEPROMメモリセルのアレイは第1の導電型を有する相対的に低濃度にドープされた基板の第1ウェル中に設けられ、前記第1ウェルは第2の導電型の第2ウェル中に設けられ、前記電気経路は、
前記第1ウェル中に設けられ、第1の導電型を有しかつ相対的に高濃度にドープされた埋込層を含み、前記埋込層は前記第1ウェルによって前記第2ウェルから分離されており、前記電気経路は、
前記埋込層と間隔をおいて前記第1ウェル中に設けられ、相対的に高濃度にドープされた第1の導電型のタップをさらに含み、前記電気経路は、
チャネル電流を運ぶために前記基板の表面上に設けられるチャネルラインを形成する導電性材料をさらに含み、
前記タップは前記チャネル電流を前記埋込層に結合するために前記チャネルラインに接触し、
前記埋込層は、前記チャネル電流を前記フラッシュEPROMメモリセルのアレイの前記複数のチャネルのそれぞれに結合するために、前記複数のチャネルが並ぶ方向に沿って延びるように与えられ、前記アレイはさらに、
前記第1ウェルによって前記埋込層から分離された、前記第1ウェル中に設けられた第2導電型の複数のソース領域およびドレイン領域を含み、前記複数のソース領域およびドレイン領域は、それぞれ、その間の前記第1導電型ウェル中に前記複数のチャネルのうちの1つを規定し、前記アレイはさらに、
複数のフローティングゲートを含み、
前記複数のフローティングゲートの各々は前記複数のチャネルのうち1つと重畳し、前記アレイはさらに、複数の制御ゲートを含み、前記複数の制御ゲートの各々は前記複数のフローティングゲートのうち1つと重畳し、前記アレイはさらに、
複数のラインを含み、前記複数のラインは、前記複数のソース領域およびドレイン領域にそれぞれ接触するソースラインおよびドレインラインと、前記複数の制御ゲートに接触する制御ゲートラインと、前記タップ領域に接触する前記チャネルラインとを有する、電気経路。 - 前記埋込層は前記タップおよび前記フラッシュEPROMメモリセルのアレイの前記チャネルの下層にある、請求項1に記載の電気経路。
- フラッシュEPROMメモリセルのアレイの複数のチャネルに設けられた電気経路であって、前記フラッシュEPROMメモリセルは基板のp型ウェル中に形成され、前記p型ウェルはn型ウェル内に設けられ、前記電気経路は、
前記p型ウェル内に設けられたp+型埋込層を含み、前記p+型埋込層は前記p型ウェルによって前記n型ウェルから分離されており、前記電気経路は、
前記p+型埋込層と間隔をおいて前記p型ウェル中に設けられ、相対的に高濃度にドープされたp+型タップ領域をさらに含み、前記電気経路は、
チャネル電流を運ぶために基板の表面上に設けられるチャネルラインを形成する導電性材料をさらに含み、
前記p+型タップは前記チャネル電流を前記p+型埋込層に結合するために前記チャネルラインに接触し、
前記p+型埋込層は、前記チャネル電流を前記フラッシュEPROMメモリセルの前記アレイの前記複数のチャネルのそれぞれに結合するために、前記フラッシュEPROMメモリセルの前記複数のチャネルが並ぶ方向に沿って延びるように与えられ、前記アレイは、さらに
前記p型ウェルによって前記p+型埋込層から分離された、前記p型ウェル中に設けられたn型の複数のソース領域およびドレイン領域を含み、前記複数のソース領域およびドレイン領域は、それぞれ、その間の前記p型ウェル中に前記複数のチャネルのうちの1つを規定し、前記アレイはさらに、
複数のフローティングゲートを含み、
前記フローティングゲートの各々は前記複数のチャネルのうち1つと重畳し、前記アレイはさらに、複数の制御ゲートを含み、前記制御ゲートの各々は前記複数のフローティングゲートのうち1つと重畳し、前記アレイはさらに、
複数のラインを含み、前記複数のラインは、前記複数のソース領域およびドレイン領域にそれぞれ接触するソースラインおよびドレインラインと、前記複数の制御ゲートに接触する制御ゲートラインと、前記タップ領域に接触するチャネルラインとを有する、電気経路。 - 前記制御ゲートラインと前記チャネルラインとの間に電荷を前記フローティングゲートから駆動するに十分な電圧差を与えることを含む、請求項3に記載の電気経路を有するフラッシュEPROMメモリセルのフローティングゲートから電荷を消去する方法。
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