JP3383428B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電源電圧の他に高電圧を
必要とする半導体記憶装置に関する。

【０００２】

【従来の技術】電源電圧の他に高電圧を必要とする半導
体記憶装置として、不揮発性半導体記憶装置、特にＥＥ
ＰＲＯＭが挙げられる。以下では従来の技術の一例とし
てＥＥＰＲＯＭを取り上げて問題点を示す。

【０００３】ＥＥＰＲＯＭでは、電源で供給される電位
（Ｖ_cc）の他に、書き込み・消去用に電源電位より高い
電位（Ｖ_pp）が必要であり、またこの他にＶ_ccとＶ_ppの
中間のＶ_m 呼ばれる電位が必要なこともある。従って駆
動する電圧の違いによって２乃至３種類の周辺回路用ト
ランジスタが必要になる。これらの違いはゲート絶縁膜
厚及び最小デザインルールにより達成される。

【０００４】例えば、Ｖ_pp用トランジスタとしてはゲー
ト絶縁膜厚が５０ｎｍのものが、Ｖ_m 及びＶ_cc用のトラ
ンジスタとしてはゲート絶縁膜厚が２５ｎｍのものが用
いられる。またセルトランジスタでは、例えば、１０ｎ
ｍの絶縁膜の上に２００ｎｍ程度の多結晶シリコン膜に
よる浮遊ゲート電極が形成され、更にその上に３０ｎｍ
程度の絶縁膜を介して３００ｎｍ程度の制御ゲートが積
層される。従来は、周辺回路用トランジスタはＰ型ウェ
ル及びＮ型ウェル上に形成され、セルトランジスタは別
のＰ型ウェル上に形成される。

【０００５】図１４は従来のＥＥＰＲＯＭを概略的に示
す図であり、（ａ）は平面図、（ｂ）は（ａ）のXIVB−
XIVB線断面図である。図１４は、Ｖ_pp用のＮ_chトランジ
スタ５、Ｖ_m ／Ｖ_cc用のＮ_chトランジスタ６及びＰ_chト
ランジスタ７を用いる例を示す。この例において、Ｎ型
基板１内にＰ型ウェル２及びＮ型ウェル３が形成され
る。Ｖ_pp用のＮ_chトランジスタ５及びＶ_m ／Ｖ_cc用のＮ
_chトランジスタ６はＰ型ウェル２上に、Ｖ_m ／Ｖ_cc用の
Ｐ_chトランジスタ７はＰ型ウェル２中に形成されたＮ型
ウェル３上に、セルトランジスタ８はＰ型ウェル２上に
夫々形成される。

【０００６】図１５（ａ）は図１４（ｂ）のＡ−Ａ、Ｂ
−Ｂ線に沿った断面の不純物濃度プロファイルを、図１
５（ｂ）は図１４（ｂ）のＣ−Ｃ線に沿った断面の不純
物濃度プロファイルを夫々示す。Ａ−Ａ線断面とＢ−Ｂ
線断面とで不純物濃度プロファイルが異なるのはトラン
ジスタのしきい値合わせ込みのためのチャンネル不純物
注入に関するものだけであり、図１５ではその違いは省
略してある。不純物濃度は、図示の如く、Ｎ型基板１、
Ｐ型ウェル２、Ｎ型ウェル３の順で高くなっている。

【０００７】これらのウェル２、３を形成するプロセス
は図１６図示の通りである。先ず、Ｎ型シリコン基板１
上に１００ｎｍ程度の酸化膜２０を形成する。次に、レ
ジスト膜２１を塗布し、Ｐ型ウェル２のパターンをフォ
トリソグラフィにより転写して形成する。次に、ボロン
をイオン注入し（図１６（ａ））、レジスト膜を取り除
いてから熱拡散させ、Ｐ型ウェル２を形成する。

【０００８】次に、再びレジスト膜２２を塗布し、Ｎ型
ウェル３のパターンをフォトリソグラフィにより転写し
形成する。次に、燐をイオン注入し（図１６（ｂ））、
レジスト膜２２を取り除いてから熱拡散させ、Ｎ型ウェ
ル３を形成する（図１６（ｃ））。

【０００９】この従来のＥＥＰＲＯＭに使われるトラン
ジスタの内、Ｖ_ppを駆動するＮ型チャンネルのＩタイプ
のトランジスタ５は、公知の昇圧回路を用いるかぎりに
おいて、昇圧回路の効率を上げるため、できるかぎり基
板バイアス効果の少ないトランジスタを用いるのが望ま
しい。

【００１０】また、図６のような公知の転送回路を用い
る場合に、Ｖinput が完全に転送できて、Ｖout ＝Ｖin
put となるには、 Ｖinput −Ｖ_th3 ＋Ｖ_cc−Ｖ_th2 ≧Ｖinput ………（１） が成り立つことが必要である。ここでＶ_th2 、Ｖ_th3 は
夫々Ｔ_r2とＴ_r3の基板バイアスがＶinput の時のしきい
値である。従ってＶ_th2 ＝Ｖ_th3 ＝Ｖ_thである時、Ｖ_th
＜Ｖ_cc／２でなければならない。故に、Ｖ_ppを図６の回
路によって転送しようとするとＴ_r2及びＴ_r3のしきい値
はＶ_ppの基板バイアスの下でＶ_cc／２でなければならな
いというかなり厳しい規格を満たさなければならない。

【００１１】そこで、基板バイアス効果の少ないトラン
ジスタを作るためにはＰ型ウェル２の不純物濃度を下げ
るのが望ましいが、以下の理由により困難である。 （１）少なくともＮ型基板１の濃度よりＰ型ウェル２の
不純物濃度は高くなければならない。

【００１２】（２）Ｐ型ウェル２中に作るトランジスタ
の拡散層からＮ型基板１へのパンチスルーを抑えるため
にＰ型ウェル２にはある程度の不純物濃度と深さが必要
であり、不純物濃度を下げると深いウェルが必要にな
る。このことはＰ型ウェルのために長時間の拡散を行わ
なければならないことを意味し、工期短縮と製造コスト
削減の観点から望ましくない。

【００１３】またＰ型ウェルの不純物濃度が低い場合に
は、トランジスタがパンチスルーしやすくなる、或い
は、トランジスタの基板電流に対する抵抗が高くなりラ
ッチアップが起こりやすくなるなどの問題が生じる。

【００１４】

【発明が解決しようとする課題】本発明は上述の従来の
技術の問題点を考慮してなされたものであり、Ｖ_ppを駆
動するトランジスタの基板バイアス効果を減らしつつ、
パンチスルー耐圧に関しては十分な値が得られ、且つＶ
_m 及びＶ_ccを駆動するトランジスタのパンチスルー耐圧
に関しても十分な値が得られ、更に基板／ウェル抵抗も
軽減させることが可能な半導体記憶装置を提供すること
を目的とする。

【００１５】

【課題を解決するための手段】本発明の骨子は、Ｖ_m 及
びＶ_ccを駆動するＭＯＳトランジスタをウェル上に作る
一方、Ｖ_ppを駆動するＭＯＳトランジスタを基板上に作
ることによりＶ_m 、Ｖ_cc用のトランジスタの性能を低下
させずに、Ｖ_pp用のトランジスタの基板バイアス効果を
軽減したことにある。

【００１６】Ｖ_pp用のトランジスタを基板上に直接作っ
た場合、チャンネル部の低い不純物濃度によってパンチ
スルー耐圧が減少する、或いは基板の方がウェルより抵
抗が高いために基板電流に対する抵抗が上昇する、とい
った問題が予想される。しかし、パンチスルー耐圧に関
しては、基板の表面に対して小量の不純物を注入するこ
とにより解決することができる。また、基板電流に対す
る抵抗に関しては、素子領域の周りに不純物濃度の高い
包囲層を形成し、これを基板に対するコンタクトの直下
まで延在させ、基板電流のための電流路を形成すること
により解決することができる。

【００１７】

【作用】本発明によれば、Ｖ_pp用のトランジスタが不純
物濃度の低い基板上に形成される。このため、Ｖ_pp用の
トランジスタの基板バイアス効果が軽減され、そのしき
い値を低く抑えることができる。従って、公知の昇圧回
路を用いても昇圧回路の効率を上げることができる。

【００１８】

【実施例】図１は本発明の実施例に係る半導体記憶装置
を概略的に示す図であり、（ａ）は平面図、（ｂ）は
（ａ）のIB−IB線断面図である。本実施例では電源電圧
の他に高電圧を必要とする半導体記憶装置の例としてＥ
ＥＰＲＯＭを示している。

【００１９】ＥＥＰＲＯＭでは、電源で供給される電位
（Ｖ_cc）の他に、書き込み・消去用に電源電位より高い
電位（Ｖ_pp）が必要であり、またこの他にＶ_ccとＶ_ppの
中間のＶ_m 呼ばれる電位が必要なこともある。

【００２０】図１に示すように、本実施例においては、
Ｖ_pp用のＮ_chＭＯＳトランジスタ１５がＰ型シリコン基
板１１上に形成される。また、Ｖ_m ／Ｖ_cc用のＮ_chＭＯ
Ｓトランジスタ１６はＰ型ウェル１２上に、Ｖ_m ／Ｖ_cc
用のＰ_chＭＯＳトランジスタ１７はＮ型ウェル１３上
に、セルトランジスタ１８はＮ型ウェル１３内に形成さ
れたＰ型ウェル１２上に夫々形成される。なお、図１
（ｂ）において、符号１９は絶縁酸化膜を示し、また各
トランジスタのソース及びドレイン層は省略されてい
る。

【００２１】これらのウェル１２、１３を形成するプロ
セスは以下の通りである。以下では本発明にかかる半導
体記憶装置のウェルを形成するプロセスの具体的な例を
３つ挙げる。

【００２２】図３図示の第１の例において、先ず、Ｐ型
シリコン基板１１上に１００ｎｍ程度の酸化膜２０を形
成する。次に、レジスト膜２１を塗布し、Ｎ型ウェル１
３のパターンをフォトリソグラフィにより転写して形成
する。次に、燐をイオン注入し（図３（ａ））、レジス
ト膜２１を取り除いてから熱拡散させ、Ｎ型ウェル１３
を形成する。更に再びレジスト膜２２を塗布し、Ｐ型ウ
ェル１２のパターンをフォトリソグラフィにより転写し
て形成する。次に、ボロンをイオン注入し（図３
（ｂ））、レジスト膜２２を取り除いてから熱拡散さ
せ、Ｐ型ウェル１２を形成する。（図３（ｃ）） 図２（ａ）、（ｂ）、（ｃ）、（ｄ）は、第１の例のプ
ロセスを実施した場合の、図１（ｂ）のＡ−Ａ、Ｂ−
Ｂ、Ｃ−Ｃ、Ｄ−Ｄ線に沿った断面の不純物濃度プロフ
ァイルを夫々示す。なお、しきい値の合わせ込みのため
のチャンネル不純物注入による不純物濃度プロファイル
の違いは、これらのプロファイルでは省略してある。不
純物濃度は、図示の如く、Ｐ型基板１１、Ｎ型ウェル１
３、Ｐ型ウェル１２の順で高くなっている。図２（ｂ）
において、実線が図３図示の第１の例に対応し、破線は
図３図示の第２の例に対応する。

【００２３】第２の例においては、先ず、Ｐ型シリコン
基板１１上に１００ｎｍ程度の酸化膜２０を形成する。
次に、シリコン基板１１の全面にボロンをイオン注入す
る。このボロンのイオン注入は後に基板１１上に直接形
成するＶ_pp用のトランジスタ１５のパンチスルー防止の
ためであり、そのために最適化されるのが望ましい。ま
た、このボロンのイオン注入には、Ｖ_pp用のトランジス
タ１５のしきい値のあわせこみの意味もあり、Ｐ型基板
１１の不純物濃度のばらつきによるＶ_pp系トランジスタ
のしきい値のばらつきを小さく抑え、Ｐ型基板１１の比
抵抗マージンを広げるという効果もある。またＰ型基板
１１の比抵抗はＶ_pp用のトランジスタ１５の基板バイア
ス効果の軽減のためには量産効果を下げない範囲ででき
るだけ高いことが望ましい。

【００２４】以下の工程は、図３図示の第１の例と同じ
である。即ち、レジスト膜２１を塗布し、Ｎ型ウェル１
３のパターンをフォトリソグラフィにより転写して形成
する。次に、燐をイオン注入し（図３（ａ））、レジス
ト膜２１を取り除いてから熱拡散させ、Ｎ型ウェル１３
を形成する。更に再びレジスト膜２２を塗布し、Ｐ型ウ
ェル１２のパターンをフォトリソグラフィにより転写し
て形成する。次に、ボロンをイオン注入し（図３
（ｂ））、レジスト膜２２を取り除いてから熱拡散さ
せ、Ｐ型ウェル１２を形成する。（図３（ｃ）） 第２の例のプロセスを実施した場合、図１（ｂ）のＢ−
Ｂ線に沿った断面の不純物濃度プロファイルは図２
（ｂ）に破線で示すようになる。その他の断面では図２
（ａ）、（ｃ）、（ｄ）と同じである。第２の例は第１
の例よりも工程が長くなるが、反面、Ｖ_pp用のトランジ
スタ１５のパンチスルーが押えられるためトランジスタ
の最小ゲート長を短くできるという利点と、Ｐ型基板１
１の不純物濃度のばらつきによるＶ_pp用のトランジスタ
１５のしきい値のばらつきを小さく抑えることができる
という利点とがある。

【００２５】図４図示の第３の例において、先ず、選択
酸化法（ＬＯＣＯＳ法）によりＰ型シリコン基板１１上
に素子分離用の酸化膜２３を選択的に成長させる。次に
レジスト膜２１を塗布し、Ｎ型ウェル１３のパターンを
フォトリソグラフィにより転写して形成する。次に、燐
を例えば８００ＫｅＶの加速で２．０×１０¹²ｃｍ^-2の
ドーズ量だけイオン注入し、つづいて燐を３００ＫｅＶ
の加速で２．０×１０¹²ｃｍ^-2のドーズ量だけイオン注
入してＮ型ウェル１３を形成する（図４（ａ））。

【００２６】次に、レジスト膜２１を取り除いてから更
に再びレジスト膜２２を塗布し、Ｐ型ウェル１２のパタ
ーンをフォトリソグラフィにより転写して形成する。次
に、ボロンを例えば２２０ＫｅＶの加速で４．０¹²ｃｍ
^-2のドーズ量だけイオン注入し、つづいてボロンを１１
０ＫｅＶの加速で１．５¹²ｃｍ^-2のドーズ量だけイオン
注入し、更にＢＦ₂ を３０ＫｅＶの加速電圧で６．５×
１０¹²ｃｍ^-2イオン注入してＰ型ウェル１２を形成する
（図４（ｂ））。そして、レジスト膜２３を除去する
（図４（ｃ））。

【００２７】図５（ａ）、（ｂ）、（ｃ）、（ｄ）は、
第３の例のプロセスを実施した場合の、図１（ｂ）のＡ
−Ａ、Ｂ−Ｂ、Ｃ−Ｃ、Ｄ−Ｄ線に沿った断面の不純物
濃度プロファイルを夫々示す。なお、しきい値の合わせ
込みのためのチャンネル不純物注入による不純物濃度プ
ロファイルの違いは、これらのプロファイルでは省略し
てある。不純物濃度は、図示の如く、Ｐ型基板１１、Ｎ
型ウェル１３、Ｐ型ウェル１２の順で高くなっている。

【００２８】第３の例においても、第２の例と同様に、
シリコン基板１１の全面に対してボロンをイオン注入す
ることにより、第２の例と同様な効果をあげることがで
きる。このボロンのイオン注入は、素子分離領域を形成
する前に行ってもよいし、Ｎ型ウェル１３、Ｐ型ウェル
１２の形成と同時に行ってもよい。

【００２９】従来の技術でも説明したように、本実施例
のようなＥＥＰＲＯＭに使われるトランジスタの内、Ｖ
_ppを駆動するＮ型チャンネルのＩタイプのトランジスタ
１５には、公知の昇圧回路を用いるかぎりにおいて、昇
圧回路の効率を上げるため、できるかぎり基板バイアス
効果の少ないトランジスタを用いるのが望ましい。

【００３０】また、図６のような公知の転送回路を用い
る場合に、Ｖinput が完全に転送できて、Ｖout ＝Ｖin
put となるには、前記の（１）式から、Ｖ_th2 ＝Ｖ_th3
＝Ｖ_thである時、Ｖ_th＜Ｖ_cc／２でなければならない。
故に、Ｔ_r2及びＴ_r3のしきい値はＶ_ppの基板バイアスの
下でＶ_cc／２でなければならないというかなり厳しい規
格を満たさなければならない。

【００３１】本発明においては、Ｖ_m 及びＶ_cc用トラン
ジスタ１６、１７をＰ型ウェル１２、Ｎ型ウェル１３上
に形成し、Ｖ_pp用のトランジスタ１５をＰ型基板１１上
に直接形成する。従って、Ｖ_m 及びＶ_cc用のトランジス
タ１６、１７に関してはこれまでと性能は変わらない
が、Ｖ_pp用のトランジスタ１５に関しては、不純物濃度
の低い基板１１上に形成するために、これまでより基板
バイアス効果を小さく抑えることができる。

【００３２】図７はシミュレーションにより求めたＶ_pp
用のＮ型Ｉタイプのトランジスタの基板バイアスＶ_pp＝
１８Ｖの下でのしきい値の基板不純物濃度依存性を示
す。想定しているトランジスタのゲート絶縁酸化膜厚は
４０ｎｍである。ここでＶ_ccの最小値を２．７Ｖ（これ
はＶ_ccの規格を３Ｖ±１０％とした場合の最小値）とす
るとＶ_th＜Ｖ_cc／２の条件をみたす基板の不純物濃度は
約３．０×１０¹⁵以下ということになる。

【００３３】本実施例においては、半導体基板１１がＰ
型で、セルトランジスタ１８がＮ型チャンネルのトラン
ジスタである場合について説明したが、半導体基板がＮ
型でセルトランジスタがＰ型チャンネルの場合も、Ｐ型
とＮ型が上記の実施例とは入れ替わるだけで、全く同様
のことがいえる。

【００３４】図８は本発明の他の実施例にかかる半導体
記憶装置を概略的に示す平面図である。本実施例におい
て、Ｐ型半導体基板１１上にＰ型ウェル１２が形成され
る。また、素子分離用の絶縁酸化膜によって素子領域が
電気的に分離される。基板１１上には、第１の半導体素
子、例えばＶ_pp用のＮ_chトランジスタ１５が直接形成さ
れる。Ｐ型ウェル１２上には第２の半導体素子、例えば
Ｖ_m ／Ｖ_cc用のＮ_chＭＯＳトランジスタ１６が形成され
る。基板１１には、基板電位固定用のコンタクト３３が
形成され、Ｐ型ウェル１２には、ウェル電位固定用のコ
ンタクト３４が形成される。

【００３５】本実施例の製造工程を図９を用いて説明す
る。図９は、図８のIX−IX線に沿った断面における製造
工程を示す。先ず、Ｐ型半導体基板１１上にＰ型ウェル
１２を形成する。次に、絶縁酸化膜３１によって素子領
域４２と素子分離領域４４とを形成する（図９
（ａ））。次に、レジスト膜２１を塗布し、フォトリソ
グラフィによって、本実施例に係るイオン注入のための
パターンを転写して形成する。次に、酸化膜３３を通し
てボロンのイオン注入を行ない（図９（ｂ））、Ｐ型基
板１１及びＰ型ウェル１２中に周囲より不純物濃度の高
い無端環状の矩形の平面形状を有する包囲層３２を形成
する（図９（ｃ））。包囲層３２は、基板電流のための
電流路を形成するために使用される。

【００３６】包囲層３２は、各トランジスタ１５、１６
を包囲すると共に、素子分離領域４４下において、トラ
ンジスタ１５、１６を配設する素子領域４２ａ、４２ｄ
の周辺から基板１１またはウェル１２の電位を固定する
ためのコンタクト３３、３４を配設する素子領域４２
ｂ、４２ｃまで連続するように形成する。打ち込むイオ
ン種は基板１１及びウェル１２と同じ導電型のものを選
択する。本実施例の場合は打ち込むイオン種はボロンで
ある。

【００３７】このイオン注入に関しては、トランジスタ
のジャンクション耐圧や狭チャンネル効果等に影響を及
ぼす可能性があるので、これらの特性を同時に考えなが
らドーズ量やデザインルールの最適化を行なう。またこ
のイオン注入は素子分離能力を高めるために行なうイオ
ン注入と同時に行ってもよい。

【００３８】包囲層３２を形成した後、素子領域４２
ａ、４２ｄにトランジスタ１５、１６等の半導体素子を
形成する。次に、層間絶縁膜３５を形成すると共に、層
間絶縁膜３５にコンタクトホールを開ける。そして、コ
ンタクトホールを配線用のアルミニウム層で埋め込み、
コンタクト３３、３４を形成する（図９（ｄ））。

【００３９】本実施例の構造では、トランジスタ１５、
１６の周辺から基板１１またはウェル１２の電位固定の
ためのコンタクト３３、３４までひと続きになった不純
物濃度の高い包囲層３２が形成されている。このため、
トランジスタ１５、１６から基板１１またはウェル１２
の電位固定のためのコンタクト３３、３４までの抵抗が
従来に比べて小さくなる。従って、トランジスタ１５、
１６の基板電流によって、トランジスタ周辺の基板１１
またはウェル１２の表面ポテンシャルが浮いてしまうの
を抑えることができ、ラッチアップ等の問題が起こる可
能性を減らすことができる。

【００４０】なお、本実施例ではＮ型チャンネルのトラ
ンジスタ１５、１６の場合について説明したが、Ｎ型ウ
ェルまたはＮ型基板中のＰ型チャンネルトランジスタに
関しても本実施例と同様のことがいえる。

【００４１】図１０は本発明の他の実施例に係るＮＡＮ
Ｄ型のセル構造を持った不揮発性メモリ（ＮＡＮＤ型Ｅ
ＥＰＲＯＭ）を概略的に示す平面図である。Ａｌによる
配線層は図では省略してある。図１１は図１０のXI−XI
線に沿った断面図であり、図１２はセル部の等価回路図
である。セル部に関しては図では省略してあるが、紙面
右側に対象に同様のセルアレイが構成されている。

【００４２】本実施例おいては、４個のメモリセルＭ₁
〜Ｍ₄ が直列接続されて、ＮＡＮＤセルを構成する。こ
のようなＮＡＮＤセルの一端のドレインＣＤは選択ゲー
トＳＧ₁ を介してビット線に接続され、他端のソースＣ
Ｓは選択ゲートＳＧ₂ を介して共通ソース線（接地線）
に接続される。各メモリセルの制御ゲートＣＧ₁ 〜ＣＧ
₄ は、ビット線ＢＬと交差する方向に配設されてワード
線ＷＬとなる。

【００４３】本実施例のＮＡＮＤ型ＥＥＰＲＯＭでも、
ウェル１２、１３の構成は、図１図示の実施例で述べた
一般のＥＥＰＲＯＭと同様であり、ウェル１２、１３の
形成も同様に行うことができる。従って、図１０及び図
１１中に、図１の実施例の構造と対応する部分に同一の
符号を付して構造に関する説明を省略する。

【００４４】以下では、ＮＡＮＤ型ＥＥＰＲＯＭの動作
を説明し、ＮＡＮＤ型ＥＥＰＲＯＭの場合に、各動作状
態でウェル１２、１３及び基板１１の電位がどのように
なっているかを説明する。

【００４５】図１３は隣あった２つのＮＡＮＤセルを示
し、これを用いてＮＡＮＤ型ＥＥＰＲＯＭの動作を説明
する。表１には、消去、書き込み、読み出し時の各部の
電位を示す。

【００４６】

【表１】

【００４７】先ず、消去時には、ビット線及びソース線
をフローティング状態にし、ＳＧ₁及びＳＧ₂ の両選択
ゲートをＶ_pp（＝１８Ｖ）、ＣＧ₁ からＣＧ₄ の制御ゲ
ートを０Ｖ、セルのＰ型ウェル及びＮ型ウェルをＶ
_pp（＝１８Ｖ）にする。この時、周辺回路用のＰ型ウェ
ルを０Ｖ、Ｎ型ウェルをＶ_cc（＝３Ｖ）、Ｐ型基板を０
Ｖとする。このようにすれば、浮遊ゲート中の電子はＦ
Ｎトンネリングによって浮遊ゲートから基板へと抜け
て、セルトランジスタのしきい値は負の方向に変化し、
例えば−３Ｖになる。

【００４８】次に、メモリセルＭ₁ の書き込み時には、
選択されているビット線ＢＬ₁ を０Ｖ、非選択のビット
線ＢＬ₂ をＶ_m8（＝８Ｖ）、選択ゲートＳＧ₁ をＶ_m10
（＝１０Ｖ）、選択ゲートＳＧ₂ を０Ｖ、選択されてい
る制御ゲートＣＧ₁ をＶ_pp（＝１８Ｖ）、選択されてい
ない制御ゲートＣＧ₂ 〜ＣＧ₄ をＶ_m10 （＝１０Ｖ）、
ソース線を０Ｖにする。この時、セル及び周辺回路のＰ
型ウェルを０Ｖ、セルのＮ型ウェルを０Ｖ、周辺回路の
Ｎ型ウェルをＶ_cc（＝３Ｖ）またはＶ_m8（＝８Ｖ）、Ｐ
型基板を０Ｖとする。このようにすれば、基板中の電子
はＦＮトンネリングによって、浮遊ゲートへと注入され
て、セルトランジスタのしきい値は正の方向に変化し、
例えば＋１Ｖになる。

【００４９】次に、メモリセルＭ₁ の読み出し時には、
ビット線ＢＬ₁ 、選択ゲートＳＧ₁、ＳＧ₂ 及び非選択
の制御ゲートＣＧ₂ 〜ＣＧ₄ をＶ_cc（＝３Ｖ）、選択の
制御ゲートＣＧ₁ 及びソース線を０Ｖとする。また、セ
ル及び周辺回路用のＰ型ウェルを０Ｖ、セルのＮ型ウェ
ルを０Ｖ、周辺回路のＮ型ウェルをＶ_cc（＝３Ｖ）、Ｐ
型基板を０Ｖとする。この状態で、メモリセルＭ₁ のし
きい値が負であるとビット線に電流が流れるが、メモリ
セルＭ₁ のしきい値が正であるとビット線ＢＬ₁ には電
流は流れない。従って、ビット線ＢＬ₁ に流れる電流に
よって、メモリセルＭ₁ の内容を読みだすことができ
る。

【００５０】このように、ＮＡＮＤ型ＥＥＰＲＯＭで
は、電源電圧Ｖ_ccの他に、書き込み消去用にＶ_pp（例え
ば１８Ｖ）並びに中間電位Ｖ_m10 （例えば１０Ｖ）及び
Ｖ_m8（例えば８Ｖ）を必要とする。これらの電位に対し
て夫々使用される周辺回路用トランジスタとして、ゲー
ト絶縁膜厚とチャンネルタイプで分類すると、Ｖ_ppとＶ
_m10 用として、例えばゲート絶縁膜厚が４０ｎｍのＮ_ch
トランジスタがあり、Ｖ_m8とＶ_cc用として例えばゲート
酸化膜厚が１６ｎｍのＮ_ch及びＰ_chトランジスタがあ
る。

【００５１】これらのトランジスタのうち、Ｖ_pp用のＮ
_chトランジスタはウェル１２、１３以外の基板１１上
に、その他のトランジスタはチャンネルタイプに応じ
て、夫々Ｐ型ウェル１２及びＮ型ウェル１３の上に作る
のが望ましい。

【００５２】この理由は、先の実施例でも述べたよう
に、Ｖ_pp用のＮ_chＩタイプのトランジスタは基板バイア
ス下でのしきい値の規格が厳しいからである。また、Ｖ
_m10 用のＮ_chＥタイプのトランジスタとＶ_m8用のＮ_chＥ
タイプのトランジスタは、ゲート酸化膜が違うために一
般にチャンネルイオン注入を共有することはできない。
しかし、Ｖ_m8／Ｖ_cc用のＮ_chＩタイプのトランジスタを
使用しない時には、Ｐ型ウェルの表面濃度をＶ_m10 用の
Ｎ_chＩタイプのトランジスタのしきい値の規格に合わせ
て最適化することも可能であり、この場合には、チャン
ネルイオン注入のためのフォトリソグラフィプロセスを
一つ少なくすることが可能である。

【００５３】また、先に説明した各動作状態における、
ウェル及び基板の電位と、各トランジスタの拡散層にか
かる電圧から、以下のことが分かる。 （１）セル部ではビット線コンタクトからＮ型ウェルへ
のパンチスルーの耐圧はＶ_m8以上、ビット線コンタクト
のジャンクション耐圧もＶ_m8以上でなければならない。

【００５４】（２）セル部のＰ型ウェルからＰ型基板へ
のパンチスルー耐圧はＶ_pp以上でなければならない。 （３）Ｎ型ウェル部ではトランジスタ拡散層からＰ型基
板へのパンチスルー耐圧とトランジスタ拡散層のジャン
クション耐圧はＶ_m8でなければならない。

【００５５】（４）Ｐ型ウェル部ではトランジスタの拡
散層のジャンクション耐圧はＶ_m8でなければならない。 （５）Ｐ型基板とＶ_pp用のトランジスタの拡散層の間の
ジャンクション耐圧はＶ_ppでなければならない。

【００５６】従って、Ｐ型ウェル及びＮ型ウェルの不純
物濃度プロファイルの最適化は上記の条件を満たすよう
に行うのが望ましいことがわかる。また、表１よりセル
部ではＰ型ウェルとＮ型ウェルの電位は常に等しいの
で、セル部においてはＰ型ウェルへのコンタクトに対す
る配線とＮ型ウェルへのコンタクトに対する配線とを共
通にすることができる。そして、そのＡｌ配線をビット
線と同一ピッチで形成されたＡｌ配線を用いて行なうこ
ともできる。

【００５７】

【発明の効果】本発明によれば、Ｖ_pp用のトランジスタ
をウェルに比べて不純物濃度の低い基板上に作るため、
Ｖ_pp用のトランジスタの基板バイアス効果を軽減し、昇
圧回路の効率を上げることができる。

【図面の簡単な説明】

【図１】本発明の実施例に係る半導体記憶装置を概略的
に示す図。

【図２】図３図示のプロセスを実施した場合の、図１図
示の半導体記憶装置の各断面における不純物濃度プロフ
アィルを示すグラフ。

【図３】図１図示の半導体記憶装置におけるウェルの形
成プロセスを工程順に示す断面図。

【図４】図１図示の半導体記憶装置におけるウェルの他
の形成プロセスを工程順に示す断面図。

【図５】図４図示のプロセスを実施した場合の、図１図
示の半導体記憶装置の各断面における不純物濃度プロフ
アィルを示すグラフ。

【図６】電位転送回路の一例を示す回路図。

【図７】半導体記憶装置のＶ_pp用Ｎ_chＩタイプトランジ
スタのしきい値と基板不純物濃度との関係を示すグラ
フ。

【図８】本発明の他の実施例に係る半導体記憶装置を概
略的に示す平面図。

【図９】図８図示の半導体記憶装置の製造プロセスを、
図８のIX−IX線に沿った断面において、工程順に示す断
面図。

【図１０】本発明の更に他の実施例に係る半導体記憶装
置を概略的に示す平面図。

【図１１】図１０のXI−XI線に沿った断面図。

【図１２】図１０図示の半導体記憶装置のセル部の等価
回路図。

【図１３】ＮＡＮＤ型ＥＥＰＲＯＭの動作を説明するた
めの図。

【図１４】従来の半導体記憶装置を概略的に示す図。

【図１５】図１４図示の半導体記憶装置の各断面におけ
る不純物濃度プロフアィルを示すグラフ。

【図１６】図１４図示の半導体記憶装置におけるウェル
の形成プロセスを工程順に示す断面図。

【符号の説明】

１１…Ｐ型基板、１２…Ｐ型ウェル、１３…Ｎ型ウェ
ル、１５…Ｖ_pp用Ｎ_chトランジスタ、１６…Ｖ_m ／Ｖ_cc
用Ｎ_chトランジスタ、１７…Ｖ_m ／Ｖ_cc用Ｐ_chトランジ
スタ、１９…絶縁酸化膜、２０…バッファ酸化膜、２１
…レジスト膜、２２…レジスト膜、２３、３１…素子分
離用酸化膜、３２…包囲層、３３、３４…コンタクト、
３５…層間絶縁膜、４２…素子領域、４４…素子分離領
域。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 智晴 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 有留 誠一 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 作井 康司 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平６−163926（ＪＰ，Ａ) 特開 昭61−218172（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/788

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基板と、 前記基板内に形成された第１導電型の第１ウェルと、 前記基板内に形成された第２導電型の第２ウェルと、 前記基板内に形成された第２導電型のウェルの内に形成
   された第１導電型の第３ウェルと、 前記第３ウェル上に形成された複数のメモリセルトラン
   ジスタと、 前記第２ウェル上に形成された電源電位で駆動する第１
   導電型のＭＯＳトランジスタからなる第１トランジスタ
   と、 前記第１ウェル上に形成された電源電位で駆動する第２
   導電型のＭＯＳトランジスタからなる第２トランジスタ
   と、 ウェルを介することなく前記基板上に直接形成された電
   源電位より高い電位で駆動する第２導電型のＭＯＳトラ
   ンジスタからなる高電位トランジスタと、前記基板表面内で且つ前記高電位トランジスタの周囲に
   形成され、且つ前記基板より高い不純物濃度を有する、
   第１導電型の第１包囲層と、 を具備する半導体記憶装置。
2. 【請求項２】前記高電位トランジスタが形成された部位
   において、前記基板の表面の不純物濃度が前記基板内部
   の不純物濃度より高く設定される請求項１記載の半導体
   記憶装置。
3. 【請求項３】前記第１包囲層が、前記基板上に形成され
   た素子分離領域下を通過して前記基板に対するコンタク
   トに接続される請求項１または２に記載の半導体記憶装
   置。
4. 【請求項４】前記第１若しくは第２ウェル表面内で且つ
   前記第２若しくは第１トランジスタの周囲に、前記第１
   若しくは第２ウェルより不純物濃度が高い第２包囲層が
   形成され、前記第２包囲層が、前記第１若しくは第２ウ
   ェル上に形成された素子分離領域下を通過して前記第１
   若しくは第２ウェルに対するコンタクトに接続される請
   求項１乃至３のいずれか１項に記載の半導体記憶装置。
5. 【請求項５】不純物濃度の最大値が前記基板、第２ウェ
   ル、第１ウェルの順に高くなっている請求項１乃至４の
   いずれか１項に記載の半導体記憶装置。
6. 【請求項６】前記第１及び第２導電型が夫々Ｐ型及びＮ
   型である請求項１乃至５のいずれか１項に記載の半導体
   記憶装置。
7. 【請求項７】前記基板の不純物濃度が３×１０^１５ｃｍ
   ^−３以下である請求項１乃至６のいずれか１項に記載の
   半導体記憶装置。