JP2007511084A - 非対称のポケットドープ領域を有するメモリトランジスタおよびメモリユニット - Google Patents
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Abstract
【選択図】 図2
Description
−制御領域は、通常、電気伝導的であるとともに、ゲートに関連し、
−電荷蓄積領域は、上記制御領域とチャネル領域との間に配置され、この電荷蓄積領域は、電気伝導性または電気絶縁性の材料を含むとともに、フローティングゲートに関連し、
−ポケットドープ領域は、チャネル領域と同一のドープタイプを有するが、チャネル領域とは異なるドーパント濃度を有する。
−このような、ドレインターミナル領域により近いもう一つのポケットドープ領域の欠損、このドレイン側での上記ポケットの欠損は特別な場合であるが、(この欠損)により達成される、メモリトランジスタの非対称構造による。代わりに、ポケットがドレイン側で用いられるが、それでも低い投与量でドープされる。
−ソース側ポケットドープ領域の形態と比較して、ドレイン側ポケットドープ領域の異なる形態という効力、
−上記ソース側ポケットドープ領域の位置と比較して、ドレイン側ポケットドープ領域の異なる位置という効力。
−ドレインターミナル領域の正電位の適用、
−制御またはゲート領域の適用、このゲート電位は、正ドレイン電位よりも大きな大きさを有する。
−ドレインDにおいて+1.2ボルト、
−ゲートにおいて+3.3ボルト。
G ゲート(制御領域)
S ソース電極(ソース、ソース領域、ソース端子、ソースターミナル領域)
BL1,BL2 ローカルビット線(ビット線)
T11〜T13,T21〜T22 メモリトランジスタ
WL1〜WL3 ワード線
10 フラッシュメモリセルアレイ・メモリユニット
40 ローカルソース線(ソース線)
42 ローカルソース線(ソース線)
102 ウェル(チャネル領域)
110 ソース拡張領域
112 ドレイン拡張領域
114 ソース側ポケットドープ領域
118 フローティングゲート(電荷蓄積領域)
124 反転チャネル(チャネル領域)
126 絶縁体
262 ドレイン側ポケットドープ領域
Claims (15)
- メモリトランジスタ(T11)の読み出し動作モードにおいて、ドレインターミナル領域(D)と、
ソースターミナル領域(S)とを有しており、チャネル領域(102)へ電子を輸送するための電子ソースとして供給され、
上記ターミナル領域(S、D)の間に配置されるチャネル領域(102)を有しており、
制御領域(G)を有しており、
制御領域(G)およびチャネル領域(102)の間に配置される電荷蓄積領域(118)を有しており、
ドレインターミナル領域(D)よりもソースターミナル領域により近い位置に配置され、チャネル領域(102)と同じドープタイプであるがチャネル領域(102)よりも異なるドーパント濃度を有する、ソース側ポケットドープ領域(114)を有しており、
ソース側ポケットドープ領域(114)については対称であるとともに、ソースターミナル領域(S)よりもドレインターミナル領域により近い位置に配置される、ドレイン側ポケットドープ領域の欠損により引き起こされる、非対称構造を有する、集積メモリトランジスタ(T11)。 - 上記非対称が、ソースターミナル領域(S)よりもドレインターミナル領域(D)により近く配置され、かつ、チャネル領域(102)と同じドープタイプを有しているが、このチャネル領域(102)よりも異なるドーパント濃度を有するドレイン側ポケットドープ領域の欠損により引き起こされることを特徴とする請求項1に記載のメモリトランジスタ(T11)。
- 上記非対称が、ソース側ポケットドープ領域(114)について非対称であり、チャネル領域(102)と同じドープタイプを有するがチャネル領域(102)よりも異なるドーパント濃度を有し、少なくとも、次の特徴の何れかの効力、
−上記ソース側ポケットドープ領域(114)のドーパント濃度と比較して、ドレイン側ポケットドープ領域(262)の異なるドーパント濃度という効力、
−ソース側ポケットドープ領域(114)の形態と比較して、ドレイン側ポケットドープ領域(262)の異なる形態という効力、
−ソース側ターミナル領域(S)について上記ソース側ポケットドープ領域(114)の位置と比較して、ドレイン側ターミナル領域(D)についてドレイン側ポケットドープ領域(262)の異なる位置という効力、
により、上記非対称が生ずる、ドレイン側ポケットドープ領域(262)により引き起こされることを特徴とする請求項1に記載のメモリトランジスタ(T11)。 - 制御領域(G)の中央を貫通するとともに電荷蓄積領域(118)の中央を貫通するミラー軸に関して、互いに対称に形成される、ターミナル領域(S、D)、
または、上記ターミナル領域(S、D)は反射軸に関して非対称に形成されることを特徴とする前述の請求項の何れか1項に記載のメモリトランジスタ(T11)。 - チャネル領域(102)とは異なるドープタイプのドーピングを有する主たるターミナル領域を含むターミナル領域(S、D)、および、望ましくはターミナル領域(S、D)の何れか1つ、または、両方のターミナル領域(S、D)が、主たる領域と同じドープタイプであるが、主たる領域より低いドーパント濃度のドーピングを含む拡張領域(112、114)を含むことを特徴とする請求項1ないし3の何れか1項に記載のメモリトランジスタ(T11)。
- 上記ポケットドープ領域(114)、または、チャネル領域(102)よりも高いドーパント濃度を有するポケットドープ領域(114、262)、
および、望ましくはドーパントの純濃度を考慮して、ドレイン側ポケットドープ領域(262)より高いドーパント濃度を有する、望ましいソース側ポケットドープ領域(114)を特徴とする前述の請求項の何れか1項に記載のメモリトランジスタ(T11)。 - 前述した請求項の何れか1項に記載のメモリトランジスタ(T11〜T22)のマルチプル性を特徴とするメモリユニット(10)。
- メモリトランジスタ(T11〜T22)はマトリクス形態で配置され、
ワード線方向において、上記マトリクスにおける行のメモリトランジスタの制御領域(G)は、何れの場合でも、ワード線(WL1〜WL3)を経由して電気伝導的に接続され、
さらに、ワード線方向について横断的に位置しているビット線方向において、上記マトリクスにおける1列のドレインターミナル領域(D)は、ビット線(BL1、BL2)を経由して、何れの場合でも電気伝導的に接続されることを特徴とする請求項7に記載のメモリユニット(10)。 - ワード線(WL1、WL2)は、ワード線デコーダに、電気伝導的に接続されているか、または接続可能であり、
かつ、ビット線(BL1、BL2)は、ビット線デコーダ、および/または、電荷蓄積領域(118)の荷電状態を検出するセンサ回路に、電気伝導的に接続されているか、または接続可能であることを特徴とする請求項8に記載のメモリユニット(10)。 - 上記マトリクスにおける1列のソースターミナル領域(S)は、何れの場合も、上記マトリクスにおける1列のメモリトランジスタのターミナル領域(S)にのみ接続される、ソース線(40、42)を経由して互いに電気伝導的に接続されていることを特徴とする請求項8または9に記載のメモリユニット(10)。
- 請求項1ないし6の何れか1項に記載のメモリトランジスタ(T11)を動作させる方法、または、請求項7ないし10の何れか1項に記載のメモリユニット(10)を動作させる方法であって、次のステップ、
トンネル電流によるメモリトランジスタ(T11)のプログラミングにおいて、プログラミングの間で、チャネル領域(124)において、望ましくは1ナノアンペアより小さい電流が流れることを特徴とする方法。 - チャネル領域(124)および絶縁体(126)の間の中間を通って流れる、望ましくは、完全な中間で同じ電流度合いでの、トンネル電流によるメモリトランジスタ(T11)のプログラミングであることを特徴とする請求項11に記載の方法。
- n−チャネルトランジスタの荷電状態を読み出すときに、次のステップ、
ソースターミナル領域(S)への接地電位または正電位の適用、
ソースターミナル領域(S)での電位と比較してより正の電位のドレインターミナル領域(D)への適用、
および、望ましくは、上記制御領域(G)への正電位の適用であり、この電位は、ソースターミナル領域(S)での電位よりもより正であるか、
または、p−チャネルメモリトランジスタの荷電状態を読み出すときに、次のステップ、
ソースターミナル領域(S)への負電位の適用、
ソースターミナル領域(S)での電位と比較してより負の電位のドレインターミナル領域(D)への適用、
および、上記制御領域(G)への負電位の適用であり、この電位は、ソースターミナル領域(S)での電位よりもより負であることを特徴とする請求項11または12に記載の方法。 - 請求項1ないし6の何れか1項に記載のメモリトランジスタ(T11)を組み立てる方法、または、請求項7ないし10の何れか1項に記載のメモリユニット(10)を組み立てる方法であって、次のステップ、
斜め注入により上記ポケットドープ領域を製造することを特徴とする方法。 - 注入の前のマスクでドレインターミナル領域(D)を被覆するか、または、注入の間に積み重ねられているゲートによって、ドレインターミナル領域(D)を覆うことを特徴とする請求項14に記載の方法。
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