JP2013077780A - 半導体記憶装置及び半導体記憶素子 - Google Patents

半導体記憶装置及び半導体記憶素子 Download PDF

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Abstract

【課題】素子の面積を増大させることなく、かつ、コントロールゲート電圧を制御しなくとも、低電圧で書き込み量を大幅に増やすことが可能であり、また、安定して十分な書き込みを行うことが可能である不揮発性半導体装置を提供すること。
【解決手段】ドレインアバランシェホットエレクトロンにより書き込みを行う半導体記憶素子であって、第１導電型の半導体基板に形成された第２導電型の第１の半導体層と、前記第１の半導体層上に絶縁膜を介して設けられたフローティングゲートと、前記フローティングゲート下部の前記第１の半導体層の表面に形成されたチャネル領域と、前記チャネル領域に接触するように前記第１の半導体層上に設けられた第１導電型のソース領域及びドレイン領域とを有するＭＯＳトランジスタであって、前記チャネル領域が２種類以上のキャリア濃度の分布をもつ半導体記憶素子とした。
【選択図】図１

Description

本発明は半導体記憶装置及び半導体記憶素子に関する。特に不揮発性半導体装置及び不揮発性半導体素子に関する。
不揮発性のメモリは様々な用途で利用されており、例えばＩＣカードなどのデータの記憶として、あるいはアナログ回路のチューニングとして使用される。このような不揮発性メモリに必要とされる記憶容量は大きなものではなく、データ記憶では数キロから数百キロビット、チューニングでは数十ビットで十分である。このような記憶容量の小さい不揮発性メモリが通常のＣＭＯＳプロセスで作製できれば、製造工程を増やすことなく１チップでＣＭＯＳと不揮発性メモリを混載できるため、コストを安く抑えることができる。
特許文献１では、ＣＭＯＳプロセスで形成された不揮発性半導体装置が開示されている。この特許では、フローティングゲートを持つＰチャネルＭＯＳトランジスタを不揮発性半導体素子としており、ホットエレクトロンにより電子をフローティングゲートに注入している。電子の注入方法としては、このほかにFowler−Nordheim（ＦＮ）トンネリング注入や、ＮチャネルＭＯＳトランジスタのホットエレクトロン注入があるが、これらは、どちらもＰチャネル不揮発性半導体素子と比べてコントロールゲート電圧を高くする必要がある。すなわち、Ｐチャネル不揮発性半導体素子は、低いコントロールゲート電圧で書き込みが行える点で優位性がある。さらに、コントロールゲート電圧が低いことは、ゲート酸化膜にかかる電界が小さいことを意味するので、ゲート酸化膜の信頼性の点でも優位となる。
特表２００５−５３３３７２号公報
しかしながら、Ｐチャネル不揮発性半導体素子は、そのしきい値電圧によって、書き込み時のコントロールゲート電圧の最適値が変化することが問題となる。
書き込み時のコントロールゲート電圧の最適値が、トランジスタのしきい値電圧によって変化するのは、ドレインアバランシェホットエレクトロン（ＤＡＨＥ）により書き込みを行っているためであり、ＤＡＨＥはトランジスタが飽和状態の時、つまりチャネルがピンチオフしている状態で発生し、ドレイン端からピンチオフ点の位置が遠いほどＤＡＨＥは多く発生する。つまり、ＤＡＨＥが多く発生する条件は、（１）ドレイン・ソース間の絶対値での電圧が高いこと、（２）コントロールゲート・ソース間の絶対値での電圧と、コントロールゲートから見た絶対値でのしきい値電圧との差が０より大きな値で０に近いこと、となる。書き込み時のコントロールゲート電圧の最適値が、トランジスタのしきい値電圧によって変化するのは（２）によるものである。
しきい値電圧に応じてコントロールゲート電圧を制御することは、コントロールゲート電圧を制御する回路や、しきい値電圧をモニタする回路が必要となり、周辺回路の増大を招くため得策ではない。また、ドレイン電圧を高く設定することは、前述の書き込み時にコントロールゲート電圧を低く設定できるという利点を打ち消してしまうことになり、やはり得策ではない。
以上により、書き込み時にコントロールゲート電圧が最適値から外れると、書き込み量が不十分となり、書き込み不良を起こす可能性があることが問題である。また、コントロールゲート電圧が書き込みに最適な値であっても、書き込みによってフローティングゲートに電子が注入されることにより、コントロールゲートから見たしきい値電圧は変化する。つまり、コントロールゲート電圧が書き込みに最適な値から外れるため、十分な書き込みが行われない可能性がある。さらに、コントロールゲートから電子を抜き取る消去の動作が不十分、もしくは過剰であっても、やはりコントロールゲート電圧が書き込みに最適な値から外れるため、十分な書き込みが行われない可能性がある。
本発明は、以上述べた点に鑑みてなされたものであり、その目的は、Ｐチャネル不揮発性半導体において、素子の面積を増大させることなく、かつ、コントロールゲート電圧を制御しなくとも、低電圧で書き込み量を大幅に増やすことができ、また、安定して十分な書き込みを行うことができる不揮発性半導体素子を提供することである。
上記の課題を解決するため、本発明では、
ソース電極、ドレイン電極、フローティングゲート電極を持つ半導体記憶素子を複数有し、前記半導体記憶素子それぞれのソース電極、ドレイン電極、及び前記フローティングゲート電極が、それぞれ短絡している半導体回路装置であって、前記半導体記憶素子の各々が異なる閾値電圧を持つ半導体記憶装置とした。
また、第１導電型の半導体基板に形成された第２導電型の第１の半導体層と、前記第１の半導体層上に絶縁膜を介して設けられたフローティングゲートと、前記フローティングゲート下部の前記第１の半導体層の表面に形成されたチャネル領域と、前記チャネル領域に接触するように、前記第１の半導体層上に設けられた第１導電型のソース領域、及びドレイン領域と、を有するＭＯＳトランジスタであって、前記チャネル領域が、２種類以上のキャリア濃度の分布をもつ半導体記憶素子とした。
また、第１導電型の半導体基板に形成された第２導電型の第１の半導体層と、前記第１の半導体層上に絶縁膜を介して設けられたフローティングゲートと、前記フローティングゲート下部の前記第１の半導体層の表面に形成されたチャネル領域と、前記チャネル領域に接触するように、前記第１の半導体層上に設けられた第１導電型のソース領域、及びドレイン領域と、を有するＭＯＳトランジスタであって、前記チャネル領域上にある前記フローティングゲートが、第１導電型と第２導電型の両方を有する半導体記憶素子とした。
また、第１導電型がＰ型、第２導電型がＮ型、半導体記憶素子がＰチャネルＭＯＳトランジスタである半導体記憶素子とした。
また、前記半導体記憶装置が、前記半導体記憶素子を有する半導体記憶装置とした。
本発明によれば、素子の面積を増大させることなく、かつ、コントロールゲート電圧を制御しなくとも、低電圧で書き込み量を大幅に増やすことができ、また、安定して十分な書き込みを行うことができる不揮発性半導体素子を提供することが可能となる。
本発明の実施例にかかる不揮発性半導体素子の構成を説明するための模式的透過平面図である。 図１に示された不揮発性半導体素子のＡ−Ａ’間における模式的断面図である。 図１に示された不揮発性半導体素子のＢ−Ｂ’間における模式的断面図である。 本発明の実施例の別の形態にかかる不揮発性半導体素子の構成を説明するための模式的断面図である。 本発明の実施例の別の形態にかかる不揮発性半導体素子の構成を説明するための模式的断面図である。 本発明の実施例にかかるＰチャネル不揮発性半導体素子のホットエレクトロン注入による書き込み動作を説明するための図である。 本発明の実施例にかかるＰチャネル不揮発性半導体素子の読み出し動作を説明するための図である。 本発明の実施例にかかるＰチャネル不揮発性半導体素子の、コントロールゲートを用いた消去動作を説明するための図である。 本発明の実施例にかかるＰチャネル不揮発性半導体素子の、ＰＭＯＳトランジスタを用いた消去動作を説明するための図である。
以下、本発明にかかる実施の形態を、図面を用いて詳細に説明する。
本発明の第１の実施例における、不揮発性半導体素子の平面模式図を図１に示す。また、図１におけるＡ−Ａ’の断面模式図を図２に、Ｂ−Ｂ’の断面模式図を図３に、それぞれ示す。
Ｐ型半導体基板１上にＮ型ウェル層２ａ、２ｂが形成されている。Ｎ型ウェル２ａ、２ｂは、Ｐ型半導体基板１、及びその表面部に形成された素子分離用のフィールド酸化膜４ｃによって電気的に分離されている。Ｎ型ウェル２ａの表面近傍には、ＰＭＯＳトランジスタに関わる要素が形成されていて、６ａはＰ＋拡散ドレイン領域、６ｂはＰ＋拡散ソース領域、７ａはＮ＋拡散ウェルコンタクト領域、５ａがゲート電極である。ゲート電極５ａとN型ウェル２ａとの間にはゲート酸化膜４ａが形成され、ゲート電極の下部のN型ウェル２ａの表面には、キャリア濃度が異なる２つのチャネル領域３ａ、３ｂがソース・ドレイン方向に並んで形成されている。チャネル領域のキャリア濃度が２種類あることにより、このＰＭＯＳトランジスタは２つのしきい値電圧を持っていることになる。
Ｎ型ウェル２ｂの表面近傍には、Ｎ＋拡散ウェルコンタクト領域７ｂと、ゲート電極５ａとＮ型ウェル２ｂとの間に酸化膜４ｂが形成されている。ゲート電極５ａは、例えば多結晶シリコンによって、ＰＭＯＳトランジスタのゲートがＮ型ウェル２ｂ表面の酸化膜４ｂの上部まで連続するように延伸して形成される。ゲート電極５ａは、他の配線とは接続されず電位的にフローティングとなっており、フローティングゲート電極を形成している。また、Ｎ型ウェル２ｂとゲート電極５ａは、酸化膜４ｂを介して容量結合しているため、ゲート電極５ａの電位をＮ型ウェル２ｂの電位により制御することが可能であり、Ｎ型ウェル２ｂはコントロールゲートとしての役割を果たす。
ゲート電極５ａやフィールド酸化膜４ｃ等の上部には、例えばリンガラスにより層間絶縁膜８が形成され、さらに、Ｐ＋拡散領域６（６ａ、６ｂ）、Ｎ＋拡散領域７（７ａ、７ｂ）の上部には、電極を接続するためのコンタクト領域９が例えばタングステンによって形成され、さらに、コントロールゲート電極１０ａ、ＰＭＯＳドレイン電極１０ｂ、ＰＭＯＳソース電極１０ｃが、例えば金属配線によってそれぞれ形成されている。
ここでは、コントロールゲートとしてウェル層を用いているが、図４に示すように、酸化膜４ｄを介してゲート電極５ａの上に、例えば多結晶シリコンによって形成された第２のゲート電極５ｂを配置し、コントロールゲートとして用いても構わない。また、消去が不要な不揮発性半導体であれば、コントロールゲートがなくても構わない。
また、チャネル領域のキャリア濃度を２種類にすることにより、しきい値電圧を２種類持つＰＭＯＳトランジスタを形成しているが、図５に示すように、Ｐ＋ゲート電極５ｃ、Ｎ＋ゲート電極５ｄをソース・ドレイン方向に並べて、連続して形成し、チャネル領域上部に、Ｐ＋ゲート電極５ｃとＮ＋ゲート電極５ｄの接合面が位置するように配置することによっても、仕事関数の差により、しきい値電圧を２種類持つＰＭＯＳトランジスタを形成することができる。さらに、以上の両方の手法を用いることによって、より多くのしきい値電圧を持つＰＭＯＳトランジスタを形成することも可能である。
次に、Ｐチャネル不揮発性半導体素子の書き込み動作原理を説明する。書き込み動作原理には、ドレインアバランシェホットエレクトロン（ＤＡＨＥ）注入とＦＮトンネリング（ＦＮ）注入があるが、本発明はＤＡＨＥ注入による書き込みを利用するものであるため、ＤＡＨＥ注入による書き込みのみ説明する。
まず、チャネル領域のキャリア濃度が１種類の場合におけるＤＡＨＥ注入での書き込みについて、図６を参照して説明する。
図６では、電極１０（１０ａ、１０ｂ、１０ｃ）を省略して記載しているが、図１、２、３と同様の符号を記して詳細な説明は省略する。図６と図２、３との違いはチャネル領域のキャリアである電子あるいはホールの有無のみで、他は同一である。Ｐ＋拡散ドレイン領域６ａに接続されている電極１０ｂの電圧を０Ｖに、Ｐ＋拡散ソース領域６ｂ及びＮ＋拡散領域７ａに接続されている電極１０ｃを正の高電圧に、そしてＮ＋拡散領域７ｂに接続されているコントロールゲート電極１０ａを正の中電圧に保つことによって、Ｎ型ウェル２ａとゲート酸化膜４ａとの界面、及びＮ型ウェル２ｂと酸化膜４ｂとの界面に反転層が形成される。
このとき、前者の反転層とゲート電極５ａとの間の静電容量と、後者の反転層とゲート電極５ａとの間の静電容量との比によって定まる正の中電圧がゲート電極５ａに生じる。その結果、ＰＭＯＳは伝導状態となり、Ｐ＋拡散ドレイン領域６ａ近傍は高電界領域となるため、この電界によりホットエレクトロンを発生する。
ホットエレクトロンは高いエネルギーを有しているため、ある確率でゲート酸化膜４ａをトンネルすることでゲート電極５ａに注入されてゲート電極５ａが負に帯電される。ホットエレクトロンが発生する際にホットホール（正孔）も発生しているが、正孔は電子よりもトンネル確率が低いこと、また、ドレイン領域近傍から見てゲート電極５ａが正の電位を有しているので、電子はゲート電極５ａに引き付けられるが、正孔はドレイン領域６ａに引き付けられるため、電子の注入が支配的となる。ゲート電極５ａは書き込みによって負に帯電するため、コントロールゲートから見た書き込み後のしきい値電圧は正の方向にシフトする。すなわち、エンハンスメント（ノーマリーオフ）型から、デプレッション（ノーマリーオン）型の方向へシフトが起こる。ゲート電極５ａからなるフローティングゲートは他の要素と電気的に絶縁されているため、このような帯電状態は長期間保持される。
ここで、ＤＡＨＥが多く発生する条件は、前述したように、（１）ドレイン・ソース間の絶対値での電圧が高いこと、（２）コントロールゲート・ソース間の絶対値での電圧と、コントロールゲートから見た絶対値でのしきい値電圧との差が０より大きな値で０に近いこと、である。例えば、ドレイン６ａを０Ｖ、ソース６ｂを８Ｖ、コントロールゲート７ｂから見たしきい値電圧が−３Ｖ（ＰＭＯＳなのでエンハンスメント型）であった場合、コントロールゲート７ｂの電圧を５Ｖより小さく５Ｖに近い値とすればＤＡＨＥが最も多く発生することになる。このことから、コントロールゲート７ｂの電圧は、ソース６ｂの電圧とドレイン６ａの電圧との間の中電圧に設定される。
次に、チャネル領域のキャリア濃度が２種類の場合におけるＤＡＨＥ注入での書き込み例を説明する。まず、コントロールゲート７ｂから見たＰＭＯＳのしきい値電圧が−３Ｖ，−６Ｖとなるように、チャネル領域３ａ、３ｂのキャリア濃度を設定する。この構成において、例えば、ドレイン６ａを０Ｖ、ソース６ｂを８Ｖ、コントロールゲート７ｂの電圧を４．５Ｖで書き込みを行うと、書き込みが行われた瞬間においては、チャネル領域３ａでＤＡＨＥが多く発生し、電子がゲート電極５ａに注入され、しきい値電圧が正（デプレッション型）の方向にシフトする。
しきい値電圧がシフトすると、チャネル領域３ａでは、ＤＡＨＥの発生量が低下し、書き込み効率が下がる。しかし、チャネル領域３ｂも、チャネル領域３ａと同時にしきい値電圧のシフトが起こるため、３Ｖ程度のシフトが起こると、今度は、チャネル領域３ｂでＤＡＨＥが多く発生し、しきい値電圧はさらに正の方向にシフトする。
つまり、コントロールゲート７ｂから見たＰＭＯＳのしきい値電圧を２種類とすると、１種類の時と比べてしきい値電圧のシフト量が増える、すなわち、書き込み特性を向上させることができる。
この手法はしきい値電圧が３種類以上の場合でも可能であり、例えば、しきい値電圧を−３Ｖ〜−６Ｖまで−１Ｖ刻みで設定し、しきい値電圧の初期値が−３Ｖの時のしきい値電圧のシフト量が−１Ｖとなるように書き込みを行ったとしても、理想的には−４Ｖのしきい値電圧シフトが起こる。前述のように、ドレイン・ソース間電圧が高いほど書き込み量は増加するため、しきい値電圧の種類が多いほど低電圧で書き込みを行うことができる。
また、しきい値電圧が複数ある場合において、そのしきい値電圧の刻みを小さく設定することにより、コントロールゲート電圧が多少狙いから外れた場合であっても、いずれかのしきい値が書き込みに適した値となっていれば、十分な書き込みを行うことができる。つまり、しきい値電圧を複数有することにより、コントロールゲート電圧、しきい値電圧にマージンを持たせることも可能である。
次に、Ｐチャネル不揮発性半導体素子のコントロールゲートがない場合の、書き込み動作について説明する。
消去と書き込みを繰り返し行う書き換え動作が不要な不揮発性半導体素子では、コントロールゲートがないものも存在する。例えば、紫外線消去型不揮発性半導体素子がそれに該当する。まず、ウェハ状態で紫外線を照射することにより、半導体ウェハプロセスでゲート電極５ａに蓄積された電子を消去する。半導体ＩＣをパッケージに組み立てた後、通常動作電圧よりも高い電圧を不揮発性半導体素子に与えることにより、書き込みを行う。この不揮発性半導体素子は、半導体ＩＣをパッケージから出し、紫外線を照射しない限り、消去を行うことができない。つまり、この不揮発性半導体素子はヒューズ素子としての役割を持つ。
コントロールゲートがないＰチャネル不揮発性半導体素子の書き込みは、例えば、しきい値電圧を−７．０Ｖ、ドレイン６ａを０Ｖ、ソース６ｂを８Ｖ、（フローティングゲート５ａは電荷を持たないため０Ｖ）とすると、前述したように、ＤＡＨＥが多く発生する条件となるため、フローティングゲート５ａに電子が注入され書き込みが行われる。ただし、フローティングゲート５ａは初期状態では０Ｖでドレイン６ａと同電位であり、フローティングゲート５ａが電子を引き付けられないため、電子の書き込み効率は、前述のコントロールゲートがある場合と比べて劣る。
そこで、本発明の手段として前述したように、しきい値電圧を複数持たせ、１回の書き込みで実質複数回書き込みを行うことにより、書き込みの効率を向上させることができる。つまり、コントロールゲートがないＰチャネル不揮発性半導体素子であっても、本発明の手段は有効である。
次に、Ｐチャネル不揮発性半導体素子の読み出し動作の原理について図７を用いて説明する。
ＰＭＯＳトランジスタの電気的伝導度は、フローティングゲート電極５ａの電子の量によって異なる。読み出し時は、Ｐ＋拡散ドレイン領域６ａに接続されている電極１０ｂの電圧を０Ｖにし、Ｐ＋拡散ソース領域６ｂ及びＮ＋拡散領域７ｂに接続されている電極１０ｃ、及びＮ＋拡散領域７ａに接続されているコントロールゲート電極１０ａに正の中電圧を印加する。Ｎ型ウェル２ａと２ｂは同電位であるため、フローティングゲート５ａに負の電荷が無い場合のフローティングゲート５ａの電位は、理想的にはＮ型ウェル２ａ及び２ｂと同電位である。
フローティングゲート５ａに負の電荷が無い場合は、コントロールゲートから見たＰＭＯＳトランジスタのしきい値電圧が、チャネル領域３ａ、３ｂのいずれも負であるため、N型ウェル２ａとゲート酸化膜４ａとの界面に反転層が形成されず、ソース６ｂ・ドレイン６ａ間が導通することはない。つまり、ＰＭＯＳトランジスタはＯＦＦ状態となる。
一方、書き込み動作によってフローティングゲート５ａが負に帯電している場合は、コントロールゲートから見たＰＭＯＳトランジスタのしきい値電圧が、チャネル領域３ａ、３ｂの少なくとも一方が正であれば、Ｎ型ウェル２ａとゲート酸化膜４ａとの界面に反転層が形成される。このとき、Ｎ型ウェル２ａの反転層とゲート電極５ａとの間の静電容量と、Ｎ型ウェル２ｂの反転層とゲート電極５ａとの間の静電容量との比によって定まる正の中電圧がゲート電極５ａに生じる。その結果、ソース６ｂ・ドレイン６ａ間が導通しＰＭＯＳトランジスタはＯＮ状態となる。このように、ＰＭＯＳトランジスタのＯＮ／ＯＦＦ状態を感知することによってデータの読み出しが可能となる。
以上のことから、しきい値電圧を複数有するＰＭＯＳ不揮発性半導体において、フローティングゲート５ａに電荷が無い場合のしきい値電圧は、全て負でなければならない。書き込み動作の説明で例示したように、しきい値電圧を複数有する場合には、しきい値電圧の初期値は全て負であり、かつ、最初に書き込み動作が起こるチャネル領域でのしきい値電圧が最も高く（０に近い側に）設定されているため、読み出し動作には何ら支障をきたさない。また、ＯＮ状態の感知は、少なくとも１つのチャネル領域に電流経路ができればよいため、書き込み時に全てのしきい値電圧を正にする必要はない。
次に、Ｐチャネル不揮発性半導体素子の消去動作ついて図８、９を用いて説明する。消去動作は２通りあるが、いずれもＦＮトンネリングによるものである。
図８は、コントロールゲートを用いた消去動作について示している。ドレイン電極１０ｂ、及びソース電極１０ｃの電圧を０Ｖにし、コントロールゲート電極１０ａに高電圧を印加すると、フローティングゲート５ａとＮ＋拡散領域７ａとの間に高電界が生じてＦＮトンネル電流が流れる。その結果、フローティングゲート５ａの電荷が除去されてデータが消去される。
図９は、ＰＭＯＳトランジスタを用いた消去動作について示しており、コントロールゲート電極１０ａを０Ｖとし、ドレイン電極１０ｂ、及びソース電極１０ｃに高電圧を印加すると、フローティングゲート５ａとＰ＋拡散領域６ａ、６ｂとの間に高電界が生じてＦＮトンネル電流が流れる。その結果、フローティングゲート５ａの電荷が除去されてデータが消去される。コントロールゲートが無い場合も、この方法によって消去を行うことができる。
以上、具体例を挙げつつ本発明の実施例について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、本発明はＮチャネル不揮発性半導体素子でも、原理的には同様の作用効果が得られる。また、しきい値電圧を複数持たせるために、チャネル領域のキャリア濃度やゲート電極の極性を階段状に形成したが、傾斜状にキャリア濃度や極性を形成しても、同様の作用効果が得られる。
以上詳述したように、本発明によれば、素子の面積を増大させることなく、かつ、コントロールゲート電圧を制御しなくとも、低電圧で書き込み量を大幅に増やすことが可能であり、また、安定して十分な書き込みを行うことが可能である不揮発性半導体素子を提供することができる。
１ Ｐ型半導体基板
２ Ｎ型ウェル
２ａ 第１のＮ型ウェル
２ｂ 第２のＮ型ウェル
３ チャネル領域
３ａ 第１のチャネル領域
３ｂ 第２のチャネル領域
４ 酸化膜
４ａ ゲート酸化膜
４ｂ 第１のコントロールゲート酸化膜
４ｃ フィールド酸化膜
４ｄ 第２のコントロールゲート酸化膜
５ ゲート電極
５ａ 第１のゲート電極（フローティングゲート）
５ｂ 第２のゲート電極（コントロールゲート）
５ｃ Ｐ＋ゲート電極
５ｄ Ｎ＋ゲート電極
６ Ｐ＋拡散層領域
６ａ Ｐ＋拡散ドレイン領域
６ｂ Ｐ＋拡散ソース領域
７ Ｎ＋拡散層領域
７ａ 第１のN型ウェルのウェルコンタクト領域
７ｂ 第２のN型ウェルのウェルコンタクト領域
８ 層間絶縁膜
９ コンタクト
１０ 電極
１０ａ コントロールゲート電極
１０ｂ ドレイン電極
１０ｃ ソース電極

Claims (8)

  1. 半導体基板と、
    前記半導体基板に形成されたＮ型の第１の半導体層と、
    前記第１の半導体層上に第１の絶縁膜を介して設けられたフローティングゲートと、
    前記フローティングゲート下部の前記第１の半導体層の表面に形成されたチャネル領域と、
    前記チャネル領域に接触するように、前記第１の半導体層上に設けられたＰ型のソース領域及びドレイン領域と、
    からなるドレインアバランシェホットエレクトロンにより書き込みを行うＭＯＳトランジスタを有する半導体記憶素子であって、
    前記ＭＯＳトランジスタは、前記ソース領域および前記ドレイン領域を結ぶ方向に沿った、前記フローティングゲートから見て異なるしきい値を有する２つ以上の部分からなることを特徴とする半導体記憶素子。
  2. 前記ソース領域および前記ドレイン領域を結ぶ方向に沿った、前記フローティングゲートから見て異なるしきい値を有する２つ以上の部分は、前記チャネル領域が、２種類以上の異なるキャリア濃度の分布をもつことにより生じていることを特徴とする請求項１に記載の半導体記憶素子。
  3. 前記ソース領域および前記ドレイン領域を結ぶ方向に沿った、前記フローティングゲートから見て異なるしきい値を有する２つ以上の部分は、前記チャネル領域上にある前記フローティングゲートが、Ｐ型とＮ型の両方の導電性を有することにより生じていることを特徴とする請求項１に記載の半導体記憶素子。
  4. 前記ソース領域および前記ドレイン領域を結ぶ方向に沿った、前記フローティングゲートから見て異なるしきい値を有する２つ以上の部分は、前記チャネル領域が、２種類以上の異なるキャリア濃度の分布をもち、さらに前記チャネル領域上にある前記フローティングゲートが、Ｐ型とＮ型の両方の導電性を有することにより生じていることを特徴とする請求項１に記載の半導体記憶素子。
  5. 前記基板に形成されたＮ型の第２の半導体層と、
    前記第２の半導体層上に設けられた第２の絶縁膜とをさらに有し、
    前記フローティングゲートは、前記第２の絶縁膜の上にまで延伸されており、前記第２の半導体層が前記フローティングゲートの電位を制御するコントロールゲートとして作用することを特徴とする、請求項１〜４のいずれか１項に記載の半導体記憶素子。
  6. 前記フローティングゲートの上面、または側面に絶縁膜を介してコントロールゲートが形成されていることを特徴とする、請求項１乃至５のいずれか１項に記載の半導体記憶素子。
  7. ソース電極、ドレイン電極、フローティングゲート電極を持つ半導体記憶素子を複数有し、前記半導体記憶素子それぞれの前記ソース電極、及び、前記ドレイン電極、及び、前記フローティングゲート電極が、それぞれ短絡している半導体回路装置であって、前記半導体記憶素子の各々が異なる閾値電圧を持つこと、
    を特徴とする半導体記憶装置。
  8. 前記半導体記憶素子がコントロールゲートを有し、前記半導体記憶素子それぞれの前記コントロールゲートの電極が短絡していることを特徴とする、請求項７に記載の半導体記憶装置。
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