TWI569377B - 非揮發性記憶體單元 - Google Patents

Description

非揮發性記憶體單元

本發明係有關於一種可多次寫入記憶體單元，特別是一種以邏輯控制為基礎並可與一般互補式金氧半導體製程相容之可多次寫入記憶體單元。

隨著各式不同的電路單元常被整合進單一的積體電路當中，將非揮發性記憶體單元與邏輯電路單元整合的需求也越趨重要。然而許多非揮發性記憶體單元在製程上所需要的閘極堆疊架構並不相容於傳統的邏輯閘製程，例如：僅有單一多晶矽層而無特別電荷陷入架構的半導體製程。

美國專利號7,382,658(後文簡稱‘658),7,391,647(後文簡稱‘647),7,263,001(後文簡稱‘001),7,423,903(後文簡稱‘903),7,209,392(後文簡稱‘392)揭示了不同的記憶體單元架構，‘658揭示了一種與N型金氧半導體電容共用浮接閘極的P型存取電晶體。‘647教導了一種具有P型金氧半電容和N型金氧半電容的P型存取電晶體。‘001教導了一種與兩個P型金氧半電容共用浮接閘極的P型存取電晶體。‘903教導了一種用以經由通道熱電子注流來寫入內容的P型場效電晶體，及一種用以經由記憶窗口穿隧來抹除內容的N型場效電晶體。‘392教導了一種與P型金氧半場效電晶體共用浮接閘極的N型金氧半場效電晶體，其中每一個電晶體皆與各自的存取電晶體相耦接。

請參考第1圖，第1圖為‘392所揭露之非揮發性記憶體單元的示意圖。第1圖中的非揮發性記憶體單元包含第一P型金氧半電晶體T₁、第二 P型金氧半電晶體T₂、第一N型金氧半電晶體T₃及第二N型金氧半電晶體T₄。第一P型金氧半電晶體T₁和第一N型金氧半電晶體T₃係由控制電壓V_SG所控制，用以分別作為第二P型金氧半電晶體T₂和第二N型金氧半電晶體T₄的存取電晶體。第一P型金氧半電晶體T₁的輸入端和第一N型金氧半電晶體T₃的輸入端接收選擇線電壓V_SL，而第二P型金氧半電晶體T₂的輸入端和第二N型金氧半電晶體T₄的輸入端則分別接收第一位元線電壓V_BL1及第二位元線電壓V_BL2。第二N型金氧半電晶體T₄和第二P型金氧半電晶體T₂共用浮接閘極。

本發明之一實施例提供一種非揮發性記憶體單元。非揮發性記憶體單元包含耦合元件、第一選擇電晶體、第二選擇電晶體、第一浮接閘極電晶體及第二浮接閘極電晶體。耦合元件係於第一導電區域內形成。第一選擇電晶體係與第一浮接閘極電晶體及第二選擇電晶體串接，而第一選擇電晶體、第一浮接閘極電晶體及第二選擇電晶體係於第二導電區域內形成。第二浮接閘極電晶體係於第三導電區域內形成，而第一導電區域、第二導電區域及第三導電區域係於第四導電區域內形成。第一浮接閘極電晶體的閘極、第二浮接閘極電晶體的閘極及耦合元件的電極皆係為由多晶矽形成之單一浮接閘極。第一導電區域、第二導電區域及第三導電區域為井，而第四導電區域為深井，且第三導電區域環繞第一導電區域及第二導電區域。

T₁‧‧‧第一P型金氧半電晶體

T₂‧‧‧第二P型金氧半電晶體

T₃‧‧‧第一N型金氧半電晶體

T₄‧‧‧第二N型金氧半電晶體

V_SG‧‧‧控制電壓

V_SL‧‧‧選擇線電壓

V_BL1‧‧‧第一位元線電壓

V_BL2‧‧‧第二位元線電壓

40、90、110‧‧‧非揮發性記憶體單元

400、900、1100、FG‧‧‧浮接閘極

401、901、1101‧‧‧第一閘極部

402、902、1102‧‧‧第二閘極部

421、921、1121‧‧‧第一擴散區

422、922、1122‧‧‧第二擴散區

461、961、1161‧‧‧第三擴散區

462、962、1162‧‧‧第四擴散區

463、963、1163‧‧‧第五擴散區

464、964、1164‧‧‧第六擴散區

481、981、1181‧‧‧第七擴散區

482、982、1182‧‧‧第八擴散區

471、971、1171、WL‧‧‧字元線

472、972、1172、SG‧‧‧選擇閘極

CL‧‧‧控制線

SL‧‧‧源極線

BL‧‧‧位元線

EL‧‧‧抹除線

NW、930‧‧‧N井區

PW、PW1、PW2、PW3‧‧‧P井區

500、1000‧‧‧耦合元件

510‧‧‧第一N型金氧半電晶體

520‧‧‧P型金氧半電晶體

530‧‧‧第二N型金氧半電晶體

540‧‧‧第三N型金氧半電晶體

t1‧‧‧第一時點

t2‧‧‧第二時點

t3‧‧‧第三時點

t4‧‧‧第四時點

t5‧‧‧第五時點

t6‧‧‧第六時點

V1‧‧‧第一電壓

V2‧‧‧第二電壓

V3‧‧‧第三電壓

V4‧‧‧第四電壓

V5‧‧‧第五電壓

V6‧‧‧第六電壓

1010、1210‧‧‧第一浮接閘極電晶體

1020、1220‧‧‧第二浮接閘極電晶體

1030、1230‧‧‧第一選擇電晶體

1040、1240‧‧‧第二選擇電晶體

1130、DNW‧‧‧N型深井區

120‧‧‧P型基底

AA’、BB’、CC’、DD’‧‧‧直線

STI‧‧‧淺溝渠隔絕層

第1圖為先前技術之非揮發性記憶體單元的示意圖。

第2圖為本發明一實施例之非揮發性記憶體單元的示意圖。

第3圖為第2圖非揮發性記憶體單元的線路圖。

第4圖說明本發明一實施例中第2圖及第3圖非揮發性記憶體單元的寫入、 抹除、讀取、禁止寫入之電壓。

第5圖為第2圖及第3圖非揮發性記憶體單元之禁止寫入操作的波形圖。

第6圖為本發明另一實施例之非揮發性記憶體單元的示意圖。

第7圖為第6圖非揮發性記憶體單元的線路圖。

第8圖說明本發明另一實施例中第6圖及第7圖非揮發性記憶體單元的寫入、抹除、讀取、禁止寫入之電壓。

第9圖為第6圖及第7圖非揮發性記憶體單元之禁止寫入操作的波形圖。

第10圖為本發明另一實施例之非揮發性記憶體單元的示意圖。

第11圖為第10圖非揮發性記憶體單元的線路圖。

第12A-12D圖為第10圖非揮發性記憶體單元分別沿直線A-A’、B-B’、C-C’及D-D’剖切的剖面圖。

第13圖說明本發明另一實施例中第10圖及第11圖非揮發性記憶體單元的寫入、抹除、讀取、禁止寫入之電壓。

第14圖為第10圖及第11圖非揮發性記憶體單元之禁止寫入操作的波形圖。

請參考第2圖和第3圖。第2圖為本發明一實施例之非揮發性記憶體單元40的示意圖，非揮發性記憶體單元40在其相鄰記憶體單元寫入時，具有較強之禁止寫入的能力。第3圖為第2圖非揮發性記憶體單元40的線路圖。第2圖之非揮發性記憶體單元40可於基底上或基底內形成，而此基底可為P型或N型。非揮發性記憶體單元40包含浮接閘極(FG)400、字元線(WL)471、選擇閘極(SG)472、控制線(CL)、源極線(SL)、位元線(BL)及抹除線(EL)，並透過選擇閘極(SG)472的使用來增強前述禁止寫入的能力。以使用P型基底為例，非揮發性記憶體單元40可另包含第一擴散區421和第二擴散區422，第一擴散區421及第二擴散區422係於具有第一導電性的第一導電區域上形成，如一N井區。第三擴散區461、第四擴散區462、第五擴散區463及第 六擴散區464可於具有第二導電性的第二導電區域上形成，如一P井區。第七擴散區481及第八擴散區482可於具有第一導電性的第三導電區域上形成，如另一N井區。第二導電區域可設置於第一導電區域及第三導電區域之間，即P井區係可設置於兩個N井區之間。於本發明之另一實施例，第一導電區域係為第二導電性，且第三導電區域係設置於第一導電區域及第二導電區域之間。浮接閘極(FG)400可包含第一閘極部401和第二閘極部402。第一部分係形成於第一擴散區421和第二擴散區422之間，而第二閘極部402係形成於第四擴散區462和第五擴散區463之間，並延伸至第七擴散區481和第八擴散區482之間。第一閘極部401和第二閘極部402可為同一層之多晶矽所構成，且可彼此相連。第一閘極部401的面積較第二閘極部402的面積大。字元線(WL)471及選擇閘極(SG)472可由與浮接閘極(FG)400同層的多晶矽所組成。字元線(WL)471可形成於第三擴散區461及第四擴散區462之間，而選擇閘極(SG)472可形成於第五擴散區463及第六擴散區464之間。第一擴散區421及第二擴散區422可為N+擴散區。第三擴散區461、第四擴散區462、第五擴散區463及第六擴散區464可為N+擴散區。第七擴散區481及第八擴散區482可為P+擴散區。非揮發性記憶體單元40可利用單層多晶矽之互補式金氣半製程來製造。

請參考第2圖及第3圖。耦合元件500可為由第一閘極部401及控制線(CL)所組成的金氧半電容或金氧半場效電晶體。第二閘極部402可與同為N+擴散區的第四擴散區462及第五擴散區463共同組成第一N型金氧半電晶體510，並與第七擴散區481及第八擴散區482共同組成P型金氧半電晶體520。字元線(WL)471可與同為N+擴散區的第三擴散區461及第四擴散區462共同組成第二N型金氧半電晶體530，選擇閘極(SG)472可與同為N+擴散區的第五擴散區463及第六擴散區464共同組成第三N型金氧半電晶體540。源極線(SL)可與第三擴散區461電連接，第三擴散區461可為第二N型金氧半電晶體530的源極。位元線(BL)可與第六擴散區464電連接，第六 擴散區464可為第三N型金氧半電晶體540的汲極。抹除線(EL)可與P型金氧半電晶體520的第七擴散區481及第八擴散區482電連接。第四擴散區462可同時作為第一N型金氧半電晶體510的源極及第二N型金氧半電晶體530的汲極。第五擴散區463可同時作為第一N型金氧半電晶體510的汲極及第三N型金氧半電晶體540的源極。第一N型金氧半電晶體510及P型金氧半電晶體520可分別做為第一浮接閘極電晶體及第二浮接閘極電晶體，而第二N型金氧半電晶體530及第三N型金氧半電晶體540可分別做為第一選擇電晶體及第二選擇電晶體。於本發明之另一實施例中，第二浮接閘極電晶體可由金氧半電容所構成。

第4圖說明了本發明一實施例中第2圖及第3圖非揮發性記憶體單元40於寫入、抹除、讀取、禁止寫入操作時之電壓安排。於寫入操作時，於控制線(CL)及抹除線(EL)上可施予介於5伏特至20伏特的範圍之間控制線電壓。於選擇閘極(SG)上可施予第一控制電壓，第一控制電壓可介於1伏特至5伏特的範圍之間。源極線(SL)、位元線(BL)和P井區(PW)可為接地。字元線(WL)可介於0伏特至5伏特之間的範圍。在上述寫入操作的電壓安排下，控制線電壓可經由金氧半電容500並根據金氧半電容500與第一N型金氧半電晶體510的面積比例來與浮接閘極400相耦接。舉例來說，如果控制線電壓為6伏特且金氧半電容500與第一N型金氧半電晶體510的面積比例為9：1，則浮接閘極400的電位即為5.4伏特(6伏特的十分之九)。於寫入操作時，第一N型金氧半電晶體510會發生電子穿隧注入。而在抹除操作時，當將抹除電壓施於抹除線(EL)，而控制線(CL)、源極線(SL)、位元線(BL)及P井區(PW)係為接地時，P型金氧半電晶體520會發生電子穿隧射出。字元線(WL)及選擇閘極(SG)可介於0伏特至5伏特的範圍之間，抹除電壓可介於5伏特至20伏特的範圍之間。如此一來，於寫入操作時注入浮接閘極400的電子即可在抹除操作時自浮接閘極400穿隧射出。

於讀取操作時，可於控制線(CL)及抹除線(EL)上施予第一控制電 壓，於字元線(WL)及選擇閘極(SG)上施予第二控制電壓，並於位元線(BL)上施予讀取電壓。第二控制電壓及讀取電壓可介於1伏特至5伏特的範圍之間。第一控制電壓可介於0伏特之5伏特的範圍之間。源極線(SL)及P井區(PW)可為接地。透過與金氧半電容500的電容性耦接，部分的第一控制電壓，如十分之九的第一控制電壓，將耦合至浮接閘極400。若非揮發性記憶體40已被抹除，則浮接閘極400的電位可足以導通第一N型金氧半電晶體510。由於讀取電壓施加於位元線(BL)上且源極線(SL)為接地，讀取電流將可流經第一N型金氧半電晶體510。此時被偵測到的讀取電流可表示為高電位邏輯狀態。若是非揮發性記憶體40已被寫入，則被注入浮接閘極400的電子可足以將第一控制電壓耦合至浮接閘極400的部分相抵銷，或至少大量地降低，如此一來，第一N型金氧半電晶體510將可維持截止狀態，或僅導通比在非揮發性記憶體40已被抹除時可偵測到的讀取電流要小很多的電流。此時被偵測到較小的讀取電流可表示為低電位邏輯狀態。於本發明之另一實施例中，較高的讀取電流亦可對應到低電位邏輯狀態，而較低的讀取電流則可對應到高邏輯電位。

請參考第5圖，第5圖為第2圖及第3圖非揮發性記憶體單元之禁止寫入操作的波形圖。第5圖的波型圖說明了在禁止寫入操作期間，施於控制線(CL)的控制線電壓，施於字元線(WL)上的字元線電壓，施於選擇閘極(SG)上的閘極選擇線電壓，施於抹除線(EL)上的抹除線電壓，施於位元線(BL)上的位元線電壓，施於源極線(SL)上的源極線電壓，施於P井區(PW)的P井區電壓，以及在第三時點t3及第四時點t4內抬升之第一N型金氧半電晶體510的通道電壓。如第5圖所示，自第二時點t2到第三時點t3的時段內，通道電壓被抬升至第六電壓V6。自第三時點t3到第四時點t4的時段內，控制線電壓係為第一電壓V1，選擇閘極電壓係為第二電壓V2，抹除線電壓係為第三電壓V3，位元線電壓係為第四電壓V4，且通道電壓係為第五電壓V5。在禁止寫入操作期間，第一電壓V1至第六電壓V6的大小關係可為V1V3> V5>V4V2>V6。於寫入操作期間第一電壓V1至第六電壓V6的大小關係可為V1V3V2>V4=V5=V60V。舉例來說，如第4圖所示，在禁止寫入操作的期間，控制線電壓可介於5伏特至20伏特的範圍之間，字元線電壓可介於0伏特之5伏特的範圍之間，選擇閘極電壓可介於1伏特之5伏特的範圍之間，抹除線電壓可介於5伏特至20伏特的範圍之間，位元線電壓可介於1伏特至5伏特的範圍之間，源極線電壓可介於0伏特至5伏特的範圍之間，而P井區電壓可為0伏特。

上述非揮發性記憶體單元40可與一般互補式金氣半製程完全相容，並僅需要相對小的元件布局面積即可達到良好的寫入和抹除速度、耐用性及資料保存性，且無退化記憶體的循環次數。

請參考第6圖及第7圖。第6圖為本發明另一實施例之非揮發性記憶體單元90的示意圖，而第7圖係第6圖非揮發性記憶體單元90的線路圖。非揮發性記憶體單元90包含浮接閘極900、字元線(WL)971、選擇閘極(SG)972、控制線(CL)、源極線(SL)、位元線(BL)及抹除線(EL)，並可利用選擇閘極(SG)972使其在相鄰記憶體單元寫入時，增強禁止寫入的功能。以P型(第一導電性)基底為例，亦即，非揮發性記憶體單元90係於N井區930(具有第二導電性的第三導電區域)組成，而N井區930則係於P型基底中組成。非揮發性記憶體單元90另包含於具有第一導電性之第一導電區域(PW1)中形成的第一擴散區921及第二擴散區922。第三擴散區961、第四擴散區962、第五擴散區963及第六擴散區964可於具有第一導電性的第二導電區域(PW2)內形成。第七擴散區981及第八擴散區982可於具有第一導電性的第四導電區域(PW3)中形成。第二導電區域(PW2)可設置於第一導電區域(PW1)及第四導電區域(PW3)之間。浮接閘極(FG)900包含第一閘極部901和第二閘極部902。第一閘極部901係於第一擴散區921和第二擴散區922之間形成，而第二閘極部902係於第四擴散區962和第五擴散963區形成，並延伸至第七擴散區981和第八擴散區982之間。第一閘極部901和第二閘極部902係由同一層 之多晶矽所構成，且可彼此相連。第一閘極部901的面積較第二閘極部902的面積大。字元線(WL)971可於第三擴散區961及第四擴散區962之間形成，而選擇閘極(SG)972係於第五擴散區963及第六擴散區964之間形成。第一擴散區921及第二擴散區922具有第二導電性。第三擴散區961、第四擴散區962、第五擴散區963及第六擴散區964亦皆具有第二導電性。第七擴散區981及第八擴散區982亦皆具有第二導電性。非揮發性記憶體單元90可利用單層多晶矽之互補式金氣半製程來製造。另外，在本發明之另一實施例中，第一導電性係為N型，而第二導電性則為P型。

請參考第6圖及第7圖。耦合元件1000可為由第一閘極部901及控制線(CL)所組成的金氧半電容或金氧半場效電晶體。第二閘極部902可與第四擴散區962及第五擴散區963共同組成第一浮接閘極電晶體1010(N型金氧半電晶體)，並與第七擴散區981及第八擴散區982共同組成第二浮接閘極電晶體1020(N型金氧半電晶體)。字元線(WL)971可與第三擴散區961及第四擴散區962共同組成第一選擇電晶體1030(N型金氧半電晶體)。選擇閘極(SG)972可與第五擴散區963及第六擴散區964共同組成第二選擇電晶體1040(N型金氧半電晶體)。源極線(SL)可與第三擴散區961有電連接，第三擴散區961可為第一選擇電晶體1030的源極。位元線BL可與第六擴散區964有電連接，第六擴散區964可為第二選擇電晶體1040的汲極。抹除線(EL)可與第二浮接閘極電晶體1020的第七擴散區981及第八擴散區982有電連接。第四擴散區962可同時作為第一浮接閘極電晶體1010的源極及第一選擇電晶體1030的汲極。第五擴散區963可同時作為第一浮接閘極電晶體1010的汲極及第二選擇電晶體1040的源極。於本發明之另一實施例中，第二浮接閘極電晶體1020可由金氧半電容所構成。

第8圖說明本發明一實施例中第6圖及第7圖非揮發性記憶體單元90於寫入、抹除、讀取、禁止寫入操作時之電壓安排。於寫入操作時，於控制線(CL)上施加介於5伏特至20伏特的範圍之間控制線電壓，於第一導 電區域(PW1)上施加與控制線電壓相同的第一井電壓，源極線(SL)、位元線(BL)和第二導電區域(PW2)可為接地。字元線(WL)電壓可介於0伏特至5伏特之間的範圍。於抹除線(EL)上施加介於5伏特至20伏特的範圍之間的抹除線電壓，於第四導電區域(PW3)上施加與抹除線電壓相同的第四井電壓，於選擇閘極(SG)上施加介於1伏特至5伏特之間的選擇閘極電壓。此外，於N井區930(第三導電區域)施加介於5伏特至20伏特的範圍之間的第三井電壓。在上述寫入操作的電壓安排下，控制線電壓可經由耦合元件1000並根據耦合元件1000與第一浮接閘極電晶體1010的面積比例來與浮接閘極900相耦接。舉例來說，如果控制線電壓為10伏特且耦合元件1000與浮接閘極電晶體1010的面積比例為9：1，則浮接閘極900的電位即為9伏特(10伏特的十分之九)。於寫入操作時，第一閘極浮接電晶體1010會產生電子穿隧注入，如此一來電子即可經由第一浮接閘極電晶體1010注入浮接閘極900。

在抹除操作時，於字元線(WL)上施加介於0伏特至5伏特之字元線電壓，而控制線(CL)、第一導電區域(PW1)、源極線(SL)、位元線(BL)及第二導電區域(PW2)係為接地。於選擇閘極(SG)上施加介於0伏特至5伏特之選擇閘極電壓。於抹除線(EL)上施加介於5伏特至20伏特之抹除線電壓，並於第四導電區域(PW3)施加與抹除線電壓相等的第四井電壓。此外，於N井區930(第三導電區域)施加介於5伏特至20伏特之間的第三井電壓以避免產生第一導電區域(PW1)、第二導電區域(PW2)及第四導電區域(PW3)與N井區930之間的順向偏壓。在抹除操作時，於抹除線(EL)及第四導電區域(PW3)上施加介於5伏特至20伏特之間的抹除電壓，此時第二浮接閘極電晶體1020會產發生電子穿隧射出。如此一來，存放在浮接閘極900上的電子即可自浮接閘極900穿隧射出。

於讀取操作時，於控制線(CL)上施加介於0伏特至5伏特之間的控制線電壓，於字元線(WL)上施加介於1伏特至5伏特之間的字元線電壓，於選擇閘極(SG)上施加介於1伏特至5伏特之間的選擇閘極電壓，於位元線 (BL)上施加介於1伏特至5伏特之間的位元線電壓。此外，於第一導電區域(PW1)施加與控制線電壓相同的第一井電壓。源極線(SL)及第二導電區域(PW2)可為接地。於抹除線(EL)上施加介於0伏特至5伏特之間的抹除線電壓，其中施加於第四導電區域(PW3)的第四井電壓與抹除線電壓相同。另外，於N井區930(第三導電區域)施加介於0伏特至5伏特之間的第三井電壓以避免產生第一導電區域(PW1)、第二導電區域(PW2)及第四導電區域(PW3)與N井區930之間的順向偏壓。透過與耦合元件1000的電容性耦接，部分的，如十分之九，控制線電壓，將耦合至浮接閘極900。若非揮發性記憶體90已被抹除，則浮接閘極900的電位可足以導通第一浮接閘極電晶體1010。由於位元線電壓施加於位元線(BL)上且源極線(SL)及第二導電區域(PW2)皆為接地，讀取電流將可流經第一浮接閘極電晶體1010。此時被偵測到較大的讀取電流可表示為高電位邏輯狀態。若是非揮發性記憶體90已被寫入，則被注入浮接閘極900的電子可足以將控制線電壓(VCL)耦合至浮接閘極900的部分抵銷，或至少大量地降低，如此一來，第一浮接閘極電晶體1010將可維持截止狀態，或僅導通比在非揮發性記憶體90已被抹除時可偵測到的讀取電流要小很多的電流。而此時被偵測到較小的讀取電流可表示為低電位邏輯狀態。上述將較大的讀取電流判別為高電位邏輯狀態及將較小的讀取電流判別為低電位邏輯狀態僅為本發明之一實施例而並非用以限制本發明。於其他實施例中，較大的讀取電流亦可對應到低電位邏輯狀態，而較小的讀取電流則可對應到高邏輯電位。

請參考第9圖，第9圖為第6圖及第7圖非揮發性記憶體單元90之禁止寫入操作的波形圖。第9圖的波型圖說明了在禁止寫入操作期間，施於控制線(CL)的控制線電壓，施於字元線(WL)上的字元線電壓，施於閘極選擇(SG)上的閘極選擇線電壓，施於抹除線(EL)上的抹除線電壓，施於位元線(BL)上的位元線電壓，施於源極線(SL)上的源極線電壓，施於第二導電區域(PW2)的第二井電壓，施於N井區930的第三井電壓，以及自第三時點t3至 第四時點t4的時段內抬升之第一浮接閘極電晶體1010的通道電壓。其中施於第一導電區域(PW1)的第一井電壓與控制線電壓相等，而施於第四導電區域(PW3)的第四井電壓與抹除線電壓相等。如第9圖所示，從第二時點t2到第三時點t3的時段內，通道電壓抬升到了第六電壓V6。從第三時點t3到第四時點t4的時段內，控制線電壓係為第一電壓V1，選擇閘極電壓係為第二電壓V2，抹除線電壓係為第三電壓V3，位元線電壓係為第四電壓V4，且通道電壓係為第五電壓V5。在禁止寫入操作期間，第一電壓V1至第六電壓V6的大小關係可為V1V3>V5>V4V2>V6。在寫入操作期間，第一電壓V1至第六電壓V6的大小關係可為V1V3V2>V4=V5=V60V。舉例來說，如第8圖所示，在禁止寫入操作的期間，控制線電壓可介於5伏特至20伏特的範圍之間，字元線電壓可介於0伏特之5伏特的範圍之間，選擇閘極電壓可介於1伏特之5伏特的範圍之間，抹除線電壓可介於5伏特至20伏特的範圍之間，位元線電壓可介於1伏特至5伏特的範圍之間，源極線電壓可介於0伏特至5伏特的範圍之間，第四井電壓可介於5伏特至20伏特的範圍之間，而施於第二導電區域(PW2)的第二井電壓可為0伏特。

請參考第6圖，雖然非揮發性記憶體單元90可應用在嵌入式系統當中，但因為第二導電區域(PW2)係設置於第一導電區域(PW1)及第四導電區域(PW3)之間，因此非揮發性記憶體單元90亦需要較多的晶片面積以達到既定的製程設計規範。

請參考第10圖和第11圖。第10圖為本發明另一實施例之非揮發性記憶體單元110的示意圖，而第11圖為第10圖非揮發性記憶體單元110的線路圖。第10圖之非揮發性記憶體單元110包含浮接閘極(FG)1100、字元線(WL)1171、選擇閘極(SG)1172、控制線(CL)、源極線(SL)、位元線(BL)及抹除線(EL)，並透過選擇閘極(SG)1172以使其於相鄰記憶體單元寫入時，可增強禁止寫入的功能。以P型(第一導電性)基底120為例，亦即，非揮發性記憶體單元110係於N型深井區1130(具有第二導電性之第四導電區域)中組 成，而N型深井區1130係於P型基底120內組成。非揮發性記憶體單元110可另包含於具有第一導電性之第一導電區域(PW1)上形成之第一擴散區1121和第二擴散區1122。第三擴散區1161、第四擴散區1162、第五擴散區1163及第六擴散區1164可於具有第一導電性的第二導電區域(PW2)上形成。第七擴散區1181及第八擴散區1182可於具有第二導電性的第三導電區域(NW)上形成。第三導電區域(NW)圍繞在第一導電區域(PW1)及第二導電區域(PW2)周圍。浮接閘極(FG)1100可包含第一閘極部1101和第二閘極部1102。第一閘極部1101係於第一擴散區1121和第二擴散區1122之間形成，而第二閘極部1102係於第四擴散區1162和第五擴散1163區之間形成，且亦介於第七擴散區1181和第八擴散區1182之間。第一閘極部1101和第二閘極部1102係由同一層之多晶矽所組成，且可彼此相連。第一閘極部1101的面積較第二閘極部1102的面積大。字元線(WL)1171及選擇閘極(SG)1172可由與浮接閘極(FG)1100同層的多晶矽所組成。字元線(WL)1171可於第三擴散區1161及第四擴散區1162之間形成，而選擇閘極(SG)1172可於第五擴散區1163及第六擴散區1164之間形成。第一擴散區1121及第二擴散區1122具有第二導電性。第三擴散區1161、第四擴散區1162、第五擴散區1163及第六擴散區1164亦具有第二導電性。而第七擴散區1181及第八擴散區1182具有第一導電性。非揮發性記憶體單元110可利用單層多晶矽之互補式金氣半製程來製造。而第一導電性可為P型，第二導電性可為N型。

請參考第10圖及第11圖。耦合元件1200可為由第一閘極部1101及控制線(CL)所組成的金氧半電容或金氧半場效電晶體。第二閘極部1102可與第四擴散區1162及第五擴散區1163共同組成第一閘極浮接電晶體1210(N型金氧半電晶體)，並可與第七擴散區1181及第八擴散區1182共同組成第二閘極浮接電晶體1220(P型金氧半電晶體)，而第二閘極浮接電晶體1220可為金氧半電容或金氧半場效電晶體。此外，如第11圖所示，字元線(WL)1171可與第三擴散區1161及第四擴散區1162共同組成第一選擇電晶體1230(N型 金氧半電晶體)。選擇閘極(SG)1172可與第五擴散區1163及第六擴散區1164共同組成第二選擇電晶體(N型金氧半電晶體)1240。而第一浮接閘極電晶體1210係介於第一選擇電晶體1230和第二選擇電晶體1240之間。源極線(SL)可與第三擴散區1161有電連接，第三擴散區1161可作為第一選擇電晶體1230的源極。位元線(BL)可與第六擴散區1164有電連接，第六擴散區1164可為第二選擇電晶體1240的汲極。抹除線(EL)可與第二浮接閘極電晶體1220的第七擴散區1181及第八擴散區1182有電連接。第四擴散區1162可同時作為第一浮接閘極電晶體1210的源極及第一選擇電晶體1230的汲極。第五擴散區1163可同時作為第一浮接閘極電晶體1210的汲極及第二選擇電晶體1240的源極。於本發明之另一實施例中，第二浮接閘極電晶體1220裝置可由金氧半電容所組成。

請參考第12A-12D圖，第12A-12D圖為第10圖非揮發性記憶體單元110分別沿直線A-A’、B-B’、C-C’及D-D’剖切的剖面圖。如第12A-12D圖所示，第三導電區域(NW)環繞第一導電區域(PW1)及第二導電區域(PW2)，而第一導電區域(PW1)、第二導電區域(PW2)及第三導電區域(NW)皆係在第四導電區域1130中組成。而第一導電區域(PW1)、第二導電區域(PW2)及第三導電區域(NW)為井構造，而第四導電區域1130係為深井構造。此外，第12A-12D圖中所示之STI係為淺溝渠隔離(shallow trench isolation)。

第13圖說明第10圖及第11圖非揮發性記憶體單元110的寫入、抹除、讀取、禁止寫入操作時之電壓安排。於寫入操作時，於控制線(CL)施加介於5伏特至20伏特的範圍之間控制線電壓，於第一導電區域(PW1)施加與控制線電壓相同的第一井電壓，源極線(SL)、位元線(BL)和第二導電區域(PW2)可為接地。字元線電壓可介於0伏特至5伏特之間的範圍。於抹除線(EL)施加介於5伏特至20伏特的範圍之間的抹除線電壓，於第三導電區域(NW)施加與抹除線電壓相同的第三井電壓，於選擇閘極(SG)施加介於1伏特至5伏特之間的選擇閘極電壓。此外，於N型深井區1130(第四導電區域)施加介 於5伏特至20伏特之間第四井電壓，以避免產生第一導電區域(PW1)、第二導電區域(PW2)或第三導電區域與N型深井區1130之間的順向偏壓。在上述寫入電壓的安排下，控制線電壓可經由耦合元件1200並根據耦合元件1200與第一浮接閘極電晶體1210的面積比例與浮接閘極1100相耦接。舉例來說，如果控制線電壓為10伏特且耦合元件1200與第一浮接閘極電晶體1210的面積比例為9：1，則浮接閘極1100的電位即為9伏特(10伏特的十分之九)。於寫入操作時，第一閘極浮接電晶體1210會產生電子穿隧注入，如此一來電子即可經由第一浮接閘極電晶體1210注入浮接閘極1100。

在抹除操作時，於字元線(WL)上施加介於0伏特至5伏特之字元線電壓。控制線、第一導電區域(PW1)、源極線(SL)、位元線(BL)及第二導電區域(PW2)係為接地。於選擇閘極(SG)上施加介於0伏特至5伏特之選擇閘極電壓。於抹除線(EL)上施加介於5伏特至20伏特之抹除線電壓，並於第三導電區域(NW)施加與抹除線電壓相等的第三井電壓。此外，於N型深井區1130(第四導電區域)施加介於5伏特至20伏特之間的第四井電壓以避免產生第一導電區域(PW1)、第二導電區域(PW2)或第三導電區域與N型深井區1130之間的順向偏壓。在抹除操作時，當於抹除線(EL)及第三導電區域(NW)上施加抹除電壓時，第二浮接閘極電晶體1220會產發生電虧穿隧射出。如此一來，存放在浮接閘極1100上的電子即可自浮接閘極1100射出。

於讀取操作時，於控制線(CL)上施加介於0伏特至5伏特之間的控制線電壓，於字元線(WL)上施加介於1伏特至5伏特之間的字元線電壓，於選擇閘極(SG)上施加介於1伏特至5伏特之間的選擇閘極電壓，於位元線(BL)上施加介於1伏特至5伏特之間的位元線電壓，並於第一導電區域(PW1)施加與控制線電壓相同的第一井電壓。源極線(SL)及第二導電區域(PW2)可為接地。於抹除線(EL)上施加介於0伏特至5伏特之間的抹除線電壓，其中施加於第三導電區域(NW)的第三井電壓與抹除線電壓相同。另外，於N型深井區1130(第四導電區域)施加介於0伏特至5伏特之間的第四井電壓以避免產 生第一導電區域(PW1)、第二導電區域(PW2)或第三導電區域與N型深井區1130之間的順向偏壓。透過與耦合元件1200的電容性耦接，部分的控制線電壓，如十分之九的控制線電壓，將耦合至浮接閘極1100。若非揮發性記憶體110已被抹除，則浮接閘極1100的電位可足以導通第一浮接閘極電晶體1210。由於位元線電壓施加於位元線(BL)上且源極線(SL)及第二導電區域(PW2)皆為接地，讀取電流將可流經第一浮接閘極電晶體1210。被偵測到的讀取電流可表示為高電位邏輯狀態。若是非揮發性記憶體110已被寫入，則被注入浮接閘極1100的電子可足以將控制線電壓耦合至浮接閘極1100的部分抵銷，或至少大量地降低，如此一來，第一浮接閘極電晶體1210將可維持截止狀態，或可僅導通比在非揮發性記憶體110已被抹除時可偵測到的讀取電流要小很多的電流。而此時被偵測到較小的讀取電流可表示為低電位邏輯狀態。上述將較大讀取電流判別為高電位邏輯狀態及將較小讀取電流判別為低電位邏輯狀態僅為本發明之一實施例而並非用以限制本發明。於其他實施例中，較大的讀取電流亦可對應到低電位邏輯狀態，而較小的讀取電流則可對應到高邏輯電位。

請參考第14圖，第14圖為第10圖及第11圖非揮發性記憶體單元110之禁止寫入操作的波形圖。第14圖的波型圖說明了在禁止寫入操作期間，施於控制線(CL)的控制線電壓，施於字元線(WL)上的字元線電壓，施於閘極選擇(SG)上的閘極選擇線電壓，施於抹除線(EL)上的抹除線電壓，施於位元線(BL)上的位元線電壓，施於源極線(SL)上的源極線電壓，施於第二導電區域(PW2)的第二井電壓，施於N型深井區1130的第四井電壓，以及在第三時點t3至第四時點t4內抬升之第一浮接閘極電晶體1210的通道電壓。其中施於第一導電區域(PW1)的第一井電壓與控制線電壓相等，而施於第三導電區域(NW)的第三井電壓與抹除線電壓相等。如第14圖所示，從第二時點t2到第三時點t3內，通道電壓抬升至第六電壓V6。從第三時點t3到第四時點t4內，控制線電壓係為第一電壓V1，選擇閘極電壓係為第二電壓V2，抹除 線電壓係為第三電壓V3，位元線電壓係為第四電壓V4，且通道電壓係為第五電壓V5。在禁止寫入操作期間，第一電壓V1至第六電壓V6的大小關係可為V1V3>V5>V4V2>V6。在寫入操作期間第一電壓V1至第六電壓V6的大小關係可為V1V3V2>V4=V5=V60V。舉例來說，如第14圖所示，在禁止寫入操作的期間，控制線電壓可介於5伏特至20伏特的範圍之間，字元線電壓可介於0伏特之5伏特的範圍之間，選擇閘極電壓可介於1伏特之5伏特的範圍之間，抹除線電壓可介於5伏特至20伏特的範圍之間，位元線電壓可介於1伏特至5伏特的範圍之間，源極線電壓可介於0伏特至5伏特的範圍之間，第二井電壓可為0伏特，而第四井電壓可介於5伏特至20伏特的範圍之間。此外，如第14圖所示，施於第三導電區域(NW)的第三井電壓之上緣領先施於第一導電區域的第一井電壓(PW1)，且施於第三導電區域(NW)的第三井電壓之下緣落後施於第一導電區域(PW1)的第一井電壓，因此可避免第一導電區域(PW1)和第二導電區域(PW2)與第三導電區域(NW)之間的順向偏壓。

綜上所述，上述本發明之非揮發性記憶體單元可與一般互補式金氣半製程完全相容，並僅需要相對較小的元件布局面積即可達到良好的寫入和抹除速度、耐用性及資料保存性，且無退化記憶體的循環次數。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

110‧‧‧非揮發性記憶體單元

120‧‧‧P型基底

1100、FG‧‧‧浮接閘極

1101‧‧‧第一閘極部

1102‧‧‧第二閘極部

1121‧‧‧第一擴散區

1122‧‧‧第二擴散區

1161‧‧‧第三擴散區

1162‧‧‧第四擴散區

1163‧‧‧第五擴散區

1164‧‧‧第六擴散區

1181‧‧‧第七擴散區

1182‧‧‧第八擴散區

1171、WL‧‧‧字元線

1172、SG‧‧‧選擇閘極

CL‧‧‧控制線

SL‧‧‧源極線

BL‧‧‧位元線

EL‧‧‧抹除線

NW‧‧‧N井區

PW1、PW2‧‧‧P井區

1130‧‧‧N型深井區

AA’、BB’、CC’、DD’‧‧‧直線

Claims (9)

1. 一種非揮發性記憶體單元，包含：一耦合元件，形成於一第一導電區域上；一第一選擇電晶體，與一第一浮接閘極電晶體及一第二選擇電晶體串接，其中該第一選擇電晶體、該第一浮接閘極電晶體及該第二選擇電晶體係形成於一第二導電區域上，且該第一浮接閘極電晶體係設於該第一選擇電晶體及該第二選擇電晶體之間；一第二浮接閘極電晶體，形成於一第三導電區域上，其中該第一導電區域、該第二導電區域及該第三導電區域係形成於一第四導電區域內，且該第一浮接閘極電晶體之一閘極、該第二浮接閘極電晶體之一閘極及該耦合元件之一電極係為由單一多晶矽形成之浮接閘極；一控制線，電連接於該耦合元件；一字元線，電連接於該第一選擇電晶體的一閘極；一閘極選擇線，電連接於該第二選擇電晶體的一閘極；一抹除線，電連接於該第二浮接閘極電晶體的一擴散區及該第三導電區域；一位元線，電連接於該第二選擇電晶體的一汲極；及一源極線，電連接於該第一選擇電晶體的一源極；其中該第一導電區域、該第二導電區域及該第三導電區域係為井(well)，而該第四導電區域係為深井(deep well)，該第三導電區域環繞該第一導電區域及該第二導電區域，施於該第三導電區域的一第三井電壓之升緣領先施於該第一導電區域的一第一井電壓，且施於該第三導電區域的該第三井電壓之降緣落後施於該第一導電區域的該第一井電壓。
2. 如請求項1所述之非揮發性記憶體單元，其中該第一導電區域及該第二導電區域係屬於一第一電性，而該第三導電區域及該第四導電區域係屬於一第二電性。
3. 如請求項1所述之非揮發性記憶體單元，其中該浮接閘極包含：一第一閘極部，用以形成該耦合元件的該電極；及一第二閘極部，用以形成該第一浮接閘極電晶體的該閘極及該第二浮接閘極電晶體的該閘極；其中該第一閘極部的面積較該第二閘極部的面積大。
4. 如請求項1所述之非揮發性記憶體單元，其中該耦合元件係為一金氧半導體電容或一金氧半場效電晶體。
5. 如請求項1所述之非揮發性記憶體單元，其中該第二浮接閘極電晶體係為一金氧半場效電晶體或一金氧半導體電容。
6. 一種非揮發性記憶體單元，包含：一耦合元件，形成於一第一導電區域上；一第一選擇電晶體，與一第一浮接閘極電晶體及一第二選擇電晶體串接，其中該第一選擇電晶體、該第一浮接閘極電晶體及該第二選擇電晶體係形成於一第二導電區域上，且該第一浮接閘極電晶體係設於該第一選擇電晶體及該第二選擇電晶體之間；一第二浮接閘極電晶體，形成於一第三導電區域上，其中該第一導電區域、該第二導電區域及該第三導電區域係形成於一第四導電區域內，且該第一浮接閘極電晶體之一閘極、該第二浮接閘極電晶體之一閘極及該耦合元件之一電極係為由單一多晶矽形成之浮接閘極； 一控制線，電連接於該耦合元件；一字元線，電連接於該第一選擇電晶體的一閘極；一閘極選擇線，電連接於該第二選擇電晶體的一閘極；一抹除線，電連接於該第二浮接閘極電晶體的一擴散區及該第三導電區域；一位元線，電連接於該第二選擇電晶體的一汲極；及一源極線，電連接於該第一選擇電晶體的一源極；其中該第一導電區域、該第二導電區域及該第三導電區域係為井(well)，而該第四導電區域係為深井(deep well)，該第三導電區域環繞該第一導電區域及該第二導電區域，在一讀取操作模式下，控制施於該控制線的一控制線電壓，控制施於該字元線的一字元線電壓，控制施於該閘極選擇線的一閘極選擇線電壓，控制施於該抹除線的一抹除線電壓，控制施於該位元線的一位元線電壓，控制施於該源極線的一源極線電壓，控制施於該第一導電區域的一第一井電壓，控制施於該第二導電區域的一第二井電壓，控制施於該第三導電區域的一第三井電壓，及控制施於該第四導電區域的一第四井電壓，以感測流經互相串接之該第一選擇電晶體、該第一浮接閘極電晶體及該第二選擇電晶體的電流，其中施於該第一導電區域的該第一井電壓與施於該控制線的該控制線電壓相等且施於該第三導電區域的該第三井電壓與施於該抹除線的該抹除線電壓相等。
7. 一種非揮發性記憶體單元，包含：一耦合元件，形成於一第一導電區域上；一第一選擇電晶體，與一第一浮接閘極電晶體及一第二選擇電晶體串接，其中該第一選擇電晶體、該第一浮接閘極電晶體及該第二選擇電晶體係形成於一第二導電區域上，且該第一浮接閘極電晶體係設於該 第一選擇電晶體及該第二選擇電晶體之間；一第二浮接閘極電晶體，形成於一第三導電區域上，其中該第一導電區域、該第二導電區域及該第三導電區域係形成於一第四導電區域內，且該第一浮接閘極電晶體之一閘極、該第二浮接閘極電晶體之一閘極及該耦合元件之一電極係為由單一多晶矽形成之浮接閘極；一控制線，電連接於該耦合元件；一字元線，電連接於該第一選擇電晶體的一閘極；一閘極選擇線，電連接於該第二選擇電晶體的一閘極；一抹除線，電連接於該第二浮接閘極電晶體的一擴散區及該第三導電區域；一位元線，電連接於該第二選擇電晶體的一汲極；及一源極線，電連接於該第一選擇電晶體的一源極；其中該第一導電區域、該第二導電區域及該第三導電區域係為井(well)，而該第四導電區域係為深井(deep well)，該第三導電區域環繞該第一導電區域及該第二導電區域，在一寫入操作模式下，控制施於該控制線的一控制線電壓，控制施於該字元線的一字元線電壓，控制施於該閘極選擇線的一閘極選擇線電壓，控制施於該抹除線的一抹除線電壓，控制施於該位元線的一位元線電壓，控制施於該源極線的一源極線電壓，控制施於該第一導電區域的一第一井電壓，控制施於該第二導電區域的一第二井電壓，控制施於該第三導電區域的一第三井電壓，及控制施於該第四導電區域的一第四井電壓以誘發電子穿隧注入於該第一浮接閘極電晶體，其中施於該第一導電區域的該第一井電壓與該施於該控制線的該控制線電壓相等且施於該第三導電區域的該第三井電壓與施於該抹除線的該抹除線電壓相等。
8. 一種非揮發性記憶體單元，包含： 一耦合元件，形成於一第一導電區域上；一第一選擇電晶體，與一第一浮接閘極電晶體及一第二選擇電晶體串接，其中該第一選擇電晶體、該第一浮接閘極電晶體及該第二選擇電晶體係形成於一第二導電區域上，且該第一浮接閘極電晶體係設於該第一選擇電晶體及該第二選擇電晶體之間；一第二浮接閘極電晶體，形成於一第三導電區域上，其中該第一導電區域、該第二導電區域及該第三導電區域係形成於一第四導電區域內，且該第一浮接閘極電晶體之一閘極、該第二浮接閘極電晶體之一閘極及該耦合元件之一電極係為由單一多晶矽形成之浮接閘極；一控制線，電連接於該耦合元件；一字元線，電連接於該第一選擇電晶體的一閘極；一閘極選擇線，電連接於該第二選擇電晶體的一閘極；一抹除線，電連接於該第二浮接閘極電晶體的一擴散區及該第三導電區域；一位元線，電連接於該第二選擇電晶體的一汲極；及一源極線，電連接於該第一選擇電晶體的一源極；其中該第一導電區域、該第二導電區域及該第三導電區域係為井(well)，而該第四導電區域係為深井(deep well)，該第三導電區域環繞該第一導電區域及該第二導電區域，在一禁止寫入操作模式下，控制施於該控制線的一控制線電壓，控制施於該字元線的一字元線電壓，控制施於該閘極選擇線的一閘極選擇線電壓，控制施於該抹除線的一抹除線電壓，控制施於該位元線的一位元線電壓，控制施於該源極線的一源極線電壓，控制施於該第一導電區域的一第一井電壓，控制施於該第二導電區域的一第二井電壓，控制施於該第三導電區域的一第三井電壓，及控制施於該第四導電區域的一第四井電壓以強迫截止該第一選擇電晶體及該第二選擇電晶體，其中施於該第一導 電區域的該第一井電壓與施於該控制線的該控制線電壓相等且施於該第三導電區域的該第三井電壓與施於該抹除線的該抹除線電壓相等。
9. 一種非揮發性記憶體單元，包含：一耦合元件，形成於一第一導電區域上；一第一選擇電晶體，與一第一浮接閘極電晶體及一第二選擇電晶體串接，其中該第一選擇電晶體、該第一浮接閘極電晶體及該第二選擇電晶體係形成於一第二導電區域上，且該第一浮接閘極電晶體係設於該第一選擇電晶體及該第二選擇電晶體之間；一第二浮接閘極電晶體，形成於一第三導電區域上，其中該第一導電區域、該第二導電區域及該第三導電區域係形成於一第四導電區域內，且該第一浮接閘極電晶體之一閘極、該第二浮接閘極電晶體之一閘極及該耦合元件之一電極係為由單一多晶矽形成之浮接閘極；一控制線，電連接於該耦合元件；一字元線，電連接於該第一選擇電晶體的一閘極；一閘極選擇線，電連接於該第二選擇電晶體的一閘極；一抹除線，電連接於該第二浮接閘極電晶體的一擴散區及該第三導電區域；一位元線，電連接於該第二選擇電晶體的一汲極；及一源極線，電連接於該第一選擇電晶體的一源極；其中該第一導電區域、該第二導電區域及該第三導電區域係為井(well)，而該第四導電區域係為深井(deep well)，該第三導電區域環繞該第一導電區域及該第二導電區域，在一抹除操作模式下，控制施於該控制線的一控制線電壓，控制施於該字元線的一字元線電壓，控制施於該閘極選擇線的一閘極選擇線電壓，控制施於該抹除線的一抹除 線電壓，控制施於該位元線的一位元線電壓，控制施於該源極線的一源極線電壓，控制施於該第一導電區域的一第一井電壓，控制施於該第二導電區域的一第二井電壓，控制施於該第三導電區域的一第三井電壓，及控制施於該第四導電區域的一第四井電壓以誘發電子穿隧射出於該第二浮接閘極電晶體，其中施於該第三導電區域的該第三井電壓與施於該抹除線的該抹除線電壓相等。