CN103094285B

CN103094285B - 非挥发存储单元

Info

Publication number: CN103094285B
Application number: CN201210298944.2A
Authority: CN
Inventors: 徐德训; 陈纬仁; 景文澔; 张文娟
Original assignee: eMemory Technology Inc
Current assignee: eMemory Technology Inc
Priority date: 2011-11-07
Filing date: 2012-08-21
Publication date: 2015-06-24
Anticipated expiration: 2032-08-21
Also published as: JP2013102119A; TWI462279B; TW201320312A; CN103094285A

Abstract

本发明公开了一种非挥发存储单元。非挥发存储单元包括耦合装置和第一选择晶体管。该耦合装置是形成于第一导电区；该第一选择晶体管是串联于第一浮动闸极晶体管和第二选择晶体管，其中该第一选择晶体管、该第一浮动闸极晶体管和该第二选择晶体管皆形成于第二导电区。该耦合装置的电极和该第一浮动闸极晶体管的闸极是为一体成型的浮动闸极；其中该第一导电区、该第二导电区皆形成于第三导电区；其中该第一导电区、该第二导电区和该第三导电区皆是掺杂井。因此，该非挥发存储单元可与一般互补金属氧化物半导体制程完全兼容，且仅需要较小的布局区域，并能在不降低循环速度下展现良好的写入与抹除速度、耐用性与数据保存性。

Description

非挥发存储单元

技术领域

本发明是有关于一种可多次编程(multiple time programming,MTP)的非挥发存储单元，尤指一种与一般互补金属氧化物半导体制程完全兼容的逻辑式可多次编程的非挥发存储单元。

背景技术

在将不同的电路区块整合至单一集成电路的趋势中，非挥发性存储器区块亦朝整合至逻辑功能区块的方向发展。然而，许多非挥发性存储器制程需要堆栈闸极结构，并无法整合在一般的逻辑制程中。举例来说，一般半导体制程只需使用单一多晶硅层且无特殊捕捉电荷的结构。

美国专利第7,382,658,7,391,647,7,263,001,7,423,903及7,209,392号教导多种组成存储单元的结构。美国专利第7,382,658号教导P型存取晶体管，其闸极与N型金属氧化物半导体电容之一个电极共享。美国专利第7,391,647教导P型存取晶体管，其闸极与N型金属氧化物半导体电容的一个电极共享，且P型存取晶体管的闸极是与P型金属氧化物半导体电容的一个电极共享。美国专利第7,263,001号教导P型存取晶体管，其闸极是与两个P型金属氧化物半导体电容的一个电极共享。美国专利第7,423,903教导P型场效晶体管，其通过热信道电子注入(channel hot electron injection)进行写入操作，以及N型场效晶体管用以通过傅勒-诺德翰穿隧(Fowler-Nordheim tunneling)进行抹除。美国专利第7,209,392教导N型金属氧化物半导体场效晶体管，其与P型金属氧化物半导体场效晶体管共享闸极，且毎一个晶体管连接各自的存取晶体管。

请参考图1，图1是为美国专利第7,209,392号中的非挥发性存储单元的示意图。该非挥发性存储单元包括第一P型金属氧化物半导体晶体管T₁，第二P型金属氧化物半导体晶体管T₂，第一N型金属氧化物半导体晶体管T₃及第二N型金属氧化物半导体晶体管T₄。第一P型金属氧化物半导体晶体管T₁与第一N型金属氧化物半导体晶体管T₃是分别为第二P型金属氧化物半导体晶体管T₂与第二N型金属氧化物半导体晶体管T₄的存取晶体管，第一P型金属氧化物半导体晶体管T₁与第一N型金属氧化物半导体晶体管T₃是由控制电压V_SG所控制。第一P型金属氧化物半导体晶体管T₁与第一N型金属氧化物半导体晶体管T₃的输入端是接收选择线电压V_SL，第二P型金属氧化物半导体晶体管T₂的输入端是接收第一位线电压V_BL1，第二N型金属氧化物半导体晶体管T₄的输入端是接收第二位线电压V_BL2。第二N型金属氧化物半导体晶体管T₄与第二P型金属氧化物半导体晶体管T₂共享浮动闸极。

发明内容

本发明的一实施例提供一种非挥发存储单元。该非挥发存储单元包括耦合装置和第一选择晶体管。该耦合装置是形成于第一导电区；该第一选择晶体管是串联于第一浮动闸极晶体管和第二选择晶体管，其中该第一选择晶体管、该第一浮动闸极晶体管和该第二选择晶体管皆形成于第二导电区。该耦合装置的电极和该第一浮动闸极晶体管的闸极是为一体成型的浮动闸极；其中该第一导电区、该第二导电区皆形成于第三导电区；其中该第一导电区、该第二导电区和该第三导电区皆是掺杂井。

本发明提供一种非挥发存储单元。该非挥发存储单元可与一般互补金属氧化物半导体制程完全兼容，且仅需要较小的布局区域，并能在不降低循环速度下展现良好的写入与抹除速度、耐用性与数据保存性。

附图说明

图1是为美国专利第7,209,392号中的非挥发性存储单元的示意图。

图2是为本发明的一实施例说明非挥发性存储单元的示意图。

图3是为说明图2中非挥发性存储单元的电路图的示意图。

图4是为本发明还一实施例说明非挥发性存储单元的示意图。

图5是为说明图4中非挥发性存储单元的电路图的示意图。

图6是为说明图2与图3的非挥发存储单元的写入、抹除与读取电压的一实施例的示意图。

图7是为说明第4与图5非挥发存储单元的写入、抹除、读取电压与写入抑制操作的一实施例的示意图。

图8是为说明图4与图5的非挥发存储单元的写入抑制操作的波形示意图。

图9是为本发明还一实施例说明非挥发性存储单元的示意图。

图10是为说明图9中非挥发性存储单元的电路图的示意图。

图11是为说明图9与图10的非挥发存储单元的写入、抹除、读取和写入抑制操作的一实施例的示意图。

图12是为说明图9与图10的非挥发存储单元的写入抑制操作的波形示意图。

图13是为本发明还一实施例说明非挥发性存储单元的示意图。

图14是为说明图13中非挥发性存储单元的电路图的示意图。

图15是为说明图13与图14的非挥发存储单元的写入、抹除、读取和写入抑制操作的一实施例的示意图。

图16是为说明图13与图14的非挥发存储单元的写入抑制操作的波形示意图。

其中，附图标记说明如下：

20、40、90、130 非挥发性存储单元

200、FG、400、900、1300 浮动闸极

201、401、901、1301 第一闸极部

202、402、902、1302 第二闸极部

221、421、921、1321 第一扩散区

222、422、922、1322 第二扩散区

261、461、961、1361 第三扩散区

262、464、964、1364 第四扩散区

271、462、962、1362 第五扩散区

272、481、981 第六扩散区

281、463、963、1363 第七扩散区

282、482、982 第八扩散区

290、WL、471、971、1371 字符线

300、500、1000、1400 耦合装置

310、510 第一N型金属氧化物半导体晶体管

320、520 第一P型金属氧化物半导体晶体管

330、530 第二N型金属氧化物半导体晶体管

340 第二P型金属氧化物半导体晶体管

472、SG、972、1372 选择闸极

540 第三N型金属氧化物半导体晶体管

1010、1410 第一浮动闸极晶体管

1020 第二浮动闸极晶体管

1030、1430 第一选择晶体管

1040、1440 第二选择晶体管

BL 位线

BL1 第一位线

BL2 第二位线

CL 控制线

Channel 通道

EL 抹除线

NW、930、1330 N型井

PW P型井

PW1 第一导电区

PW2 第二导电区

PW3 第四导电区

SL1 第一源极线

SL2 第二源极线

SL 源极线

T₁ 第一P型金属氧化物半导体晶体管

T₂ 第二P型金属氧化物半导体晶体管

T₃ 第一N型金属氧化物半导体晶体管

T₄ 第二N型金属氧化物半导体晶体管

t1 第一时间

t2 第二时间

t3 第三时间

t4 第四时间

t5 第五时间

t6 第六时间

V_SG 控制电压

V_SL 选择线电压

V_BL1 第一位线电压

V_BL2 第二位线电压

V1 第一电压

V2 第二电压

V3 第三电压

V4 第四电压

V5 第五电压

V6 第六电压

具体实施方式

请参考图2及图3，图2是为本发明的一实施例说明非挥发性存储单元20的示意图，和图3是为说明图2中非挥发性存储单元20的电路图的示意图。如图2所示，非挥发性存储单元20是形成于P型或N型基底上。非挥发性存储单元20包括浮动闸极(FG)200，控制线(CL)，字符线(WL)290，第一源极线(SL1)，第一位线(BL1)，第二源极线(SL2)，以及第二位线(BL2)。以P型基底为例，非挥发性存储单元20的控制线包括第一扩散区221与第二扩散区222，其中第一扩散区221与第二扩散区222是形成于第一导电类型的第一导电区(例如N型井(NW)上)。非挥发性存储单元20的第三、第四以及第五扩散区261、271、281是形成于第二导电类型的第二导电区(例如P型井(PW)上)。非挥发性存储单元20的第六、第七以及第八扩散区262、272、282是形成于第一导电类型的第三导电区(例如还一个N型井(NW)上)。P型井(PW)是设置于两N型井(NW)之间。如图2所示，第一导电区是第一导电类型，第二导电区设置于第一及第三导电区之间。在本发明的还一实施例中，第一导电区是属于第二导电类型，第三导电区设置于第一及第二导电区之间。浮动闸极200包括第一闸极部201，形成于第一扩散区221及第二扩散区222之间，及第二闸极部202，形成于第四扩散区271及第五扩散区281之间，且形成于第七扩散区272与第八扩散区282之间。第一闸极部201与第二闸极部202是由同一个多晶硅层形成，且彼此接续。第一闸极部201的闸极面积大于第二闸极部202的闸极面积。字符线290可与浮动闸极200形成在同一个多晶硅层。字符线290形成于第三扩散区261与第四扩散区271之间，且亦形成于第六扩散区262与第七扩散区272之间。第一、第二、第三、第四、第五扩散区221、222、261、271、281是N+型扩散区，第六、第七、第八扩散区262、272、282是P+型扩散区。非挥发性存储单元20是通过单层多晶硅互补金属氧化物半导体制程来形成。

请参考图2及图3，第一闸极部201与控制线(CL)形成耦合装置300，其是由金属氧化物半导体电容或金属氧化物半场效晶体管形成。第二闸极部202与第四及第五N+型扩散区271、281形成第一N型金属氧化物半导体晶体管310，且第二闸极部202与第七及第八型扩散区272、282形成第一P型金属氧化物半导体晶体管320。字符线290与第三及第四型扩散区261、271组成第二N型金属氧化物半导体晶体管330，字符线290还与第六及第七型扩散区262、272组成的第二P型金属氧化物半导体晶体管340。第一源极线SL1电连接于第三扩散区261，且是第二N型金属氧化物半导体晶体管330的源极扩散区。第一位线BL1电连接于第五扩散区281，且是第一N型金属氧化物半导体晶体管310的汲极扩散区。第二源极线SL2电连接于第六扩散区262，且是第二P型金属氧化物半导体晶体管340的源极扩散区。第二位线BL2电连接于第八扩散区282，且是为第一P型金属氧化物半导体晶体管320的汲极扩散区。第四扩散区271同时作为第一N型金属氧化物半导体晶体管310的源极扩散区与第二N型金属氧化物半导体晶体管330的汲极扩散区。第七扩散区272同时作为第一P型金属氧化物半导体晶体管320的源极扩散区与第二P型金属氧化物半导体晶体管340的汲极扩散区。第一N型金属氧化物半导体晶体管310与第一P型金属氧化物半导体晶体管320分别是第一以及第二浮动闸极晶体管，第二N型金属氧化物半导体晶体管330与第二P型金属氧化物半导体晶体管340分别是第一与第二选择晶体管。

请参考图4及图5，图4是为本发明还一实施例说明非挥发性存储单元40的示意图，其中当非挥发性存储单元40的周遭存储单元被写入时，非挥发性存储单元40可提升写入抑制的能力，图5是为说明图4中非挥发性存储单元40的电路图的示意图。如图4所示，非挥发性存储单元40可形成于P型或N型基底上。非挥发性存储单元40包括浮动闸极(FG)400，字符线(WL)471，选择闸极(SG)472，控制线(CL)，源极线(SL)，位线(BL)与抹除线(EL)。以P型基底为例，非挥发性存储单元40还包括第一扩散区421与第二扩散区422，其中第一扩散区421与第二扩散区422是形成于第一导电类型的第一导电区(例如N型井(NW)上)。非挥发性存储单元40的第三、第四、第五以及第六扩散区461、462、463、464形成于第二导电类型的第二导电区，(例如P型井(PW)上)。非挥发性存储单元40的第七以及第八扩散区481、482形成于第一导电类型的第三导电区(例如还一个N型井(NW)上)。P型井(PW)是设置于两N型井(NW)之间，第一导电区是属于第一导电类型，第二导电区设置于第一及第三导电区之间。在还一实施例中，第一导电区是属于第二导电类型，第三导电区设置于第一及第二导电区之间。浮动闸极(FG)400包括第一闸极部401，形成于第一扩散区421及第二扩散区422之间，及第二闸极部402，形成于第四扩散区462及第五扩散区463之间，且形成于第七扩散区481与第八扩散区482之间。第一闸极部401与第二闸极部402是由同一个多晶硅层形成，且彼此接续。第一闸极部401的闸极面积大于第二闸极部402的闸极面积。字符线471、选择闸极(SG)472可和浮动闸极(FG)400形成在同一个多晶硅层。字符线(WL)471是形成于第三扩散区461与第四扩散区462之间，选择闸极(SG)472是形成于第五扩散区463与第六扩散区464之间，第一、第二扩散区421、422是N+型扩散区，第三、第四、第五与第六扩散区461、462、463、464是N+型扩散区。第七、第八扩散区481、482是P+型扩散区。非挥发性存储单元40是通过单层多晶硅互补金属氧化物半导体制程来形成。

请参考图4及图5，第一闸极部401与控制线(CL)形成耦合装置500，其是由金属氧化物半导体电容(metal-oxide-semiconductor capacitor)或金属氧化物半场效晶体管(metal-oxide-semiconductor field effect transistor)形成。第二闸极部402与第四及第五型扩散区462、463形成第一N型金属氧化物半导体晶体管510，且第二闸极部402与第七及第八扩散区481、482形成第一P型金属氧化物半导体晶体管520。字符线471与第三及第四型扩散区461、462形成第二N型金属氧化物半导体晶体管530。选择闸极(SG)472与第五及第六型扩散区463、464形成第三N型金属氧化物半导体晶体管540。源极线SL电连接于第三扩散区461，且是第二N型金属氧化物半导体晶体管530的源极扩散区。位线BL电连接于第六扩散区464，且是第三N型金属氧化物半导体晶体管540的汲极扩散区。抹除线EL电连接于第一P型金属氧化物半导体晶体管520的第七与第八扩散区481、482。第四扩散区462可同时作为第一N型金属氧化物半导体晶体管510的源极扩散区与第二N型金属氧化物半导体晶体管530的汲极扩散区。第五扩散区463可同时作为第一N型金属氧化物半导体晶体管510的汲极扩散区与第三N型金属氧化物半导体晶体管540的源极扩散区。第一N型金属氧化物半导体晶体管510与第一P型金属氧化物半导体晶体管520分别是第一浮动闸极晶体管与第二浮动闸极晶体管，第二N型金属氧化物半导体晶体管530与第三N型金属氧化物半导体晶体管540分别是第一选择晶体管与第二选择晶体管。在本发明的还一实施例中，第二浮动闸极晶体管是可由金属氧化物半导体电容形成。

请参考图6，图6是为说明图2与图3的非挥发存储单元20的写入、抹除与读取电压的一实施例的示意图。在第一写入操作中，较写入电压(VPP)低临界电压(Vth)的控制线电压会施加在控制线(CL)，其中写入电压(VPP)是介于5V与8V之间，临界电压(Vth)大约为1V。因此，施加在控制线(CL)的控制线电压是介于4V与7V之间。施加在字符线(WL)290的字符线电压是介于0V与7V之间，第一源极线(SL1)、第一位线(BL1)、第二位线(BL2)与P型井(PW)是接地。然而第一位线(BL1)亦可为浮动，写入电压(VPP)会施加在第二源极线(SL2)与N型井。在第一写入操作中，控制线电压可根据金属氧化物半导体电容300与第一P型金属氧化物半导体晶体管320的面积比例通过金属氧化物半导体电容300耦合至浮动闸极200。举例来说，如果控制线电压是等于6V，金属氧化物半导体电容300与第一P型金属氧化物半导体晶体管320的面积比例是9:1，则浮动闸极200的电位是5.4V(6V X0.9)。在第一写入操作中，第一P型金属氧化物半导体晶体管320会发生热信道电子注入(channel hot electron injection)，由第一P型金属氧化物半导体晶体管320的源极扩散区来的电子通过截止信道注入浮动闸极200，其中截止通道是由浮动闸极200与第一P型金属氧化物半导体晶体管320的源极扩散区之间的临界电压，以及第一P型金属氧化物半导体晶体管320的源极扩散区与汲极扩散区之间的写入电压(VPP)形成。在抹除操作(ERS)中，当抹除电压(VEE)施加在第二源极线(SL2)与N型井(NW)时，第一P型金属氧化物半导体晶体管320会发生傅勒-诺德翰(Fowler-Nordheim,FN)电子穿隧现象。施加在第二位线(BL2)的电压是0V或第二位线(BL2)是为浮动，施加在字符线(WL)290的字符线电压是介于0V与20V之间。控制线(CL)、第一源极线(SL1)、第一位线(BL1)及P型井(PW)是都接地，第一位线(BL1)亦可为浮动，施加在第二源极线(SL2)与N型井(NW)的抹除电压(VEE)是介于5V与20V之间。如此，注入浮动闸极200的电子会由浮动闸极200射出。

在第二写入操作中，控制线电压是为施加在控制线(CL)的第一写入电压(VPP1)，其中第一写入电压(VPP1)是介于5V与12V之间。第一源极线(SL1)、第二源极线(SL2)、第一位线(BL1)与P型井(PW)是都接地，但是第一位线(BL1)亦可为浮动。介于5V与8V之间的第二写入电压(VPP2)是施加在N型井(NW)，低于0V的第三写入电压(VPP3)是施加在字符线(WL)，第二位线(BL2)是为浮动。在第二写入操作中，第一P型金属氧化物半导体晶体管320会发生带对带穿遂诱导热电子(band-to-band tunneling-induced hot electron,BBHE)注入。在抹除操作中，当抹除电压(VEE)施加在第二源极线(SL2)与N型井(NW)时，第一P型金属氧化物半导体晶体管320会发生傅勒-诺德翰电子穿隧射出(Fowler-Nordheim electron tunneling ejection)。施加在字符线(WL)290的电压是介于0V与20V之间，控制线(CL)、第一源极线(SL1)及P型井(PW)是都接地，施加在第一位线(BL1)的电压是为0V或第一位线(BL1)是为浮动，施加在第二位线(BL2)的电压是为0V或第二位线(BL2)是为浮动，施加在第二源极线(SL2)与N型井(NW)的抹除电压(VEE)是介于5V与20V之间。如此，注入浮动闸极200的电子会由浮动闸极200射出。

在第三写入操作中，施加在控制线(CL)的控制线电压是介于5V与12V之间，施加在字符线(WL)290的电压是介于5V与8V之间，第二源极线(SL2)是为浮动，施加在N型井(NW)的电压是介于5V与8V之间，第一位线(BL1)、第一源极线(SL1)、P型井(PW)与第二位线(BL2)是都接地。然而第一位线(BL1)亦可为浮动。在第三写入操作中，第一P型金属氧化物半导体晶体管320会发生带对带穿遂诱导热电子注入。在抹除操作中，当抹除电压(VEE)施加在第二源极线(SL2)与N型井(NW)时，第一P型金属氧化物半导体晶体管320会发生傅勒-诺德翰电子穿隧射出。施加在字符线(WL)290的字符线电压是介于0V与20V之间，控制线(CL)、第一源极线(SL1)与P型井(PW)是都接地，施加在第一位线(BL1)的电压是为0V或第一位线(BL1)是为浮动，施加在第二位线(BL2)的电压是为0V或第二位线(BL2)是为浮动，施加在第二源极线(SL2)与N型井(NW)的抹除电压(VEE)是介于5V与20V之间。如此，注入浮动闸极200的电子会由浮动闸极200射出。

在读取操作中，第一电压(VCC1)会施加在控制线(CL)与字符线(WL)，第二电压(VCC2)会施加在第二源极线(SL2)与N型井(NW)，读取电压(VRR)会施加在第一位线(BL1)，第一电压(VCC1)与读取电压(VRR)是介于1V与5V之间，第二电压(VCC2)是介于0V与5V之间，施加在第二位线(BL2)的电压是为0V或第二位线(BL2)是为浮动，第一源极线(SL1)与P型井(PW)是都接地。通过P型金属氧化物半导体电容300电容性耦接，第一电压(VCC1)中部份(例如9/10)会耦合于浮动闸极200。当非挥发存储单元20被抹除后，浮动闸极200的电位足以开启第一N型金属氧化物半导体晶体管310。由于读取电压(VRR)是施加在第一位线(BL1)，且第一源极线(SL1)是接地，读取电流会流经第一N型金属氧化物半导体晶体管310以表示正逻辑状态。当非挥发存储单元20被写入后，注入浮动闸极200的电子会足以抵偿或明显低于部份耦合于浮动闸极200的第一电压(VCC1)，以使第一N型金属氧化物半导体晶体管310保持关闭或是些微开启，使读取电流低于非挥发存储单元20于抹除状态可侦测到的读取电流。如此，侦测到较低的读取电流会指示出负逻辑状态。使用较高的读取电流以指出正逻辑状态及使用较低的读取电流指出负逻辑状态仅是一个范例，不应用以限制本实施例的范畴。举例来说，本实施亦可使用较高的读取电流来指示负逻辑状态，并使用较低的读取电流来指示正逻辑状态。

请参考图7，图7是为说明第4与图5非挥发存储单元40的写入、抹除、读取电压与写入抑制操作的一实施例的示意图。在写入操作中，介于5V与20V之间的控制线电压会施加在控制线(CL)与抹除线(EL)，介于1V与5V的第一电压(VCC1)会施加在选择闸极(SG)，施加在字符线(WL)的电压是介于0V与5V之间，源极线(SL)、位线(BL)与P型井(PW)是都接地。在写入操作中，控制线电压可根据金属氧化物半导体电容500与第一N型金属氧化物半导体晶体管510的面积比例通过金属氧化物半导体电容500耦合至浮动闸极400。举例来说，如果控制线电压是等于6V，金属氧化物半导体电容500与第一N型金属氧化物半导体晶体管510的面积比例是9:1，则浮动闸极400的电位约略为5.4V(0.9X6V)。在写入操作中，第一N型金属氧化物半导体晶体管510将会发生傅勒-诺德翰电子穿隧注入。于抹除操作中，当抹除电压(VEE)施加在抹除线(EL)，以及控制线(CL)、源极线(SL)、位线(BL)与P型井(PW)都接地时，第一P型金属氧化物半导体晶体管520会发生傅勒-诺德翰电子穿隧射出。在抹除操作中，施加在字符线(WL)与选择闸极(SG)的电压是介于0V与5V之间，抹除电压(VEE)是介于5V与20V之间，如此，于写入时注入浮动闸极400的电子会于抹除时由浮动闸极400射出。

在读取操作中，第一电压(VCC1)会施加在控制线(CL)和抹除线(EL)，第二电压(VCC2)会施加在字符线(WL)与选择闸极(SG)，读取电压(VRR)会施加在位线(BL)，第二电压(VCC2)与读取电压(VRR)是介于1V与5V之间，第一电压(VCC1)是介于0V与5V之间，源极线(SL)与P型井(PW)是接地，通过金属氧化物半导体电容500的电容性耦合，第一电压(VCC1)的部份电位(例如9/10)会耦合于浮动闸极400。当非挥发存储单元40被抹除后，浮动闸极400的电位将足以开启第一N型金属氧化物半导体晶体管510。由于读取电压(VRR)施加在位线(BL)，且源极线(SL)是接地，所以读取电流会流经第一N型金属氧化物半导体晶体管510，藉以侦测出正逻辑状态。当非挥发存储单元40被写入后，注入浮动闸极400的电子会足以抵偿或明显低于部份耦合于浮动闸极400的第一电压(VCC1)，以使第一N型金属氧化物半导体晶体管510可保持关闭，或是些微开启使得读取电流低于非挥发存储单元40于抹除操作可侦测到的读取电流。如此，侦测到较低的读取电流会指示出负逻辑状态。在本发明的其它实施例中，较高的读取电流亦可用于指示负逻辑状态，而较低的读取电流亦可用于指示正逻辑状态。

请参考图8，图8是为说明图4与图5的非挥发存储单元40的写入抑制操作的波形示意图。图8的波形示意图显示施加在控制线(CL)的控制线电压、施加在字符线(WL)的字符线电压、施加在选择闸极(SG)的选择闸极电压、施加在抹除线(EL)的抹除线电压、施加在位线(BL)的位线电压、施加在源极线(SL)的源极线电压、施加在P型井(PW)的P型井电压与第一N型金属氧化物半导体晶体管510的信道(Channel)电压，其中信道(Channel)电压是于写入抑制操作的第三时间(t3)至第四时间(t4)被提升。如图8所示，信道(Channel)电压在第二时间(t2)至第三时间(t3)时达到第六电压(V6)。由第三时间(t3)至第四时间(t4)时，控制线电压是在第一电压(V1)、选择闸极电压是在第二电压(V2)、抹除线电压是在第三电压(V3)、位线电压是在第四电压(V4)以及信道(Channel)电压是在第五电压(V5)。在写入抑制操作中，第一电压V1到第六电压V6是被设定为V1≥V3>V5>V4≥V2>V6。在写入操作中，第一电压V1到第六电压V6是被设定为V1≥V3≥V2>V4=V5=V6≥0V。举例来说，如图7所示，在写入抑制操作中，控制线电压是介于5V与20V之间、字符线电压是介于0V与5V之间、选择闸极电压是介于1V与5V之间、抹除线电压是介于5V与20V之间、位线电压是介于1V与5V之间、源极线电压是介于0V与5V之间与P型井电压是为0V。

请参照图9和图10，图9是为本发明还一实施例说明非挥发性存储单元90的示意图，和图10是为说明图9中非挥发性存储单元90的电路图的示意图。如图9所示，非挥发存储单元90包括浮动闸极(FG)900，字符线(WL)971，选择闸极(SG)972，控制线(CL)，源极线(SL)，位线(BL)，和抹除线(EL)，其中当非挥发性存储单元90的周遭存储单元被写入时，采用选择闸极(SG)972可达到写入抑制的能力。以P型(第一导电类型)基底为例，非挥发存储单元90是形成于N型井930(第二导电类型的第三导电区)，其中N型井930是形成于P型基底。非挥发存储单元90还包括第一扩散区921和第二扩散区922，其中第一扩散区921和第二扩散区922是形成于第一导电类型的第一导电区(PW1)。非挥发性存储单元90的第三、第四、第五以及第六扩散区961、962、963、964是形成于第一导电类型的第二导电区(PW2)。非挥发性存储单元90的第七以及第八扩散区981、982是形成于第一导电类型的第四导电区(PW3)。如图9所示，第二导电区(PW2)是介于第一导电区(PW1)和第四导电区(PW3)之间。浮动闸极(FG)900包括第一闸极部901，形成于第一扩散区921及第二扩散区922之间，及第二闸极部902，形成于第四扩散区962及第五扩散区963之间，且形成于第七扩散区981与第八扩散区982之间。第一闸极部901和第二闸极部902是由同一个多晶硅层形成，且彼此接续。第一闸极部901的闸极面积大于第二闸极部902的闸极面积。字符线(WL)971与选择闸极(SG)972可和浮动闸极(FG)900形成在同一个多晶硅层。字符线(WL)971是形成于第三扩散区961与第四扩散区962之间，选择闸极(SG)972是形成于第五扩散区963与第六扩散区964之间。第一、第二扩散区921、922是属于第二导电类型、非挥发性存储单元90的第三、第四、第五以及第六扩散区961、962、963、964亦属于第二导电类型以及非挥发性存储单元90的第七以及第八扩散区981、982亦属于第二导电类型。非挥发存储单元90是通过单层多晶硅互补金属氧化物半导体制程来形成。但在本发明的还一实施例中，第一导电类型是为N型，以及第二导电类型是为P型。

请参考图9及图10，第一闸极部901和控制线(CL)形成耦合装置1000，其是由金属氧化物半导体电容或金属氧化物半场效晶体管形成。第二闸极部902可和第四及第五型扩散区962、963形成第一浮动闸极(n-typemetal-oxide-semiconductor transistor,NMOS)晶体管1010，以及第二闸极部902可和非挥发性存储单元90的第七以及第八扩散区981、982形成第二浮动闸极(NMOS)晶体管1020。字符线(WL)971可与第三及第四型扩散区961、962形成第一选择(NMOS)晶体管1030。选择闸极(SG)972可和第五及第六型扩散区963、964形成第二选择(NMOS)晶体管1040。源极线(SL)可电连接于第三扩散区961，且是第一选择晶体管1030的源极扩散区。位线(BL)可电连接于第六扩散区964，且是第二选择晶体管1040的汲极扩散区。抹除线EL可电连接于第二浮动闸极晶体管1020的第七以及第八扩散区981、982。第四扩散区962可同时作为第一浮动闸极晶体管1010的源极扩散区与第一选择晶体管1030的汲极扩散区。第五扩散区963可同时作为第一浮动闸极晶体管1010的汲极扩散区与第二选择晶体管1040的源极扩散区。在本发明的还一实施例中，第二浮动闸极晶体管1020是可由金属氧化物半导体电容形成。

请参考图11，图11是为说明图9与图10的非挥发存储单元90的写入、抹除、读取和写入抑制电压的一实施例的示意图。在写入操作中，施加在控制线(CL)和第一导电区(PW1)的控制线电压是介于5V与20V之间。源极线(SL)、位线(BL)和第二导电区(PW2)是接地。施加在字符线(WL)的字符线电压是介于0V与5V之间。施加在抹除线(EL)和第四导电区(PW3)的抹除线电压是介于5V与20V之间。施加在选择闸极(SG)的选择闸极电压是介于1V与5V之间。另外，施加在N型井930(第三导电区)的第二井电压是介于5V与20V之间，以防止第一导电区(PW1)、第二导电区(PW2)、第四导电区(PW3)和N型井930之间产生顺向偏压。在写入操作中，控制线电压可根据耦合装置1000与第一浮动闸极晶体管1010的面积比例通过耦合装置1000耦合至浮动闸极900。举例来说，如果控制线电压是等于10V，耦合装置1000与第一浮动闸极晶体管1010的面积比例是9:1，则浮动闸极900的电位是9V(10V X0.9)。在写入操作中，第一浮动闸极晶体管1010会发生傅勒-诺德翰穿隧注入(Fowler-Nordheim tunneling injection)。因此，电子会从第一浮动闸极晶体管1010注入至浮动闸极900。

在抹除操作中，施加在字符线(WL)的字符线电压是介于0V与5V之间。控制线(CL)、第一导电区(PW1)、源极线(SL)、位线(BL)和第二导电区(PW2)是接地。施加在选择闸极(SG)的选择闸极电压是介于0V与5V之间。施加在抹除线(EL)和第四导电区(PW3)的抹除线电压是介于5V与20V之间。另外，施加在N型井930(第三导电区)的第二井电压是介于5V与20V之间，以防止第一导电区(PW1)、第二导电区(PW2)、第四导电区(PW3)和N型井930之间产生顺向偏压。在抹除操作中，当抹除线电压是施加在抹除线(EL)和第四导电区(PW3)时，在第二浮动闸极晶体管1020会发生傅勒-诺德翰电子穿隧射出。如此，储存在浮动闸极900的电子会由浮动闸极900射出。

在读取操作中，施加在控制线(CL)和第一导电区(PW1)的控制线电压是介于0V与5V之间。施加在字符线(WL)的字符线电压是介于1V与5V之间，施加在选择闸极(SG)的选择闸极电压是介于1V与5V之间，以及施加在位线(BL)的位线电压是介于1V与5V之间。源极线(SL)和第二导电区(PW2)是接地。施加在抹除线(EL)和第四导电区(PW3)的抹除线电压是介于0V与5V之间。另外，施加在N型井930(第三导电区)的第二井电压是介于0V与5V之间，以防止第一导电区(PW1)、第二导电区(PW2)、第四导电区(PW3)和N型井930之间产生顺向偏压。通过耦合装置1000的电容性耦合，控制线电压的部份电位(例如9/10)会耦合于浮动闸极900。当非挥发存储单元90被抹除后，浮动闸极900的电位将足以开启第浮动闸极晶体管1010。由于位线电压是施加在位线(BL)，且源极线(SL)和第二导电区(PW2)是接地，所以读取电流会流经第一浮动闸极晶体管1010，藉以侦测出正逻辑状态。当非挥发存储单元90被写入后，注入浮动闸极900的电子会足以抵偿或明显低于部份耦合于浮动闸极900的控制线电压，所以第一浮动闸极晶体管1010可保持关闭，或是些微开启使得读取电流低于非挥发存储单元90于抹除操作可侦测到的读取电流。如此，侦测到较低的读取电流会指示出负逻辑状态。但本发明并不受限于较高的读取电流会指示出正逻辑状态，以及较低的读取电流会指示出负逻辑状态。在本发明的其它实施例中，较高的读取电流亦可用于指示负逻辑状态，而较低的读取电流亦可用于指示正逻辑状态。

请参照图12，图12是为说明图9与图10的非挥发存储单元90的写入抑制操作的波形示意图。图12的波形示意图显示施加在控制线(CL)和第一导电区(PW1)的控制线电压、施加在字符线(WL)的字符线电压、施加在选择闸极(SG)的选择闸极电压、施加在抹除线(EL)和第四导电区(PW3)的抹除线电压、施加在位线(BL)的位线电压、施加在源极线(SL)的源极线电压、施加在第二导电区(PW2)的第一井电压、施加在N型井930的第二井电压以及第一浮动闸极晶体管1010的信道(Channel)电压，其中信道(Channel)电压是于写入抑制操作的第三时间(t3)至第四时间(t4)被提升。如图12所示，信道(Channel)电压在第二时间(t2)至第三时间(t3)时达到第六电压(V6)。由第三时间(t3)至第四时间(t4)时，控制线电压是在第一电压(V1)、选择闸极电压是在第二电压(V2)、抹除线电压是在第三电压(V3)、位线电压是在第四电压(V4)以及信道(Channel)电压是在第五电压(V5)。在写入抑制操作中，第一电压V1到第六电压V6是被设定为V1≥V3>V5>V4≥V2>V6。在写入操作中，第一电压V1到第六电压V6是被设定为V1≥V3≥V2>V4=V5=V6≥0V。举例来说，如图11所示，在写入抑制操作中，控制线电压是介于5V与20V之间、字符线电压是介于0V与5V之间、选择闸极电压是介于1V与5V之间、抹除线电压是介于5V与20V之间、位线电压是介于1V与5V之间、源极线电压是介于0V与5V之间、第二井电压是介于5V与20V之间以及第一井电压是为0V。

请参照图13和图14。图13是为本发明还一实施例说明非挥发性存储单元130的示意图，和图14是为说明图13中非挥发性存储单元130的电路图的示意图。如图13所示，非挥发存储单元130包括浮动闸极(FG)1300、字符线(WL)1371、选择闸极(SG)1372、控制线(CL)、源极线(SL)以及位线(BL)，其中当非挥发性存储单元130的周遭存储单元被写入时，采用选择闸极(SG)1372可达到写入抑制的能力。以P型(第一导电类型)基底为例，亦即非挥发存储单元130是形成于N型井1330(第二导电类型的第三导电区)，其中N型井1330是形成于P型基底。非挥发存储单元130还包括第一、第二、第三、第四、第五和第六扩散区1321、1322、1361、1362、1363和1364。浮动闸极(FG)1300包括第一闸极部1301，形成于第一扩散区1321及第二扩散区1322之间，及第二闸极部1302形成于第四扩散区1362及第五扩散区1363之间。如图13所示，非挥发存储单元130和非挥发存储单元90的差别在于非挥发存储单元130并不包括第二浮动闸极晶体管1020和第四导电区(PW3)。另外，非挥发存储单元130的其余架构和非挥发存储单元90相同，在此不再赘述。

请参考图13及图14，第一闸极部1301和控制线(CL)形成耦合装置1400。第二闸极部1302可和第四及第五型扩散区1362、1363形成第一浮动闸极晶体管1410。字符线(WL)1371可与第三及第四型扩散区1361、1362形成第一选择晶体管1430。选择闸极(SG)1372可和第五及第六型扩散区1363、1364形成第二选择晶体管1440。源极线(SL)可电连接于第三扩散区1361，且是第一选择晶体管1430的源极扩散区。位线(BL)可电连接于第六扩散区1364，且是第二选择晶体管1440的汲极扩散区。第四扩散区1362可同时作为第一浮动闸极晶体管1410的源极扩散区与第一选择晶体管1430的汲极扩散区。第五扩散区1363可同时作为第一浮动闸极晶体管1410的汲极扩散区与第二选择晶体管1440的源极扩散区。

请参考图15，图15是为说明图13与图14的非挥发存储单元130的写入、抹除、读取和写入抑制操作的一实施例的示意图。在写入操作中，施加在控制线(CL)和第一导电区(PW1)的控制线电压是介于5V与20V之间。源极线(SL)、位线(BL)和第二导电区(PW2)是接地。施加在字符线(WL)的字符线电压是介于0V与5V之间。施加在选择闸极(SG)的选择闸极电压是介于1V与5V之间。另外，施加在N型井1330(第三导电区)的第二井电压是介于5V与20V之间，以防止第一导电区(PW1)、第二导电区(PW2)和N型井1330之间产生顺向偏压。在写入操作中，控制线电压可根据耦合装置1400与第一浮动闸极晶体管1410的面积比例通过耦合装置1400耦合至浮动闸极1300。举例来说，如果控制线电压是等于10V，耦合装置1400与第一浮动闸极晶体管1410的面积比例是9:1，则浮动闸极1300的电位是9V(10V X0.9)。在写入操作中，第一浮动闸极晶体管1410会发生傅勒-诺德翰穿隧注入。

在抹除操作中，施加在字符线(WL)的字符线电压、施加在选择闸极(SG)的选择闸极电压、施加在源极线(SL)的源极线电压、施加在位线(BL)的位线电压以及施加在第二导电区(PW2)的第一井电压是介于5V与20V之间。控制线(CL)和第一导电区(PW1)是接地。另外，施加在N型井1330(第三导电区)的第二井电压是介于5V与20V之间，以防止第一导电区(PW1)、第二导电区(PW2)和N型井1330之间产生顺向偏压。在抹除操作中，当控制线(CL)和第一导电区(PW1)是接地时，在第一浮动闸极晶体管1410会发生傅勒-诺德翰电子穿隧射出。如此，储存在浮动闸极1300的电子会由浮动闸极1300射出。

在读取操作中，施加在控制线(CL)和第一导电区(PW1)的控制线电压是介于0V与5V之间、施加在字符线(WL)的字符线电压是介于1V与5V之间，施加在选择闸极(SG)的选择闸极电压是介于1V与5V之间以及施加在位线(BL)的位线电压是介于1V与5V之间。源极线(SL)和第二导电区(PW2)是接地。另外，施加在N型井1330(第三导电区)的第二井电压是介于0V与5V之间，以防止第一导电区(PW1)、第二导电区(PW2)和N型井1330之间产生顺向偏压。通过耦合装置1400的电容性耦合，控制线电压的部份电位(例如9/10)会耦合于浮动闸极1300。当非挥发存储单元130被抹除后，浮动闸极1300的电位将足以开启第一浮动闸极晶体管1410。由于位线电压是施加在位线(BL)，且源极线(SL)和第二导电区(PW2)是接地，所以读取电流会流经第一浮动闸极晶体管1410，藉以侦测出正逻辑状态。当非挥发存储单元130被写入后，注入浮动闸极1300的电子会足以抵偿或明显低于部份耦合于浮动闸极1300的控制线电压，所以第一浮动闸极晶体管1410可保持关闭，或是些微开启使得读取电流低于非挥发存储单元130于抹除操作可侦测到的读取电流。如此，侦测到较低的读取电流会指示出负逻辑状态。

请参照图16，图16是为说明图13与图14的非挥发存储单元130的写入抑制操作的波形示意图。图16的波形示意图显示施加在控制线(CL)和第一导电区(PW1)的控制线电压、施加在字符线(WL)的字符线电压、施加在选择闸极(SG)的选择闸极电压、施加在位线(BL)的位线电压、施加在源极线(SL)的源极线电压、施加在第二导电区(PW2)的第一井电压、施加在N型井1330的第二井电压以及第一浮动闸极晶体管1410的信道(Channel)电压，其中信道(Channel)电压是于写入抑制操作的第三时间(t3)至第四时间(t4)被提升。如图15所示，信道(Channel)电压在第二时间(t2)至第三时间(t3)时达到第六电压(V6)。由第三时间(t3)至第四时间(t4)时，控制线电压是在第一电压(V1)、选择闸极电压是在第二电压(V2)、位线电压是在第四电压(V4)以及信道(Channel)电压是在第五电压(V5)。在写入抑制操作中，第一电压V1到第六电压V6是被设定为V1>V5>V4≥V2>V6。在写入操作中，第一电压V1到第六电压V6是被设定为V1≥V2>V4=V5=V6≥0V。举例来说，如图15所示，在写入抑制操作中，控制线电压是介于5V与20V之间、字符线电压是介于0V与5V之间、选择闸极电压是介于1V与5V之间、位线电压是介于1V与5V之间、源极线电压是介于0V与5V之间、第二井电压是介于5V与20V之间以及第一井电压是为0V。

综上所述，上述非挥发存储单元20、40、90和130与一般互补金属氧化物半导体制程完全兼容，且仅需要较小的布局区域，并能在不降低循环次数下展现良好的写入与抹除速度、耐用性与数据保存性。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种非挥发存储单元，其特征在于包括：

耦合装置，形成于第一导电区；

第一选择晶体管，串联于第一浮动闸极晶体管和第二选择晶体管，其中该第一选择晶体管、该第一浮动闸极晶体管和该第二选择晶体管皆形成于第二导电区；

控制线，电连接于该耦合装置；

字符线，电连接于该第一选择晶体管的闸极；

选择闸极，电连接于该第二选择晶体管的闸极；

位线，电连接于该第二选择晶体管的汲极区；及

源极线，电连接于该第一选择晶体管的源极区；

其中该耦合装置的电极和该第一浮动闸极晶体管的闸极是为一体成型的浮动闸极；其中该第一导电区、该第二导电区皆形成于第三导电区；

其中该第一导电区、该第二导电区和该第三导电区皆是掺杂井。

2.如权利要求1所述的非挥发存储单元，其特征在于，该第一导电区和该第二导电区是属于第一导电类型，以及该第三导电区是属于第二导电类型。

3.如权利要求1所述的非挥发存储单元，其特征在于，该浮动闸极包括：

第一闸极部，用以形成该耦合装置；及

第二闸极部，用以形成该第一浮动闸极晶体管；

其中该第一闸极部的闸极面积是大于该第二闸极部的闸极面积。

4.如权利要求1所述的非挥发存储单元，其特征在于，该耦合装置是由金属氧化物半导体电容或金属氧化物半场效晶体管形成。

5.如权利要求1所述的非挥发存储单元，其特征在于，该第一浮动闸极晶体管是介于该第一选择晶体管与该第二选择晶体管之间。

6.如权利要求1所述的非挥发存储单元，其特征在于，在读取操作中，施加在该控制线的控制线电压、施加在该字符线的字符线电压、施加在该选择闸极的选择闸极电压、施加在该位线的位线电压、施加在该源极线的源极线电压、施加在该第二导电区的第一井电压以及施加在该第三导电区的第二井电压是被设置为用以侦测流经串联连接的该第一选择晶体管、该第一浮动闸极晶体管以及该第二选择晶体管的电流。

7.如权利要求1所述的非挥发存储单元，其特征在于，在写入操作中，施加在该控制线的控制线电压、施加在该字符线的字符线电压、施加在该选择闸极的选择闸极电压、施加在该位线的位线电压、施加在该源极线的源极线电压、施加在该第二导电区的第一井电压以及施加在该第三导电区的第二井电压是被设置为用以在该第一浮动闸极晶体管引发傅勒-诺德翰穿隧注入。

8.如权利要求1所述的非挥发存储单元，其特征在于，在写入抑制操作中，施加在该控制线的控制线电压、施加在该字符线的字符线电压、施加在该选择闸极的选择闸极电压、施加在该位线的位线电压、施加在该源极线的源极线电压、施加在该第二导电区的第一井电压以及施加在该第三导电区的第二井电压是被设置为用以在该第一浮动闸极晶体管引发信道升压。

9.如权利要求1所述的非挥发存储单元，其特征在于，在抹除操作中，施加在该控制线的控制线电压、施加在该字符线的字符线电压、施加在该选择闸极的选择闸极电压、施加在该位线的位线电压、施加在该源极线的源极线电压、施加在该第二导电区的第一井电压以及施加在该第三导电区的第二井电压是被设置为用以在该第一浮动闸极晶体管引发傅勒-诺德翰穿隧射出。

10.如权利要求1所述的非挥发存储单元，其特征在于，还包括：

第二浮动闸极晶体管，形成于第四导电区，其中该第四导电区，形成于该第三导电区，以及该第二浮动闸极晶体管的闸极、该耦合装置的电极和该第一浮动闸极晶体管的闸极是为该一体成型的浮动闸极。

11.如权利要求10所述的非挥发存储单元，其特征在于，该第一导电区、该第二导电区以及该第四导电区是属于第一导电类型，以及该第三导电区是属于第二导电类型。

12.如权利要求10所述的非挥发存储单元，其特征在于，该浮动闸极包括：

第一闸极部，用以形成该耦合装置；及

第二闸极部，用以形成该第一浮动闸极晶体管和该第二浮动闸极晶体管；

13.如权利要求10所述的非挥发存储单元，其特征在于，该第二浮动闸极晶体管是由金属氧化物半场效晶体管或金属氧化物半导体电容形成。

14.如权利要求10所述的非挥发存储单元，其特征在于，该第二导电区是介于该第一导电区和该第四导电区。

15.如权利要求10所述的非挥发存储单元，其特征在于，该第四导电区是介于该第一导电区和该第二导电区。

16.如权利要求10所述的非挥发存储单元，其特征在于，该第一浮动闸极晶体管是介于该第一选择晶体管与该第二选择晶体管之间。

17.如权利要求16所述的非挥发存储单元，其特征在于，还包括：

控制线，电连接于该耦合装置；

字符线，电连接于该第一选择晶体管的闸极；

选择闸极，电连接于该第二选择晶体管的闸极；

抹除线，电连接于该第二浮动闸极晶体管的扩散区和该第四导电区；

位线，电连接于该第二选择晶体管的汲极区；及

源极线，电连接于该第一选择晶体管的源极区。

18.如权利要求17所述的非挥发存储单元，其特征在于，在读取操作中，施加在该控制线的控制线电压、施加在该字符线的字符线电压、施加在该选择闸极的选择闸极电压、施加在该抹除线的抹除线电压、施加在该位线的位线电压、施加在该源极线的源极线电压、施加在该第二导电区的第一井电压以及施加在该第三导电区的第二井电压是被设置为用以侦测流经串联连接的该第一选择晶体管、该第一浮动闸极晶体管以及该第二选择晶体管的电流。

19.如权利要求17所述的非挥发存储单元，其特征在于，在写入操作中，施加在该控制线的控制线电压、施加在该字符线的字符线电压、施加在该选择闸极的选择闸极电压、施加在该抹除线的抹除线电压、施加在该位线的位线电压、施加在该源极线的源极线电压、施加在该第二导电区的第一井电压以及施加在该第三导电区的第二井电压是被设置为用以在该第一浮动闸极晶体管引发傅勒-诺德翰穿隧注入。

20.如权利要求17所述的非挥发存储单元，其特征在于，在写入抑制操作中，施加在该控制线的控制线电压、施加在该字符线的字符线电压、施加在该选择闸极的选择闸极电压、施加在该抹除线的抹除线电压、施加在该位线的位线电压、施加在该源极线的源极线电压、施加在该第二导电区的第一井电压以及施加在该第三导电区的第二井电压是被设置为用以在该第一浮动闸极晶体管引发信道升压。

21.如权利要求17所述的非挥发存储单元，其特征在于，在抹除操作中，施加在该控制线的控制线电压、施加在该字符线的字符线电压、施加在该选择闸极的选择闸极电压、施加在该抹除线的抹除线电压、施加在该位线的位线电压、施加在该源极线的源极线电压、施加在该第二导电区的第一井电压以及施加在该第三导电区的第二井电压是被设置为用以在该第二浮动闸极晶体管引发傅勒-诺德翰穿隧射出。