CN101075619A - 半导体器件 - Google Patents

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Abstract

在一种非易失存储单元的数据编程/擦除器件中，借助于整个沟道表面的FN隧道电流而重写数据。在一个闪速存储器形成区域内的半导体衬底的埋置n阱中，以相互隔离形式布置p阱。在各p阱中，布置电容器部分、用于对数据进行编程/擦除的电容器部分和用于读数据的MISFET。在用于对数据进行编程/擦除的电容器部分中，借助于整个沟道表面的FN隧道电流，执行数据的重写(编程和擦除)。

Description

半导体器件
本申请要求于2006年5月19日提交的日本专利申请No.2006-139823和于2005年9月13日提交的日本专利申请No.2005-265548的优先权，其内容据此通过参考引入本申请。
技术领域
本发明涉及一种半导体器件的制造技术，特别地，涉及一种当应用于具有非易失存储器的半导体器件时有效的技术。
背景技术
有些半导体器件其中具有非易失存储电路部分，用于存储例如在LCD(液晶器件)的微调、数据援救或图像调整期间要使用的相对小容量的数据，或存储器件的生产号。
例如，在日本未审专利公开No.2001-185633(专利文献1)中，描述了一种具有这样的非易失存储电路部分的半导体器件。这个文献公开了一种单级多EEPROM器件，它是一个EEPROM(电可擦除可编程只读存储器)器件，在一个布置在半导体衬底上方的单导电层上方形成，同时经由一个绝缘层与其隔离，并且能使每位的面积减小。
日本未审专利公开No.2001-257324(专利文献2)公开了一种技术，它能够改善通过单层多闪存(poly-flash)技术形成的非易失存储器件的长期数据保持容量。
例如，在USP 6788574(专利文献3)的图7中，公开了一种结构，它具有电容器部分、编程晶体管和读出晶体管，各由一个n阱隔离。在专利文献3的图4A至图4C的第6列和第7列中，公开了一种构造，其中借助于FN隧道电流实现编程/擦除。
发明内容
本发明人研究了在上述非易失存储器中，当利用整个沟道表面的FN隧道电流的时候，在可编程场效应晶体管中的数据的编程。结果发现使用FN隧道电流的数据编程引起各种问题，例如，因为可编程场效应晶体管的源极和漏极的半导体区域与其阱之间的结击穿电压超过极限而引起击穿，所以使可编程场效应晶体管劣化，不能稳定地执行数据的重写，以及不能成功地对数据编程。
本发明的一个目的是提供一种技术，在用于对数据进行编程和擦除的非易失存储单元的元件中，该技术能够通过利用整个沟道表面的FN隧道电流来重写数据。
通过这里描述和附图，本发明的上述和其他目的及新颖特征将显而易见。
在下文将描述本发明公开的发明中的典型发明的概要。
在本发明中，因而提供一种非易失存储单元，具有一个用于对数据进行编程和擦除的元件，和一个用于读数据的晶体管，它们共同使用一个浮动栅电极作为栅电极，其中用于对数据进行编程和擦除的元件和用于读数据的晶体管布置在具有相同导电类型但相互电隔离的相应阱中；并且用于对数据进行编程和擦除的元件的一对半导体区域由具有与阱相同导电类型的半导体区域制成。
其次将简短描述通过本申请公开的发明中的典型发明可得到的优点。
在一种非易失存储单元中，具有一个用于对数据进行编程和擦除的元件和一个用于读数据的晶体管，它们共同具有一个浮动栅电极作为栅电极，则用于对数据进行编程和擦除的元件和用于读数据的晶体管布置在具有相同导电类型但相互电分离的阱中；并且用于对数据进行编程和擦除的元件的一对半导体区域由具有与阱相同导电类型的半导体区域制成。这样使得可以在用于对数据进行编程和擦除的非易失存储单元的元件中，借助于整个沟道表面的FN隧道电流而重写数据。
附图说明
图1是由本发明人研究的非易失存储器的存储单元的平面图；
图2是沿图1的线Y1-Y1所取的一个横截面图；
图3是沿图1的线Y1-Y1所取的另一个横截面图；
图4是说明在由本发明人研究的非易失存储器的数据擦除操作的时候，电压施加的定时的一个示意图；
图5是说明在由本发明人研究的非易失存储器的数据擦除操作的时候，电压施加的定时的另一个示意图；
图6是说明在由本发明人研究的非易失存储器的数据擦除操作的时候，电压施加的定时的又一个示意图；
图7是根据本发明的一个实施例的半导体器件中的非易失存储器的局部电路图；
图8是表示在图7的非易失存储器的数据编程操作的时候，施加于各部分的电压的电路图；
图9是表示在图7的非易失存储器的数据成批擦除操作的时候，施加于各部分的电压的电路图；
图10是表示在图7的非易失存储器的数据按位擦除操作的时候，应用于各部分的电压的电路图；
图11表示在图7的非易失存储器中数据读操作的时候，施加于各部分的电压的电路图；
图12是在根据本发明的一个实施例的半导体器件中的非易失存储器的与一位相对应的存储单元的平面图；
图13是沿图12的线Y2-Y2所取的横截面图；
图14是沿图12的线Y2-Y2所取的横截面图，并且说明在根据本发明的一个实施例的半导体器件中非易失存储器的数据编程操作的时候，施加于存储单元的各部分的电压的一例；
图15是沿图12的线Y2-Y2所取的横截面图，并且说明在根据本发明的一个实施例的半导体器件中非易失存储器的数据擦除操作的时候，施加于各部分的电压；
图16是沿图12的线Y2-Y2所取的横截面图，并且说明在根据本发明的一个实施例的半导体器件中非易失存储器的数据读操作的时候，施加于各部分的电压；
图17是在根据本发明的另一个实施例的半导体器件的制造步骤期间，在主电路形成区域内的半导体衬底的局部横截面图；
图18是在与图17相同步骤中的在非易失存储区域内的半导体衬底的局部横截面图；
图19是在图17和图18的步骤后面的半导体器件的制造步骤期间，在主电路形成区域内的半导体衬底的局部横截面图；
图20是在与图19相同步骤中的在非易失存储区域内的半导体衬底的局部横截面图；
图21是在图19和图20的步骤后面的半导体器件的制造步骤期间，在主电路形成区域内的半导体衬底的局部横截面图；
图22是在与图21相同步骤中的在非易失存储区域内的半导体衬底的局部横截面图；
图23是在图21和图22的步骤后面的半导体器件的制造步骤期间，在主电路形成区域内的半导体衬底的局部横截面图；
图24是在与图23相同步骤中的在非易失存储区域内的半导体衬底的局部横截面图；
图25是在图23和图24的步骤后面的半导体器件的制造步骤期间，在主电路形成区域内的半导体衬底的局部横截面图；
图26是在与图25相同步骤中的在非易失存储区域内的半导体衬底的局部横截面图；
图27是在图25和图26的步骤后面的半导体器件的制造步骤期间，在主电路形成区域内的半导体衬底的局部横截面图；
图28是在与图27相同步骤中的在非易失存储区域内的半导体衬底的局部横截面图；
图29是根据本发明的又一个实施例的半导体器件的主电路形成区域内的半导体衬底的横截面图；
图30是在图29的半导体器件中的非易失存储区域内的半导体衬底的横截面图；
图31是说明图29和图30的半导体器件的数据编程和擦除特性的示意图；
图32是根据本发明的又一个实施例的半导体器件的主电路形成区域内的半导体衬底的横截面图；
图33是图32的半导体器件的非易失存储区域内的半导体衬底的横截面图；
图34是根据本发明的又一个实施例的半导体器件的主电路形成区域内的半导体衬底的横截面图；
图35是图34的半导体器件的非易失存储区域内的半导体衬底的横截面图；
图36是根据本发明的又一个实施例的半导体器件的主电路形成区域内的半导体衬底的横截面图；
图37是图36的半导体器件的非易失存储区域内的半导体衬底的横截面图；
图38是根据本发明的又一个实施例的半导体器件的主电路形成区域内的半导体衬底的横截面图；
图39是图38的半导体器件的非易失存储区域内的半导体衬底的横截面图；
图40是根据本发明的又一个实施例的半导体器件的非易失存储区域的平面图；
图41是说明根据本发明的又一个实施例的半导体器件中的闪速存储器的存储单元的一例的平面图；
图42是沿图41的线Y3-Y3所取的横截面图；
图43是说明根据本发明的又一个实施例的半导体器件中的闪速存储器的存储单元的一例的平面图；
图44是沿图43的线Y4-Y4所取的横截面图；
图45是说明根据本发明的实施例的半导体器件的存储单元的电荷注入/发射部分中的半导体衬底的横截面图；
图46是说明根据本发明的又一个实施例的半导体器件的存储单元的电荷注入/发射部分中的半导体衬底的横截面图；
图47是说明根据本发明的实施例的半导体器件的存储单元的电容器部分中的半导体衬底的横截面图；
图48是说明根据本发明的又一个实施例的半导体器件中的存储单元的电容器部分中的半导体衬底的横截面图；
图49是表示根据本发明的实施例和本发明的又一个实施例的半导体器件的数据编程/擦除特性的比较的曲线图；
图50是表示根据本发明的实施例和本发明的又一个实施例的半导体器件的数据编程特性的比较的曲线图；
图51是表示根据本发明的实施例和本发明的又一个实施例的半导体器件的数据擦除特性的比较的曲线图；
图52是在根据本发明的又一个实施例的半导体器件的制造步骤期间，在半导体衬底的主表面上方的存储单元形成区域的平面图；
图53是在半导体器件的制造步骤期间，在半导体衬底的主表面上的存储单元形成区域的平面图；
图54是在根据本发明的又一个实施例的半导体器件的制造步骤期间，在半导体衬底的主表面上的存储单元形成区域的平面图；
图55是根据本发明的又一个实施例的半导体器件的闪速存储器的存储单元的平面图，其中说明一个用于形成存储单元中的n型半导体区域和p型半导体区域所使用的掩膜；
图56是根据本发明的又一个实施例的半导体器件的闪速存储器中，存储单元的电荷注入/发射部分沿衬底的第二方向X的局部横截面图；
图57是根据本发明的又一个实施例的半导体器件的闪速存储器中，存储单元的电容器部分沿衬底的第二方向X的局部横截面图；
图58是在根据本发明的又一个实施例的半导体器件的闪速存储器中的存储单元的数据编程操作的时候，电容器部分沿半导体衬底的第二方向X的局部横截面图；和
图59是在根据本发明的又一个实施例的半导体器件的闪速存储器中的存储单元的数据擦除操作的时候，电容器部分沿半导体衬底的第二方向X的局部横截面图。
具体实施方式
在下述实施例中，为了方便起见，如果必要，则将在分成多个部分或多个实施例之后进行描述。这些多个部分或实施例不是相互独立的，而是相互有关的，其中一个是另一个的部分或全部的变更例子、详细或补充描述，除非另外特别地指出。在下述实施例中，当提及元件的数目时(包括数目、数值、数量和范围)，元件的数目不限于一个特定数目，而可以大于或小于该特定数目，除非另外特别地指出或原理上明显地该数目限于特定数目的情况。而且，在下述实施例中，不用说，构成元件(包括要素步骤)不总是必要的，除非另外特别地指出或原理上明显地它们是必要的情况。类似地，在下述实施例中，当提及构成元件的形状或位置关系时，也包含那些与其基本相似或类似的形状或位置关系，除非另外特别地指出或原理上完全不同的情况。这也适用于上述数值和范围。在用于描述下述实施例的全部图中，具有相同功能的元件将用相同参考标号来标识，并且将尽可能省略重复描述。其次将基于附图详细描述本发明的实施例。
(实施例1)
首先，将描述由本发明人研究的闪速存储器的构造和在数据编程时的闪速存储器的问题。图1是由本发明人研究的闪速存储器的存储单元MC的平面图；图2和图3是沿图1的线Y1-Y1所取的横截面图，并且说明当使用整个沟道表面的FN隧道电流执行数据编程时相互不同的例子。在这些图中，符号Y指示第一方向，即本地数据线的延伸方向，而符号X指示与第一方向垂直的第二方向，即字线的延伸方向。
构成半导体芯片的半导体衬底(在下文将它简单称为“衬底”)1S例如由p型(第二导电类型)硅(Si)单晶制成。这个衬底1S在其主表面中具有隔离部分TI。这个隔离部分TI限定有源区域L(L1，L2，L3，L4和L5)。在本实施例中，隔离部分TI是一个通过在衬底1S的主表面中制成的浅沟中，填充例如由氧化硅制成的绝缘膜而形成的所谓SGI(浅槽隔离)或STI(浅沟隔离)的沟形的隔离部分。
衬底1S其中在离其主表面的期望深度上具有一个埋置n阱DNW(具有第一导电类型)。在这个埋置n阱DNW中，形成p阱HPWa和HPWb及n阱HNW。p阱HPWa和HPWb由埋置n阱DNW包围，同时通过n阱HNW而相互电隔离。
这些p阱HPWa和HPWb含有p型杂质，例如硼。p阱HPWa在其上层的部分上方具有p+型半导体区域4a。这个p+型半导体区域4a含有与p阱HPWa含有的杂质类似的杂质，但是p+型半导体区域4a中的杂质浓度调整为高于p阱HPWa中的杂质浓度。这个p+型半导体区域4a在其表面层的部分上方具有硅化物层5a，例如硅化钴(CoSix)。p+型半导体区域4a经由硅化物层5a与衬底1S的主表面上方的绝缘层6中形成的接触孔CT中的导体部分7a电连接。绝缘层6具有一个绝缘层6a和一个在其上方淀积的绝缘层6b。作为下层的绝缘层6a例如由氮化硅(Si3N4)制成，而作为上层的绝缘层6b例如由氧化硅(SiO2)制成。
n阱HNW含有n型杂质，例如磷(P)或砷(As)，并且n阱的杂质浓度调整为高于埋置n阱DNW的杂质浓度。n阱HNW在其上层的部分上方具有n+型半导体区域8a。这个n+型半导体区域8a含有与n阱HNW含有的杂质类似的杂质，但是n+型半导体区域8a中的杂质浓度调整为高于n阱HNW中的杂质浓度。这个n+型半导体区域8a经由硅化物层5a与绝缘层6中形成的接触孔CT中的导体部分7b电连接。
闪速存储器的存储单元MC备有浮动栅电极FG、用于对数据进行编程/擦除的MISFET(金属绝缘体半导体场效应晶体管)QW、用于读数据的MISFET QR和电容器部分C。
浮动栅电极FG是有助于数据存储的电荷积累部分。这个浮动栅电极FG例如由一个诸如低电阻多晶硅之类的导体膜制成，并且处于电浮动状态(与其他导体绝缘)。如图1说明，这个浮动栅电极FG沿第一方向Y延伸，使得它与相互邻近的p阱HPWa和HPWb两者两维重叠。
在浮动栅电极FG与p阱HPWa的有源区域L1两维重叠的位置处，布置用于对数据进行编程/擦除的MISFET QW。用于对数据进行编程/擦除的MISFET QW备有栅电极FGW、栅绝缘膜10a和一对用于源极的n型半导体区域11SW和用于漏极的n型半导体区域11DW。在栅电极FGW和有源区域L1相互两维重叠的p阱HPWa的上层上，形成用于对数据进行编程/擦除的MISFET QW的沟道。
栅电极FGW作为浮动栅电极FG的部分而制成。栅绝缘膜10a例如由氧化硅制成，并且在栅电极FGW与衬底1S(p阱HPWa)之间形成。栅绝缘膜10a例如具有约13.5nm的厚度。用于源极的半导体区域11SW和用于漏极的半导体区域11DW在p阱HPWa中将栅电极FGW夹在它们之间的位置处与栅电极FGW自对准地形成。这些半导体区域11SW和11DW各备有在沟道侧的n-型半导体区域和与其连接的n+型半导体区域。n-型半导体区域和n+型半导体区域内含有的杂质具有相同导电类型，例如磷或砷(As)，但是将n+型半导体区域内的杂质浓度调整为高于n-型半导体区域的杂质浓度。这样的半导体区域11SW和11DW经由在其表面层的部分中形成的硅化物层5a，与绝缘层6中形成的接触孔CT中的导体部分7c电连接。
在浮动栅电极FG与p阱HPWa的有源区域L2两维重叠的位置处，布置用于读数据的MISFET QR。用于读数据的MISFET QR备有栅电极FGR、栅绝缘膜10b和一对n型半导体区域12R和12R。在栅电极FGR和有源区域L2相互两维重叠的p阱HPWa的上层上方，形成用于读数据的MISFET QR的沟道。
栅电极FGR作为浮动栅电极FG的部分而制成。栅绝缘膜10b例如由氧化硅制成，并且在栅电极FGR与衬底1S(p阱HPW)之间形成。栅绝缘膜10b例如具有约13.5nm的厚度。半导体区域对12R和12R在p阱HPWa中将栅电极FGR夹在它们之间的位置处与栅电极FGR自对准地形成。n型半导体区域对12R和12R各备有在沟道侧的n-型半导体区域和与其连接的n+型半导体区域。n-型半导体区域和n+型半导体区域内含有的杂质具有相同导电类型，例如磷(P)或砷(As)，但是将n+型半导体区域内的杂质浓度调整为高于n-型半导体区域的杂质浓度。这样的半导体区域12R和12R经由在其表面层的部分上方形成的硅化物层5a，与绝缘层6中形成的接触孔CT中的导体部分7d电连接。
在浮动栅电极FG与p阱HPWb两维重叠的位置处，布置电容器部分C。电容器部分C备有控制栅电极CGW、电容器电极FGC、电容器绝缘膜10C和p+型半导体区域13a。
控制栅电极CGW作为与浮动栅电极FG相对的p阱HPWb的部分而制成。另一方面，电容器电极FGC作为与控制栅电极CGW相对的浮动栅电极FG的部分而制成。对于存储单元MC的栅构造使用单层构造，使得在闪速存储器的制造时主电路的元件和存储单元MC的对准容易，带来制造半导体器件所需要的时间缩短和成本降低。
电容器电极FGC沿第二方向X的长度调整为长于用于对数据进行编程/擦除的MISFET QW或用于读数据的MISFET QR的栅电极FGW或FGR的长度，这样使得可以保持电容器电极FGC的较大平面面积，使得能够提高耦合比，并且能够改善从控制栅线CGW的电压供给效率。
电容器绝缘膜10c例如由氧化硅制成，并且在控制栅电极CGW与电容器电极FGC之间形成。电容器绝缘膜10c通过热氧化步骤与栅绝缘膜10a和10b同时形成。它的厚度例如约为13.5nm。通过在主电路中形成具有相对厚栅绝缘膜的高击穿电压MISFET的绝缘膜和具有相对薄栅绝缘膜的低击穿电压MISFET的绝缘膜中的形成高击穿电压MISFET的栅绝缘膜的步骤，形成栅绝缘膜10a和10b及电容器绝缘膜10c。这使得可以改善闪速存储器的可靠性。
在p阱HPWb中将电容器电极FGC夹在其之间的位置处，与电容器电极FGC自对准地形成p+型半导体区域13a。这些半导体区域13a含有与p阱HPWb的导电类型相同的杂质，例如硼(B)，但是p+型半导体区域13a的杂质浓度调整为高于p阱HPWb的杂质浓度。这些半导体区域13a经由在半导体区域的表面层的部分中形成的硅化物层5c，与在绝缘层6中形成的接触孔CT中的导体部分7e电连接。
在具有这样构造的闪速存储器的编程/擦除MISFET QW中，如图2和图3说明，当借助于整个沟道表面的FN隧道电流对数据编程时，将用于编程/擦除MISFET QW的源极和漏极的n型半导体区域11SW和11DW设定为例如OPEN(开路)或9V。然而已经发现在OPEN的情况下(图2)，必须在用于源极和漏极的n型半导体区域11SW和11DW的两侧上布置用于断开的晶体管，但是这样妨碍了半导体器件的尺寸减小。另一方面，当对n型半导体区域11SW和11DW施加9V时(图3)，用于源极和漏极的n型半导体区域11SW和11DW的小于9V的结击穿电压不能承受并且引起击穿，结果导致编程/擦除MISFET QW的劣化。除这样问题外还发现，因为在同一阱中形成数据重写区域和数据读出区域，所以因为不稳定的数据编程而不能良好地写数据。
因此，在具有上述构造的闪速存储器中，为了防止对用于源极和漏极的n型半导体区域11SW和11DW施加超过击穿电压的电压，必须进行定时设计。图4至图6各是说明在闪速存储器的数据擦除操作期间，电压施加的时间的示意图。如图4说明，在对p阱HPWa施加9V的电压之前，对用于对数据进行编程/擦除的MISFET QW的漏极施加9V的电压。在用于对数据进行编程/擦除的MISFET QW的漏电压返回0V之前，使p阱HPWa的电压返回0V。于是，它们之间的电位差V1不可避免地超过结击穿电压，带来结击穿。因此在数据擦除操作中，利用如图5和图6所示的定时，对用于对数据进行编程/擦除的MISFET QW的p阱HPWa和漏极(n型半导体区域11DW)施加电压，以便将它们之间的电位差V1控制为不大于约7V。
例如，如图5说明，在升高p阱HPWa的电压之前，升高MISFETQW的漏极的电压。它们的电压不是突然地升高而是缓慢地升高，并且被控制为使得它们之间的电位差V1不超过结击穿电压。另一方面，在MISFET QW的漏电压返回0V之前，使p阱HPWa的电压返回0V，并且电压不是突然地改变，由此使它们之间的电位差V1调整为不超过结击穿电压。
如图6说明，还可以在升高p阱HPWa的电压之前，升高MISFETQW的漏极的电压，并且在达到9V之前使其升高到4V或5V，在此期间升高p阱HPWa的电压。此时，除定时改变之外，p阱HPWa的电压按与MISFET QW的漏极的电压类似的方式改变，这样使得可以防止它们之间的电位差V1超过结击穿电压。当MISFET QW的漏电压和p阱HPWa的电压返回0V时，推荐在减小MISFET QW的漏电压之前，减小p阱HPWa的电压，并且控制这个操作期间的电压改变，以相反地遵循电压升高的过程。
当在具有上述构造的闪速存储器的编程/擦除MISFET QW中，对用于源极和漏极的n型半导体区域11SW和11DW施加9V，以便借助于整个沟道表面的FN隧道电流来重写数据时，如上所述的定时设计变得必要。然而已经发现如上所述的定时设计的实现会妨碍半导体器件的尺寸减小，因为在同一衬底1S上方形成的外围电路的规模过度地变大。
在下文将描述根据实施例1的半导体器件。
根据实施例1的半导体器件在一个半导体芯片上方具有主电路，和用于存储与主电路有关的相对少量的期望数据的闪速存储器(非易失存储器)。主电路例如是诸如DRAM(动态随机存取存储器)或SRAM(静态RAM)之类的存储电路、诸如CPU(中央处理单元)或MPU(微处理单元)之类的逻辑电路、存储电路和逻辑电路的混合电路、LCD(液晶器件)驱动器电路等。期望数据例如是要用于半导体芯片中的微调的有效(可用)器件的位置地址信息、要用于存储器或LCD的援救的有效存储单元(无缺陷存储单元)或有效LCD器件的位置地址信息、要用于LCD图像的调整的控制电压的微调抽头信息、半导体器件的产品号等。这个半导体器件(半导体芯片，半导体衬底)使用一个作为外部电源的单电源。单电源的供给电压例如约为3.3V。
图7是根据实施例1的半导体器件中的闪速存储器的局部电路图。这个闪速存储器具有存储单元阵列MR和外围电路区域PR。在存储单元阵列MR中，沿第二方向X布置均沿第一方向Y延伸的多条用于对数据进行编程/擦除的位线WBL(WBL0，WBL1...)和多条用于读数据的位线RBL(RBL0，RBL1...)。而且，在存储单元阵列MR中，沿第一方向Y布置均沿垂直于位线WBL和RBL的第二方向X延伸的多条控制栅线(字线)CG(CG0，CG1...)、多条源线SL和多条选择线GS。
用于对数据进行编程/擦除的位线WBL各与布置在外围电路区域PR内的用于输入数据(0/1)的反向器电路INV电连接。用于读数据的位线RBL各与布置在外围电路区域PR内的读出放大器电路SA电连接。读出放大器电路SA例如是一个电流镜型电路。在由位线WBL和RBL及控制栅线CG、源线SL和选择线GS形成的矩阵上的交叉附近，连接与一位等效的存储单元。在本图中，由两个存储单元MC形成一位。
存储单元MC各具有用于对数据进行编程/擦除的电容器部分(电荷注入/发射部分)CWE、用于读数据的MISFET QR、电容器部分C和选择MISFET QS。构成一位的两个存储单元MC各自的数据编程/擦除电容器部分CWE和CWE电连接，使得它们相互并联。数据编程/擦除电容器部分CWE各自的电极中的一个与数据编程/擦除位线WBL电连接，而数据编程/擦除电容器部分CWE的另一电极(浮动栅电极FG)分别与读数据MISFET QR和QR的栅电极(浮动栅电极FG)电连接，并且同时，与电容器部分C和C的相应电极(浮动栅电极FG)电连接。电容器部分C和C的另一电极(浮动栅电极CGW)与控制栅线CG电连接。构成一位的两个存储单元MC的读数据MISFET QR和QR相互串联电连接。它们的漏极经由选择MISFET QS与读数据位线RBL电连接，并且源极与源线SL电连接。选择MISFET QS的栅电极与选择线GS电连接。
其次将基于图8至图11描述在这样的闪速存储器中数据编程操作的一例。图8表示在图7说明的闪速存储器的数据编程操作的时候，施加于各部分的电压。虚线S1指示一个其中对数据编程的存储单元(在下文将它称为“选择存储单元MC”)。这里，将电子注入到浮动栅电极中定义为“对数据编程”。相反，还可以将电子从浮动栅电极中射出定义为“对数据编程”。
在数据编程的时候，例如将约9V的正控制电压施加于选择存储单元MC的电容器部分C的另一电极所连接到的控制栅线CG0(CG)。将约0V的电压施加于另一控制栅线CG1(CG)。另外，例如将约-9V的负电压施加于选择存储单元MC的数据编程/擦除电容器部分CWE的电极之一所连接到的用于对数据进行编程/擦除的位线WBL0(WBL)。例如，将约0V的电压施加于用于对数据进行编程/擦除的另一位线WBL1(WBL)。例如，将0V施加于用于对数据编程的位线RBL、源线SL和选择线GS。通过这些操作，借助于整个沟道表面的FN隧道电流，将电子注入选择存储单元MC的数据编程/擦除电容器部分CWE和CWE的浮动栅电极，由此执行数据编程。
图9表示图7说明的闪速存储器的数据成批擦除操作的时候，施加于各部分的电压。虚线S2指示经受数据成批擦除的多个存储单元(MC)(在下文将它称为“选择存储单元MCse1”)。这里，将电子从浮动栅电极射出定义为“数据擦除”。相反，也可以将电子注入到浮动栅电极中定义为“数据擦除”。
当执行数据的成批擦除时，例如，将-9V的负控制电压施加于多个选择存储单元MCse1的电容器部分C的另一电极所连接到的控制栅线CG0和CG1(CG)。例如，将约-9V的负电压施加于用于对数据编程/擦除的电容器部分CWE的电极之一所连接到的用于对数据编程/擦除的位线WBL0和WBL1(WBL)。例如，将0V施加于用于对数据编程的位线RBL、源线SL和选择线GS。通过这些操作，借助于整个沟道表面的FN隧道电流，发射在经受数据成批擦除的多个选择存储单元MCse1的数据编程/擦除电容器部分CWE和CWE的浮动栅电极中积累的电子，由此完成从多个选择存储单元MCse1的数据成批擦除。
图10表示图7说明的闪速存储器的数据按位擦除操作的时候，施加于各部分的电压。虚线S3指示从中逐位地擦除数据的存储单元MC(在下文将它称为“存储单元MCse2”)。
在对数据按位擦除的时候，例如，将约-9V的负电压施加于选择存储单元MCse2的电容器部分C的另一电极所连接到的控制栅线CG0(CG)。例如，将0V的电压施加于另一控制栅线CG1(CG)。例如，将约9V的正电压施加于选择存储单元MCse2的数据编程/擦除电容器部分CWE的一个电极所连接到的用于对数据进行编程/擦除的位线WBL0(WBL)。例如，将0V的电压施加于用于对数据进行编程/擦除的另一位线WBL1(WBL)。例如，将0V施加于用于对数据编程的位线RBL、源线SL和选择线GS。通过这些操作，借助于整个沟道表面的FN隧道电流，发射在经受数据擦除的选择存储单元MCse2的数据编程/擦除电容器部分CWE和CWE的浮动栅电极中积累的电子，由此使经受数据擦除的选择存储单元MCse2的数据被擦除。
图11是在图7说明的闪速存储器的数据读操作的时候，施加于各部分的电压。虚线S4指示经受数据读取的存储单元MC(在下文将它称为“选择存储单元MCr”)。
在数据读取的时候，例如，将约3V的控制电压施加于选择存储单元MCr的电容器部分C的另一电极所连接到的控制栅线CG0(CG)。例如，将0V的电压施加于另一控制栅线CG1(CG)。例如，将约0V的电压施加于选择存储单元MCr的数据编程/擦除电容器部分CWE的一个电极所连接到的用于对数据进行编程/擦除的位线WBL0和WBL0(WBL)。例如，将约3V的电压施加于选择存储单元MCr的选择MISFET QS的栅电极所连接到的选择线GS。例如，将约1V的电压施加于用于对数据编程的位线RBL。例如，将约0V施加于源线SL。通过这些操作，在经受数据读取的选择存储单元MCr的数据读取MISFET QR导通的条件下，基于漏电流是否流入数据读取MISFET QR的沟道，读取选择存储单元MCr中存储的数据是0还是1。
图12是在根据实施例1的半导体器件中与一位相对应的闪速存储器的存储单元MC的平面图；以及图13是沿图12的线Y2-Y2所取的横截面图。图12的部分加上了阴影线，以使它容易被理解。
p型衬底1S在其主表面上具有上述沟形的隔离部分TI，用于限定有源区域L(L1，L2，L3，L4和L5)。在这个衬底1S上形成的埋置n阱(第一阱)DNW(具有第一导电类型)中，形成p阱(第二导电类型阱)HPW1、HPW2和HPW3及n阱HNW。p阱HPW1、HPW2和HPW3被包围在埋置阱DNW中，同时通过埋置阱DNW和n阱HNW而相互电隔离。
这些p阱HPW1至HPW3含有p型杂质，例如硼(B)。p阱HPW3在其上层的部分上具有p+型半导体区域4a。p+型半导体区域4a含有与p阱HPW3含有的杂质类似的杂质，但是p+型半导体区域4a中的杂质浓度调整为高于p阱HPW3的杂质浓度。这个p+型半导体区域4a与衬底1S的主表面上方的绝缘层6中形成的接触孔CT中的导体部分7a电连接。在这个导体部分7a与其相邻的p+型半导体区域4a的表面层的部分上方，可以形成硅化物层5a。
n阱HNW含有n型杂质，例如磷(P)或砷(As)。这个n阱HNW在其上层的部分上方具有n+型半导体区域8a。n+型半导体区域8a含有与n阱HNW含有的杂质类似的杂质，但是n+型半导体区域8a中的杂质浓度调整为高于n阱HNW的杂质浓度。这个n+型半导体区域8a与p阱HPW1至HPW3分开，使得它不成为与p阱HPW1至HPW3接触。换句话说，埋置n阱DNW的部分存在于n+型半导体区域8a与p阱HPW1至HPW3之间。这样的n+型半导体区域8a与绝缘层6中形成的接触孔CT中的导体部分7b电连接。在这个导体部分7b与其相邻的n+型半导体区域8a的表面层的部分上方，可以形成硅化物层5a。
根据实施例1的闪速存储器的存储单元MC备有浮动栅电极FG、用于对数据进行编程/擦除的电容器部分CWE、用于读数据的MISFET QR和电容器部分C。
浮动栅电极FG是用于存储有助于数据存储的电荷的部分。这个浮动栅电极FG由诸如低电阻多晶硅之类的导体膜制成，并且处于电浮动状态(与其他导体绝缘)。如图12说明，这个浮动栅电极FG沿第一方向Y延伸，使得与相互邻近的p阱HPW1、HPW2和HPW3两维重叠。
在这个浮动栅电极FG与p阱(第二阱)HPW2的有源区域L2两维重叠的第一位置处，布置用于对数据进行编程/擦除的电容器部分CWE。用于对数据进行编程/擦除的电容器部分CWE具有电容器电极(第一电极)FGC1、电容器绝缘膜(第一绝缘膜)10d、p型半导体区域15和15以及p阱HPW2。
电容器电极FGC1作为浮动栅电极FG的部分而形成，并且是一个用于形成电容器部分CWE的另一电极的部分。电容器绝缘膜10d例如由氧化硅制成，并且在电容器电极FGC1与衬底1S(p阱HPW2)之间形成。电容器绝缘膜10具有例如调整为10nm或更大但不大于20nm的厚度。在根据实施例1的电容器部分CWE中，在数据编程期间，经由电容器绝缘膜10d从p阱HPW2向电容器电极FGC1注入电子，或经由电容器绝缘膜10d从电容器电极FGC1向p阱HPW2发射电子，从而将电容器绝缘膜10d的厚度调整为较小，更具体地，约13.5nm。将电容器绝缘膜10d的厚度调整为10nm或更大，因为当它较薄时，不能保证电容器绝缘膜10d的可靠性。将电容器绝缘膜10d的厚度调整为20nm或更小，因为超过这个厚度的膜不能使电子容易地从其通过，并且防碍平滑数据编程。
电容器部分CWE的p型半导体区域15在p阱HPW2中使半导体区域将电容器电极FGC1夹在其之间的位置处，与电容器电极FGC1自对准地形成。这些半导体区域15各具有一个在沟道侧的p-型半导体区域15a和一个与区域15a连接的p+型半导体区域15b。p-型半导体区域15a和p+型半导体区域15b含有相同导电类型的杂质，例如硼(B)，但是p+型半导体区域15b的杂质浓度调整为高于p-型半导体区域15a的杂质浓度。这些p型半导体区域15与p阱HPW2电连接。p型半导体区域15和p阱HPW2构成电容器部分CWE的一个电极。p型半导体区域15与绝缘层6中形成的接触孔CT中的导体部分7c电连接。这个导体部分7c与用于对数据进行编程/擦除的位线WBL电连接。在导体部分7c与其相邻的p+型半导体区域15b的表面层的部分上方，可以形成硅化物层5a。
在浮动栅电极FG与p阱(第三阱)HPW3的有源区域L1两维重叠的第二位置处，布置用于读数据的MISFET QR。用于读数据的MISFET QR具有与参考图1至图3所述的构造类似的构造。具体地说，用于读数据的MISFET QR备有栅电极(第二电极)FGR、栅绝缘膜(第二绝缘膜)10b和一对n型半导体区域12和12。在栅电极FGR和有源区域L1相互两维重叠的p阱HPW3上方，形成用于读数据的MISFET QR的沟道。
栅电极FGR作为浮动栅电极FG的部分而形成。栅绝缘膜10b例如由氧化硅制成，并且在栅电极FGR与衬底1S(p阱HPW3)之间形成。栅绝缘膜10b例如具有约13.5nm的厚度。用于读数据的MISFET QR的一对n型半导体区域12和12在p阱HPW3中使半导体区域将栅电极FGR夹在其之间的位置处，与栅电极FGR自对准地形成。用于读数据的MISFET QR的该对n型半导体区域12和12各具有一个在沟道侧的n-型半导体区域12a和一个与其连接的n+型半导体区域12b。n-型半导体区域12a和n+型半导体区域12b含有相同导电类型的杂质，例如磷(P)或砷(As)。n+型半导体区域12b的杂质浓度调整为高于n-型半导体区域12a的杂质浓度。用于读数据的MISFET QR的半导体区域12和12中的一个与绝缘层6中形成的接触孔CT中的导体部分7d电连接。导体部分7d与源线SL电连接。在这个导体部分7d与其相邻的n+型半导体区域12b的表面层的部分上方，可以形成硅化物层5a。用于读数据的MISFET QR的半导体区域12和12中的另一个由用于选择MISFET QS的源极和漏极的n型半导体区域12中的一个共享。
选择MISFET QS备有栅电极FGS、栅绝缘膜10e和一对用于源极和漏极的n型半导体区域12和12。在栅电极FGS和有源区域L1相互两维重叠的p阱HPW3的上层上方，形成选择MISFET QS的沟道。
栅电极FGS例如由低电阻多晶硅制成。这个栅电极FGS与绝缘层6中形成的接触孔CT中的导体部分7f电连接。导体部分7f与选择线GS电连接。栅绝缘膜10e例如由氧化硅制成，并且在栅电极FGS与衬底1S(p阱HPW3)之间形成。这个栅绝缘膜10e例如具有约13.5nm的厚度。选择MISFET QS的n型半导体区域对12和12的构造与用于读数据的MISFET QR的n型半导体区域12的构造类似。选择MISFET QS的另一个n型半导体区域12与绝缘层6中形成的接触孔CT中的导体部分7g电连接。用于读数据的位线RBL与导体部分7g电连接。在导体部分7g与其相邻的n+型半导体区域12b的表面层的部分上方，可以形成硅化物层5a。
在浮动栅电极FG与p阱(第四阱)HPW1两维重叠的位置处，形成电容器部分C。电容器部分C的构造与参考图1至图3所述的类似。具体地说，电容器部分C备有控制栅电极CGW、电容器电极(第三电极)FGC2、电容器绝缘膜(第三绝缘膜)10c、p型半导体区域13和p阱HPW1。
电容器电极FGC2作为与控制栅电极CGW相对的浮动栅电极FG的部分而形成，并且它构成电容器部分C的电极中的一个。在制造闪速存储器时，存储单元MC的栅结构的单层构造使主电路的元件和存储单元MC的对准变得容易，由此能减少半导体器件的制造时间和成本。
电容器电极FGC2沿第二方向X的长度调整为长于用来对数据编程/擦除的电容器部分CWE的电容器电极FGC1沿第二方向X的长度，或用于读数据的MISFET QR的栅电极FGR沿第二方向X的长度。因为能保持电容器电极FGC2的较大平面面积，所以这样使得可以提高耦合比，并且因此改善从控制栅线CGW的电压供给效率。
电容器绝缘膜10c例如由氧化硅制成，并且在电容器电极FGC2与衬底1S(p阱HPW1)之间形成。电容器绝缘膜10c通过热氧化步骤与栅绝缘膜10b和10e及电容器绝缘膜10d同时形成。它的厚度例如约为13.5nm。
电容器部分C的p型半导体区域13在p阱HPW1中使半导体区域将电容器电极FGC夹在其之间的位置处，与电容器电极FGC2自对准地形成。这些半导体区域13各备有一个在沟道侧的p-型半导体区域13b和一个与其连接的p+型半导体区域13a。p-型半导体区域13b和p+型半导体区域13a含有相同导电类型的杂质，例如硼(B)，但是p+型半导体区域13a中的杂质浓度调整为高于p-型半导体区域13b的杂质浓度。p型半导体区域13与p阱HPW1电连接。p型半导体区域13和p阱HPW1是构成电容器部分C的控制栅电极CGW(另一电极)的部分。这些p型半导体区域13与绝缘层6中形成的接触孔CT中的导体部分7e电连接。导体部分7e与控制栅线CG电连接。在这个导体部分7e与其连接的p+型半导体区域13b的上层的部分上方，可以形成一个硅化物层5a。
图14是沿图12的线Y2-Y2所取的横截面图，并且说明在根据实施例1的闪速存储器的数据编程操作的时候，施加于选择存储单元MC的各部分的电压的一例。
例如，将约9V的电压经由导体部分7b施加于n阱HNW和埋置n阱DNW，以使衬底1S与p阱HPW1至HPW3电隔离。另外，例如，将约9V的正控制电压经由导体部分7e从控制栅线CG施加于电容器部分C的控制栅电极CGW。例如，将约-9V的负电压经由导体部分7c从用于对数据编程/擦除的位线WBL施加于电容器部分CWE的电极中的一个(p型半导体区域15和p阱HPW2)。经由导体部分7a，例如将0V的电压施加于p阱HPW3。例如，将0V的电压经由导体部分7f从选择线GS施加于选择MISFET QS的栅电极FGS。例如，将0V的电压经由导体部分7d从源线SL施加于用来读数据的MISFET QR的n型半导体区域12中的一个。例如，将0V的电压经由导体部分7g从用于对数据编程的位线RBL施加于另一n型半导体区域12。通过这些操作，使选择存储单元MC的数据编程/擦除电容器部分CWE的p阱HPW2的电子e借助于整个沟道表面的FN隧道电流，经由电容器绝缘膜10d注入电容器电极FGC1(浮动栅电极FG)，以执行数据编程。
图15是沿图12的线Y2-Y2所取的横截面图，并且说明在根据实施例1的闪速存储器的数据擦除操作的时候，施加于各部分的电压。
例如，将约9V的电压经由导体部分7b施加于n阱HNW和埋置n阱DNW，以使衬底1S与p阱HPW1至HPW3电隔离。另外，例如，将约-9V的负控制电压经由导体部分7e从控制栅线CG施加于电容器部分C的控制栅电极CGW。例如，将约9V的正电压经由导体部分7c从用于对数据编程/擦除的位线WBL施加于电容器部分CWE的电极中的一个(p型半导体区域15和p阱HPW2)。经由导体部分7a，例如将0V的电压施加于p阱HPW3。例如，将0V的电压经由导体部分7f从选择线GS施加于选择MISFET QS的栅电极FGS。例如，将0V的电压经由导体部分7d从源线SL施加于用来读数据的MISFET QR的n型半导体区域12中的一个。例如，将0V的电压经由导体部分7g从用于对数据编程的位线RBL施加于另一n型半导体区域12。通过这些操作，使选择存储单元MCse1(MCsec2)的数据编程/擦除电容器部分CWE的电容器电极FGC1(浮动栅电极FG)中积累的电子e借助于整个沟道表面的FN隧道电流，经由电容器绝缘膜10d发射到p阱HPW2，以擦除数据。
图16是沿图12的线Y2-Y2所取的横截面图，并且说明在根据实施例1的闪速存储器的数据读操作的时候，施加于各部分的电压。
例如，将约3V的电压经由导体部分7b施加于n阱HNW和埋置n阱DNW，以使衬底1S与p阱HPW1至HPW3电隔离。例如，将约3V的正控制电压经由导体部分7e从控制栅线CG施加于电容器部分C的控制栅电极CGW，由此将一个正电压施加于用来读数据的MISFET QR的栅电极FGR。例如，将0V的电压经由导体部分7a施加于p阱HPW3。例如，将约3V的电压经由导体部分7f从选择线GS施加于选择MISFET QS的栅电极FGS。例如，将0V的电压经由导体部分7d从源线SL施加于用来读数据的MISFET QR的n型半导体区域12中的一个。例如，将约1V的电压经由导体部分7g从用于对数据编程的位线RBL施加于选择MISFET QS的n型半导体区域12中的一个。例如，将0V的电压经由导体部分7c从用于对数据编程/擦除的位线WBL施加于电容器部分CWE的电极中的一个(p型半导体区域15和p阱HPW2)。通过这些操作，在选择存储单元MCr的数据读取MISFET QR导通的条件下，基于漏电流是否流入数据读取MISFET QR的沟道，读取选择存储单元MCr中存储的数据是0还是1。
根据如上所述的实施例1，分别在p阱HPW1至HPW3中形成数据重写区域(电容器部分CWE)、数据读出区域(用于读数据的MISFET QR)和电容耦合区域(电容器部分C)，并且它们通过n阱HNW和埋置n阱DNW所隔离。数据重写用电容器元件实现。
因为闪速存储器的数据重写区域不需要用于断开的晶体管，所以这样使得可以促进半导体器件的尺寸减小。
因为数据重写元件由一个电容器元件形成，并且p型半导体区域15和p阱HPW2在借助于整个沟道表面的FN隧道电流进行数据重写时具有相同电位，所以不会发生上述结击穿电压的问题。这样使得可以抑制或防止闪速存储器的存储元件的劣化，并且结果使闪速存储器改善了操作可靠性。另外，因为如上所述的定时设计不必要，所以能减小闪速存储器的外围电路的规模，使得能够促进半导体器件的尺寸减小。而且，借助于需要最小电流消耗的整个沟道表面的FN隧道电流，能执行数据重写，并且适合以低电压进行单电源重写，这样便于内部电荷泵电路使用单电源。在对数据编程和擦除时，使用不产生空穴的沟道的FN隧道电流有助于改善数据的重写频率。
另外，通过在相应p阱HPW2和HPW3中形成数据重写区域(电容器部分CWE)和数据读出区域(用于读数据的MISFET QR)，能使数据重写稳定。这样带来闪速存储器的操作稳定性的改善。
(实施例2)
在实施例2中，其次将参考图17至图28描述一种半导体器件的制造方法的一例，这种半导体器件在一个其上形成有LCD驱动器电路(主电路)的半导体芯片上，具有一个用于存储与主电路有关的相对少量期望信息的闪速存储器。
图17至图28是在根据实施例2的半导体器件的制造步骤期间，同一衬底1S(称为“半导体晶片”的薄半导体圆片)的局部横截面图。高击穿电压部分和低击穿电压部分是构成LCD驱动器电路的MISFET形成区域。高击穿电压部分的MISFET的操作电压例如约为25V，而低击穿电压部分的MISFET的操作电压例如约为6.0V。除具有6.0V的操作电压的MISFET外，具有1.5V的操作电压的MISFET也能用作低击穿电压部分的MISFET。因为比具有6.0V的操作电压的MISFET以更高速度操作，所以布置具有1.5V的操作电压的MISFET。它和另一个MISFET一起构成LCD驱动器电路。具有1.5V的操作电压的MISFET的栅绝缘膜比具有6.0V的操作电压的MISFET的栅绝缘膜薄，并且它具有约1nm至3nm的厚度。为了描述简单，图中仅说明了具有25V的操作电压的高击穿电压部分的MISFET和具有6.0V的操作电压的低击穿电压部分的MISFET，并且在以下所示的图中及其中描述中，不说明具有1.5V的操作电压的MISFET。在根据实施例2的半导体器件(半导体芯片，衬底1S)中，从外部供给的电源是单电源。
如图17和图18说明，制备p型衬底1S(半导体晶片)，并且通过光刻工艺(photolithgraphy)(在下文将它简单称为“光刻(lithography)”)步骤、离子注入步骤等，在高击穿电压部分中形成埋置p阱DPW。光刻步骤是由涂敷光致抗蚀剂(在下文将它简单称为“抗蚀剂”)膜、曝光和显影所构成的一系列子步骤，由此形成期望的抗蚀剂图形。在离子注入步骤中，利用通过光刻步骤在衬底1S的主表面上方形成的抗蚀剂图形，将期望杂质选择性地引入到衬底1S的期望部分中。如这里使用的术语“抗蚀剂图形”意指使杂质引入区域从其露出而将其他区域覆盖的图形。
在高击穿电压部分、低击穿电压部分和闪速存储器的存储单元形成区域内，通过光刻步骤、离子注入步骤等，同时形成埋置n阱DNW。在衬底1S的主表面上的隔离区域内形成隔离沟之后，将绝缘膜填充在隔离沟中，由此形成沟形的隔离部分TI。这些隔离部分限定有源区域。
如图19和图20说明，通过光刻步骤、离子注入步骤等，在高击穿电压部分中的n沟道型MISFET的形成区域内形成n型半导体区域NV。这个n型半导体区域NV具有比埋置n阱DNW的杂质浓度更高的杂质浓度。然后通过光刻步骤、离子注入步骤等，在高击穿电压部分中的p沟道型MISFET的形成区域内形成p型半导体区域PV。这个p型半导体区域PV具有比埋置p阱DPW的杂质浓度更高的杂质浓度。
然后通过光刻步骤、离子注入步骤等，在低击穿电压部分中的n沟道型MISFET的形成区域内形成p阱PW。这个p阱PW是一个具有比p型埋置阱DPW的杂质浓度更高杂质浓度的区域，并且是一个具有比p型半导体区域PV的杂质浓度更高杂质浓度的区域。然后通过光刻步骤、离子注入步骤等，在低击穿电压部分中的p沟道型MISFET的形成区域内形成n阱NW。这个n阱NW是一个具有比埋置n阱DNW的杂质浓度更高杂质浓度的区域，并且是一个具有比p型半导体区域PV的杂质浓度更高杂质浓度的区域。
在闪速存储器的存储单元形成区域中，通过光刻步骤、离子注入步骤等，同时形成p阱HPW1至HPW3。p阱HPW1至HPW3是具有比埋置p阱DPW的杂质浓度更高杂质浓度的区域，并且是与p型半导体区域PV的杂质浓度具有相同水平杂质浓度的区域。
上述这些埋置n阱DNW、埋置p阱DPW、n型半导体区域NV、p型半导体区域PV、n阱NW、p阱PW和p阱HPW1至HPW3之间的杂质浓度的关系将也适用于下述实施例。
在通过热氧化工艺形成栅绝缘膜10b、10e、10f和10g及电容器绝缘膜10c和10d之后，通过CVD(化学汽相淀积)等，在衬底1S(半导体晶片)的主表面上方形成一个例如由低电阻多晶硅制成的导体膜20。当形成高击穿电压部分中的MISFET的栅绝缘膜10f时，使它的厚度比低击穿电压部分中的MISFET的栅绝缘膜10g的厚度大，以便它能耐受25V的击穿电压。高击穿电压部分中的MISFET的栅绝缘膜10f例如为50nm至100nm。代替通过热氧化工艺形成的氧化膜，可以叠置一个通过CVD淀积的绝缘膜。
在本实施例中，通过在低击穿电压部分中的MISFET(例如具有6V的操作电压的MISFET)的栅绝缘膜10g的形成步骤，形成非易失存储器的栅绝缘膜10b和10e及电容器绝缘膜10c和10d，并且非易失存储器的栅绝缘膜10b和10e及电容器绝缘膜10c和10d各具有与低电压击穿部分中的MISFET的栅绝缘膜10g的厚度相等的厚度。由于参考实施例1中的绝缘膜10a等那样的类似原因，栅绝缘膜10b、10e和10g及电容器绝缘膜10c和10d优选地各具有10nm或更大但不大于20nm的厚度。例如，它具有13.5nm的厚度。
如图21和图22说明，通过光刻步骤和蚀刻步骤对导体膜20构图，由此同时形成栅电极FGH、FGL和FGS及浮动栅FG(栅电极FGR及电容器电极FGC1和FGC2)。在高击穿电压部分的p沟道型MISFET的形成区域、电容器部分C的形成区域和用于对数据编程/擦除的电容器部分CWE的形成区域内，通过光刻步骤和离子注入工艺同时形成p-型半导体区域21a、13b和15a。然后在高击穿电压部分的沟道型MISFET的形成区域、用于读数据的MISFET QR的形成区域和选择MISFET QS的形成区域内，通过光刻步骤、离子注入工艺等，同时形成n-型半导体区域22a和12a。然后在低击穿电压部分的p沟道型MISFET的形成区域内，通过光刻步骤、离子注入工艺等，形成p-型半导体区域23a。在低击穿电压部分的n沟道型MISFET区域的形成区域内，通过光刻步骤、离子注入工艺等，形成n-型半导体区域24a。
如图23和图24说明，通过CVD等在衬底1S(半导体晶片)的主表面上方淀积一个例如由氧化硅制成的绝缘膜，之后通过各向异性干法蚀刻对它进行回蚀刻，由此在栅电极FGH、FGL、FGR和FGS及电容器电极FGC1和FGC2的侧表面之上形成侧壁SW。
在高击穿电压部分和低击穿电压部分的p沟道型MISFET的形成区域、电容器部分和用于对数据编程/擦除的电容器部分的形成区域以及p阱HPW3的引出区域内，通过光刻步骤、离子注入工艺等，同时形成p+型半导体区域21b、23b、13a、15b和4a。按这样方式，在高击穿电压部分中，形成用于源极和漏极的p型半导体区域21，由此形成p沟道型MISFET QPH；在低击穿电压部分中，形成用于源极和漏极的p型半导体区域23，由此形成p沟道型MISFET QRL；在电容器部分形成区域内，形成p型半导体区域13，由此形成电容器部分C；以及在用于编程/擦除的电容器部分的形成区域内，形成p型半导体区域15，由此形成用于对数据编程/擦除的电容器部分CWE。
在高击穿电压部分、低击穿电压部分、读出部分和选择部分的n沟道型MISFET形成区域内，通过光刻步骤、离子注入工艺等，同时形成n+型半导体区域22b、24b和12b。按这样方式，在高击穿电压部分中，形成用于源极和漏极的n型半导体区域22，由此形成n沟道型MISFET QNH；在低击穿电压部分中，形成用于源极和漏极的n型半导体区域24，由此形成n沟道型MISFET QNL；以及在读出部分和选择部分中，形成n型半导体区域12，由此形成用于读数据的MISFET QR和选择MISFET QS。
如图25和图26说明，然后选择性地形成硅化物层5a。在这个硅化物层5a的形成步骤之前，在存储单元MC区域内，在浮动栅电极FG(电容器电极FGC1和FGC2及栅电极FGR)和栅电极FGS的上表面上形成一个帽绝缘膜28，并且同时在衬底1S的部分上方形成一个绝缘膜，以防止在这些部分上方形成硅化物层5a。如图27和图28说明，通过CVD等在衬底1S(半导体晶片)的主表面上方淀积一个例如由氮化硅制成的绝缘层6a，之后通过CVD等在其上方淀积一个绝缘层6b，它例如由氧化硅制成而且比绝缘层6a厚。然后使绝缘层6b经受化学机械抛光(CMP)，以使绝缘层6b的上表面平坦化。然后通过光刻步骤和蚀刻步骤在绝缘层6中形成接触孔CT。在衬底1S(半导体晶片)的主表面上方，通过CVD等淀积一个例如由钨(W)制成的导体膜，之后通过CMP等进行抛光，以在接触孔中形成导体部分7a和7c至7k。在通常的金属化步骤、检查步骤和装配步骤之后，能完成半导体器件的制造。
根据实施例2，能同时形成用于LCD驱动器电路的MISFETQPH、QNH、QPL和QNL的构成部分，电容器部分C和CWE，以及存储单元中MISFET QR和QS的构成部分，从而能使半导体器件的制造工艺简化。这样带来半导体器件的制造时间的减少，并且还带来其制造成本的减少。
通过一个用于LCD驱动器电路的负电压电荷泵电路(内部电荷泵电路)，能将半导体器件的外部单电源电压(例如，3.3V)转换成在存储单元MC的数据编程的时候所使用的电压(例如，-9V)。另外，通过一个用于LCD驱动器电路的正电压电荷泵电路(内部电荷泵电路)，能将外部单电源电压(例如，3.3V)转换成在存储单元MC的数据擦除的时候所使用的电压(例如，9V)。这意味着本实施例的半导体器件不需要用于闪速存储器的附加的内部电荷泵电路。因此可以将半导体器件内部的电路规模抑制为较小水平，从而促进半导体器件的尺寸减小。
(实施例3)
图29是根据实施例3的半导体器件的LCD驱动器电路(主电路)的局部横截面图；以及图30是图29说明的在同一衬底1S上形成的闪速存储器区域的局部横截面图。
如图29和图30说明，在实施例3中，在电容器部分C和CWE的p阱HPW1和HPW2中形成p阱PW。这样的结构提高了在电容器电极FGC1和FGC2正下方的衬底1S的部分中的p型杂质浓度，从而在重写(编程/擦除)的时候能抑制或防止在电容器电极FGC1和FGC2正下方的衬底1S的部分中的耗尽。这样使得可以提高施加于电容器绝缘膜10c和10d的电压，带来数据重写速度的增加。图31是说明数据的编程/擦除特性的曲线图。实线A1和B1分别指示实施例3的编程和擦除特性，而实线A0和B0分别指示当在p阱HPW1和HPW2中不形成p阱PW时的编程和擦除特性。从该曲线图，可理解到，在实施例3中能减少数据编程/擦除时间。
闪速存储器区域内p阱HPW1和HPW2中的这种p阱PW，与LCD驱动器电路区域的低击穿电压部分的n沟道型MISFET QNL的形成区域内的p阱PW同时形成。具体地说，在形成使闪速存储器区域和低击穿电压部分中的p阱PW的形成区域从其露出并且使其他区域被其覆盖的抗蚀剂图形之后，利用该抗蚀剂图形作为掩膜，在衬底1S中引入p型杂质。因此在p阱HPW1和HPW2中形成p阱PW不需要附加的制造步骤。除这个步骤外的制造步骤与实施例2的那些类似。除上述优点外的优点与实施例1或2可得到的那些类似，因此省略对它们的描述。
(实施例4)
图32是根据实施例4的半导体器件的LCD驱动器电路(主电路)区域的局部横截面图；以及图33是在图32说明的在同一衬底1S上形成的闪速存储器区域的局部横截面图。
如图32和图33说明，在实施例4中，电容器部分C和CWE的阱由p阱PW制成，该p阱PW是在LCD驱动器电路区域的低击穿电压部分中的n沟道型MISFET QNL的形成区域的阱。将这个p阱PW的p型杂质浓度调整为高于p阱HPW3的杂质浓度。因为在电容器部分C和CWE的电容器电极FGC1和FGC2正下方的衬底1S的部分中的p型杂质浓度增加，所以这样在数据重写(编程/擦除)的时候，使得可以抑制或防止在电容器电极FGC1和FGC2正下方的衬底1S的部分中的耗尽。因此能提高施加于电容器绝缘膜10c和10d的电压，由此能增加数据的重写速度。
与实施例3类似，闪速存储器区域内的这种p阱PW与LCD驱动器电路区域的低击穿电压部分中的n沟道MISFET QNL的形成区域内的p阱同时形成。因此存储单元MC中的p阱PW的形成不需要附加的制造步骤。除此之外的制造步骤与实施例1所使用的那些类似。其他优点与实施例1和2所述的那些类似，因此省略对它们的描述。
(实施例5)
图34是根据实施例5的半导体器件的LCD驱动器电路(主电路)区域的局部横截面图；以及图35是在图34说明的在同一衬底1S上形成的闪速存储器区域的局部横截面图。
如图34和图35说明，在实施例5中，电容器部分C和CWE、用于读数据的MISFET QR以及选择MISFET QS的阱，由LCD驱动器电路区域的高击穿电压部分中的p沟道型MISFET QPH的p型半导体区域PV制成。构成电容器部分C和CWE、用于读数据的MISFET QR以及选择MISFET QS的阱的p型半导体区域PV，与LCD驱动器电路区域的高击穿电压部分中的p沟道型MISFET QPH的p型半导体区域PV同时形成。具体地说，在形成使闪速存储器区域和高击穿电压部分中的p型半导体区域PV的形成区域从其露出而使其他区域被其覆盖的抗蚀剂图形之后，利用该抗蚀剂图形作为掩膜，在衬底1S中引入p型杂质。这样使得可以消去用于形成闪速存储器的p阱HPW1至HPW3的光刻步骤(一系列处理，包括涂敷抗蚀剂、曝光和显影，以及在曝光时使用的光掩膜的制造步骤)，带来半导体器件的制造时间的减少。另外，还有助于减小半导体器件的制造成本。
除上述步骤外的制造步骤与实施例2所使用的那些类似。除上述优点外的优点与实施例1和2所述的那些类似，因此省略对它们的描述。
(实施例6)
图36是根据实施例6的半导体器件的LCD驱动器电路(主电路)区域的局部横截面图；以及图37是在图36说明的在同一衬底1S上形成的闪速存储器区域的局部横截面图。
如图36和图37说明，在实施例6中，电容器部分C和CWE、用于读数据的MISFET QR以及选择MISFET QS的阱，由LCD驱动器电路区域的高击穿电压部分中的p沟道型MISFET QPH的p型半导体区域PV制成。如实施例5所述，构成电容器部分C和CWE、用于读数据的MISFET QR以及选择MISFET QS的阱的p型半导体区域PV，与LCD驱动器电路区域的高击穿电压部分中的p沟道型MISFET QPH的p型半导体区域PV同时形成。如实施例5那样，这样使得可以消去用于形成闪速存储器的p阱HPW1至HPW3的光刻步骤，带来半导体器件的制造时间的减少。还有助于减小半导体器件的制造成本。
在构成电容器部分C和CWE的阱的p型半导体区域PV中，形成p阱PW。这样增加了在电容器部分C和CWE的电容器电极FGC1和FGC2正下方的衬底1S的部分中的p型杂质的浓度，使得可以在数据重写(编程/擦除)的时候，抑制或防止在电容器电极FGC1和FGC2正下方的衬底1S的部分中的耗尽。因此能提高施加于电容器绝缘膜10c和10d的电压，由此能增加数据的重写速度。
存储区域内电容器部分C和CWE的p型半导体区域PV中的p阱PW，与LCD驱动器电路区域的低击穿电压部分中的n沟道型MISFET QNL的形成区域内的p阱PW同时形成。然而，其中形成电容器部分C和CWE的阱的p型半导体区域PV内的p阱PW的形成不需要附加的制造步骤。除上述步骤外的制造步骤与实施例2所使用的那些类似。除上述优点外的优点与实施例1或2所述的那些类似，因此省略对它们的描述。
(实施例7)
图38是根据实施例7的半导体器件的LCD驱动器电路(主电路)区域的局部横截面图；以及图39是在图36说明的在同一衬底1S上形成的闪速存储器区域的局部横截面图。
如图38和图39说明，在实施例7中，电容器部分C和CWE的阱由p阱PW制成，该p阱PW是一个在LCD驱动器电路区域的低击穿电压部分中的n沟道型MISFET QNL的形成区域内的阱。这个p阱PW的p型杂质浓度调整为高于p阱HPW1至HPW3的杂质浓度。这样增加了在电容器部分C和CWE的电容器电极FGC1和FGC2正下方的衬底1S的部分中的p型杂质的浓度，使得可以在数据重写(编程/擦除)的时候，抑制或防止在电容器电极FGC1和FGC2正下方的衬底1S的部分中的耗尽。因此能提高施加于电容器绝缘膜10c和10d的电压，由此能增加数据的重写速度。
闪速存储器区域内的这种p阱PW与LCD驱动器电路区域的低击穿电压部分中的n沟道型MISFET QNL的形成区域内的p阱PW同时形成。然而，在存储单元MC中形成p阱PW不需要附加的制造步骤。
在实施例7中，用于读数据的MISFET QR和选择MISFET QS的阱，由LCD驱动器电路区域的高击穿电压部分中的p沟道MISFETQPH的p型半导体区域PV制成。如实施例5那样，构成用于读数据的MISFET QR和选择MISFET QS的阱的p型半导体区域PV，与LCD驱动器电路区域的高击穿电压部分中的p沟道型MISFET QPH的p型半导体区域PV同时形成。如实施例5中那样，在实施例7中，能省略用于形成闪速存储器的p阱HPW1至HPW3的光刻步骤，因此能减少半导体器件的制造时间。还能减小半导体器件的制造成本。
除上述步骤外的制造步骤与实施例2所使用的那些类似。除上述优点外的优点与实施例1或2所述的那些类似，因此省略对它们的描述。
(实施例8)
图40是根据实施例8的半导体器件的闪速存储器形成区域的局部平面图。实施例8的半导体器件的横截面构造与实施例1至7所示的类似，因此省略其说明和描述。
在实施例8中，在构成半导体芯片的衬底1S的主表面(第一主表面)上的闪速存储器区域内，按阵列(矩阵)形式规则地布置例如具有8×2位结构的多个上述存储单元。
p阱HPW1和HPW2沿第二方向X延伸。在p阱HPW1中，布置与多个位相对应的电容器部分C。在p阱HPW2中，布置一个与多个位相对应的用于对数据编程/擦除的电容器部分CWE。在p阱HPW3中，布置与多个位相对应的用于读数据的MISFET QR和选择MISFET QS。
通过使用这样的阵列构造，能减小由闪速存储器占用的区域，因此能改善半导体器件的附加价值，而不增加其上形成有主电路的半导体芯片的尺寸。
(实施例9)
在实施例9中，将描述一种情况，其中闪速存储器的存储单元的上述选择MISFET例如由一个相对低击穿电压的MISFET(在下文将它称为“1.2V型MISFET”)所制成，它的LCD驱动器电路(主电路)具有1.2V(或1.5V)的操作电压。
在上述实施例中，主要由于制造容易，使闪速存储器的存储单元MC的选择MISFET QS与用于读数据的MISFET QR类似，由具有6V的操作电压的MISFET(在下文将它称为“6V型MISFET”)制成。
另一方面，在根据本实施例的闪速存储器的构造中，施加于存储单元MC的数据读取MISFET QR的漏电压例如约为不大于1.0V。换句话说，对用于读数据的MISFET QR的选择MISFET QS的漏极仅施加约1.0V。选择MISFET QS的栅电极不与存储单元MC的浮动栅电极FG连接，因此它对电荷保持容量无影响。
如图41和图42说明，在实施例9中，用于读数据的MISFET QR的选择MISFET QS2例如由LCD驱动器电路的上述1.2V型MISFET制成。
图41是说明根据实施例9的半导体器件中的闪速存储器的存储单元MC的一例的平面图；以及图42是沿图41的Y3-Y3所取的横截面图。图41部分地加上了阴影线，以使其理解容易。
在衬底1S的选择部分中形成p阱PW2。这个选择部分的p阱PW2由存储单元MC的p阱HPW3所环绕。换句话说，p阱PW2由p阱HPW3包围。
这个选择部分的p阱PW2与LCD驱动器电路的1.2V型MISFET布置区域内的p阱类似。具体地说，在同一步骤中执行在选择部分的p阱PW2中引入作为p型杂质的硼，和形成用于LCD驱动器电路的1.2V型MISFET的p阱。p阱PW2的杂质浓度与用于LCD驱动器电路的1.2V型MISFET的p阱的杂质浓度相等。
在这个p阱PW2中，形成n-型半导体区域12c，它们构成用于选择MISFET QS2的源极和漏极的一对n型半导体区域12和12。这些n-型半导体区域12c布置在选择MISFET QS2的沟道形成区域的两侧，同时将沟道形成区域夹在其之间。它们与n+型半导体区域12b电连接。这些n-型半导体区域12c和n+型半导体区域12b含有相同导电类型的杂质，例如磷(P)或砷(As)，但是n+型半导体区域的杂质浓度调整为高于n-型半导体区域12c的杂质浓度。
在实施例9中，选择MISFET QS2的n-型半导体区域12c的构造与构成用于LCD驱动器电路的1.2V型MISFET的源极和漏极的一对半导体区域的n-型半导体区域的构造类似。具体地说，通过引入n型杂质的同一步骤，实现选择MISFET QS2的n-型半导体区域12c的形成和LCD驱动器电路的1.2V型MISFET的n-型半导体区域的形成。n-型半导体区域12c的杂质浓度等于用于LCD驱动器电路的1.2V型MISFET的n-型半导体区域的杂质浓度。
在其上方形成有p阱PW2的衬底1S的主表面(沟道形成区域)上方，形成选择MISFET QS2的栅绝缘膜10h。选择MISFET QS2的栅绝缘膜10h的构造与LCD驱动器电路的1.2V型MISFET的栅绝缘膜的构造类似。换句话说，选择MISFET QS2的栅绝缘膜例如由氧化硅制成。选择MISFET QS2的栅绝缘膜10h和LCD驱动器电路的1.2V型MISFET的栅绝缘膜在同一步骤形成。因此选择MISFETQS2的栅绝缘膜10h的厚度等于LCD驱动器电路的1.2V型MISFET的栅绝缘膜的厚度。然而，通过两类栅工艺(two-type gate process)，使选择MISFET QS2的栅绝缘膜10h的厚度制成比选择MISFET QS2的栅绝缘膜10e或用于读数据的MISFET QR的栅绝缘膜10b薄。
该两步栅工艺例如具有以下步骤。通过使衬底1S经受第一热氧化处理，同时在衬底1的厚膜部分和薄膜部分的主表面上方形成具有预定厚度的第一栅绝缘膜。选择性地除去薄膜部分上的第一栅绝缘膜。在厚膜部分上留下第一栅绝缘膜的同时，使衬底1S经受第二热氧化处理。通过这个第二热氧化处理，使薄膜部分上的栅绝缘膜调整为期望厚度，由此在薄膜部分上形成一个相对薄的栅绝缘膜，并且同时，在厚膜部分上形成一个相对厚的栅绝缘膜。
这样形成的栅绝缘膜10h在其上形成有选择MISFET QS2的栅电极FGS2。选择MISFET QS2的栅电极FGS2的构造与LCD驱动器电路的1.2V型MISFET的栅电极的构造类似。具体地说，选择MISFETQS2的栅电极FGS2例如由低电阻n+型多晶硅制成。选择MISFETQS2的栅电极FGS2和LCD驱动器电路的1.2V型MISFET的栅电极在同一步骤形成。选择MISFET QS2的栅电极FGS2的栅长度(它是沿栅电极FGS2的较短方向的长度，也是沿漏电流的流动方向的长度)Lg等于LCD驱动器电路的1.2V型MISFET的栅长度Lg(最小尺寸)，并且小于选择MISFET QS2的栅长度或用于读数据的MISFET QR的栅长度。
在实施例9中，形成帽绝缘膜28b，使得盖浮动栅电极FG(电容器电极FGC，以及栅电极FGW和FGR)的上表面、侧壁SW的整个表面以及在该侧壁周围的衬底1S的主表面的部分。
这个帽绝缘膜28b例如由氧化硅制成，并且在浮动栅电极FG的上表面与绝缘层6b之间形成，以便防止由氮化硅制成的绝缘层6a与浮动栅电极的上表面之间的直接接触，理由如下。当由氮化硅制成的绝缘层6a通过等离子体化学汽相淀积(CVD)等形成时，绝缘层6a在淀积的初始阶段容易地成为一个富硅膜。当绝缘层6a与浮动栅电极FG的上表面直接接触而形成时，浮动栅电极FG中的电荷经由绝缘层6a的富硅部分流到衬底1S侧，并且有时经由塞(plug)释放，结果导致闪速存储器的数据保持特性劣化。形成帽绝缘膜，以便抑制或防止这样的不便。
在半导体衬底1S的其他区域内布置的电阻器元件(未说明)上方，也形成这个帽绝缘膜28b。这个电阻器元件能通过形成上述电容器电极FGC及栅电极FGW、FGR、FGS和FGS2的步骤而同时形成。它由一个多晶硅膜制成。在这样的电阻器元件上方形成帽绝缘膜28b，使得可以在电阻器元件上方选择性地形成一个其中形成硅化物层5a的区域，或一个其中不形成该层的区域，由此能形成具有期望电阻值的电阻器元件。
在本实施例中，通过使用帽绝缘膜28b，在一个步骤中形成用于在电阻器元件上方选择性地形成硅化物层5a的绝缘膜和布置在浮动栅电极的上表面与绝缘层6a之间的绝缘膜。不必通过分开的步骤来形成这些绝缘膜，因此能简化制造步骤。
在实施例9中，通过在浮动栅电极FG的上表面与绝缘层6b之间形成帽绝缘膜28b，能抑制或防止如上所述的电荷发射，带来闪速存储器的数据保持特性的改善。
在对帽绝缘膜28b构图之后形成硅化物层5a。因此硅化物层5a在主表面(p+型半导体区域13a和15b，以及n+型半导体区域12b)上方形成，而不在浮动栅电极FG上方形成。
根据实施例9，因此可得到下述优点以及通过上述实施例所得到的优点。
因为选择MISFET QS2的栅长度比选择MISFET QS的栅长度小，并且栅绝缘膜10h的厚度比选择MISFET QS的栅绝缘膜10e的厚度小，所以当器件在同一电压下驱动时，能得到较大电流(漏电流1ds)。这样能够增加数据的读出电流，因此能扩大电路的裕度。
另外，能减小由选择MISFET QS2所占的面积，因此也能减小由闪速存储器所占的面积。特别当以阵列形式布置多个存储单元MC时，能减小由闪速存储器所占的面积。
(实施例10)
在实施例10中，将描述由闪速存储器进行数据擦除或编程的时候，用于抑制或防止在衬底1S中形成耗尽层的构造。
图43是说明根据实施例10的半导体器件中的闪速存储器的存储单元MC的一例的平面图；以及图44是沿图43的线Y4-Y4所取的横截面图。图43部分地加上了阴影线，以使它的理解容易。
在实施例10中，在用于对数据编程/擦除的电容器部分CWE中形成具有不同导电类型的半导体区域，即p型半导体区域15和n型半导体区域30。换句话说，在用于对数据编程/擦除的电容器部分CWE中，在电容器电极FGC1的两侧的导电类型不对称。
n型半导体区域30具有相互电连接的n-型半导体区域30a和n+型半导体区域30b。n-型半导体区域30a从电容器电极FGC1的一端开始，沿衬底1S的主表面延伸，并且在具有与侧壁SW的宽度相对应的长度之后结束。另一方面，n+型半导体区域30b与半导体区域30a在其端部部分地重叠，从重叠部分沿衬底1S的主表面延伸，并且在具有期望长度之后在隔离部分TI结束。
n-型半导体区域30a和n+型半导体区域30b含有相同导电类型的杂质，例如磷(P)或砷(As)，但是n+型半导体区域30b中的杂质浓度调整为高于n-型半导体区域30a中的杂质浓度。
如图43说明，在实施例10中，在相互邻近的两个浮动栅电极之间形成n型半导体区域30。换句话说，n型半导体区域30成为用于对数据编程/擦除的两个电容器部分CWE的公共区域。
在实施例10中，在电容器部分C中形成具有不同导电类型的半导体区域，即p型半导体区域13和n型半导体区域31。换句话说，在电容器部分C中，在电容器电极FGC2的两侧的两个半导体区域的导电类型不对称。
n型半导体区域31具有相互电连接的n-型半导体区域31a和n+型半导体区域31b。n-型半导体区域31a从电容器电极FGC2的一端开始，沿衬底1S的主表面延伸，并且在具有与侧壁SW的宽度相对应的长度之后结束。另一方面，n+型半导体区域31b与半导体区域31a在其端部部分地重叠，从重叠部分沿衬底1S的主表面延伸，并且在具有期望长度之后在隔离部分TI结束。
n-型半导体区域31a和n+型半导体区域31b含有相同导电类型的杂质，例如磷(P)或砷(As)，但是n+型半导体区域31b中的杂质浓度调整为高于n-型半导体区域31a中的杂质浓度。
如图43说明，在实施例10中，在相互邻近的两个浮动栅电极之间形成n型半导体区域31。这意味着n型半导体区域31成为两个电容器部分C的公共区域。
当形成用于读数据的MISFET QR和选择MISFET QS的n-型半导体区域12a时，同时形成上述n-型半导体区域30a和31a。当形成用于读数据的MISFET QR和选择MISFET QS的n+型半导体区域12b时，同时形成上述n+型半导体区域30b和31b。
其次将参考图45至图48描述采用这样构造的理由。在图45至图48中，35、36和e-分别指示反型层、耗尽层和电子。
首先，将描述电荷注入/发射部分。图45是沿衬底1S的第二方向X的上述实施例的存储单元MC的电荷注入/发射部分的横截面图。在对数据编程时，例如将-9V的负电压施加于电荷注入/发射部分中的p阱HPW2，由此在电容器绝缘膜10d正下方形成耗尽层36。这样结果带来耦合容量的降低。因为注入的电子也被耗尽，所以认为注入效率降低。因此，数据编程速度降低，并且数据编程速度变得不稳定。
图46是沿衬底1S的第二方向X的实施例10的存储单元MC的电荷注入/发射部分的横截面图。如上所述添加n+半导体区域30b有助于促进反型层35的形成。电子在p型半导体中是少数载流子，而它们在n型半导体中是多数载流子。布置n+型半导体区域30b便于将注入电子供给到在电容器电极FGC1正下方的反型层35。结果，能增加有效耦合容量，并且能有效地控制电容器电极FGC1(浮动栅电极FG)的电位。因此，能改善数据的编程速度，并且另外能使数据编程速度稳定。
其次将描述电容器部分。图47是沿衬底1S的第二方向X的上述实施例的存储单元MC的电容器部分的横截面图。在数据擦除时，例如，将约-9V的负电压施加于电容器部分的p阱HPW1，使得在电容器绝缘膜10c正下方形成耗尽层36。结果，发生耦合容量的相当大的减小，并且数据的擦除速度降低。另外，数据的擦除速度变得不稳定。
图48是沿衬底1S的第二方向X的实施例10的存储单元MC的电容器部分的横截面图。如上所述附加地形成n+型半导体区域31b能够使得将电子平稳地供给到电容器绝缘膜10c正下方。这样能够促使反型层35的形成，使得能将p阱HPW1迅速地固定在-9V。结果，能增加有效耦合容量，并且因此能有效地控制电容器电极FGC2(浮动栅电极FG)的电位。因此，能改善数据擦除速度，并且另外能使数据擦除速度稳定。
根据实施例10，通过在电荷注入/发射部分和电容器部分中布置p+型半导体区域15b和13b及n+半导体区域30b、31b两者，能改善数据的编程速度和擦除速度，因为在电荷注入/发射部分中，n+半导体区域30b在电荷注入的时候用作电子供给源，而在电容器部分中，n+型半导体区域31b用作反型层的电子供给源。
图49是表示实施例10与上述实施例之间的数据编程/擦除特性的比较的曲线图。图50仅说明数据编程特性，而图51仅说明数据擦除特性。
实线A2和B2分别表示实施例10的数据编程特性和数据擦除特性，而实线A01和B01分别表示当不形成n+半导体区域30b和31而仅形成p+半导体区域15b和13b时的数据编程特性和数据擦除特性。
根据实施例10，数据编程时间能减小1.5倍(figure)，而数据擦除时间能减小2倍。
在以上描述中，p+型半导体区域15b和13b及n+型半导体区域30b和31b布置在电荷注入/发射部分和电容器部分各自中。然而本发明不限于这样情况。
当仅增加数据擦除速度时，可以在电容器部分中布置p型半导体区域13(p+型半导体区域13b)和n型半导体区域31(n+型半导体区域31b)，而可以在电荷注入/发射部分中仅布置p型半导体区域15(p+型半导体区域15b)。
另一方面，当仅增加数据编程速度时，可以在电荷注入/发射部分中布置p型半导体区域15(p+型半导体区域15b)和n型半导体区域30(n+型半导体区域30b)两者，而可以在电容器部分中仅布置p型半导体区域13(p+型半导体区域13b)。
从抑制或防止衬底1S中的耗尽的观点来说，如实施例10所述的构造可以和如实施例3所述的构造组合使用。换句话说，同样在实施例10中，可以在电容器部分C和CWE中的p阱HPW1和HPW2中布置p阱PW。
其次将参考图52至图54描述n型半导体区域30和31的形成方法的一例。
图52是根据实施例10的半导体器件的闪速存储器的存储单元MC的平面图，其中说明当在存储单元MC中形成n型半导体区域30和31及p型半导体区域13和15时所使用的一个掩膜。
如图52说明的开口部分NA和NB各是在实施例10的半导体器件的制造步骤期间，在淀积于衬底1S(在这个阶段称为“晶片”的薄半导体圆片)的主表面上方的第一抗蚀剂膜(掩膜)中形成的具有方形平面的开口部分。这些开口部分NA和NB用作用于引入n型杂质以形成n型半导体区域30和31的区域。
两个开口部分PA和两个开口部分PB是在实施例10的半导体器件的制造步骤期间，在淀积于衬底1S(在这个阶段的晶片)的主表面上方的第二抗蚀剂膜(掩膜)中形成的具有方形平面的开口部分。这些开口部分PA和PB用作用于引入p型杂质以形成p型半导体区域15和13的区域。
第一抗蚀剂膜和第二抗蚀剂膜是通过涂敷分开地得到的相应膜，但是为了表示出开口部分NA、NB、PA和PB之间的相对平面位置关系，将它们表示在一个图中。
要布置在电荷注入/发射部分中的开口部分NA布置在相互邻近的两个电容器电极FGC1(浮动栅电极FG)之间，同时在沿第二方向X的两端处与这两个邻近的电容器电极FGC1(浮动栅电极FG)重叠。
这个开口部分NA布置为在其中包围两个邻近电容器电极FGC1之间的有源区域L2的部分。开口部分NA沿第二方向X的长度从两个邻近电容器电极FGC1中的一个沿第二方向X(较短方向)的中心延伸到另一个电容器电极FGC1沿第二方向X(较短方向)的中心。开口部分NA沿第一方向Y的长度基本上与p阱HPW2沿第一方向Y的长度一致。
从开口部分NA，出两个邻近电容器电极FGC1之间的有源区域L2的整个部分和两个电容器电极FGC1各自沿第二方向X(较短方向)的一半部分。
布置电荷注入/发射部分中的两个开口部分PA的每一个，使得开口部分沿第二方向X的一端与两个邻近电容器电极FGC1(浮动栅电极FG)各自的部分部分地重叠。这两个开口部分PA各自沿第二方向X的一端在两个邻近电容器电极FGC1各自沿第二方向X(较短方向)的中心处结束，使得从两个开口部分PA的每一个，出p型半导体区域15的形成区域(有源区域L2)，以及两个电容器电极FGC1沿第二方向X(较短方向)的一半部分。
在相互邻近的两个电容器电极FGC1的各自中，沿第二方向X(较短方向)按相等宽度形成一个n型半导体区域和一个p型半导体区域，该n型半导体区域通过从开口部分NA引入n型杂质而形成，而p型半导体区域通过从开口部分PA引入p型杂质而形成。
但是形成这个电容器电极FGC1的n型半导体区域与p型半导体区域之间的结表面(阻挡表面)，使得它不与浮动栅电极FG的较长方向(第一方向Y)相交。换句话说，布置这个电容器电极FGC1的n型半导体区域与p型半导体区域之间的结表面，使得它沿浮动栅电极FG的较长方向(第一方向Y)延伸。
如果这个电容器电极FGC1的n型半导体区域与p型半导体区域之间的结表面与浮动栅电极FG的较长方向(第一方向Y)相交，则它的pn结表面与电位供给方向相交，这样使电位的传输劣化，结果带来数据编程/擦除特性或读特性的劣化。
当在浮动栅电极FG的上表面上方形成硅化物层时，即使形成pn结表面使得与电容器电极FGC1的较长方向相交，也能经由硅化物层供给电位。另一方面，在实施例10中，在浮动栅电极FG上方不形成硅化物层，从而形成pn结表面，使得与电容器电极FGC1的较长方向相交，则趋于引起电位传输的劣化。因此优选地在实施例10中，布置在电容器电极FGC1中特别形成的pn结表面，使得不与电容器电极FGC1的较长方向相交。
如上所述，在从开口部分NA和PA进行杂质引入步骤之前，由n+型多晶硅制成浮动栅电极FG。
布置在电容器部分中的开口部分NB布置在相互邻近的两个电容器电极FGC2(浮动栅电极FG)之间，同时它与两个邻近的电容器电极FGC2(浮动栅电极FG)部分地重叠。
布置这个开口部分NB，以在其中包围位于两个邻近电容器电极FGC2之间的有源区域L3的部分。开口部分NB沿第二方向X(较短方向)从两个邻近电容器电极中的一个的沿第二方向(X)的期望位置延伸到另一个电容器电极FGC2沿第二方向X(较短方向)的期望位置。开口部分NB沿第一方向Y的长度基本上等于p阱HPW1沿第一方向Y的长度。
从开口部分NB，露出位于两个邻近电容器电极FGC2之间的有源区域L3的整个部分和两个电容器电极FGC2各自的多于一半的部分。从开口部分NB还露出颈部分FA(变窄部分，浮动栅电极FG的宽部分(电容器电极FGC2)与窄部分之间的边界)。
布置电容器部分中的两个开口部分PB的每一个，使得其沿第二方向X的一端与相互邻近的两个电容器电极FGC2(浮动栅电极FG)的各自部分地重叠。从这两个开口部分PB的每一个，露出两个电容器电极FGC2各自沿第二方向X(较短方向)的部分以及p型半导体区域13的形成区域(有源区域L3)的部分。
在两个邻近电容器电极FGC2的每一个中，布置相互邻近的一个n型半导体区域和一个p型半导体区域，该n型半导体区域通过从开口部分NB引入n型杂质而形成，该p型半导体区域通过从开口部分PB引入p型杂质而形成。在电容器电极FGC2中形成电容器电极FGC2的n型半导体区域与p型半导体区域之间的结表面，以沿浮动栅电极FG的较长方向(第一方向)延伸。
然而，在实施例10中，在浮动栅电极FG的颈部分FA处不形成n型半导体区域与p型半导体区域之间的结表面(边界表面)。因此形成开口部分NB，使得长边(与浮动栅电极FG的较长方向相交并且沿第二方向X延伸的边)在其较小宽度部分处的浮动栅电极FG上方通过。
如果在浮动栅电极FG的颈部分FA处形成n型半导体区域与p型半导体区域之间的结表面，使得与浮动栅电极FG的较长方向(第一方向Y)相交，则pn结表面与电位供给方向相交，这样使电位的传输劣化，从而使数据的编程/擦除特性或读特性劣化。
图53说明在颈部分PA处形成pn结表面的一例。在这种情况下，用作在引入n型杂质时候所使用的掩膜的抗蚀剂膜，和用作在引入p型杂质时候所使用的掩膜的抗蚀剂掩膜是通过涂敷分开地得到的相应抗蚀剂膜。
开口部分NC是一个用于引入n型杂质的开口部分。这个开口部分NC布置在相互邻近的两个电容器电极FGC2(浮动栅电极FG)之间，同时在其沿第二方向X的两端处，与这两个电容器电极FGC2(浮动栅电极FG)的部分重叠。开口部分NC沿第一方向Y的长度比有源区域L3沿第一方向Y的长度小，从而颈部分FA不从这个开口部分NC出。
开口部分PC是一个用于引入p型杂质的开口部分。这个开口部分PC布置在相互邻近的两个电容器电极FGC2(浮动栅电极FG)之间，同时在开口部分PC沿第二方向X的两端处，与这两个电容器电极FGC2(浮动栅电极FG)的部分重叠。从开口部分PC，出颈部分FA以及这两个邻近电容器电极FGC2之间的有源区域L3的整个部分和两个电容器电极FGC2各自沿第二方向X(较短方向)的较大部分。
在本例中，在两个电容器电极FGC2之间的一个有源区域L3中，形成n型半导体区域31和p型半导体区域13。因此这种结构对于克服衬底1S中的耗尽问题有效。
如上所述，浮动栅电极FG由n+多晶硅制成，因此在颈部分FA处不可避免地形成pn结表面，使得与浮动栅电极FG的较长方向相交。因此形成pn结表面使得与电位供给方向相交，这样使电位的传输劣化，并且结果使数据的编程/擦除特性或读出特性劣化。
当在浮动栅电极FG的上表面上形成硅化物层时，存在pn结表面而与浮动栅电极FG的较长方向相交，则不会引起问题，因为能经由硅化物层供给电位。另一方面，在实施例10中，在浮动栅电极FG的上表面上不形成硅化物层，因此形成pn结表面与浮动栅电极的较长方向相交，趋于使电位的传输劣化。因此，在本实施例10中，优选地特别不在颈部分FA处形成pn结表面。
图54说明另一例，其中在颈部分FA处不形成pn结表面。同样在这种情况下，用作在引入n型杂质时候所使用的掩膜的抗蚀剂膜，和用作在引入p型杂质时候所用的掩膜的抗蚀剂膜是通过涂敷分开地得到的相应抗蚀剂膜。
开口部分ND是一个用于从那里引入n型杂质的开口部分。布置这个开口部分ND，使得与相互邻近的两个电容器电极FGC2(浮动栅电极FG)和有源区域L3的上部分重叠。开口部分ND沿第一方向Y的长度小于有源区域L3沿第一方向Y的长度，但是从这个开口部分ND露出颈部分FA。开口部分PD和PE是用于从那里引入p型杂质的开口部分。
如本例那样在两个电容器电极FGC之间的一个有源区域L3中形成n型半导体区域31和p型半导体区域13两者，对于克服衬底1S中耗尽层的问题有效。因为在颈部分FA处不形成pn结表面，所以本例对于克服由电位传输劣化所引起的数据的编程/擦除特性或读特性劣化的问题也有效。
然而，如本例那样在一个有源区域L3中形成n型半导体区域31和p型半导体区域13两者伴有以下问题。当在湿法蚀刻或清洗期间使n型半导体区域31和p型半导体区域13所形成的pn结部分曝光时，产生光电功率，引起p型半导体区域31与n型半导体区域13之间的蚀刻速率差异。为了避免这样的不便，在湿法蚀刻或清洗期间不使n型半导体区域31和p型半导体区域13所形成的pn结部分曝光。能采用如图54说明的构造，但是优选地不在一个有源区域L3中形成pn结。
(实施例11)
在实施例11中，将描述用来形成用于闪速存储器的浮动栅电极的导电类型不同的半导体区域的另一个构造例子。
图55是根据实施例11的半导体器件的闪速存储器的存储单元MC的平面图，其中说明用于形成存储单元MC中的n型半导体区域30和31及p型半导体区域13和15所使用的一个掩膜。同样在本例中，用作引入n型杂质时候所使用的掩膜的抗蚀剂膜，和用作引入p型杂质时候所使用的掩膜的抗蚀剂膜是通过涂敷分开地得到的相应抗蚀剂膜。
图55说明的根据实施例11的闪速存储器的存储单元MC在电容器部分中的开口部分NB2的构造上与图52说明的存储单元MC的构造不同。这个开口部分NB2是在根据实施例11的半导体器件的制造步骤期间，在衬底1S(在这个阶段的晶片)的主表面上方的第一抗蚀剂膜(掩膜)中形成的平面方形开口部分。它将是一个用于引入n型杂质以形成n型半导体区域31的区域。
这个开口部分NB2沿第一方向Y的尺寸或布置与以上参考图52所述那样类似。开口部分NB2的不同之处是开口部分NB2沿第二方向X的长度，从相互邻近的两个电容器电极FGC2中的一个沿第二方向X(较短方向)的中心，延伸到另一个电容器电极FGC2沿第二方向X(较短方向)的中心。从开口部分NB2，露出位于两个邻近电容器电极FGC2之间的有源区域L3的整个部分和这两个电容器电极FGC2各自沿第二方向X(较短方向)的一半部分。
图56是根据实施例11的半导体器件的闪速存储器中的存储单元MC的电荷注入/发射部分沿衬底1S的第二方向X的局部横截面图；以及图57是根据实施例11的半导体器件的闪速存储器中的存储单元MC的电容器部分沿衬底1S的第二方向X的局部横截面图。
如图56和图57说明，在电荷注入/发射部分和电容器部分的电容器电极FGC1和FGC2中，n+型半导体区域40a和40b各自及p+型半导体区域41a和41b各自分别沿第二方向布置。在除电容器部分CWE和C外的部分中，浮动栅电极是n+型。浮动栅电极FG的其他构造与实施例10类似。
采用这样的构造是因为当电容器电极FGC1或FGC2的导电类型为单一时，在电容器电极FGC1或FGC2之下的整个表面有时会由于施加于p阱HPW1或HPW2的电压而变得耗尽。例如，当电容器电极FGC1或FGC2的整个部分是n+型时，对p阱HPW1或HPW2施加一个负电压，则在电容器电极FGC1或FGC2(在与栅绝缘膜10c或10d进行接触的部分的侧上)之下的整个部分中产生一个耗尽层，然而对p阱HPW1或HPW2施加一个正电压不会引起这样的问题。结果，降低了有效耦合容量的减小，这样带来电容器电极FGC1或FGC2(浮动栅电极FG)的电位控制效率的减小。这样延缓了数据的编程速度和擦除速度，并且另外，使数据编程速度和擦除速度变得不稳定。
另一方面，根据实施例11，在电容器电极FGC1或FGC2中形成具有两种导电类型即p型和n型的半导体区域，即使对p阱HPW1或HPW2施加正电压或负电压，也使得可以将位于电容器电极FGC1或FGC2之下的两部分中的一个保留未耗尽。这样能够增加有效耦合容量，并且从而有效地控制电容器电极FGC1或FGC2(浮动栅电极FG)的电位。因此，能改善数据的编程速度和擦除速度。另外，能使数据编程速度或擦除速度稳定。
将参考图58和图59描述在存储单元MC中对数据编程或擦除的时候电容器部分C的状态的一例。这里将描述存储单元MC的电容器部分C的状态，但是这种情况也适用于电荷注入/发射部分(电容器部分CWE)。
图58是在根据实施例11的存储单元MC中的数据编程的时候，电容器部分C沿半导体衬底1S的第二方向X的局部横截面图。
在对数据编程的时候，例如，将约+9V的正电压施加于电容器部分C的p阱HPW1。在这种情况下，在电容器电极FGC2的p+型半导体区域41b中形成耗尽层43，但是在电容器电极FGC2的n+型半导体区域40b中不形成耗尽层43。这样使得可以保持有效耦合容量，以便能有效地控制电容器电极FGC2(浮动栅电极FG)的电位。因此能改善数据的编程速度。另外，能使数据编程速度稳定。
图59是在根据实施例11的存储单元MC中的数据擦除的时候，电容器部分C沿衬底1S的第二方向X的局部横截面图。
在对数据擦除的时候，例如，将约-9V的负电压施加于电容器部分C的p阱HPW1。在这种情况下，在电容器电极FGC2的n+型半导体区域40b中形成耗尽层43，但是在电容器电极FGC2的p+型半导体区域41b中不形成耗尽层43。这样使得可以保持有效耦合容量，以便能有效地控制电容器电极FGC2(浮动栅电极FG)的电位。因此能改善数据的擦除速度。另外，能使数据擦除速度稳定。
基于一些实施例具体地描述了由本发明人做出的本发明。本发明不限于这些实施例或不由这些实施例所限制。不用说，在不违反本发明的范围的情况下能进行各种改变。
在以上描述中，作为构成本发明的背景的利用领域，本发明人做出的本发明适用于一种半导体器件的制造方法。本发明不仅能适用于这种制造方法，而且能适用于各种方法，例如微机械的制造方法。在这种情况下，通过在其上形成有微机械的半导体衬底上形成上述闪速存储器，能存储微机械的简单信息。
本发明能应用于具有非易失存储器的半导体器件的制造工业。

Claims (29)

1.一种半导体器件，包括：
半导体衬底，具有第一主表面和在其背侧的第二主表面；
主电路形成区域，布置在所述半导体衬底的所述第一主表面上方；和
非易失存储区域，布置在所述半导体衬底的所述第一主表面上方，
所述非易失存储区域备有：
第一阱，具有第一导电类型并且在所述半导体衬底的所述主表面上方形成；
第二阱，具有与所述第一导电类型相反类型的第二导电类型，并且布置为包围在所述第一阱中；
第三阱，具有所述第二导电类型，并且布置为沿所述第二阱延伸，同时与所述第二阱电分离，而且包围在所述第一阱中；
第四阱，具有所述第二导电类型，并且布置为沿所述第二阱延伸，同时与所述第二阱和所述第三阱电分离，而且包围在所述第一阱中；和
非易失存储单元，布置为与所述第二阱、所述第三阱和所述第四阱两维重叠，
所述非易失存储单元备有：
浮动栅电极，布置为沿第一方向延伸，使得与所述第二阱、所述第三阱和所述第四阱两维重叠；
用于对数据进行编程和擦除的元件，在所述浮动栅电极与所述第二阱两维重叠的第一位置处形成；
用于读数据的场效应晶体管，在所述浮动栅电极与所述第三阱两维重叠的第二位置处形成；和
电容器元件，在所述浮动栅电极与所述第四阱两维重叠的第三位置处形成，
所述用于对数据进行编程和擦除的元件备有：
第一电极，在所述浮动栅电极的所述第一位置处形成；第一绝缘膜，在所述第一电极与所述半导体衬底之间形成；一对第二导电类型的半导体区域，在所述第二阱中将所述第一电极夹在其之间的位置处形成；和所述第二阱，
所述用于读数据的场效应晶体管备有：
第二电极，在所述浮动栅电极的所述第二位置处形成；第二绝缘膜，在所述第二电极与所述半导体衬底之间形成；和一对第一导电类型的半导体区域，在所述第三阱中将所述第二电极夹在其之间的位置处形成，以及
所述电容器元件备有：
第三电极，在所述浮动栅电极的所述第三位置处形成；第三绝缘膜，在所述第三电极与所述半导体衬底之间形成；一对第二导电类型的半导体区域，在所述第四阱中将所述第三电极夹在其之间的位置处形成；和所述第四阱。
2.根据权利要求1的半导体器件，其中在所述用于对数据进行编程和擦除的元件处的数据重写借助于整个沟道表面的FN隧道电流来实现。
3.根据权利要求1的半导体器件，其中从所述半导体衬底的外部供给的外部电源是单电源。
4.根据权利要求1的半导体器件，其中所述第三电极沿与所述第一方向相交的第二方向的长度长于所述第一电极和所述第二电极沿所述第二方向的长度。
5.根据权利要求1的半导体器件，其中所述用于对数据进行编程和擦除的元件的所述第一绝缘膜的厚度为10nm或更大但不大于20nm。
6.根据权利要求1的半导体器件，
其中在所述主电路形成区域内布置在第一操作电压下驱动的低击穿电压场效应晶体管，和在比所述第一操作电压高的第二操作电压下驱动的高击穿电压场效应晶体管，以及
其中所述低击穿电压场效应晶体管的栅绝缘膜的膜厚度等于所述第一绝缘膜的膜厚度。
7.根据权利要求1的半导体器件，其中将选择场效应晶体管与所述非易失存储单元的所述读数据场效应晶体管电连接，使得能够选择所述非易失存储单元。
8.一种半导体器件，包括：
半导体衬底，具有第一主表面和在其背侧的第二主表面；
主电路形成区域，布置在所述半导体衬底的所述第一主表面上方；和
非易失存储区域，布置在所述半导体衬底的所述第一主表面上方，
所述非易失存储区域备有：
第一阱，具有第一导电类型并且在所述半导体衬底的所述主表面上方形成；
第二阱，具有与所述第一导电类型相反类型的第二导电类型，并且布置为包围在所述第一阱中；
第三阱，具有与所述第一导电类型相反类型的所述第二导电类型，并且布置为沿所述第二阱延伸，同时与所述第二阱电分离，而且包围在所述第一阱中；
第四阱，具有所述第二导电类型，并且布置为沿所述第二阱延伸，同时与所述第二阱和所述第三阱电分离，而且包围在所述第一阱中；和
多个非易失存储单元，布置为与所述第二阱、所述第三阱和所述第四阱两维重叠，
所述多个非易失存储单元各备有：
浮动栅电极，布置为沿第一方向延伸，使得与所述第二阱、所述第三阱和所述第四阱两维重叠；
用于对数据进行编程和擦除的元件，在所述浮动栅电极与所述第二阱两维重叠的第一位置处形成；
用于读数据的场效应晶体管，在所述浮动栅电极与所述第三阱两维重叠的第二位置处形成；和
电容器元件，在所述浮动栅电极与所述第四阱两维重叠的第三位置处形成，
所述用于对数据进行编程和擦除的元件备有：
第一电极，在所述浮动栅电极的所述第一位置处形成；第一绝缘膜，在所述第一电极与所述半导体衬底之间形成；一对第二导电类型的半导体区域，在所述第二阱中将所述第一电极夹在其之间的位置处形成；和所述第二阱，
所述用于读数据的场效应晶体管备有：
第二电极，在所述浮动栅电极的所述第二位置处形成；第二绝缘膜，在所述第二电极与所述半导体衬底之间形成；和一对第一导电类型的半导体区域，在所述第三阱中将所述第二电极夹在其之间的位置处形成，以及
所述电容器元件备有：
第三电极，在所述浮动栅电极的所述第三位置处形成；第三绝缘膜，在所述第三电极与所述半导体衬底之间形成；一对第二导电类型的半导体区域，在所述第四阱中将所述第三电极夹在其之间的位置处形成；和所述第四阱。
9.根据权利要求8的半导体器件，其中将选择场效应晶体管与所述多个非易失存储单元的每一个非易失存储单元的所述读数据场效应晶体管电连接，使得能够选择所述多个非易失存储单元的所述每一个非易失存储单元。
10.一种半导体器件，包括：
半导体衬底，具有第一主表面和在其背侧的第二主表面；
主电路形成区域，布置在所述半导体衬底的所述第一主表面上方；和
非易失存储区域，布置在所述半导体衬底的所述第一主表面上方，
所述非易失存储区域备有：
第一阱，具有第一导电类型并且在所述半导体衬底的所述主表面上方形成；
第二阱，具有与所述第一导电类型相反类型的第二导电类型，并且布置为包围在所述第一阱中；
第三阱，具有所述第二导电类型，并且布置为沿所述第二阱延伸，同时与所述第二阱电分离，而且包围在所述第一阱中；
第四阱，具有所述第二导电类型，并且布置为沿所述第二阱延伸，同时与所述第二阱和所述第三阱电分离，而且包围在所述第一阱中；和
非易失存储单元，布置为与所述第二阱、所述第三阱和所述第四阱两维重叠，
所述非易失存储单元备有：
浮动栅电极，布置为沿第一方向延伸，使得与所述第二阱、所述第三阱和所述第四阱两维重叠；
用于对数据进行编程和擦除的元件，在所述浮动栅电极与所述第二阱两维重叠的第一位置处形成；
用于读数据的场效应晶体管，在所述浮动栅电极与所述第三阱两维重叠的第二位置处形成；和
电容器元件，在所述浮动栅电极与所述第四阱两维重叠的第三位置处形成，
所述用于对数据进行编程和擦除的元件备有：
第一电极，在所述浮动栅电极的所述第一位置处形成；第一绝缘膜，在所述第一电极与所述半导体衬底之间形成；一对第二导电类型的半导体区域，在所述第二阱中将所述第一电极夹在其之间的位置处形成；和所述第二阱，
所述用于读数据的场效应晶体管备有：
第二电极，在所述浮动栅电极的所述第二位置处形成；第二绝缘膜，在所述第二电极与所述半导体衬底之间形成；和一对第一导电类型的半导体区域，在所述第三阱中将所述第二电极夹在其之间的位置处形成，
所述电容器元件备有：
第三电极，在所述浮动栅电极的所述第三位置处形成；第三绝缘膜，在所述第三电极与所述半导体衬底之间形成；一对第二导电类型的半导体区域，在所述第四阱中将所述第三电极夹在其之间的位置处形成；和所述第四阱，
其中所述主电路形成区域在其中具有在第一操作电压下驱动的低击穿电压场效应晶体管，和在比所述第一操作电压高的第二操作电压下驱动的高击穿电压场效应晶体管，
其中所述非易失存储单元的所述读数据场效应晶体管具有与其电连接的选择场效应晶体管，以便选择所述非易失存储单元，以及
其中所述选择场效应晶体管的栅绝缘膜的厚度和栅长度等于所述低击穿电压场效应晶体管的厚度和栅长度。
11.根据权利要求10的半导体器件，其中通过在形成一个用于形成所述低击穿电压场效应晶体管的阱所使用的步骤，形成一个用于形成所述选择场效应晶体管的阱。
12.一种半导体器件，包括：
半导体衬底，具有第一主表面和在其背侧的第二主表面；
主电路形成区域，布置在所述半导体衬底的所述第一主表面上方；和
非易失存储区域，布置在所述半导体衬底的所述第一主表面上方，
所述非易失存储区域备有：
第一阱，具有第一导电类型并且在所述半导体衬底的所述主表面上方形成；
第二阱，具有与所述第一导电类型相反类型的第二导电类型，并且布置为包围在所述第一阱中；
第三阱，具有所述第二导电类型，并且布置为沿所述第二阱延伸，同时与所述第二阱电分离，而且包围在所述第一阱中；
第四阱，具有所述第二导电类型，并且布置为沿所述第二阱延伸，同时与所述第二阱和所述第三阱电分离，而且包围在所述第一阱中；和
非易失存储单元，布置为与所述第二阱、所述第三阱和所述第四阱两维重叠，
所述非易失存储单元备有：
浮动栅电极，布置为沿第一方向延伸，使得与所述第二阱、所述第三阱和所述第四阱两维重叠；
用于对数据进行编程和擦除的元件，在所述浮动栅电极与所述第二阱两维重叠的第一位置处形成；
用于读数据的场效应晶体管，在所述浮动栅电极与所述第三阱两维重叠的第二位置处形成；和
电容器元件，在所述浮动栅电极与所述第四阱两维重叠的第三位置处形成，
所述用于对数据进行编程和擦除的元件备有：
第一电极，在所述浮动栅电极的所述第一位置处形成；第一绝缘膜，在所述第一电极与所述半导体衬底之间形成；一对半导体区域，在所述第二阱中形成，使得将所述第一电极夹在其之间；和所述第二阱，
所述用于读数据的场效应晶体管备有：
第二电极，在所述浮动栅电极的所述第二位置处形成；第二绝缘膜，在所述第二电极与所述半导体衬底之间形成；和一对第一导电类型的半导体区域，在所述第三阱中形成，以将所述第二电极夹在其之间，以及
所述电容器元件备有：
第三电极，在所述浮动栅电极的所述第三位置处形成；第三绝缘膜，在所述第三电极与所述半导体衬底之间形成；一对半导体区域，在所述第四阱中形成，以将所述第三电极夹在其之间；和所述第四阱，
其中构成所述对的所述用于对数据进行编程和擦除的元件的所述半导体区域具有相互相反的导电类型，和
其中构成所述对的所述电容器元件的所述半导体区域均具有所述第二导电类型。
13.根据权利要求12的半导体器件，其中在所述用于对数据进行编程和擦除的元件的布置区域内的所述浮动栅电极具有所述第一导电类型半导体区域和所述第二导电类型半导体区域两者。
14.根据权利要求13的半导体器件，
其中所述用于对数据进行编程和擦除的元件的所述布置区域内的所述浮动栅电极的所述第一导电类型半导体区域和所述第二导电类型半导体区域布置为，使得所述浮动栅电极的所述导电类型沿所述第二方向分成所述第一导电类型和所述第二导电类型，所述第二方向是与所述第一方向相交的方向，以及
其中所述浮动栅电极的所述导电类型沿所述第一方向不分成所述第一导电类型和所述第二导电类型。
15.根据权利要求14的半导体器件，其中布置所述用于对数据进行编程和擦除的元件的所述区域内的所述浮动栅电极的每一个的所述第一导电类型半导体区域与所述第二导电类型半导体区域之间的边界，布置在所述第二方向的中心处。
16.根据权利要求13的半导体器件，
其中在所述用于对数据进行编程和擦除的元件的所述半导体区域对和所述电容器元件的所述半导体区域对的上表面上方，形成硅化物层，以及
其中在所述浮动栅电极的上表面上方，不形成硅化物层而形成绝缘膜。
17.根据权利要求12的半导体器件，其中构成所述对的所述用于对数据进行编程和擦除的元件的所述半导体区域具有一种导电类型，以便防止在各区域内形成所述第一导电类型与所述第二导电类型之间的边界。
18.一种半导体器件，包括：
半导体衬底，具有第一主表面和在其背侧的第二主表面；
主电路形成区域，布置在所述半导体衬底的所述第一主表面上方；和
非易失存储区域，布置在所述半导体衬底的所述第一主表面上方，
所述非易失存储区域备有：
第一阱，具有第一导电类型并且在所述半导体衬底的所述主表面上方形成；
第二阱，具有与所述第一导电类型相反类型的第二导电类型，并且布置为包围在所述第一阱中；
第三阱，具有所述第二导电类型，并且布置为沿所述第二阱延伸，同时与所述第二阱电分离，而且包围在所述第一阱中；
第四阱，具有所述第二导电类型，并且布置为沿所述第二阱延伸，同时与所述第二阱和所述第三阱电分离，而且包围在所述第一阱中；和
非易失存储单元，布置为与所述第二阱、所述第三阱和所述第四阱两维重叠，
所述非易失存储单元备有：
浮动栅电极，布置为沿第一方向延伸，使得与所述第二阱、所述第三阱和所述第四阱两维重叠；
用于对数据进行编程和擦除的元件，在所述浮动栅电极与所述第二阱两维重叠的第一位置处形成；
用于读数据的场效应晶体管，在所述浮动栅电极与所述第三阱两维重叠的第二位置处形成；和
电容器元件，在所述浮动栅电极与所述第四阱两维重叠的第三位置处形成，
所述用于对数据进行编程和擦除的元件备有：
第一电极，在所述浮动栅电极的所述第一位置处形成；第一绝缘膜，在所述第一电极与所述半导体衬底之间形成；一对半导体区域，在所述第二阱中形成，使得将所述第一电极夹在其之间；和所述第二阱，
所述用于读数据的场效应晶体管备有：
第二电极，在所述浮动栅电极的所述第二位置处形成；第二绝缘膜，在所述第二电极与所述半导体衬底之间形成；和一对第一导电类型的半导体区域，在所述第三阱中形成，以将所述第二电极夹在其之间；以及
所述电容器元件备有：
第三电极，在所述浮动栅电极的所述第三位置处形成；第三绝缘膜，在所述第三电极与所述半导体衬底之间形成；一对半导体区域，在所述第四阱中形成，以将所述第三电极夹在其之间；和所述第四阱，
其中构成所述对的所述电容器元件的所述半导体区域具有相互相反的导电类型，以及
其中构成所述对的所述用于对数据进行编程和擦除的元件的所述半导体区域均具有所述第二导电类型。
19.根据权利要求18的半导体器件，其中所述电容器元件布置区域内的所述浮动栅电极具有所述第一导电类型半导体区域和所述第二导电类型半导体区域两者。
20.根据权利要求19的半导体器件，
其中所述电容器元件布置区域内的所述浮动栅电极的所述第一导电类型半导体区域和所述第二导电类型半导体区域布置为，使得所述浮动栅电极的所述导电类型沿所述第二方向分成所述第一导电类型和所述第二导电类型，所述第二方向是与所述第一方向相交的方向，以及
其中所述浮动栅电极的所述导电类型沿所述第一方向不分成所述第一导电类型和所述第二导电类型。
21.根据权利要求20的半导体器件，其中所述电容器元件布置区域内的所述浮动栅电极的每一个的所述第一导电类型半导体区域与所述第二导电类型半导体区域之间的边界，布置在所述浮动栅电极沿所述第二方向的中心处。
22.根据权利要求19的半导体器件，其中在所述用于对数据进行编程和擦除的元件的所述半导体区域对和所述电容器元件的所述半导体区域对的上表面上方，形成硅化物层，以及
在所述浮动栅电极的上表面上方，不形成硅化物层而形成绝缘膜。
23.根据权利要求18的半导体器件，其中构成所述对的所述电容器元件的所述半导体区域具有一种导电类型，以便防止形成所述第一导电类型与所述第二导电类型之间的边界。
24.一种半导体器件，包括：
半导体衬底，具有第一主表面和在其背侧的第二主表面；
主电路形成区域，布置在所述半导体衬底的所述第一主表面上方；和
非易失存储区域，布置在所述半导体衬底的所述第一主表面上方，
所述非易失存储区域备有：
第一阱，具有第一导电类型并且在所述半导体衬底的所述主表面上方形成；
第二阱，具有与所述第一导电类型相反类型的第二导电类型，并且布置为包围在所述第一阱中；
第三阱，具有所述第二导电类型，并且布置为沿所述第二阱延伸，同时与所述第二阱电分离，而且包围在所述第一阱中；
第四阱，具有所述第二导电类型，并且布置为沿所述第二阱延伸，同时与所述第二阱和所述第三阱电分离，而且包围在所述第一阱中；和
非易失存储单元，布置为与所述第二阱、所述第三阱和所述第四阱两维重叠，
所述非易失存储单元备有：
浮动栅电极，布置为沿第一方向延伸，使得与所述第二阱、所述第三阱和所述第四阱两维重叠；
用于对数据进行编程和擦除的元件，在所述浮动栅电极与所述第二阱两维重叠的第一位置处形成；
用于读数据的场效应晶体管，在所述浮动栅电极与所述第三阱两维重叠的第二位置处形成；和
电容器元件，在所述浮动栅电极与所述第四阱两维重叠的第三位置处形成，
所述用于对数据进行编程和擦除的元件备有：
第一电极，在所述浮动栅电极的所述第一位置处形成；第一绝缘膜，在所述第一电极与所述半导体衬底之间形成；一对半导体区域，在所述第二阱中将所述第一电极夹在其之间的位置处形成；和所述第二阱，
所述用于读数据的场效应晶体管备有：
第二电极，在所述浮动栅电极的所述第二位置处形成；第二绝缘膜，在所述第二电极与所述半导体衬底之间形成；和一对第一导电类型的半导体区域，在所述第三阱中将所述第二电极夹在其之间的位置处形成；以及
所述电容器元件备有：
第三电极，在所述浮动栅电极的所述第三位置处形成；第三绝缘膜，在所述第三电极与所述半导体衬底之间形成；一对半导体区域，在所述第四阱中将所述第三电极夹在其之间的位置处形成；和所述第四阱，
其中构成所述对的所述电容器元件的所述半导体区域具有相互相反的导电类型，以及
其中构成所述对的所述用于对数据进行编程和擦除的元件的所述半导体区域具有相互相反的导电类型。
25.根据权利要求24的半导体器件，其中所述用于对数据进行编程和擦除的元件及所述电容器元件的所述布置区域内的所述浮动栅电极均具有所述第一导电类型半导体区域和所述第二导电类型半导体区域两者。
26.根据权利要求25的半导体器件，
其中所述用于对数据进行编程和擦除的元件及所述电容器元件的所述布置区域的各自内的所述浮动栅电极的所述第一导电类型半导体区域和所述第二导电类型半导体区域布置为，使得所述浮动栅电极的所述导电类型沿所述第二方向分成所述第一导电类型和所述第二导电类型，所述第二方向是与所述第一方向相交的方向，以及
其中所述浮动栅电极的所述导电类型沿所述第一方向不分成所述第一导电类型和所述第二导电类型。
27.根据权利要求26的半导体器件，其中所述用于对数据进行编程和擦除的元件及所述电容器元件的所述布置区域的各自内的所述浮动栅电极在其沿所述第二方向的中心处，具有所述第一导电类型半导体区域与所述第二导电类型半导体区域之间的边界。
28.根据权利要求25的半导体器件，
其中在所述用于对数据进行编程和擦除的元件的所述半导体区域对和所述电容器元件的所述半导体区域对的上表面上方，形成硅化物层，以及
其中在所述浮动栅电极的上表面上方，不形成硅化物层而形成绝缘膜。
29.根据权利要求24的半导体器件，
其中构成所述对的所述用于对数据进行编程和擦除的元件的所述半导体区域具有一种导电类型，以便防止形成所述第一导电类型与所述第二导电类型之间的边界，以及
其中构成所述对的所述电容器元件的所述半导体区域具有一种导电类型，以便防止形成所述第一导电类型与所述第二导电类型之间的边界。
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