JP4881552B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置およびその製造技術に関し、特に、電気的一括消去型ＥＥＰＲＯＭ（Electric Erasable Programmable Read Only Memory；以下、フラッシュメモリと記す）などの不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。

特開２００１−１８５６３３号公報（特許文献１）には、半導体基板の上に絶縁層によって絶縁して配置された単一導電層の上に構成されるＥＥＰＲＯＭデバイスにおいて、ビット当たりの面積を小さくできる単一レベル・ポリＥＥＰＲＯＭデバイスが開示されている。

また、特開２００１−２５７３２４号公報（特許文献２）には、単層ポリフラッシュ技術で形成された不揮発性記憶素子において、長期の情報保持性能を向上させることのできる技術が開示されている。
特開２００１−１８５６３３号公報 特開２００１−２５７３２４号公報

本発明者らは、相補型ＭＩＳＦＥＴを形成する製造工程に他の工程を追加することなく不揮発性メモリを形成する技術について検討している。その中で、本発明者は、以下のような課題を見出した。

すなわち、上記不揮発性メモリを用いてヒューズ回路を形成した場合には、データの電気的消去をドレイン端においてＦＮ（Fowler-Nordheim）トンネル方式によって行う。そのため、ドレイン端に電界が集中し、素子劣化が大きくなってしまう課題が存在する。

また、不揮発性メモリを用いてＯＴＰＲＯＭ（One Time Programmable Read Only Memory）型のヒューズ回路を形成した場合には、実際には書き換え動作を行わないために、メモリ容量が書き換え回数分だけ必要となり、モジュールサイズが大型化してしまう課題が存在する。また、メモリ容量の増加およびモジュールサイズの大型化に伴って、そのモジュールの製造コストが増加してしまう課題も存在する。

本発明の目的は、素子劣化が小さくデータ保持特性の良好な不揮発性メモリを提供することにある。

本発明の他の目的は、不揮発性メモリを搭載したモジュールのサイズを小型化できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明による半導体装置は、
不揮発性メモリセルを備え、
半導体基板の主面に形成された第１導電型の半導体分離層と、
前記半導体分離層中に形成された第２導電型の第１ウエルおよび第２導電型の第２ウエルと、
前記半導体分離層中に形成され、前記第１ウエルと前記第２ウエルとを分離する第１導電型の第３ウエルと、
前記第１ウエル上および前記第２ウエル上に第１ゲート絶縁膜を介して延在する第１ゲート電極と、
前記第１ウエルに形成され、前記第１ゲート電極をゲート電極とするデータ書き込み用ＭＩＳＦＥＴおよびデータ読み出し用ＭＩＳＦＥＴとを有し、
前記不揮発性メモリセルへのデータ書き込み時には、前記第２ウエルに順方向の第１電圧が印加され、
前記不揮発性メモリセルのデータ消去時には、前記第２ウエルに逆方向の前記第１電圧が印加されるものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

素子劣化が小さくデータ保持特性の良好な不揮発性メモリを製造することができる。

また、不揮発性メモリを搭載したモジュールのサイズを小型化することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態１の半導体装置は、不揮発性メモリを有するものである。この本実施の形態１の半導体装置の製造工程について、図１〜図１３を用いて説明する。

図１、図３、図６および図１１は、本実施の形態１の半導体装置の製造工程中のメモリセル領域の要部平面図であり、図２、図４、図５、図７〜図１０、図１２および図１３は、本実施の形態１の半導体装置の製造工程を説明する要部断面図である。また、各断面図において、符号Ａ、Ａ’を付した部分は対応する平面図中のＡ−Ａ’線に沿った断面、符号Ｂ、Ｂ’を付した部分は対応する平面図のＢ−Ｂ’線に沿った断面、符号Ｃ、Ｃ’を付した部分は周辺回路領域の一部（ｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成される領域）の断面を示している。各平面図には、不揮発性メモリセルを構成する主要な導電層とそれらの接続領域のみを示し、導電層間に形成される絶縁膜などの図示は原則として省略する。周辺回路を構成するｎチャネル型ＭＩＳＦＥＴなどによってＸデコーダ回路、Ｙデコーダ回路、センスアンプ回路、入出力回路、論理回路などが形成されるが、これらに限らず、マイクロプロセッサ、ＣＰＵなどの論理回路を形成してもよい。

まず、図１および図２に示すように、たとえばｐ型の単結晶シリコンからなる半導体基板（以下、単に基板と記す）１の主面の素子分離領域に素子分離溝２を形成する。素子分離溝２を形成するには、たとえば基板１の主面をドライエッチングして溝を形成し、続いてこの溝の内部を含む基板１上にＣＶＤ（Chemical Vapor Deposition）法で酸化シリコン膜などの絶縁膜を堆積した後、溝の外部の不要な絶縁膜を化学的機械研磨（Chemical Mechanical Polishing;ＣＭＰ）法で研磨、除去することによって、溝の内部に絶縁膜を残す。この素子分離溝２を形成することにより、メモリアレイの基板１の主面には、素子分離溝２によって周囲を規定された活性領域が形成される。

次に、たとえば基板１の一部にｎ型（第１導電型）の不純物（たとえばＰ（リン）またはＡｓ（ヒ素））をイオン注入した後、基板１に熱処理を施すことによって不純物を基板１中に拡散させることにより、ｎ型半導体分離領域（半導体分離層）３を形成する。

続いて、たとえば基板１の一部にｎ型の不純物（たとえばＰ）をイオン注入し、他の一部にｐ型（第２導電型）の不純物（たとえばＢ（ホウ素））をイオン注入した後、基板１を熱処理してこれらの不純物を基板１中に拡散させることにより、基板１の主面にｐ型ウエル（第１ウエル、第２ウエル）４およびｎ型ウエル（第３ウエル）５を形成する。

次に、図３および図４に示すように、基板１を熱酸化してｐ型ウエル４およびｎ型ウエル５のそれぞれの表面に、たとえば酸化シリコンからなる膜厚１３．５ｎｍ程度のゲート絶縁膜（第１ゲート絶縁膜）６を形成する。続いて、たとえばＣＶＤ法でゲート絶縁膜６上に多結晶シリコン膜を形成した後、その多結晶シリコン膜の上部に、たとえばＣＶＤ法で酸化シリコン膜等からなる絶縁膜を堆積する。また、その絶縁膜を形成する前には、多結晶シリコン膜にはｎ型の導電型を示す不純物が注入されている。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしたドライエッチングにより、周辺回路領域の絶縁膜を除去する。続いて、基板１上に、たとえばＣＶＤ法で膜厚１０ｎｍ程度以上の酸化シリコン膜等からなる絶縁膜を堆積する。

次に、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしたドライエッチングにより、基板１上の絶縁膜をパターニングする。続いて、残った絶縁膜をマスクにしたドライエッチングにより多結晶シリコン膜をパターニングし、ゲート電極（第１ゲート電極）７Ａ、７Ｂ、７Ｃを形成する。ゲート電極７Ａ、７Ｂ、７Ｃ上の絶縁膜は、キャップ絶縁膜８となる。

次に、ｐ型ウエル４とｎ型ウエル５の一部とにｎ型の不純物としてＰまたはＡｓをイオン注入することによって低濃度ｎ型半導体領域ＮＭａ、ＮＭｂ、ＮＭｃを形成し、ｐ型ウエル４の一部にｐ型の不純物としてホウ素をイオン注入することによって低濃度ｐ型半導体領域ＰＭａ、ＰＭｂを形成する。これら低濃度ｎ型半導体領域ＮＭａ、ＮＭｂ、ＮＭｃおよび低濃度ｐ型半導体領域ＰＭａ、ＰＭｂは、後述するｎ型半導体領域１４Ａ、１４Ｂ、１４Ｃおよびｐ型半導体領域１５Ａ、１５Ｂよりも不純物濃度の低い領域である。

続いて、図５に示すように、基板１上にＣＶＤ法で酸化シリコン膜を堆積した後、その酸化シリコン膜およびキャップ絶縁膜８を異方的にエッチングすることにより、ゲート電極７Ａ、７Ｂ、７Ｃ、およびキャップ絶縁膜９の側壁にサイドウォールスペーサ１２を形成する。この時、酸化シリコン膜をサイドウォールスペーサ１２へと形成する際に、周辺回路領域のキャップ膜８は除去され、ゲート電極７Ｃの表面が露出する。これは、メモリセル領域のキャップ絶縁膜８の膜厚が周辺回路領域のキャップ膜８の膜厚に比べて厚くなっているからであり、周辺回路領域のゲート電極７Ｃの表面が露出したところでエッチングを停止しているからである。

次に、図６および図７に示すように、ｐ型ウエル４とｎ型ウエル５の一部とにｎ型の不純物としてＰまたはＡｓをイオン注入することによってｎ型半導体領域１４Ａ、１４Ｂ、１４Ｃを形成し、ｐ型ウエル４の一部にｐ型の不純物としてホウ素をイオン注入することによってｐ型半導体領域１５Ａ、１５Ｂを形成する。なお、図６以降の図面（図８〜図１０を除く）では説明の簡略化のため、低濃度ｎ型半導体領域ＮＭａ、ＮＭｂ、ＮＭｃおよび低濃度ｐ型半導体領域ＰＭａ、ＰＭｂの記載は省略し、後述する高濃度ｎ型半導体領域１４Ａ、１４Ｂ、１４Ｃおよび高濃度ｐ型半導体領域１５Ａ、１５Ｂを代表して図示する。ここまでの工程により、メモリセル領域には、ｎ型半導体領域１４Ｂをソース、ドレインとするデータ書き込み用および消去用のＭＩＳＦＥＴＱｗ１、Ｑｗ２と、ｎ型半導体領域１４Ｂをソース、ドレインとするデータ読出し用のＭＩＳＦＥＴＱｒ１、Ｑｒ２と、ゲート電極７Ａ、７Ｂおよびｐ型ウエル４を容量電極としゲート絶縁膜６を容量絶縁膜とする容量素子Ｃ１、Ｃ２が形成され、周辺回路領域には、ｎ型半導体領域１４Ｃをソース、ドレインとするｎチャネル型ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）が形成される。また、メモリセル領域においては、ゲート電極７Ａ、７Ｂを浮遊ゲートとし、ｐ型半導体領域１５Ａをコントロールゲートとする不揮発性記憶素子が形成される。

ここで、図７の拡大図を図８〜図１０にそれぞれ示す。

図８に示すように、不揮発性記憶素子のコントロールゲートとなる領域は、低濃度ｐ型半導体領域ＰＭａと高濃度ｐ型半導体領域１５Ａとを形成するためのイオン注入が施された領域である。また、ｐ型ウェル４の給電部は、低濃度ｐ型半導体領域ＰＭａと高濃度ｐ型半導体領域１５Ｂとを形成するためのイオン注入が施された領域である。同様に、ｎ型ウェル５の給電部は、低濃度ｎ型半導体領域ＮＭａと高濃度ｎ型半導体領域１４Ａとを形成するためのイオン注入が施された領域である。

図９に示すように、データ書き込み用および消去用のＭＩＳＦＥＴＱｗ１、Ｑｗ２およびデータ読出し用のＭＩＳＦＥＴＱｒ１、Ｑｒ２のソース・ドレイン領域は、それぞれ、低濃度ｎ型半導体領域ＮＭｂおよび高濃度のｎ型半導体領域１４Ｂによって構成されている。また、ｐ型ウェル４の給電部およびｎ型ウェル５の給電部の説明については、前述の図８と同様である。

図１０に示すように、周辺回路領域のｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域は、それぞれ、低濃度ｎ型半導体領域ＮＭｂおよび高濃度のｎ型半導体領域１４Ｂによって構成されている。

ここで、データ書き込み用および消去用のＭＩＳＦＥＴＱｗ１、Ｑｗ２の低濃度ｎ型半導体領域ＮＭｂについては、他の領域の低濃度ｎ型半導体領域ＮＭａ、ＮＭｃよりも高い不純物濃度で形成することもできる。このようにして低濃度ｎ型半導体領域ＮＭｂを形成した場合、ＭＩＳＦＥＴＱｗ１、Ｑｗ２の書き込み動作時に発生させるホットエレクトロンの発生量を高くすることが可能となるため、メモリセルの書き込み動作を高速化することができる。

このように、図８〜図１０には、低濃度ｎ型半導体領域ＮＭａ、ＮＭｂ、ＮＭｃについて詳細に示したが、他の図面（図７等）においては、説明の簡略化のためその記載を省略し、ｎ型半導体領域１４Ａ、１４Ｂ、１４Ｃおよびｐ型半導体領域１５Ａ、１５Ｂのみを記載している。

次に、シリサイド層１８を形成する。このシリサイド層１８の形成については、まず、たとえば基板１上にスパッタリング法でＣｏ（コバルト）膜を堆積する。続いて、基板１を熱処理してＣｏ膜と周辺回路領域のゲート電極７Ｃとの界面、およびＣｏ膜と基板１との界面にシリサイド反応を生じさせた後、未反応のＣｏ膜をエッチングで除去する。これにより、ゲート電極７Ｃの表面とソース、ドレイン（ｎ型半導体領域１４）の表面とにシリサイド（ＣｏＳｉ₂）層１８が形成される。また、メモリセル領域においては、ｎ型半導体領域１４の表面にシリサイド層１８が形成される。ここで、ゲート電極７Ａ、７Ｂの表面にはキャップ絶縁膜８が残されているため、シリサイド層１８は形成されていない。なお、本実施の形態１ではシリサイド層１８の材料としてＣｏ（コバルト）を例示したが、これに限られるものではなく、Ｔｉ（チタン）、Ｗ（タングステン）またはＮｉ（ニッケル）等を使用することもできる。

次に、図１１および図１２に示すように、基板１上にプラズマＣＶＤ法で窒化シリコン膜１９をゲート電極７Ａ、７Ｂ、７Ｃ、キャップ絶縁膜８およびサイドウォールスペーサ１２を覆うように堆積する。この窒化シリコン膜１９は、後の工程で基板１上に層間絶縁膜を形成し、その層間絶縁膜にｎ型半導体領域１４Ａ、１４Ｂ、１４Ｃおよびｐ型半導体領域１５Ａ、１５Ｂのそれぞれに達するコンタクトホールを形成する際に、素子分離溝に埋め込んだ酸化シリコン膜とのエッチング選択比を大きくすることにより、合わせずれによりコンタクトホールが素子分離溝上に形成されたとしても、コンタクトホールが基板に達してしまうのを防ぐように機能する。また、オーバーエッチングによってシリサイド層１８の表面が削れることを防止する機能も有する。すなわち、窒化シリコン膜１９はエッチングストッパ膜として機能する。

次に、基板１上に、たとえばＣＶＤ法で酸化シリコン膜２０を堆積し、続いて化学的機械研磨法で酸化シリコン膜２０の表面を平坦化する。続いて、フォトレジスト膜をマスクにして上記酸化シリコン膜２０および窒化シリコン膜１９をドライエッチングすることにより、ｎ型半導体領域１４Ａ、１４Ｂ、１４Ｃおよびｐ型半導体領域１５Ａ、１５Ｂのそれぞれに達するコンタクトホールを形成する。この時、窒化シリコン膜１９は酸化シリコン膜２０をエッチングする際のエッチングストッパ膜として機能する。続いて、そのコンタクトホールの内部にプラグ２２Ａ〜２２Ｅを形成する。プラグ２２Ａはｎ型半導体領域１４Ａ上のシリサイド層１８に達し、プラグ２２Ｂはｎ型半導体領域１４Ｂ上のシリサイド層１８に達し、プラグ２２Ｃはｎ型半導体領域１４Ｃ上のシリサイド層１８に達し、プラグ２２Ｄはｐ型半導体領域１５Ａ上のシリサイド層１８に達し、プラグ２２Ｅはｐ型半導体領域１５Ｂ上のシリサイド層１８に達する。プラグ２２Ａ〜２２Ｅを形成するには、たとえばコンタクトホールの内部を含む酸化シリコン膜２０上にスパッタリング法でＴｉ（チタン）膜およびＴｉＮ（窒化チタン）膜を堆積し、続いてＣＶＤ法でＴｉＮ膜および金属膜としてＷ（タングステン）膜を堆積した後、コンタクトホールの外部のＷ膜、ＴｉＮ膜およびＴｉ膜を化学的機械研磨法によって除去する。

上記の本実施の形態１の半導体装置の製造方法によれば、相補型ＭＩＳＦＥＴを形成する製造工程に他の工程を追加することなく不揮発性メモリを形成することができる。

次に、図１３に示すように、酸化シリコン膜２０およびプラグ２２Ａ〜２２Ｅ上に複数の配線２３を形成する。配線２３を形成するには、たとえば酸化シリコン膜２０上にＴｉ膜、Ａｌ（アルミニウム）合金膜およびＴｉＮ膜をスパッタリング法により順次堆積し、続いてフォトレジスト膜をマスクとしたドライエッチングによりそのＴｉ膜、Ａｌ合金膜およびＴｉＮ膜をパターニングする。この後、酸化シリコン膜２０および配線２３を形成した工程と同様の工程を繰り返すことによって、さらに多層に配線層を形成してもよい。

次に、本実施の形態１の不揮発性メモリにおけるデータの書き込み、消去および読み出しの各動作について図１４〜図１７を用いて説明する。図１４はメモリセル領域の要部平面図であり、図１５〜図１７は図１４中のＤ−Ｄ’線に沿った断面を示している。なお、図１４〜図１７中では、説明をわかりやすくするために配線２３の図示は省略している。

まず、図１５に示すように、データの書き込み時には、たとえばｎ型ウエル５（ｎ型半導体分離領域３）に９Ｖを印加し、ｐ型半導体領域１５Ｂ（ＭＩＳＦＥＴＱｗ１、Ｑｗ２、Ｑｒ１、Ｑｒ２が形成されたｐ型ウエル４）に０Ｖを印加し、ｐ型半導体領域１５Ａ（容量素子Ｃ１、Ｃ２が形成されたｐ型ウエル４）に順方向の９Ｖ（第１電圧）を印加し、データ書き込み用および消去用のＭＩＳＦＥＴＱｗ１、Ｑｗ２のソース、ドレイン（ｎ型半導体領域１４Ｂ）の一方に７Ｖ（第２電圧）を印加し、他方に０Ｖを印加し、データ読み出し用のＭＩＳＦＥＴＱｒ１、Ｑｒ２のソース、ドレイン（ｎ型半導体領域１４Ｂ）を開放電位とする。これにより、データ書き込み用および消去用のＭＩＳＦＥＴＱｗ１、Ｑｗ２において、チャネルホットエレクトロン（ｅ^-）がゲート電極７Ａに注入され、データの書き込みが行われる。

データの消去時には、図１６に示すように、たとえばｎ型ウエル５（ｎ型半導体分離領域３）に９Ｖを印加し、ｐ型半導体領域１５Ｂ（ＭＩＳＦＥＴＱｗ１、Ｑｗ２、Ｑｒ１、Ｑｒ２が形成されたｐ型ウエル４）に９Ｖを印加し、ｐ型半導体領域１５Ａ（容量素子Ｃ１、Ｃ２が形成されたｐ型ウエル４）に逆方向の−９Ｖ（第１電圧）を印加し、データ書き込み用および消去用のＭＩＳＦＥＴＱｗ１、Ｑｗ２およびデータ読み出し用のＭＩＳＦＥＴＱｒ１、Ｑｒ２のソース、ドレイン（ｎ型半導体領域１４Ｂ）を開放電位とする。ここで、容量素子Ｃ１、Ｃ２の容量電極（ゲート電極７Ａ、７Ｂ）の面積は、ＭＩＳＦＥＴＱｗ１、Ｑｗ２のゲート容量を形成する容量電極（ゲート電極７Ａ、７Ｂ）の面積より大きいことから（図１４参照）、容量素子Ｃ１、Ｃ２の容量は、ＭＩＳＦＥＴＱｗ１、Ｑｗ２のゲート容量（ゲート電極７Ａ、７ＢとＭＩＳＦＥＴＱｗ１、Ｑｗ２のチャネルとの間で形成される）に比べて大きくなる。そのため、ＭＩＳＦＥＴＱｗ１、Ｑｗ２のゲート容量に印加される電圧は、容量素子Ｃ１、Ｃ２に印加される電圧より大きくなる。これにより、データ書き込み用および消去用のＭＩＳＦＥＴＱｗ１、Ｑｗ２およびデータ読み出し用のＭＩＳＦＥＴＱｒ１、Ｑｒ２において、ゲート電極７Ａから電子（ｅ^-）をＦＮトンネル方式でｐ型ウエル４へ放出する。その結果、たとえばドレイン（ｎ型半導体領域１４Ｂ）の端部に電界が集中することに起因する素子の劣化を防ぐことができる。素子の劣化を防ぐことにより、電荷のリークを防ぐことが可能となるので、不揮発性メモリのデータ保持特性の劣化を防ぐことが可能となる。また、容量素子Ｃ１、Ｃ２が形成されたｐ型ウエル４に負（逆方向）の電圧を印加し、ＭＩＳＦＥＴＱｗ１、Ｑｗ２、Ｑｒ１、Ｑｒ２が形成されたｐ型ウエル４に正（順方向）の電圧を印加することにより、ゲート破壊を起こさない電圧（９Ｖ以下）でデータ消去動作に必要な電位差（１８Ｖ）を確保することが可能となる。

データの読み出し時には、図１７に示すように、たとえばｎ型ウエル５（ｎ型半導体分離領域３）に３Ｖを印加し、ｐ型半導体領域１５Ｂ（ＭＩＳＦＥＴＱｗ１、Ｑｗ２、Ｑｒ１、Ｑｒ２が形成されたｐ型ウエル４）に０Ｖを印加し、ｐ型半導体領域１５Ａ（容量素子Ｃ１、Ｃ２が形成されたｐ型ウエル４）に３Ｖを印加し、データ書き込み用および消去用のＭＩＳＦＥＴＱｗ１、Ｑｗ２のソース、ドレイン（ｎ型半導体領域１４Ｂ）を開放電位とし、データ読み出し用のＭＩＳＦＥＴＱｒ１、Ｑｒ２のソース、ドレイン（ｎ型半導体領域１４Ｂ）の一方に１Ｖを印加し、他方に０Ｖを印加する。これにより、データ読み出し用のＭＩＳＦＥＴＱｒ１、Ｑｒ２をオンとする。

ところで、上記の本実施の形態１では、データ書き込み用および消去用のＭＩＳＦＥＴ（Ｑｗ１、Ｑｗ２）と、データ読出し用のＭＩＳＦＥＴ（Ｑｒ１、Ｑｒ２）とをそれぞれ形成する場合について例示したが、どちらか一方を省略して、データ書き込み、データ消去およびデータ読み出しのすべての動作を一つのＭＩＳＦＥＴによって行ってもよい。

上記のような本実施の形態１の不揮発性メモリは、たとえばＬＣＤ（Liquid Crystal Display）ドライバにおける電圧制御情報（画質調整用データ）を蓄積させ、ヒューズ回路として用いることができる。この場合、必要に応じてデータの書き換えを行えるので、メモリ容量が書き換え回数分だけ必要となるＯＴＰＲＯＭ型のヒューズ回路に比べてモジュールサイズを小型化することができる。また、モジュールサイズの小型化により、モジュールの製造コストを低減することができる。

また、上記の本実施の形態１の不揮発性メモリの他の用途として、冗長構成によるＤＲＡＭ（Dynamic Random Access Memory）の不良メモリセルの救済を例示することができる。この時、メモリセルは単位情報セルとなり、この単位情報セルが複数個集まり、複数個の単位情報セルの不揮発性記憶素子に対する電気的なプログラム回路が形成され、複数個の単位情報セルが被救済回路に対する救済情報の記憶回路となる。これにより、不良救済の信頼性を高くすることができる。

また、上記被救済回路に対する別の救済情報記憶回路として、ヒューズ素子の溶断状態に応じて救済情報を記憶するヒューズプログラム回路を更に設けてもよい。ウエハ段階で検出された不良に対する救済をヒューズプログラム回路で行い、バーンイン後に検出された不良に対して上記の電気的なプログラム回路を用いる事により、救済効率を上げることができる。

また、上記被救済回路は、マイクロコンピュータ内蔵ＤＲＡＭのメモリセルまたはマイクロコンピュータ内蔵ＳＲＡＭのメモリセルであってもよい。また、ＬＣＤドライバの救済回路を構成することも可能である。

（実施の形態２）
次に、本実施の形態２の不揮発性メモリにおけるデータの書き込み、消去および読み出しの各動作について図１８を用いて説明する。

図１８は、前記実施の形態１における図１４中のＤ−Ｄ’線に沿った断面を示したものである。図１８に示すように、本実施の形態２の不揮発性メモリの構造は、前記実施の形態１の不揮発性メモリとほぼ同様である。

本実施の形態２の不揮発性メモリにおけるデータの書き込み動作および読み出し動作は、前記実施の形態１の不揮発性メモリと同様である。図１８に示すように、データの消去時には、たとえばｎ型ウエル５（ｎ型半導体分離領域３）に９Ｖを印加し、ｐ型半導体領域１５Ｂ（ＭＩＳＦＥＴＱｗ１、Ｑｗ２、Ｑｒ１、Ｑｒ２が形成されたｐ型ウエル４）にＯＶを印加し、ｐ型半導体領域１５Ａ（容量素子Ｃ１、Ｃ２が形成されたｐ型ウエル４）に−９Ｖを印加し、データ書き込み用および消去用のＭＩＳＦＥＴＱｗ１、Ｑｗ２のドレイン（ｎ型半導体領域１４Ｂ）に７Ｖを印加し、ソース（ｎ型半導体領域１４Ｂ）を開放電位とし、データ読み出し用のＭＩＳＦＥＴＱｒ１、Ｑｒ２のソース、ドレイン（ｎ型半導体領域１４Ｂ）を開放電位とする。この時、データ書き込み用および消去用のＭＩＳＦＥＴＱｗ１、Ｑｗ２においては、ゲート電極７Ａの端部に電界が集中することから、前記実施の形態１におけるデータ消去動作時の電圧（９Ｖ）より低い電圧（７Ｖ）でもゲート電極７Ａから電子（ｅ^-）を放出することができる。これにより、データ書き込み用および消去用のＭＩＳＦＥＴＱｗ１、Ｑｗ２において、ゲート電極７Ａの端部からデータ書き込み用および消去用のＭＩＳＦＥＴＱｗ１、Ｑｗ２のドレイン（ｎ型半導体領域１４Ｂ）へ電子（ｅ^-）を放出する。

また、データ書き込み用および消去用のＭＩＳＦＥＴＱｗ１、Ｑｗ２においては、ゲート電極７Ａの端部に電界が集中することから、データ書き込み用および消去用のＭＩＳＦＥＴＱｗ１、Ｑｗ２の素子劣化が起こらないように、ゲート絶縁膜６については、電界集中に耐え得るのに十分な膜厚（たとえば１３．５ｎｍ程度）で形成しておく。

上記のような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることができる。

（実施の形態３）
次に、本実施の形態３の不揮発性メモリにおけるデータの書き込み、消去および読み出しの各動作について図１９を用いて説明する。

図１９は、前記実施の形態１における図１４中のＤ−Ｄ’線に沿った断面を示したものである。図１９に示すように、本実施の形態３の不揮発性メモリの構造は、前記実施の形態１の不揮発性メモリとほぼ同様である。

本実施の形態３の不揮発性メモリにおけるデータの消去動作および読み出し動作は、前記実施の形態１の不揮発性メモリと同様である。図１９に示すように、データの書き込み時には、たとえばｎ型ウエル５（ｎ型半導体分離領域３）に９Ｖを印加し、ｐ型半導体領域１５Ｂ（ＭＩＳＦＥＴＱｗ１、Ｑｗ２、Ｑｒ１、Ｑｒ２が形成されたｐ型ウエル４）に−９Ｖを印加し、ｐ型半導体領域１５Ａ（容量素子Ｃ１、Ｃ２が形成されたｐ型ウエル４）に９Ｖを印加し、データ書き込み用および消去用のＭＩＳＦＥＴＱｗ１、Ｑｗ２およびデータ読み出し用のＭＩＳＦＥＴＱｒ１、Ｑｒ２のソース、ドレイン（ｎ型半導体領域１４Ｂ）を開放電位とする。これにより、データ書き込み用および消去用のＭＩＳＦＥＴＱｗ１、Ｑｗ２およびデータ読み出し用のＭＩＳＦＥＴＱｒ１、Ｑｒ２において、チャネル全面でＦＮトンネル方式によって電子（ｅ^-）がゲート電極７Ａに注入され、データの書き込みが行われる。

上記のような本実施の形態３によっても、前記実施の形態１と同様の効果を得ることができる。

（実施の形態４）
図２０は、本実施の形態４の半導体装置のメモリセル部の要部断面図であり、前記実施の形態１において示した各平面図中のＡ−Ａ’線に相当する断面を示したものである。

半導体素子や配線の微細加工によって、ｐ型ウエル４とｎ型ウエル５との間の接合耐圧が十分に得られなくなってしまった場合には、図２０に示すように、ｐ型ウエル４とｎ型ウエル５とを離間して形成してもよい。それにより、ｐ型ウエル４とｎ型ウエル５との間の接合耐圧を向上することができる。また、２つのｐ型ウエル４の間が十分に広い場合には、ｎ型ウエル５は省略してもよい。

上記のような本実施の形態４によっても、前記実施の形態１と同様の効果を得ることができる。

（実施の形態５）
次に、本実施の形態５の不揮発性メモリにおけるデータの消去動作について説明する。

図２１は、前記実施の形態１における図１４中のＤ−Ｄ’線に沿った断面を示したものである。図２１に示すように、本実施の形態５の不揮発性メモリの構造は、前記実施の形態１の不揮発性メモリとほぼ同様である。

本実施の形態５の不揮発性メモリにおけるデータの消去時には、たとえばｎ型ウエル５（ｎ型半導体分離領域３）に９Ｖを印加し、ｐ型半導体領域１５Ｂ（ＭＩＳＦＥＴＱｗ１、Ｑｗ２、Ｑｒ１、Ｑｒ２が形成されたｐ型ウエル４）に９Ｖを印加し、ｐ型半導体領域１５Ａ（容量素子Ｃ１、Ｃ２が形成されたｐ型ウエル４）に−９Ｖを印加し、データ書き込み用および消去用のＭＩＳＦＥＴＱｗ１、Ｑｗ２のソース、ドレインおよびデータ読み出し用のＭＩＳＦＥＴＱｒ１、Ｑｒ２のソース、ドレイン（ｎ型半導体領域１４Ｂ）に９Ｖを印加する。前記の実施の形態１のように、データ消去時にデータ書き込み用および消去用のＭＩＳＦＥＴＱｗ１、Ｑｗ２のドレインを開放電位とするためには、他に制御用のＭＩＳＦＥＴが必要となり、半導体装置の小型化を阻害してしまうことになる。そこで、本実施の形態５では、データ書き込み用および消去用のＭＩＳＦＥＴＱｗ１、Ｑｗ２とデータ読み出し用のＭＩＳＦＥＴＱｒ１、Ｑｒ２のソース、ドレインに９Ｖを印加することにより、前記実施の形態１と同様の動作状況とすることができる。

ここで、データ書き込み用および消去用のＭＩＳＦＥＴＱｗ１、Ｑｗ２のチャネル領域では、ホットエレクトロンを発生しやすくするために不純物濃度が高くなっており、接合耐圧が前記実施の形態１で説明したゲート破壊を起こさない電圧（９Ｖ以下）よりも低く、約７Ｖ以下となっている。そこで、図２２示すように、ｐ型ウエル４に電圧９Ｖが印加されるのに先立ってＭＩＳＦＥＴＱｗ１、Ｑｗ２のドレインに９Ｖを印加する。また、ＭＩＳＦＥＴＱｗ１、Ｑｗ２のドレイン電圧を０Ｖに戻すのに先立ってｐ型ウエル４の電圧を０Ｖに戻すと、双方の電位差Ｖ１が上記接合耐圧を超えてしまい接合破壊を引き起こしてしまう。そこで、本実施の形態５では、データ消去動作時においては、図２３および図２４に示すようなタイミングでＭＩＳＦＥＴＱｗ１、Ｑｗ２、Ｑｒ１、Ｑｒ２が形成されたｐ型ウエル４およびデータ書き込み用および消去用のＭＩＳＦＥＴＱｗ１、Ｑｗ２のドレイン（ｎ型半導体領域１４Ｂ）に電圧を印加し、双方の電位差が約７Ｖ以上とならないようにすることを例示する。

たとえば、図２３に示すように、ｐ型ウエル４の電圧を立ち上げるのに先立ってＭＩＳＦＥＴＱｗ１、Ｑｗ２のドレインの電圧を立ち上げる。この時、双方の電圧は、急峻に立ち上げずに緩やかに上昇させ、双方の電位差Ｖ１が上記接合耐圧を超えない約７Ｖ以上とならないようにする。また、ＭＩＳＦＥＴＱｗ１、Ｑｗ２のドレイン電圧を０Ｖに戻すのに先立ってｐ型ウエル４の電圧を０Ｖに戻し、この時の双方の電圧変化も急峻とならないようにすることにより、双方の電位差Ｖ１が上記接合耐圧を超えない約７Ｖ以上とならないようにすることができる。

また、図２４に示すように、ｐ型ウエル４の電圧を立ち上げるのに先立ってＭＩＳＦＥＴＱｗ１、Ｑｗ２のドレインの電圧を立ち上げ、９Ｖまで上昇させる前に４Ｖもしくは５Ｖとし、その間にｐ型ウエル４の電圧を立ち上げてもよい。この時、ｐ型ウエル４の電圧は、タイミングが異なるだけでＭＩＳＦＥＴＱｗ１、Ｑｗ２のドレインの電圧と同様に変化させる。それにより、双方の電位差Ｖ１が上記接合耐圧を超えない約７Ｖ以上とならないようにすることができる。また、ＭＩＳＦＥＴＱｗ１、Ｑｗ２のドレイン電圧およびｐ型ウエル４の電圧を０Ｖに戻す際には、ＭＩＳＦＥＴＱｗ１、Ｑｗ２のドレイン電圧を低下させるのに先立ってｐ型ウエル４の電圧を低下させ、その際の電圧変化は、電圧を上昇させる際の変化過程を逆に経るようにすればよい。

上記のような本実施の形態５によっても、前記実施の形態１と同様の効果を得ることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

たとえば、前記実施の形態１において、書き込み時に、データ読み出し用ＭＩＳＦＥＴＱｒ１、Ｑｒ２のソース、ドレインを０Ｖにしてもよいし、読み出し時に、データ書き込み用および消去用ＭＩＳＦＥＴＱｗ１、Ｑｗ２のソース、ドレインを０Ｖにしてもよい。また、ＬＣＤドライバのように、２０Ｖ程度以上の高耐圧ＭＩＳＦＥＴを含む半導体装置では、前記実施の形態１において、消去時に、ｎ型ウェル５に０Ｖ、ｐ型半導体領域１５Ｂに０Ｖ、ｐ型半導体領域１５Ａに−１８Ｖを印可し、データ書き込み用および消去用ＭＩＳＦＥＴＱｗ１、Ｑｗ２およびデータ読み出し用ＭＩＳＦＥＴＱｒ１、Ｑｒ２のソース、ドレインを０Ｖまたは開放電位としてもよい。

本発明の半導体装置は、たとえば不揮発性メモリを有する半導体装置に適用することができる。

本発明の実施の形態１である半導体装置の製造方法を説明する要部平面図である。 本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。 図１に続く半導体装置の製造工程中の要部平面図である。 図２に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部平面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図７のＡ−Ａ’断面を拡大した要部断面図である。 図７のＢ−Ｂ’断面を拡大した要部断面図である。 図７のＣ−Ｃ’断面を拡大したの要部断面図である。 図６に続く半導体装置の製造工程中の要部平面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態１である半導体装置の要部平面図である。 本発明の実施の形態１である半導体装置が有する不揮発性メモリのデータ書き込み動作を説明する要部断面図である。 本発明の実施の形態１である半導体装置が有する不揮発性メモリのデータ消去動作を説明する要部断面図である。 本発明の実施の形態１である半導体装置が有する不揮発性メモリのデータ読み出し動作を説明する要部断面図である。 本発明の実施の形態２である半導体装置が有する不揮発性メモリのデータ消去動作を説明する要部断面図である。 本発明の実施の形態３である半導体装置が有する不揮発性メモリのデータ書き込み動作を説明する要部断面図である。 本発明の実施の形態４である半導体装置の要部断面図である。 本発明の実施の形態５である半導体装置が有する不揮発性メモリのデータ消去動作を説明する要部断面図である。 本発明の実施の形態５である半導体装置が有する不揮発性メモリのデータ消去動作時における電圧印加のタイミングを示す説明図である。 本発明の実施の形態５である半導体装置が有する不揮発性メモリのデータ消去動作時における電圧印加のタイミングを示す説明図である。 本発明の実施の形態５である半導体装置が有する不揮発性メモリのデータ消去動作時における電圧印加のタイミングを示す説明図である。

符号の説明

１ 基板
２ 素子分離溝
３ ｎ型半導体分離領域（半導体分離層）
４ ｐ型ウエル（第１ウエル、第２ウエル）
５ ｎ型ウエル（第３ウエル）
６ ゲート絶縁膜（第１ゲート絶縁膜）
７Ａ、７Ｂ ゲート電極（第１ゲート電極）
７Ｃ ゲート電極
８ キャップ絶縁膜
１２ サイドウォールスペーサ
１４Ａ、１４Ｂ、１４Ｃ ｎ型半導体領域
１５Ａ、１５Ｂ ｐ型半導体領域
１８ シリサイド層
１９ 窒化シリコン膜
２０ 酸化シリコン膜
２２Ａ〜２２Ｅ プラグ
２３ 配線
Ｃ１、Ｃ２ 容量素子
ＮＭａ、ＮＭｂ、ＮＭｃ 低濃度ｎ型半導体領域
ＰＭａ、ＰＭｂ 低濃度ｐ型半導体領域
Ｑｒ１、Ｑｒ２、Ｑｗ１、Ｑｗ２ ＭＩＳＦＥＴ

Claims (22)

1. データ書き込み用および消去用のＭＩＳＦＥＴ、データ読み出し用ＭＩＳＦＥＴ及び容量素子を有する不揮発性メモリセルを備えた半導体装置であって、
   半導体基板に形成された第１導電型の半導体分離層と、
   前記半導体分離層中に形成され、かつ、前記第１導電型とは反対の導電型である第２導電型の第１ウエルおよび第２導電型の第２ウエルと、
   前記第１ウエル上および前記第２ウエル上に第１ゲート絶縁膜を介して延在する第１ゲート電極と、
   前記第１ウエル内に形成され、かつ、前記第１導電型の第１半導体領域および第２半導体領域と、
   前記第２ウエル内に形成され、かつ、前記第２導電型の第３半導体領域とを有し、
   前記データ書き込み用および消去用のＭＩＳＦＥＴは、前記第１ウエル内に形成され、かつ、前記第１半導体領域、前記第１ゲート絶縁膜および前記浮遊ゲート電極を有し、
   前記データ読み出し用ＭＩＳＦＥＴは、前記第１ウエル内に形成され、かつ、前記第２半導体領域、前記第１ゲート絶縁膜および前記浮遊ゲート電極を有し、
   前記容量素子は、前記第２ウエル内に形成され、かつ、前記第３半導体領域、前記第１ゲート絶縁膜および前記浮遊ゲート電極を有し、
   前記不揮発性メモリセルへのデータ書き込み時には、前記第２ウエルに正電圧の第１電圧が印加されることで前記第１ゲート電極に電子が注入され、
   前記不揮発性メモリセルのデータ消去時には、前記第２ウエルに負電圧の前記第１電圧が印加されることで前記第１ゲート電極から前記電子が放出されることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記半導体分離層中には、複数の前記不揮発性メモリセルが形成されていることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記半導体基板の主面上には、前記不揮発性メモリセルには含まれない第１ＭＩＳＦＥＴが形成され、
   前記第１ＭＩＳＦＥＴは、前記第１ゲート絶縁膜を含むことを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記第１ゲート絶縁膜は、膜厚が１３．５ｎｍであり、
   前記第１電圧は、９Ｖであることを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記不揮発性メモリセルへのデータ書き込み時には、前記データ書き込み用ＭＩＳＦＥＴのドレインに前記第１電圧より低い順方向の第２電圧を印加して、前記データ書き込み用ＭＩＳＦＥＴのチャネルから前記第１ゲート電極にホットエレクトロンを注入し、
   前記不揮発性メモリセルのデータ消去時には、前記データ書き込み用ＭＩＳＦＥＴのソースおよび前記ドレインを開放電位とし、前記第１ゲート電極から前記データ書き込み用ＭＩＳＦＥＴのチャネルへ前記ホットエレクトロンを放出することを特徴とする半導体装置。
6. 請求項４記載の半導体装置において、
   前記不揮発性メモリセルへのデータ書き込み時には、前記データ書き込み用ＭＩＳＦＥＴのドレインに前記第１電圧より低い順方向の第２電圧を印加して、前記データ書き込み用ＭＩＳＦＥＴのチャネルから前記第１ゲート電極にホットエレクトロンを注入し、
   前記不揮発性メモリセルのデータ消去時には、前記データ書き込み用ＭＩＳＦＥＴのソースを開放電位として前記ドレインに順方向の前記第２電圧を印加し、前記第１ゲート電極から前記ドレインへ前記ホットエレクトロンを放出することを特徴とする半導体装置。
7. 請求項１記載の半導体装置において、
   前記不揮発性メモリセルへのデータ書き込み時には、前記データ書き込み用ＭＩＳＦＥＴのソースおよびドレインを開放電位として前記第１ウエルから前記第１ゲート電極にエレクトロンを注入し、
   前記不揮発性メモリセルのデータ消去時には、前記データ書き込み用ＭＩＳＦＥＴのソースおよび前記ドレインを開放電位とし、前記第１ゲート電極から前記データ書き込み用ＭＩＳＦＥＴのチャネルへ前記エレクトロンを放出することを特徴とする半導体装置。
8. 請求項１記載の半導体装置において、
   前記不揮発性メモリセルには、ＬＣＤドライバの電圧制御もしくはＲＡＭ救済情報が記録されることを特徴とする半導体装置。
9. 請求項１記載の半導体装置において、
   前記データ書き込み用ＭＩＳＦＥＴおよび前記データ読み出し用ＭＩＳＦＥＴは、１つのＭＩＳＦＥＴで兼用されることを特徴とする半導体装置。
10. 請求項１記載の半導体装置において、
    前記不揮発性メモリセルのデータ消去時には、前記データ書き込み用ＭＩＳＦＥＴと前記読み出し用ＭＩＳＦＥＴのソース、ドレインに印加する第２電圧と前記第１ウェルに印加する第１電圧の差がドレイン接合耐圧以上にならないように制御することを特徴とする半導体装置。
11. 請求項１記載の半導体装置において、
    前記第１導電型はｎ型の導電型であり、
    前記第２導電型はｐ型の導電型であることを特徴とする半導体装置。
12. 請求項１記載の半導体装置において、
    前記第１ゲート電極は多結晶シリコン膜で形成されていることを特徴とする半導体装置。
13. データ書き込み用および消去用の素子と、データ読み出し用の素子と、容量素子とを有する不揮発性メモリセルを備えた半導体装置であって、
    半導体基板に形成された第１導電型の半導体分離層と、
    前記半導体分離層内に形成され、かつ、前記第1導電型とは反対の導電型である第２導電型の第１ウエルおよび第２ウエルと、
    前記第１ウエル上および前記第２ウエル上に第１ゲート絶縁膜を介して延在する浮遊ゲート電極と、
    前記第１ウエル内に形成され、かつ、前記第１導電型の第１半導体領域および第２半導体領域と、
    前記第２ウエル内に形成され、かつ、前記第２導電型の第３半導体領域とを有し、
    前記データ書き込み用および消去用の素子は、前記第１ウエル内に形成され、かつ、前記第１半導体領域、前記第１ゲート絶縁膜および前記浮遊ゲート電極を有し、
    前記データ読み出し用の素子は、前記第１ウェル内に形成され、かつ、前記第２半導体領域、前記第１ゲート絶縁膜および前記浮遊ゲート電極を有し、
    前記容量素子は、前記第２ウエル内に形成され、かつ、前記第３半導体領域、前記第１ゲート絶縁膜および前記浮遊ゲート電極を有し、
    前記第３半導体領域は、前記不揮発性メモリセルの制御ゲート電極として機能することを特徴とする半導体装置。
14. 請求項１３に記載の半導体装置において、
    前記不揮発性メモリセルの消去動作は、前記第１ウエルに正電圧が印加され、前記第３半導体領域に負電圧が印加され、かつ、前記半導体分離層に正電圧が印加されることで、前記浮遊ゲート電極に蓄積された電子が前記第１ウエルに放出されることを特徴とする半導体装置。
15. 請求項１３または１４のいずれか１項に記載の半導体装置において、
    前記不揮発性メモリセルの書き込み動作は、前記データ書き込み用および消去用の素子において、ホットエレクトロンを発生させることで、前記浮遊ゲート電極に電子を注入させることで行われることを特徴とする半導体装置。
16. 請求項１３または１４のいずれか１項に記載の半導体装置において、
    前記不揮発性メモリセルの書き込み動作は、前記データ書き込み用及び消去用の素子において、ＦＮトンネル方式によって、前記浮遊ゲート電極に電子を注入させることで行われることを特徴とする半導体装置。
17. 請求項１３〜１６のいずれか１項に記載の半導体装置において、
    前記不揮発性メモリセルには、ＬＣＤドライバの電圧制御情報が記録されることを特徴とする半導体装置。
18. 請求項１３〜１６のいずれか１項に記載の半導体装置において、
    前記不揮発性メモリセルには、ＬＣＤドライバのＲＡＭ救済が記録されることを特徴とする半導体装置。
19. 請求項１３〜１８のいずれか１項に記載の半導体装置において、
    前記第１導電型はｎ型の導電型であり、
    前記第２導電型はｐ型の導電型であることを特徴とする半導体装置。
20. 請求項１３〜１９のいずれか１項に記載の半導体装置において、
    前記浮遊ゲート電極は多結晶シリコン膜で形成されていることを特徴とする半導体装置。
21. 請求項１３〜２０のいずれか１項に記載の半導体装置は、さらに、周辺回路領域に第１ＭＩＳＦＥＴが形成されており、
    前記第１ＭＩＳＦＥＴは、前記第１ゲート絶縁膜と同層の絶縁膜を前記第１ＭＩＳＦＥＴのゲート絶縁膜としており、かつ、前記浮遊ゲート電極と同層のゲート電極を前記第１ＭＩＳＦＥＴのゲート電極としていることを特徴とする半導体装置。
22. 請求項２１に記載の半導体装置において、
    前記第１ＭＩＳＦＥＴのゲート電極上にはシリサイド層が形成されており、
    前記不揮発性メモリセルの前記浮遊ゲート電極上にはシリサイド層が形成されていないことを特徴とする半導体装置。

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