JPH07240473A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH07240473A JPH07240473A JP6031611A JP3161194A JPH07240473A JP H07240473 A JPH07240473 A JP H07240473A JP 6031611 A JP6031611 A JP 6031611A JP 3161194 A JP3161194 A JP 3161194A JP H07240473 A JPH07240473 A JP H07240473A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/965—Shaped junction formation
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 半導体基板表面上に、メモりセルアレイ領域
に対応して多重ウェル構造を有し、さらに多重ウェル構
造に対応してリセス表面を形成された半導体記憶装置
を、少ないマスク工程数で製造する半導体記憶装置の製
造方法を提供することを目的とする。 【構成】 半導体基板表面を、第１の導電型のウェルが
形成されたメモリセルアレイ中で逆導電型のウェルを形
成する予定の領域を除き、マスクパターンで保護し、イ
オン注入を行なって前記逆導電型のウェルを前記第１の
導電型のウェル内部に形成する。次いで、同一のマスク
パターンを使って前記逆導電型のウェル表面を酸化し、
厚い酸化膜を形成し、ついでこれをエッチングにより除
去する。その際、前記逆導電型のウェルを形成する拡散
工程と、前記厚い酸化膜を形成する酸化工程とは同時に
実行される。
に対応して多重ウェル構造を有し、さらに多重ウェル構
造に対応してリセス表面を形成された半導体記憶装置
を、少ないマスク工程数で製造する半導体記憶装置の製
造方法を提供することを目的とする。 【構成】 半導体基板表面を、第１の導電型のウェルが
形成されたメモリセルアレイ中で逆導電型のウェルを形
成する予定の領域を除き、マスクパターンで保護し、イ
オン注入を行なって前記逆導電型のウェルを前記第１の
導電型のウェル内部に形成する。次いで、同一のマスク
パターンを使って前記逆導電型のウェル表面を酸化し、
厚い酸化膜を形成し、ついでこれをエッチングにより除
去する。その際、前記逆導電型のウェルを形成する拡散
工程と、前記厚い酸化膜を形成する酸化工程とは同時に
実行される。
Description
【０００１】
【産業上の利用分野】本発明は一般に半導体記憶装置に
関し、特にメモリセル内にキャパシタを有し、情報を前
記キャパシタ中に電荷の形で蓄積する、ダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）に関する。
関し、特にメモリセル内にキャパシタを有し、情報を前
記キャパシタ中に電荷の形で蓄積する、ダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）に関する。
【０００２】ＤＲＡＭのように、情報を電荷の形でメモ
リセルキャパシタに蓄積する半導体記憶装置では、放射
線、特にα線の入射により引き起こされる記憶情報の破
壊の問題を回避するため、メモリセルを一の導電型のウ
ェル中に形成された他の導電型のウェル中に形成した構
成の多重ウェル構造を採用することがある。かかる構成
によれば、α線の入射により形成される正電荷および負
電荷がそれぞれの導電型のウェルを介して吸収され、メ
モリセル中に収集される量が減少する。その結果、放射
線の入射に伴って形成された電荷により、メモリセルキ
ャパシタ中に保持されている情報が破壊されることが軽
減される。かかる多重ウェル構成をＤＲＡＭの周辺回路
部に適用した例が、 Yoshikawa S. et al., Dig. Tech.
Papers,Symp. VLSI Technology 1989, pp.67 - 68 に
記載されている。 一方、集積密度の向上に伴ってＤＲ
ＡＭを構成する個々のメモリセルキャパシタの容量は必
然的に減少するため、情報の保持に必要な容量を確保し
ようとすると、製造が比較的容易なスタック型セルでも
メモリセルキャパシタの高さを増加させざるをえない。
しかし、メモリセルキャパシタの高さが増大すると、Ｄ
ＲＡＭチップ上においてメモリセルアレイを構成する領
域の高さが、センスアンプやその他の周辺回路を形成さ
れる周辺部領域よりも高くなってしまうため、メモりセ
ルアレイ領域から周辺部領域に延在する導体パターンの
露光が、特に微細なデザインルールを使って行う場合
に、露光に使われる光学系の焦点深度の点で、非常に困
難になる。この問題を解決するため、ＤＲＡＭチップ上
において、メモリセルアレイ領域の基板レベルが周辺部
領域の基板レベルよりも低くなるように形成し、メモリ
セルアレイ領域から周辺部領域に延在する配線導体パタ
ーンの段差を最小化することが提案されている。例え
ば、 Sagara, K., et al. Dig. Tech. Papers, Symp.VL
SI Technology, 1992, pp.10 - 11 は、セル領域を選
択的に厚く酸化し、ついで形成された酸化膜を完全に除
去することによる、かかるリセス構造の形成工程を開示
している。
リセルキャパシタに蓄積する半導体記憶装置では、放射
線、特にα線の入射により引き起こされる記憶情報の破
壊の問題を回避するため、メモリセルを一の導電型のウ
ェル中に形成された他の導電型のウェル中に形成した構
成の多重ウェル構造を採用することがある。かかる構成
によれば、α線の入射により形成される正電荷および負
電荷がそれぞれの導電型のウェルを介して吸収され、メ
モリセル中に収集される量が減少する。その結果、放射
線の入射に伴って形成された電荷により、メモリセルキ
ャパシタ中に保持されている情報が破壊されることが軽
減される。かかる多重ウェル構成をＤＲＡＭの周辺回路
部に適用した例が、 Yoshikawa S. et al., Dig. Tech.
Papers,Symp. VLSI Technology 1989, pp.67 - 68 に
記載されている。 一方、集積密度の向上に伴ってＤＲ
ＡＭを構成する個々のメモリセルキャパシタの容量は必
然的に減少するため、情報の保持に必要な容量を確保し
ようとすると、製造が比較的容易なスタック型セルでも
メモリセルキャパシタの高さを増加させざるをえない。
しかし、メモリセルキャパシタの高さが増大すると、Ｄ
ＲＡＭチップ上においてメモリセルアレイを構成する領
域の高さが、センスアンプやその他の周辺回路を形成さ
れる周辺部領域よりも高くなってしまうため、メモりセ
ルアレイ領域から周辺部領域に延在する導体パターンの
露光が、特に微細なデザインルールを使って行う場合
に、露光に使われる光学系の焦点深度の点で、非常に困
難になる。この問題を解決するため、ＤＲＡＭチップ上
において、メモリセルアレイ領域の基板レベルが周辺部
領域の基板レベルよりも低くなるように形成し、メモリ
セルアレイ領域から周辺部領域に延在する配線導体パタ
ーンの段差を最小化することが提案されている。例え
ば、 Sagara, K., et al. Dig. Tech. Papers, Symp.VL
SI Technology, 1992, pp.10 - 11 は、セル領域を選
択的に厚く酸化し、ついで形成された酸化膜を完全に除
去することによる、かかるリセス構造の形成工程を開示
している。
【０００３】
【従来の技術】図５（Ａ）〜（Ｄ）は、シリコン基板１
１上に多重ウェルを形成する従来の工程を示す図であ
る。図５の基板１１はＤＲＡＭに使われるもので、メモ
リセルアレイに対応する部分に多重ウェルが形成されて
おり、周辺回路部に対応する部分にはｐ型およびｎ型の
ウェルが互いに隣接して形成されている。
１上に多重ウェルを形成する従来の工程を示す図であ
る。図５の基板１１はＤＲＡＭに使われるもので、メモ
リセルアレイに対応する部分に多重ウェルが形成されて
おり、周辺回路部に対応する部分にはｐ型およびｎ型の
ウェルが互いに隣接して形成されている。
【０００４】図５（Ａ）を参照するに、ｐ型シリコン基
板１１上には薄い酸化膜１２が乾燥雰囲気中における熱
酸化工程により形成される。酸化膜１２上にはレジスト
層（図示せず）が同様に全面にわたり、スピンコート法
により形成される。このようにして形成されたレジスト
層をフォトリソグラフィック工程によりパターニングす
ることにより、レジストパターン１３が形成される。さ
らに、パターン１３をマスクとして、基板１１中に熱酸
化膜１２を介してＡｓやＰ等のｎ型不純物のイオン注入
を行い、ｎ型ウェル１１ａおよび１１ｂを形成する。そ
の結果、図５（Ａ）の構造が得られる。ここで、ウェル
１１ａは周辺回路部に対応し、一方ウェル１１ｂはメモ
リセルアレイ形成領域に対応する。
板１１上には薄い酸化膜１２が乾燥雰囲気中における熱
酸化工程により形成される。酸化膜１２上にはレジスト
層（図示せず）が同様に全面にわたり、スピンコート法
により形成される。このようにして形成されたレジスト
層をフォトリソグラフィック工程によりパターニングす
ることにより、レジストパターン１３が形成される。さ
らに、パターン１３をマスクとして、基板１１中に熱酸
化膜１２を介してＡｓやＰ等のｎ型不純物のイオン注入
を行い、ｎ型ウェル１１ａおよび１１ｂを形成する。そ
の結果、図５（Ａ）の構造が得られる。ここで、ウェル
１１ａは周辺回路部に対応し、一方ウェル１１ｂはメモ
リセルアレイ形成領域に対応する。
【０００５】次に、図５（Ｂ）の工程において、レジス
トパターン１３を除去した後、不純物拡散のための熱処
理を施し、次いで、新たなレジストパターン１４が形成
される。この工程においても、熱酸化膜１２上にレジス
ト層が堆積され、フォトリソグラフィック工程によりパ
ターニングされる。さらに、パターン１４をマスクとし
てＢ等のｐ型不純物をイオン注入することにより、周辺
回路部領域に、ｎ型ウェル１１ａに隣接するようにｐ型
ウェル１１ｃを形成し、さらにメモリセルアレイ領域に
おいて前記ｎ型ウェル１１ｂ中にｐ型ウェル１１ｄを形
成する。その結果図５（Ｂ）に示す構造が得られる。
トパターン１３を除去した後、不純物拡散のための熱処
理を施し、次いで、新たなレジストパターン１４が形成
される。この工程においても、熱酸化膜１２上にレジス
ト層が堆積され、フォトリソグラフィック工程によりパ
ターニングされる。さらに、パターン１４をマスクとし
てＢ等のｐ型不純物をイオン注入することにより、周辺
回路部領域に、ｎ型ウェル１１ａに隣接するようにｐ型
ウェル１１ｃを形成し、さらにメモリセルアレイ領域に
おいて前記ｎ型ウェル１１ｂ中にｐ型ウェル１１ｄを形
成する。その結果図５（Ｂ）に示す構造が得られる。
【０００６】さらに、図５（Ｂ）の構造においてパター
ン１４を除去し、不純物拡散のための熱処理を行なった
後、熱酸化膜１２上にあらたにＳｉＮ層およびレジスト
層（図示せず）を堆積し、さらにこれらをフォトリソグ
ラフィック工程によりパターニングすることによりＳｉ
Ｎパターン１５が形成される。ＳｉＮパターン１５が形
成された後レジストパターンは除去され、ついでパター
ン１５をマスクにしてウェット雰囲気中における熱酸化
工程が実行される。その結果、基板１１の、マスク１５
で保護されていない部分に厚い酸化膜１６が、図５
（Ｃ）に示すように形成される。次いで、図５（Ｃ）の
構造において熱酸化膜１６をエッチングにより除去する
ことにより、図５（Ｄ）に示すように、メモリセルアレ
イ領域にリセスが形成された構造が得られる。さらに、
図５（Ｅ）に示すように、ｐ型ウェル１１ｄ上にメモリ
セルキャパシタＭＣおよびこれを覆う絶縁膜１９が形成
され、絶縁膜１９中にはウェル１１ｄをバイアスするた
めのコンタクトホール１９ａが形成される。その結果、
ウェル１１ｄはコンタクトホール１９ａを埋める電極２
０により、所定電位にバイアスされる。
ン１４を除去し、不純物拡散のための熱処理を行なった
後、熱酸化膜１２上にあらたにＳｉＮ層およびレジスト
層（図示せず）を堆積し、さらにこれらをフォトリソグ
ラフィック工程によりパターニングすることによりＳｉ
Ｎパターン１５が形成される。ＳｉＮパターン１５が形
成された後レジストパターンは除去され、ついでパター
ン１５をマスクにしてウェット雰囲気中における熱酸化
工程が実行される。その結果、基板１１の、マスク１５
で保護されていない部分に厚い酸化膜１６が、図５
（Ｃ）に示すように形成される。次いで、図５（Ｃ）の
構造において熱酸化膜１６をエッチングにより除去する
ことにより、図５（Ｄ）に示すように、メモリセルアレ
イ領域にリセスが形成された構造が得られる。さらに、
図５（Ｅ）に示すように、ｐ型ウェル１１ｄ上にメモリ
セルキャパシタＭＣおよびこれを覆う絶縁膜１９が形成
され、絶縁膜１９中にはウェル１１ｄをバイアスするた
めのコンタクトホール１９ａが形成される。その結果、
ウェル１１ｄはコンタクトホール１９ａを埋める電極２
０により、所定電位にバイアスされる。
【０００７】
【発明が解決しようとする課題】図５（Ａ）〜（Ｄ）に
示す従来の工程では、メモリセルアレイ領域に多重ウェ
ル構造を備え、同時にリセス構造を有する基板を形成す
る際に、図５（Ａ），（Ｂ），（Ｃ）に示したように、
三つの異なったマスク工程が必要である。各々のマスク
工程は、ＳｉＮ層およびレジスト層の形成、フォトリソ
グラフィック法によるレジスト層のパターニング、レジ
ストパターンをマスクとしたＳｉＮ層のパターニング、
レジストパターンおよびＳｉＮパターンの除去等が含ま
れるため、かかる従来の工程によるＤＲＡＭの製造コス
トは必然的に高くなってしまう。
示す従来の工程では、メモリセルアレイ領域に多重ウェ
ル構造を備え、同時にリセス構造を有する基板を形成す
る際に、図５（Ａ），（Ｂ），（Ｃ）に示したように、
三つの異なったマスク工程が必要である。各々のマスク
工程は、ＳｉＮ層およびレジスト層の形成、フォトリソ
グラフィック法によるレジスト層のパターニング、レジ
ストパターンをマスクとしたＳｉＮ層のパターニング、
レジストパターンおよびＳｉＮパターンの除去等が含ま
れるため、かかる従来の工程によるＤＲＡＭの製造コス
トは必然的に高くなってしまう。
【０００８】また、図５（Ｅ）に示すように、図５
（Ｄ）に示す構造上にメモリセルキャパシタを形成した
場合、ウェル１１ｄをバイアスするために、メモリセル
キャパシタを覆う厚い絶縁層１９中に、コンタクトホー
ル１９ａを、非常に大きいアスペクト比を有するように
形成する必要があるが、かかる深いコンタクトホール
を、焦点深度の限られた高解像度露光系により形成する
のは非常に困難である。また、かかる大きなアスペクト
比を有するコンタクトホールを電極で埋めるのは困難で
あり、不良の発生する原因となる。
（Ｄ）に示す構造上にメモリセルキャパシタを形成した
場合、ウェル１１ｄをバイアスするために、メモリセル
キャパシタを覆う厚い絶縁層１９中に、コンタクトホー
ル１９ａを、非常に大きいアスペクト比を有するように
形成する必要があるが、かかる深いコンタクトホール
を、焦点深度の限られた高解像度露光系により形成する
のは非常に困難である。また、かかる大きなアスペクト
比を有するコンタクトホールを電極で埋めるのは困難で
あり、不良の発生する原因となる。
【０００９】そこで、本発明は、上記の課題を解決した
新規で有用な半導体記憶装置の製造方法を提供すること
を概括的目的とする。
新規で有用な半導体記憶装置の製造方法を提供すること
を概括的目的とする。
【００１０】本発明のより具体的な目的は、多重ウェル
構造を有し、メモリセルアレイ領域にリセスを形成され
た半導体記憶装置の製造方法において、工程数を減少さ
せた製造方法、およびかかる製造方法により製造された
半導体記憶装置を提供することにある。
構造を有し、メモリセルアレイ領域にリセスを形成され
た半導体記憶装置の製造方法において、工程数を減少さ
せた製造方法、およびかかる製造方法により製造された
半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、上記の課題
を、第１の導電型を有する半導体基板表面の第１の領域
に、第２の導電型を有する第１のウェルを形成する工程
と；前記半導体基板表面上に、前記第１の領域中に含ま
れる第２の領域を露出するようにマスクパターンを形成
するマスク工程と；前記半導体基板の表面に、前記第２
の領域に対応して、前記マスクパターンをマスクとし
て、前記第１の導電型を形成する不純物を導入する不純
物導入工程と；前記不純物を前記半導体基板中において
拡散させて、前記第１のウェルの内部に、前記第２の領
域に対応して、前記第１の導電型を有する第２のウェル
を形成する拡散工程と；前記マスクパターンをマスクに
して、前記基板の表面を酸化することにより、前記第２
のウェル上に酸化物層を形成する酸化工程と；前記酸化
物層を除去することにより、前記半導体基板上に、前記
第２の領域に対応して、前記第１の領域の表面よりも低
い高さレベルにリセス表面を形成するリセス工程とより
なることを特徴とする半導体記憶装置の製造方法によ
り、または周辺回路部を形成された周辺回路領域と、メ
モリセルアレイを形成されたメモりセルアレイ領域とを
画成された半導体基板を有する半導体記憶装置におい
て；前記半導体基板中に前記メモリセルアレイ領域に対
応して形成された、第１のレベルに第１の表面を有する
第１の導電型の第１のウェルと；前記第１のウェルの内
部に形成され、前記第１の導電型とは逆の第２の導電型
を有し、前記第１のレベルよりも低い第２のレベルに前
記第１の表面から段差部で隔てられた第２の表面を有す
る第２のウェルと；前記第２のウェル上に形成されたメ
モリセルトランジスタと；前記第２のウェル上に、前記
第２の表面から上方に延在するように形成されたメモリ
セルキャパシタと；前記メモリセルアレイ領域上に形成
され、前記メモリセルトランジスタと前記メモリセルキ
ャパシタとを覆う絶縁膜と；前記半導体基板中に、前記
第２の表面から前記第１の表面に、前記段差部を超えて
延在するように形成された導電領域と；前記絶縁膜中
に、前記第１の表面に対応して形成され、前記導電領域
を露出するコンタクトホールと；前記導電領域に前記第
１の表面で接続され、前記コンタクトホールを埋める電
極とよりなることを特徴とする半導体記憶装置により解
決する。
を、第１の導電型を有する半導体基板表面の第１の領域
に、第２の導電型を有する第１のウェルを形成する工程
と；前記半導体基板表面上に、前記第１の領域中に含ま
れる第２の領域を露出するようにマスクパターンを形成
するマスク工程と；前記半導体基板の表面に、前記第２
の領域に対応して、前記マスクパターンをマスクとし
て、前記第１の導電型を形成する不純物を導入する不純
物導入工程と；前記不純物を前記半導体基板中において
拡散させて、前記第１のウェルの内部に、前記第２の領
域に対応して、前記第１の導電型を有する第２のウェル
を形成する拡散工程と；前記マスクパターンをマスクに
して、前記基板の表面を酸化することにより、前記第２
のウェル上に酸化物層を形成する酸化工程と；前記酸化
物層を除去することにより、前記半導体基板上に、前記
第２の領域に対応して、前記第１の領域の表面よりも低
い高さレベルにリセス表面を形成するリセス工程とより
なることを特徴とする半導体記憶装置の製造方法によ
り、または周辺回路部を形成された周辺回路領域と、メ
モリセルアレイを形成されたメモりセルアレイ領域とを
画成された半導体基板を有する半導体記憶装置におい
て；前記半導体基板中に前記メモリセルアレイ領域に対
応して形成された、第１のレベルに第１の表面を有する
第１の導電型の第１のウェルと；前記第１のウェルの内
部に形成され、前記第１の導電型とは逆の第２の導電型
を有し、前記第１のレベルよりも低い第２のレベルに前
記第１の表面から段差部で隔てられた第２の表面を有す
る第２のウェルと；前記第２のウェル上に形成されたメ
モリセルトランジスタと；前記第２のウェル上に、前記
第２の表面から上方に延在するように形成されたメモリ
セルキャパシタと；前記メモリセルアレイ領域上に形成
され、前記メモリセルトランジスタと前記メモリセルキ
ャパシタとを覆う絶縁膜と；前記半導体基板中に、前記
第２の表面から前記第１の表面に、前記段差部を超えて
延在するように形成された導電領域と；前記絶縁膜中
に、前記第１の表面に対応して形成され、前記導電領域
を露出するコンタクトホールと；前記導電領域に前記第
１の表面で接続され、前記コンタクトホールを埋める電
極とよりなることを特徴とする半導体記憶装置により解
決する。
【００１２】
【作用】請求項１記載の本発明の特徴によれば、前記第
２のウェルを形成するためのマスク工程と、前記基板表
面を酸化してリセス表面を形成するためのマスク工程と
が実質的に共通になるため、図５（Ｄ）に示すようなメ
モりセルアレイ領域に多重ウェル構造を有し、同時にメ
モリセルアレイ領域にリセス表面を形成された基板構造
を形成する際の工程数が減少する。その結果、半導体記
憶装置の製造費用を低減することが可能である。かかる
リセス表面にキャパシタ電極を形成することにより、先
に説明した、キャパシタ電極の高さに起因する露光時の
焦点深度の問題を軽減することが出来る。また、かかる
構成ではメモりセルキャパシタは多重ウェル構造上に形
成されるため、放射線が入射しても誤動作をする可能性
が少ない。
２のウェルを形成するためのマスク工程と、前記基板表
面を酸化してリセス表面を形成するためのマスク工程と
が実質的に共通になるため、図５（Ｄ）に示すようなメ
モりセルアレイ領域に多重ウェル構造を有し、同時にメ
モリセルアレイ領域にリセス表面を形成された基板構造
を形成する際の工程数が減少する。その結果、半導体記
憶装置の製造費用を低減することが可能である。かかる
リセス表面にキャパシタ電極を形成することにより、先
に説明した、キャパシタ電極の高さに起因する露光時の
焦点深度の問題を軽減することが出来る。また、かかる
構成ではメモりセルキャパシタは多重ウェル構造上に形
成されるため、放射線が入射しても誤動作をする可能性
が少ない。
【００１３】請求項２記載の本発明の特徴によれば、前
記第２のウェルの形成のための拡散工程と前記酸化物層
の形成が実質的に同時に行われるため、装置製造のスル
ープットが向上する。
記第２のウェルの形成のための拡散工程と前記酸化物層
の形成が実質的に同時に行われるため、装置製造のスル
ープットが向上する。
【００１４】請求項３記載の本発明の特徴によれば、前
記リセス表面にメモりセルアレイを形成した後平坦化工
程を行うことにより、平坦化絶縁体層表面上において周
辺回路部とメモリセルアレイ部との間の段差が減少す
る。その結果、周辺回路部とメモリセルアレイ部との間
を延在する導体パターンを、そのパターン幅がサブミク
ロンのオーダーであっても、高い解像力を有する露光装
置を使って、焦点深度の不足による露光パターンのぼけ
を生じることなく露光することが出来る。
記リセス表面にメモりセルアレイを形成した後平坦化工
程を行うことにより、平坦化絶縁体層表面上において周
辺回路部とメモリセルアレイ部との間の段差が減少す
る。その結果、周辺回路部とメモリセルアレイ部との間
を延在する導体パターンを、そのパターン幅がサブミク
ロンのオーダーであっても、高い解像力を有する露光装
置を使って、焦点深度の不足による露光パターンのぼけ
を生じることなく露光することが出来る。
【００１５】請求項４および７記載の本発明の特徴によ
れば、前記リセス表面から前記第１の領域まで、前記第
１の領域と前記第２の領域の間に形成された段部を横切
って延在する導電領域を形成し、前記導電領域に接続す
るコンタクトホールを前記第１の領域において形成する
ことにより、前記コンタクトホールの深さを前記第２の
領域に形成した場合に比べて実質的に減少させることが
できる。このため、深いコンタクトホールを形成するこ
とに伴う焦点深度の問題が軽減され、またコンタクトホ
ールを埋める電極のステップカバレージが向上する。
れば、前記リセス表面から前記第１の領域まで、前記第
１の領域と前記第２の領域の間に形成された段部を横切
って延在する導電領域を形成し、前記導電領域に接続す
るコンタクトホールを前記第１の領域において形成する
ことにより、前記コンタクトホールの深さを前記第２の
領域に形成した場合に比べて実質的に減少させることが
できる。このため、深いコンタクトホールを形成するこ
とに伴う焦点深度の問題が軽減され、またコンタクトホ
ールを埋める電極のステップカバレージが向上する。
【００１６】請求項５および６記載の本発明の特徴によ
れば、前記第１のウェルを形成する際に、単一のマスク
工程を使って前記第１の領域に前記第１のウェルを形成
すると同時に、これに隣接する第３の領域に前記第１の
ウェルとは逆導電型の別のウェルを形成することが可能
である。その結果、メモリセルアレイ領域に前記際１の
ウェルを形成する際に、同じマスクを使って周辺回路領
域に、前記第１のウェルに隣接して、逆導電型のウェル
を形成することが出来る。また、前記第１のウェルを形
成すると同時に、同じマスクを使って、前記第１のウェ
ルと同じ導電型のウェルを周辺回路領域に形成すること
も可能である。
れば、前記第１のウェルを形成する際に、単一のマスク
工程を使って前記第１の領域に前記第１のウェルを形成
すると同時に、これに隣接する第３の領域に前記第１の
ウェルとは逆導電型の別のウェルを形成することが可能
である。その結果、メモリセルアレイ領域に前記際１の
ウェルを形成する際に、同じマスクを使って周辺回路領
域に、前記第１のウェルに隣接して、逆導電型のウェル
を形成することが出来る。また、前記第１のウェルを形
成すると同時に、同じマスクを使って、前記第１のウェ
ルと同じ導電型のウェルを周辺回路領域に形成すること
も可能である。
【００１７】本発明のその他の特徴および利点は、以下
の図面を参照しながら行なう好ましい実施例についての
詳細な説明よりあきらかとなろう。
の図面を参照しながら行なう好ましい実施例についての
詳細な説明よりあきらかとなろう。
【００１８】
【実施例】図１（Ａ）〜（Ｅ）、および図２（Ｆ）〜
（Ｈ）は本発明の第１実施例による半導体記憶装置の製
造工程を示す。
（Ｈ）は本発明の第１実施例による半導体記憶装置の製
造工程を示す。
【００１９】図１（Ａ）を参照するに、１０００゜Ｃの
ドライ酸素雰囲気中で実行される熱酸化工程により、ｐ
型半導体基板２１表面上に約５０ｎｍの厚さの酸化シリ
コン層２２が形成され、さらにＣＶＤ法により、酸化シ
リコン層２２上にＳｉＮ層が約１００ｎｍの厚さに形成
される。さらにＳｉＮ層上にフォトレジストストをスピ
ンコート法により形成し、これを露光および現像するこ
とにより、基板２１上の周辺回路領域のうち、後程ｐ型
ウェルを形成する予定の部分に対応してレジストパター
ン２３が形成される。さらにレジストパターン２３をマ
スクにして前記ＳｉＮ層を例えばＣＦ4 ／Ｏ2 系のエッ
チングガスを使った反応性イオンエッチング（ＲＩＥ）
によりエッチングすることにより、図１（Ａ）に示すよ
うに、ＳｉＮパターン２４が、レジストパターン２３の
下に、レジストパターン２３に対応して形成される。そ
の際、パターン２３および２４は、薄い酸化膜２２で覆
われた基板２１の表面のうちメモりセルアレイが形成さ
れる領域１００、および周辺回路領域１０１のうちｎ型
ウェルが形成される領域１０１を露出させるように形成
される。
ドライ酸素雰囲気中で実行される熱酸化工程により、ｐ
型半導体基板２１表面上に約５０ｎｍの厚さの酸化シリ
コン層２２が形成され、さらにＣＶＤ法により、酸化シ
リコン層２２上にＳｉＮ層が約１００ｎｍの厚さに形成
される。さらにＳｉＮ層上にフォトレジストストをスピ
ンコート法により形成し、これを露光および現像するこ
とにより、基板２１上の周辺回路領域のうち、後程ｐ型
ウェルを形成する予定の部分に対応してレジストパター
ン２３が形成される。さらにレジストパターン２３をマ
スクにして前記ＳｉＮ層を例えばＣＦ4 ／Ｏ2 系のエッ
チングガスを使った反応性イオンエッチング（ＲＩＥ）
によりエッチングすることにより、図１（Ａ）に示すよ
うに、ＳｉＮパターン２４が、レジストパターン２３の
下に、レジストパターン２３に対応して形成される。そ
の際、パターン２３および２４は、薄い酸化膜２２で覆
われた基板２１の表面のうちメモりセルアレイが形成さ
れる領域１００、および周辺回路領域１０１のうちｎ型
ウェルが形成される領域１０１を露出させるように形成
される。
【００２０】さらに、レジストパターン２３およびその
下のＳｉＮパターン２４をマスクとして、Ｐ+ あるいは
Ａｓ+ 等のｎ型ドーパントが、イオン注入法により、基
板２１上のマスクで保護されていない部分に注入され
る。Ｐ+ を使う場合、イオン注入は、１５０ｋｅＶの加
速電圧のもとで、約２×１０13／ｃｍ2 のドーズ量で実
行される。
下のＳｉＮパターン２４をマスクとして、Ｐ+ あるいは
Ａｓ+ 等のｎ型ドーパントが、イオン注入法により、基
板２１上のマスクで保護されていない部分に注入され
る。Ｐ+ を使う場合、イオン注入は、１５０ｋｅＶの加
速電圧のもとで、約２×１０13／ｃｍ2 のドーズ量で実
行される。
【００２１】次に、図１（Ｂ）の工程で、レジストパタ
ーン２３が溶解・除去され、ＳｉＮパターン２４をマス
クに、９００゜Ｃのウェット酸素雰囲気中で熱酸化膜２
５が、約２００ｎｍの厚さに形成される。かかる熱酸化
工程においては、熱酸化膜２５の形成と同時に図１
（Ａ）の工程で導入されたｎ型不純物が基板中に拡散
し、周辺回路領域に対応してｎ型ウェル２１ａが、また
メモリセル領域に対応してｎ型ウェル２１ｂが形成され
る。
ーン２３が溶解・除去され、ＳｉＮパターン２４をマス
クに、９００゜Ｃのウェット酸素雰囲気中で熱酸化膜２
５が、約２００ｎｍの厚さに形成される。かかる熱酸化
工程においては、熱酸化膜２５の形成と同時に図１
（Ａ）の工程で導入されたｎ型不純物が基板中に拡散
し、周辺回路領域に対応してｎ型ウェル２１ａが、また
メモリセル領域に対応してｎ型ウェル２１ｂが形成され
る。
【００２２】次に、図１（Ｃ）の工程において、ＳｉＮ
パターン２４が熱燐酸溶液によりエッチング・除去さ
れ、さらに厚い酸化膜２５をマスクにして基板２１中
に、酸化膜２２を介したＢ+ のイオン注入が行なわれ
る。典型的な場合、イオン注入は２５ｋｅＶの加速電圧
で１×１０13／ｃｍ2 のドーズ量で実行される。さら
に、約１０００゜Ｃ〜１２００゜Ｃでの拡散工程によ
り、注入されたＢイオンを拡散させてｐ型ウェル２１ｃ
を形成した後、酸化シリコン膜２２および２５をＨＦに
よるウェットエッチング工程により除去し、図１（Ｄ）
の構造を得る。
パターン２４が熱燐酸溶液によりエッチング・除去さ
れ、さらに厚い酸化膜２５をマスクにして基板２１中
に、酸化膜２２を介したＢ+ のイオン注入が行なわれ
る。典型的な場合、イオン注入は２５ｋｅＶの加速電圧
で１×１０13／ｃｍ2 のドーズ量で実行される。さら
に、約１０００゜Ｃ〜１２００゜Ｃでの拡散工程によ
り、注入されたＢイオンを拡散させてｐ型ウェル２１ｃ
を形成した後、酸化シリコン膜２２および２５をＨＦに
よるウェットエッチング工程により除去し、図１（Ｄ）
の構造を得る。
【００２３】次に、このようにして得られた図１（Ｄ）
の構造上に、ＳｉＮ層およびレジスト層を順次形成し、
フォトリソグラフィー工程によりパターニングする。よ
り具体的には、基板２１の全面にＣＶＤ法によりＳｉＮ
層を約１００ｎｍの厚さに堆積し、その上にレジスト層
をスピンコート法により形成する。さらに、このように
して形成されたレジスト層を露光・現像することによ
り、レジストパターン２７を、前記周辺回路領域１０１
およびメモリセル領域１００中の周辺領域１００ａをも
覆うように形成する。さらに、レジストパターン２７を
マスクにしてその下のＳｉＮ層をパターニングすること
により、図１（Ｅ）に示すように、周辺回路領域１０１
を保護するＳｉＮパターン２８が得られる。図１（Ｅ）
の構造では、メモリセル領域１００のうち、周辺領域１
００ａを除いた主領域１００ｂは露出されている。図１
（Ｅ）の工程では、さらにレジストパターン２７および
ＳｉＮパターン２８をマスクとして、メモリセル領域１
００中の主領域１００ｂに、Ｂ+ のイオン注入が実行さ
れる。典型的な場合、Ｂ+ のイオン注入は１５０ｋｅＶ
の加速電圧を使い、１．５×１０13／ｃｍ2 のドーズ量
になるように実行される。
の構造上に、ＳｉＮ層およびレジスト層を順次形成し、
フォトリソグラフィー工程によりパターニングする。よ
り具体的には、基板２１の全面にＣＶＤ法によりＳｉＮ
層を約１００ｎｍの厚さに堆積し、その上にレジスト層
をスピンコート法により形成する。さらに、このように
して形成されたレジスト層を露光・現像することによ
り、レジストパターン２７を、前記周辺回路領域１０１
およびメモリセル領域１００中の周辺領域１００ａをも
覆うように形成する。さらに、レジストパターン２７を
マスクにしてその下のＳｉＮ層をパターニングすること
により、図１（Ｅ）に示すように、周辺回路領域１０１
を保護するＳｉＮパターン２８が得られる。図１（Ｅ）
の構造では、メモリセル領域１００のうち、周辺領域１
００ａを除いた主領域１００ｂは露出されている。図１
（Ｅ）の工程では、さらにレジストパターン２７および
ＳｉＮパターン２８をマスクとして、メモリセル領域１
００中の主領域１００ｂに、Ｂ+ のイオン注入が実行さ
れる。典型的な場合、Ｂ+ のイオン注入は１５０ｋｅＶ
の加速電圧を使い、１．５×１０13／ｃｍ2 のドーズ量
になるように実行される。
【００２４】次に、図２（Ｆ）の工程において、レジス
トパターン２７は溶解・除去され、ＳｉＮパターン２８
を耐酸化マスクとして、基板２１を１１００〜１２００
゜Ｃのウェット酸素雰囲気中で酸化することにより、前
記基板表面の領域１００ｂに対応して約８００ｎｍの厚
さの厚い酸化膜２９が形成される。かかる厚い酸化膜２
９の形成にともない、領域１００ｂにおけるシリコン基
板表面Ｓは、図２（Ｆ）に示すように、領域１００ａの
高さよりも約４００ｎｍ低い位置にリセス表面として形
成され、領域１００ａと領域１００ｂとの間には段差部
Ｔが形成される。同様な段差部は、ｐ型ウェル２１ｃと
ｎ型ウェル２１ａとの間、およびｐ型ウェル２１ｃと領
域１００ａとの間にも形成されるが、段差部Ｔにおける
段差は他の段差部よりもはるかに大きい。後で説明する
ように、段差部Ｔにおける段差の大きさは、メモリセル
アレイ領域１００中の主領域１００ｂに形成されるメモ
リセルキャパシタの高さに対応するように設定される。
また、図２（Ｆ）の工程では、酸化膜２９の形成と同時
に、注入されたＢイオンが拡散してｎ型ウェル２１ｂの
内部にｐ型ウェル２１ｄが形成される。
トパターン２７は溶解・除去され、ＳｉＮパターン２８
を耐酸化マスクとして、基板２１を１１００〜１２００
゜Ｃのウェット酸素雰囲気中で酸化することにより、前
記基板表面の領域１００ｂに対応して約８００ｎｍの厚
さの厚い酸化膜２９が形成される。かかる厚い酸化膜２
９の形成にともない、領域１００ｂにおけるシリコン基
板表面Ｓは、図２（Ｆ）に示すように、領域１００ａの
高さよりも約４００ｎｍ低い位置にリセス表面として形
成され、領域１００ａと領域１００ｂとの間には段差部
Ｔが形成される。同様な段差部は、ｐ型ウェル２１ｃと
ｎ型ウェル２１ａとの間、およびｐ型ウェル２１ｃと領
域１００ａとの間にも形成されるが、段差部Ｔにおける
段差は他の段差部よりもはるかに大きい。後で説明する
ように、段差部Ｔにおける段差の大きさは、メモリセル
アレイ領域１００中の主領域１００ｂに形成されるメモ
リセルキャパシタの高さに対応するように設定される。
また、図２（Ｆ）の工程では、酸化膜２９の形成と同時
に、注入されたＢイオンが拡散してｎ型ウェル２１ｂの
内部にｐ型ウェル２１ｄが形成される。
【００２５】さらに、図２（Ｇ）の工程において、Ｓｉ
Ｎマスク２８は熱燐酸溶液により溶解・除去され、次い
で酸化膜２９がＨＦ溶液によりエッチング・除去され
る。さらに、このようにして露出されたシリコン基板２
１の表面に、乾燥酸素雰囲気中で熱酸化工程を約１００
０゜Ｃの温度で実行することにより、約１０ｎｍの厚さ
の熱酸化膜３０が形成される。熱酸化膜３０は、後の工
程でメモりセルアレイ領域１００および周辺回路領域１
０１に形成される種々のＭＯＳトランジスタのゲート酸
化膜を形成する。
Ｎマスク２８は熱燐酸溶液により溶解・除去され、次い
で酸化膜２９がＨＦ溶液によりエッチング・除去され
る。さらに、このようにして露出されたシリコン基板２
１の表面に、乾燥酸素雰囲気中で熱酸化工程を約１００
０゜Ｃの温度で実行することにより、約１０ｎｍの厚さ
の熱酸化膜３０が形成される。熱酸化膜３０は、後の工
程でメモりセルアレイ領域１００および周辺回路領域１
０１に形成される種々のＭＯＳトランジスタのゲート酸
化膜を形成する。
【００２６】さらに、図２（Ｈ）の工程において、前記
ｐ型ウェル２１ｄに対応するリセス表面Ｓ上に、メモリ
セルキャパシタＭＣが、また、周辺回路領域１０１中の
ｎ型ウェル２１ａ、ｐ型ウェル２１ｃに対応して、周辺
回路を構成するトランジスタが形成される。その際、メ
モりセルキャパシタＭＣの高さは、領域１００中の周辺
領域１００ａと主領域１００ｂとの間の段差に対応する
ような高さに設定される。さらに、メモリセルトランジ
スタＭＣを埋めるように、基板２１上にＳＯＧ等の平坦
化膜３１を形成することにより、平坦化膜３１上を周辺
回路からメモリセルに延在する導体パターンの段差を最
小化することが出来る。すなわち、図２（Ｈ）の構成の
ＤＲＡＭでは、かかる導体パターンを光学的露光装置を
使って露光する際の焦点深度の不足の問題が解消する。
ｐ型ウェル２１ｄに対応するリセス表面Ｓ上に、メモリ
セルキャパシタＭＣが、また、周辺回路領域１０１中の
ｎ型ウェル２１ａ、ｐ型ウェル２１ｃに対応して、周辺
回路を構成するトランジスタが形成される。その際、メ
モりセルキャパシタＭＣの高さは、領域１００中の周辺
領域１００ａと主領域１００ｂとの間の段差に対応する
ような高さに設定される。さらに、メモリセルトランジ
スタＭＣを埋めるように、基板２１上にＳＯＧ等の平坦
化膜３１を形成することにより、平坦化膜３１上を周辺
回路からメモリセルに延在する導体パターンの段差を最
小化することが出来る。すなわち、図２（Ｈ）の構成の
ＤＲＡＭでは、かかる導体パターンを光学的露光装置を
使って露光する際の焦点深度の不足の問題が解消する。
【００２７】図１（Ａ）〜１（Ｅ）および図２（Ｆ）〜
２（Ｇ）の工程では、ウェル２１ａおよび２１ｂを形成
するのに図１（Ａ）および（Ｂ）のマスク工程が使わ
れ、さらにｐ型ウェル２１ｄをｎ型ウェル２１ｂ中に形
成するのに図１（Ｅ）および図２（Ｆ）のマスク工程が
使われる。その際、図１（Ｅ）および図２（Ｆ）のマス
ク工程はリセス表面Ｓを形成するためのマスク工程と共
用されるため、全体の工程数が減少する。各々のマスク
工程はＳｉＮ層の堆積、レジスト層の堆積、レジスト層
の露光・現像によるレジストパターンの形成、レジスト
パターンを使ったＳｉＮ層のパターニング、等の工程を
含むため、上記の実施例による製造工程は実質的な数の
工程の減少をもたらす。
２（Ｇ）の工程では、ウェル２１ａおよび２１ｂを形成
するのに図１（Ａ）および（Ｂ）のマスク工程が使わ
れ、さらにｐ型ウェル２１ｄをｎ型ウェル２１ｂ中に形
成するのに図１（Ｅ）および図２（Ｆ）のマスク工程が
使われる。その際、図１（Ｅ）および図２（Ｆ）のマス
ク工程はリセス表面Ｓを形成するためのマスク工程と共
用されるため、全体の工程数が減少する。各々のマスク
工程はＳｉＮ層の堆積、レジスト層の堆積、レジスト層
の露光・現像によるレジストパターンの形成、レジスト
パターンを使ったＳｉＮ層のパターニング、等の工程を
含むため、上記の実施例による製造工程は実質的な数の
工程の減少をもたらす。
【００２８】図３は図１（Ａ）〜図２（Ｇ）の工程で形
成された半導体基板上に形成されたＤＲＡＭの構成を詳
細に示す図である。ただし、図４中、先に説明した部分
には対応する参照符号を付し、その説明を省略するもの
とする。
成された半導体基板上に形成されたＤＲＡＭの構成を詳
細に示す図である。ただし、図４中、先に説明した部分
には対応する参照符号を付し、その説明を省略するもの
とする。
【００２９】図３を参照するに、ＤＲＡＭは周知のフィ
ン型蓄積電極を有する構成のものであり、周辺回路領域
１０１にはセンスアンプ等を構成するトランジスタが、
またメモりセルアレイ領域１００にはメモリセルトラン
ジスタが、フィールド酸化膜４２により画成された活性
領域中に形成されている。このうち、周辺回路領域１０
１上のｎ型ウェル２１ａには、ｐチャネルトランジスタ
のソースあるいはドレインを形成するｐ+ 型の拡散領域
４１ａが、またｐ型ウェル２１ｃにはｎチャネルＭＯＳ
トランジスタのソースあるいはドレインを形成するｎ+
型の拡散領域４１ｂが形成されており、またこれらの拡
散領域の間に形成されたチャネル領域に対応して、ＭＯ
Ｓトランジスタのゲート電極を形成するポリシリコンパ
ターン４３が、基板表面上に図２（Ｇ）の工程で形成さ
れた酸化シリコン膜３０上に形成されている。勿論、酸
化シリコン膜３０はＭＯＳトランジスタのゲート酸化膜
として作用する。
ン型蓄積電極を有する構成のものであり、周辺回路領域
１０１にはセンスアンプ等を構成するトランジスタが、
またメモりセルアレイ領域１００にはメモリセルトラン
ジスタが、フィールド酸化膜４２により画成された活性
領域中に形成されている。このうち、周辺回路領域１０
１上のｎ型ウェル２１ａには、ｐチャネルトランジスタ
のソースあるいはドレインを形成するｐ+ 型の拡散領域
４１ａが、またｐ型ウェル２１ｃにはｎチャネルＭＯＳ
トランジスタのソースあるいはドレインを形成するｎ+
型の拡散領域４１ｂが形成されており、またこれらの拡
散領域の間に形成されたチャネル領域に対応して、ＭＯ
Ｓトランジスタのゲート電極を形成するポリシリコンパ
ターン４３が、基板表面上に図２（Ｇ）の工程で形成さ
れた酸化シリコン膜３０上に形成されている。勿論、酸
化シリコン膜３０はＭＯＳトランジスタのゲート酸化膜
として作用する。
【００３０】これに対し、メモりセルアレイ領域１００
においては、メモりセルトランジスタはｎ型ウェル２１
ｂ中に形成されたｐ型ウェル２１ｄ中に形成され、先に
も説明したように、ｐ型ウェル２１ｄは、 周辺回路領域
１０１あるいはメモリセルアレイ領域１００中の周辺領
域１００ａの基板表面レベルよりも低いリセス表面Ｓ
が、レベルＬに形成されている。ｐ型ウェル２１ｄ中に
は、フィールド酸化膜４２で画成された活性領域中に、
メモりセルトランジスタを形成するｎチャネルＭＯＳト
ランジスタのドレインとなるｎ+ 型拡散領域４１ｃと、
ソースとなるｎ+型拡散領域４１ｄとが形成されてお
り、ドレイン領域４１ｃからは、リセス表面Ｓ上に形成
された背の高いフィン型蓄積電極４６が上方に延在す
る。これに対し、ソース領域４１ｄ上には、ビット線を
構成するポリシリコンパターン４５が形成される。さら
に、ソース領域４１ｄとドレイン領域４１ｃの間のチャ
ネル領域に対応して、酸化シリコン膜３０により形成さ
れるゲート絶縁膜上に、ポリシリコンパターン４３より
なるゲート電極が形成される。また、メモリセルアレイ
領域１００中においては、ワード線を構成するポリシリ
コンパターン４４がフィールド酸化膜４２上を延在す
る。
においては、メモりセルトランジスタはｎ型ウェル２１
ｂ中に形成されたｐ型ウェル２１ｄ中に形成され、先に
も説明したように、ｐ型ウェル２１ｄは、 周辺回路領域
１０１あるいはメモリセルアレイ領域１００中の周辺領
域１００ａの基板表面レベルよりも低いリセス表面Ｓ
が、レベルＬに形成されている。ｐ型ウェル２１ｄ中に
は、フィールド酸化膜４２で画成された活性領域中に、
メモりセルトランジスタを形成するｎチャネルＭＯＳト
ランジスタのドレインとなるｎ+ 型拡散領域４１ｃと、
ソースとなるｎ+型拡散領域４１ｄとが形成されてお
り、ドレイン領域４１ｃからは、リセス表面Ｓ上に形成
された背の高いフィン型蓄積電極４６が上方に延在す
る。これに対し、ソース領域４１ｄ上には、ビット線を
構成するポリシリコンパターン４５が形成される。さら
に、ソース領域４１ｄとドレイン領域４１ｃの間のチャ
ネル領域に対応して、酸化シリコン膜３０により形成さ
れるゲート絶縁膜上に、ポリシリコンパターン４３より
なるゲート電極が形成される。また、メモリセルアレイ
領域１００中においては、ワード線を構成するポリシリ
コンパターン４４がフィールド酸化膜４２上を延在す
る。
【００３１】フィン型蓄積電極を有するＤＲＡＭでは、
ポリシリコンパターン４３〜４５は例えばＣＶＤ法によ
り堆積された酸化シリコン層中に埋込まれ、フィン型蓄
積電極４７は、かかる酸化シリコン層に、前記ドレイン
領域４１ｃに対応してコンタクトホール４６ａを形成
し、ポリシリコン層を前記酸化シリコン層上に、コンタ
クトホール４６ａを埋めるように堆積し、さらに堆積し
たポリシリコン層をパターニングすることにより形成さ
れる。蓄積電極４６上には酸化シリコンあるいはＳｉＮ
よりなる誘電体膜４７が、熱酸化工程あるいはＣＶＤ法
により、数ｎｍ程度の厚さに形成され、その上にポリシ
リコンよりなる対向電極４８が堆積される。さらに対向
電極４８を覆うように、基板全面にわたりＳＯＧ等の平
坦化絶縁膜４９ｂが形成される。さらに絶縁膜４９ａお
よび４９ｂには周辺回路領域１０１中の拡散領域４１
ａ，４１ｂに対応してコンタクトホールが形成され、コ
ンタクトホールを介して、Ａｌ等の導電体５０に接続さ
れる。また、平坦化絶縁膜上にはＡｌ等の導体パターン
５０が形成される。
ポリシリコンパターン４３〜４５は例えばＣＶＤ法によ
り堆積された酸化シリコン層中に埋込まれ、フィン型蓄
積電極４７は、かかる酸化シリコン層に、前記ドレイン
領域４１ｃに対応してコンタクトホール４６ａを形成
し、ポリシリコン層を前記酸化シリコン層上に、コンタ
クトホール４６ａを埋めるように堆積し、さらに堆積し
たポリシリコン層をパターニングすることにより形成さ
れる。蓄積電極４６上には酸化シリコンあるいはＳｉＮ
よりなる誘電体膜４７が、熱酸化工程あるいはＣＶＤ法
により、数ｎｍ程度の厚さに形成され、その上にポリシ
リコンよりなる対向電極４８が堆積される。さらに対向
電極４８を覆うように、基板全面にわたりＳＯＧ等の平
坦化絶縁膜４９ｂが形成される。さらに絶縁膜４９ａお
よび４９ｂには周辺回路領域１０１中の拡散領域４１
ａ，４１ｂに対応してコンタクトホールが形成され、コ
ンタクトホールを介して、Ａｌ等の導電体５０に接続さ
れる。また、平坦化絶縁膜上にはＡｌ等の導体パターン
５０が形成される。
【００３２】図３の構成のＤＲＡＭでは、メモリセル領
域１００において、リセス表面Ｓが、周辺回路領域１０
１の基板表面よりも低いレベルに形成されているため、
背の高いメモりセルキャパシタ４６を形成しても、平坦
化絶縁膜４９ｂの表面に現れる段差は大きくならない。
その結果、導体パターン５０を高い解像度を有する光学
系を使って露光しても、焦点深度の不足による露光パタ
ーンのぼけは生じない。
域１００において、リセス表面Ｓが、周辺回路領域１０
１の基板表面よりも低いレベルに形成されているため、
背の高いメモりセルキャパシタ４６を形成しても、平坦
化絶縁膜４９ｂの表面に現れる段差は大きくならない。
その結果、導体パターン５０を高い解像度を有する光学
系を使って露光しても、焦点深度の不足による露光パタ
ーンのぼけは生じない。
【００３３】図３の構成においては、メモリセル領域１
００中のｐ型ウェル２１ｄは、絶縁層４９ａおよび４９
ｂを貫通するコンタクトホール（図示せず）を介してバ
イアスされる。かかる構成においては、絶縁層４９ａお
よび４９ｂの厚さは必然的に厚くなってしまうため、高
い解像度でかかるコンタクトホールを形成することは困
難である。更に、Ａｌ等の導電体膜をカバレッジ良くホ
ール内に配することも困難である。これを防ぐためにコ
ンタクトホールを大きく形成することもできるが、ウェ
ルをバイアスするためのコンタクトホールは基板上で、
大きな面積を占有してしまう。
００中のｐ型ウェル２１ｄは、絶縁層４９ａおよび４９
ｂを貫通するコンタクトホール（図示せず）を介してバ
イアスされる。かかる構成においては、絶縁層４９ａお
よび４９ｂの厚さは必然的に厚くなってしまうため、高
い解像度でかかるコンタクトホールを形成することは困
難である。更に、Ａｌ等の導電体膜をカバレッジ良くホ
ール内に配することも困難である。これを防ぐためにコ
ンタクトホールを大きく形成することもできるが、ウェ
ルをバイアスするためのコンタクトホールは基板上で、
大きな面積を占有してしまう。
【００３４】図４はかかる問題点を解決した、本発明の
第２実施例によるＤＲＡＭを示す。ただし図４中、図３
と共通の部分には同一の参照符号を付し、説明を省略す
る。
第２実施例によるＤＲＡＭを示す。ただし図４中、図３
と共通の部分には同一の参照符号を付し、説明を省略す
る。
【００３５】図４を参照するに、メモリセルアレイ領域
１０１中のリセス面Ｓが形成された主領域１００ｂと、
周辺回路部１０１の基板表面と実質的に同じレベルに表
面を有する周辺領域１００ａとの間には、領域１００ａ
と１００ｂとの間に形成された段部Ｔを超えて、ｐ+ 型
の拡散領域４１ｅが形成される。拡散領域４１ｅは前記
リセス表面Ｓに対応したｐ型ウェル２１ｄから周辺領域
１００ａを構成するｎ型ウェル２１ｃまで延在し、絶縁
層４９ａ，４９ｂを貫通するコンタクトホール４９ｃお
よびこれに接続するＡｌ等の導電体５２を介して所定の
バイアス電圧を供給される。その結果、前記ｐ型ウェル
２１ｄも電極５２に供給されたバイアス電圧のレベルに
バイアスされる。その際、コンタクトホール４９は、周
辺領域１００ａに形成されるため深さが浅く、高解像度
の露光装置を使って、微細なパターンに、容易に露光を
行なうことが出来、更に、Ａｌ等の導電体のカバレッジ
も改善される。また、ｎ型ウェル２１ｃ中には、前記ｐ
+ 型拡散領域４１ｅに隣接して、ｎ+ 型の拡散領域４１
ｆが形成され、絶縁層４９ａ，４９ｂには、領域４１ｆ
に対応したコンタクトホール４９ｄが形成され、その結
果ｎ型ウェル２１ｃは、コンタクトホール４９ｄに接続
するＡｌ等の導電体５３に印加されたバイアス電圧に応
じてバイアスされる。コンタクトホール４９ｄもまた、
リセス表面Ｓを避けて形成されているため、深さが浅
く、微細なパターンに容易に露光することが出来、Ａｌ
等の導電体のカバレッジも問題とならない。
１０１中のリセス面Ｓが形成された主領域１００ｂと、
周辺回路部１０１の基板表面と実質的に同じレベルに表
面を有する周辺領域１００ａとの間には、領域１００ａ
と１００ｂとの間に形成された段部Ｔを超えて、ｐ+ 型
の拡散領域４１ｅが形成される。拡散領域４１ｅは前記
リセス表面Ｓに対応したｐ型ウェル２１ｄから周辺領域
１００ａを構成するｎ型ウェル２１ｃまで延在し、絶縁
層４９ａ，４９ｂを貫通するコンタクトホール４９ｃお
よびこれに接続するＡｌ等の導電体５２を介して所定の
バイアス電圧を供給される。その結果、前記ｐ型ウェル
２１ｄも電極５２に供給されたバイアス電圧のレベルに
バイアスされる。その際、コンタクトホール４９は、周
辺領域１００ａに形成されるため深さが浅く、高解像度
の露光装置を使って、微細なパターンに、容易に露光を
行なうことが出来、更に、Ａｌ等の導電体のカバレッジ
も改善される。また、ｎ型ウェル２１ｃ中には、前記ｐ
+ 型拡散領域４１ｅに隣接して、ｎ+ 型の拡散領域４１
ｆが形成され、絶縁層４９ａ，４９ｂには、領域４１ｆ
に対応したコンタクトホール４９ｄが形成され、その結
果ｎ型ウェル２１ｃは、コンタクトホール４９ｄに接続
するＡｌ等の導電体５３に印加されたバイアス電圧に応
じてバイアスされる。コンタクトホール４９ｄもまた、
リセス表面Ｓを避けて形成されているため、深さが浅
く、微細なパターンに容易に露光することが出来、Ａｌ
等の導電体のカバレッジも問題とならない。
【００３６】以上、本発明を好ましい実施例により説明
したが、本発明はかかる実施例に限定されるものではな
く、本発明の要旨内において様々な変形・変更が可能で
ある。
したが、本発明はかかる実施例に限定されるものではな
く、本発明の要旨内において様々な変形・変更が可能で
ある。
【００３７】
【発明の効果】本発明によれば、半導体基板中に多重ウ
ェル構造を形成するために使われるマスクを、半導体基
板中に前記多重ウェルに対応してリセス表面を形成する
際のマスクとしても使用するため、メモリセルアレイお
よび周辺回路部を覆う絶縁層の表面が平坦化された半導
体記憶装置を、より少ないマスク工程で形成することが
可能になる。かかる半導体記憶装置では、絶縁層の表面
が平坦化されているため、絶縁層表面上に、メモリセル
アレイと周辺回路部との間を延在する導体パターンを、
焦点深度は小さいが高い解像力を有する露光系により露
光することにより形成することが出来る。
ェル構造を形成するために使われるマスクを、半導体基
板中に前記多重ウェルに対応してリセス表面を形成する
際のマスクとしても使用するため、メモリセルアレイお
よび周辺回路部を覆う絶縁層の表面が平坦化された半導
体記憶装置を、より少ないマスク工程で形成することが
可能になる。かかる半導体記憶装置では、絶縁層の表面
が平坦化されているため、絶縁層表面上に、メモリセル
アレイと周辺回路部との間を延在する導体パターンを、
焦点深度は小さいが高い解像力を有する露光系により露
光することにより形成することが出来る。
【図１】（Ａ）〜（Ｅ）は、本発明の第１実施例による
ＤＲＡＭの製造工程を示す図（その一）である。
ＤＲＡＭの製造工程を示す図（その一）である。
【図２】（Ｆ）〜（Ｈ）は、本発明の第１実施例による
ＤＲＡＭの製造工程を示す図（その二）である。
ＤＲＡＭの製造工程を示す図（その二）である。
【図３】本発明の第１実施例によるＤＲＡＭの構造を示
す図である。
す図である。
【図４】本発明の第２実施例によるＤＲＡＭの構造を示
す図である。
す図である。
【図５】（Ａ）〜（Ｅ）は、基板中に多重ウェルを有
し、多重ウェルに対応してリセス表面を形成された従来
のＤＲＡＭの製造工程を示す図である。
し、多重ウェルに対応してリセス表面を形成された従来
のＤＲＡＭの製造工程を示す図である。
１１，２１ 半導体基板 １１ａ，１１ｂ，１１ｃ，１１ｄ，２１ａ，２１ｂ，２
１ｃ，２１ｄ，４１ａ，４１ｂ，４１ｃ，４１ｄ，４１
ｅ，４１ｆ 拡散領域 １２，２２，３０ 熱酸化膜 １３，１５，２３，２７ レジストパターン １４，１６，１７，２４，２８ ＳｉＮマスクパターン １８，２５，２９ 酸化膜 １９，３１ 絶縁膜 １９ａ コンタクトホール ２０ 電極 ４２ フィールド絶縁膜 ４３ ゲート電極 ４４ ワード線 ４５ ビット線 ４６ ポリシリコン蓄積電極 ４７ 誘電体膜 ４８ ポリシリコン対向電極 ４９ａ 酸化シリコン膜 ４９ｂ ＳＯＧ膜 ４９ｃ，４９ｄ コンタクトホール ５０ Ａｌ配線層 ５１，５２，５３ ポリシリコン電極 １００ メモリセルアレイ領域 １００ａ メモりセルアレイ周辺領域 １００ｂ メモリセルアレイ主領域 １０１ 周辺回路領域 ＭＣ メモリセルキャパシタ Ｓ リセス表面 Ｔ 段差部
１ｃ，２１ｄ，４１ａ，４１ｂ，４１ｃ，４１ｄ，４１
ｅ，４１ｆ 拡散領域 １２，２２，３０ 熱酸化膜 １３，１５，２３，２７ レジストパターン １４，１６，１７，２４，２８ ＳｉＮマスクパターン １８，２５，２９ 酸化膜 １９，３１ 絶縁膜 １９ａ コンタクトホール ２０ 電極 ４２ フィールド絶縁膜 ４３ ゲート電極 ４４ ワード線 ４５ ビット線 ４６ ポリシリコン蓄積電極 ４７ 誘電体膜 ４８ ポリシリコン対向電極 ４９ａ 酸化シリコン膜 ４９ｂ ＳＯＧ膜 ４９ｃ，４９ｄ コンタクトホール ５０ Ａｌ配線層 ５１，５２，５３ ポリシリコン電極 １００ メモリセルアレイ領域 １００ａ メモりセルアレイ周辺領域 １００ｂ メモリセルアレイ主領域 １０１ 周辺回路領域 ＭＣ メモリセルキャパシタ Ｓ リセス表面 Ｔ 段差部
Claims (7)
- 【請求項１】 第１の導電型を有する半導体基板表面の
第１の領域に、第２の導電型を有する第１のウェルを形
成する工程と；前記半導体基板表面上に、前記第１の領
域中に含まれる第２の領域を露出するようにマスクパタ
ーンを形成するマスク工程と；前記半導体基板の表面
に、前記第２の領域に対応して、前記マスクパターンを
マスクとして、前記第１の導電型を形成する不純物を導
入する不純物導入工程と；前記不純物を前記半導体基板
中において拡散させて、前記第１のウェルの内部に、前
記第２の領域に対応して、前記第１の導電型を有する第
２のウェルを形成する拡散工程と；前記マスクパターン
をマスクにして、前記基板の表面を酸化することによ
り、前記第２のウェル上に酸化物層を形成する酸化工程
と；前記酸化物層を除去することにより、前記半導体基
板上に、前記第２の領域に対応して、前記第１の領域の
表面よりも低い高さレベルにリセス表面を形成するリセ
ス工程とよりなることを特徴とする半導体記憶装置の製
造方法。 - 【請求項２】 前記拡散工程と前記酸化工程とは、実質
的に同時に実行されることを特徴とする請求項１記載の
半導体記憶装置の製造方法。 - 【請求項３】 さらに、前記リセス表面上にメモりセル
トランジスタと、対応するメモリセルキャパシタとを形
成することにより前記第２の領域にメモリセルアレイを
形成するメモりセルアレイ形成工程と；前記半導体基板
上に、前記メモリセルトランジスタおよびメモリセルキ
ャパシタを覆うように、平坦化された表面を有する絶縁
体層を形成する平坦化工程とを含むことを特徴とする請
求項１記載の半導体記憶装置の製造方法。 - 【請求項４】 さらに、前記半導体基板中に、前記リセ
ス表面から前記第１の領域の表面まで延在するように、
導電領域を形成する工程と；前記平坦化工程で形成され
た絶縁層中に、前記第１の領域に対応して前記導電領域
を露出するように、コンタクトホールを形成する工程
と；前記露出された導電領域に電気的に接続されるよう
に、前記コンタクトホールを埋める電極を形成する工程
とを特徴とする請求項３記載の半導体記憶装置の製造方
法。 - 【請求項５】 前記第１のウェルを形成する工程は、前
記半導体基板表面上に、前記第１の領域を露出するよう
に、前記マスクパターンとは別の第２のマスクパターン
を形成する工程と；前記第２のマスクパターンをマスク
として、前記半導体基板中の前記第１の領域に、前記半
導体基板中において第２の導電型を形成する不純物を導
入する工程と；前記第２の導電型を形成する不純物を前
記第１の領域において拡散させる工程とを含むことを特
徴とする請求項１記載の半導体記憶装置の製造方法。 - 【請求項６】 さらに、前記第２のマスクパターンをマ
スクとして前記半導体基板を酸化して、前記第１の領域
に前記半導体基板表面を覆うように酸化膜を形成する工
程と；前記第２のマスクパターンを前記第３の領域から
除去する工程と；前記第３の領域に、前記酸化膜をマス
クとして、前記半導体基板中で第１の導電型を形成する
不純物を導入する工程と；前記第１の導電型を形成する
不純物を前記第３の領域において拡散させる工程とを含
み、前記第１の領域を覆う酸化膜を形成する工程は、前
記第１の領域において前記第２の導電型を形成する不純
物を拡散させる工程と同時に実行されることを特徴とす
る請求項５記載の半導体記憶装置の製造方法。 - 【請求項７】 周辺回路部を形成された周辺回路領域
と、メモリセルアレイを形成されたメモりセルアレイ領
域とを画成された半導体基板を有する半導体記憶装置に
おいて；前記半導体基板中に前記メモリセルアレイ領域
に対応して形成された、第１のレベルに第１の表面を有
する第１の導電型の第１のウェルと；前記第１のウェル
の内部に形成され、前記第１の導電型とは逆の第２の導
電型を有し、前記第１のレベルよりも低い第２のレベル
に前記第１の表面から段差部で隔てられた第２の表面を
有する第２のウェルと；前記第２のウェル上に形成され
たメモリセルトランジスタと；前記第２のウェル上に、
前記第２の表面から上方に延在するように形成されたメ
モリセルキャパシタと；前記メモリセルアレイ領域上に
形成され、前記メモリセルトランジスタと前記メモリセ
ルキャパシタとを覆う絶縁膜と；前記半導体基板中に、
前記第２の表面から前記第１の表面に、前記段差部を超
えて延在するように形成された導電領域と；前記絶縁膜
中に、前記第１の表面に対応して形成され、前記導電領
域を露出するコンタクトホールと；前記導電領域に前記
第１の表面で接続され、前記コンタクトホールを埋める
電極とよりなることを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6031611A JPH07240473A (ja) | 1994-03-01 | 1994-03-01 | 半導体記憶装置およびその製造方法 |
| US08/355,489 US5496758A (en) | 1994-03-01 | 1994-12-14 | Fabrication process of a semiconductor memory device having a multiple well structure in a recessed substrate |
| KR1019950000440A KR0148072B1 (ko) | 1994-03-01 | 1995-01-12 | 반도체 기억장치 및 그의 제조방법 |
| US08/561,287 US5610854A (en) | 1994-03-01 | 1995-11-21 | Semiconductor memory device and fabrication process thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6031611A JPH07240473A (ja) | 1994-03-01 | 1994-03-01 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07240473A true JPH07240473A (ja) | 1995-09-12 |
Family
ID=12336008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6031611A Withdrawn JPH07240473A (ja) | 1994-03-01 | 1994-03-01 | 半導体記憶装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5496758A (ja) |
| JP (1) | JPH07240473A (ja) |
| KR (1) | KR0148072B1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5534457A (en) * | 1995-01-20 | 1996-07-09 | Industrial Technology Research Institute | Method of forming a stacked capacitor with an "I" shaped storage node |
| US5550078A (en) * | 1995-06-28 | 1996-08-27 | Vanguard International Semiconductor Corp. | Reduced mask DRAM process |
| JPH0969494A (ja) * | 1995-08-31 | 1997-03-11 | Texas Instr Japan Ltd | 半導体装置の製造方法 |
| US5547893A (en) * | 1995-12-27 | 1996-08-20 | Vanguard International Semiconductor Corp. | method for fabricating an embedded vertical bipolar transistor and a memory cell |
| US5828120A (en) * | 1996-02-23 | 1998-10-27 | Nippon Steel Corporation | Semiconductor device and production method thereof |
| JP3075211B2 (ja) * | 1996-07-30 | 2000-08-14 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR19980057003A (ko) * | 1996-12-30 | 1998-09-25 | 김영환 | 반도체 메모리 디바이스 및 그 제조방법 |
| JPH10199896A (ja) * | 1997-01-07 | 1998-07-31 | Fujitsu Ltd | 半導体装置の製造方法および半導体装置 |
| US6838320B2 (en) * | 2000-08-02 | 2005-01-04 | Renesas Technology Corp. | Method for manufacturing a semiconductor integrated circuit device |
| US6475927B1 (en) * | 1998-02-02 | 2002-11-05 | Micron Technology, Inc. | Method of forming a semiconductor device |
| US6143601A (en) * | 1998-12-09 | 2000-11-07 | United Microelectronics Corp. | Method of fabricating DRAM |
| US7490774B2 (en) * | 2003-11-13 | 2009-02-17 | Metrologic Instruments, Inc. | Hand-supportable imaging based bar code symbol reader employing automatic light exposure measurement and illumination control subsystem integrated therein |
| JP4881552B2 (ja) * | 2004-09-09 | 2012-02-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US20110121372A1 (en) * | 2009-11-24 | 2011-05-26 | Qualcomm Incorporated | EDRAM Architecture |
| US8637954B2 (en) * | 2010-10-25 | 2014-01-28 | Infineon Technologies Ag | Integrated circuit technology with different device epitaxial layers |
| US8890551B2 (en) * | 2011-11-01 | 2014-11-18 | United Microelectronics Corp. | Test key structure and method for measuring step height by such test key structure |
| CN111710719A (zh) * | 2020-06-23 | 2020-09-25 | 杰华特微电子（杭州）有限公司 | 横向双扩散晶体管及其制造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4561170A (en) * | 1984-07-02 | 1985-12-31 | Texas Instruments Incorporated | Method of making field-plate isolated CMOS devices |
| US4696092A (en) * | 1984-07-02 | 1987-09-29 | Texas Instruments Incorporated | Method of making field-plate isolated CMOS devices |
| US5286666A (en) * | 1986-06-18 | 1994-02-15 | Hitachi, Ltd. | Method of producing semiconductor memory device |
| JPH0821682B2 (ja) * | 1987-04-24 | 1996-03-04 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JP2845493B2 (ja) * | 1988-06-24 | 1999-01-13 | 株式会社東芝 | 半導体装置 |
| JP3017809B2 (ja) * | 1991-01-09 | 2000-03-13 | 株式会社東芝 | アナログ・デジタル混載半導体集積回路装置 |
| JP2921773B2 (ja) * | 1991-04-05 | 1999-07-19 | 三菱電機株式会社 | 半導体装置の配線接続構造およびその製造方法 |
| US5411908A (en) * | 1992-05-28 | 1995-05-02 | Texas Instruments Incorporated | Flash EEPROM array with P-tank insulated from substrate by deep N-tank |
-
1994
- 1994-03-01 JP JP6031611A patent/JPH07240473A/ja not_active Withdrawn
- 1994-12-14 US US08/355,489 patent/US5496758A/en not_active Expired - Lifetime
-
1995
- 1995-01-12 KR KR1019950000440A patent/KR0148072B1/ko not_active IP Right Cessation
- 1995-11-21 US US08/561,287 patent/US5610854A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5496758A (en) | 1996-03-05 |
| US5610854A (en) | 1997-03-11 |
| KR0148072B1 (ko) | 1998-08-01 |
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| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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