JPH0969494A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH0969494A
JPH0969494A JP7248633A JP24863395A JPH0969494A JP H0969494 A JPH0969494 A JP H0969494A JP 7248633 A JP7248633 A JP 7248633A JP 24863395 A JP24863395 A JP 24863395A JP H0969494 A JPH0969494 A JP H0969494A
Authority
JP
Japan
Prior art keywords
impurity
mask
region
element region
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7248633A
Other languages
English (en)
Inventor
Yuji Ezaki
祐治 江崎
Shinya Nishio
伸也 西尾
Fumiaki Saito
文昭 斎藤
Hideo Nagasawa
英夫 長澤
Toshiyuki Kaeriyama
敏行 帰山
Seishiyu Chiyou
成洙 趙
Hisao Asakura
久雄 朝倉
Jun Murata
純 村田
Yoshitaka Tadaki
芳隆 只木
Toshihiro Sekiguchi
敏宏 関口
Keizo Kawakita
恵三 川北
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Texas Instruments Japan Ltd
Original Assignee
Hitachi Ltd
Texas Instruments Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Texas Instruments Japan Ltd filed Critical Hitachi Ltd
Priority to JP7248633A priority Critical patent/JPH0969494A/ja
Priority to US08/708,104 priority patent/US6077735A/en
Priority to KR1019960037982A priority patent/KR100424597B1/ko
Priority to TW086100648A priority patent/TW335535B/zh
Publication of JPH0969494A publication Critical patent/JPH0969494A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
    • H01L21/76218—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers introducing both types of electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers, e.g. for isolation of complementary doped regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 ＬＯＣＯＳによる残留応力の除去と深いウエ
ルの形成とを少ない工程数で効果的に両立させ、不純物
濃度のコントロールを容易に行え、また、微細パターン
にも有利である半導体装置の製造方法を提供すること。 【解決手段】 半導体基板（例えばＰ- 型シリコン基板
１）の一主面に素子領域分離用の選択酸化物層（例えば
選択酸化膜43）を形成する工程と、この選択酸化物層を
含む表面上にマスク（例えはフォトレジスト47）を形成
し、このマスクの開口部から前記半導体基板とは逆導電
型の不純物（例えばリン）を前記半導体基板に導入する
工程と、高温処理によって、前記の導入された不純物に
よる深いウエル（例えばＮ型ディープウエル50）を形成
すると同時に前記選択酸化物層をアニールする工程とを
有する、半導体装置の製造方法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置、特に高
密度ＶＬＳＩ（Very large−scaled integratedcircui
t)等の半導体集積回路装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】従来、半導体集積回路装置においては、
ＬＯＣＯＳ（Local oxidation of silicon）法による選
択酸化膜又はフィールド酸化膜によって半導体基板を各
素子領域に分離し、それぞれの素子領域に必要な素子を
作り込んでいる。
【０００３】図21〜図30には、そうしたＬＯＣＯＳ絶縁
法を用いた製造プロセスの一例を、例えばＤＲＡＭ（Dy
namic random access memory）の周辺回路部について示
している。
【０００４】即ち、まず図21に示すように、Ｐ- 型シリ
コン基板１の一主面に薄いＳｉＯ2膜２を形成し、この
上にシリコンナイトライドからなるマスク３を選択的に
形成し、Ｎ型ウエルの領域を規定する。そして、基板１
と逆導電型のＮ型不純物であるリンのイオンビーム４を
照射し、マスク３の開口部５から基板１内に不純物をイ
オン注入し、Ｎ型ウエル６を形成する。
【０００５】次いで、図22に示すように、水蒸気雰囲気
中での熱酸化によって、Ｎ型ウエル６上に厚いＳｉＯ2
層７を選択的に成長させる。
【０００６】次いで、図23に示すように、ナイトライド
マスク３を除去した後、ＳｉＯ2 層７をマスクとして、
基板１と同じ導電型のＰ型不純物であるボロンのイオン
ビーム８を照射し、Ｎ型ウエル６に隣接してＰ型ウエル
９をセルフアライン（自己整合的）に形成する（このウ
エル９は不純物の固相拡散でも形成可能）。そして、11
00〜1200℃という高温でのアニールによって、各ウエル
６及び９の各不純物を拡散させ、目的とする深さ及び不
純物濃度にする。
【０００７】次いで、図24に示すように、表面のＳｉＯ
2 層７及び２をエッチングで除去する。この結果、両ウ
エル６−９間には例えば1000〜1500Åの段差10が形成さ
れる。
【０００８】次いで、図25に示すように、表面酸化膜11
の形成後に、両ウエル６−９間の段差10を目印にして、
ウエル６及び９上にシリコンナイトライドからなる耐酸
化マスク12を所定パターンに形成する。そして、このマ
スク12を用いてＬＯＣＯＳ酸化し、各ウエルの周辺部に
フィールドＳｉＯ2 層13を選択的に形成する。
【０００９】次いで、図26に示すように、チャネルスト
ッパ形成用にフォトレジストマスク14を所定パターンに
形成し、Ｐ型不純物であるボロンのイオンビーム15を照
射し、マスク14の開口部16からＳｉＯ2 層13を通してＰ
型ウエル９の周辺部にＰ+ 型イオン注入領域であるチャ
ネルストッパ17を選択的に形成する。
【００１０】次いで、図27に示すように、フォトレジス
トマスク14を除去して別のフォトレジストマスク18を形
成し、Ｎ型不純物であるリンのイオンビーム19を照射
し、マスク18の開口部20からＳｉＯ2 層13を通してＮ型
ウエル６の周辺部にＮ+ 型イオン注入領域であるチャネ
ルストッパ21を選択的に形成する。
【００１１】次いで、図28に示すように、各ウエル６及
び９の表面にゲート酸化膜22を成長させた後、ポリシリ
コンゲート電極23及び24、ＳｉＯ2 層25、ナイトライド
サイドウォール26をそれぞれ形成する。そして、Ｎ型ウ
エル６上をフォトレジストマスク27で覆い、Ｎ型不純物
であるリンのイオンビーム28を照射し、Ｐ型ウエル９内
にＮ+ 型不純物注入領域（ソース又はドレイン領域）29
及び30をセルフアラインに形成する。
【００１２】次いで、図29に示すように、フォトレジス
トマスク27を除去して別のフォトレジストマスク31を形
成し、Ｐ型不純物であるボロンのイオンビーム32を照射
し、Ｎ型ウエル６内にＰ+ 型不純物注入領域（ソース又
はドレイン領域）33及び34をセルフアラインに形成す
る。
【００１３】次いで、図30に示すように、全面に被着し
た絶縁層35に対し、各不純物注入領域29、30、33、34上
にコンタクトホール36をそれぞれ形成し、これらに各電
極37、38、39、40（ソース又はドレイン電極）を被着す
る。こうして、Ｐ型ウエル９上にはＮチャネルＭＯＳＦ
ＥＴ（Metal oxide semiconductor field effect trans
istor)Ｔｒ1 を作製し、Ｎ型ウエル６上にはＰチャネル
ＭＯＳＦＥＴ Ｔｒ2を作製する。
【００１４】しかしながら、上記した製造プロセスは、
次の如き問題点（ａ）〜（ｅ）を有している。
【００１５】（ａ）両ウエル６及び９に必要な素子（こ
こではＭＯＳトランジスタＴｒ1 、Ｔｒ2 ）を作り込む
ために要する工程数が多く、工程が繁雑化する。
【００１６】（ｂ）上記したＬＯＣＯＳによる選択酸化
膜７や13は、その先端部が鳥のくちばし状の形状（バー
ズビーク）Ａとなる。このバーズビーク領域Ａの残留応
力は電流リーク等の原因となり、半導体装置の信頼性若
しくは電気的特性の劣化を生じ易いため、高温アニール
処理によって残留応力を除去する必要がある。しかし、
上記の製造プロセスでは、両ウエル６及び９を形成した
後に、ＬＯＣＯＳによる選択酸化膜13を形成しているの
で、実際には、このＬＯＣＯＳ後に高温アニール処理を
追加する必要があり、工程数が増加する。このようなア
ニール処理は、図22に示したＬＯＣＯＳによる厚い酸化
膜７の形成後にも必要とされるので、ＬＯＣＯＳ後のア
ニール処理は少なくとも２回は必要である。
【００１７】（ｃ）ＬＯＣＯＳによる選択酸化膜13を形
成する工程（図24及び図25）において両ウエル６−９間
に段差10が生じ、この段差がその後の工程でも残るた
め、微細パターン化にとって不利である。例えば、図28
に示したポリシリコンゲート電極23及び24のパターニン
グ時に、使用するフォトレジストのパターン露光のフォ
ーカスを両ウエルの一方に合わせざるを得ないため、他
方のウエルではデフォーカス状態となる。この結果、ゲ
ート電極23及び24のいずれか一方が設計通りのパターニ
ングを行えないことになる。
【００１８】（ｄ）ウエル６及び９を形成するのに必要
とされる不純物濃度プロファイルと、各ウエルに設ける
トランジスタＴｒ1 及びＴｒ2 のしきい値電圧に必要と
される不純物濃度プロファイルとを一致させることは困
難である。即ち、図21及び図23に示したイオン注入後
に、実際には、打ち込まれた不純物を表面側から熱拡散
（ウエル拡散）させてウエル６及び９をそれぞれ形成し
ているので、ウエルの表面と内部とで不純物濃度が変化
してしまうからである。
【００１９】（ｅ）このため、所望のしきい値電圧で動
作するトランジスタを得るには、ウエル上にしきい値電
圧制御用の拡散マスクを別に形成し、必要な不純物を改
めて拡散する必要があり、また、異なるしきい値電圧の
トランジスタを得るには各々の拡散マスクが必要とな
る。従って、マスク枚数が増え、製造工程も複雑とな
る。
【００２０】
【発明が解決しようとする課題】本発明の目的は、上記
したＬＯＣＯＳによる残留応力の除去と、深いウエルの
形成とを少ない工程数で効果的に両立させ、不純物濃度
のコントロールも容易に行え、また、微細パターンにも
有利である半導体装置の製造方法を提供することにあ
る。
【００２１】
【課題を解決するための手段】即ち、本発明は、半導体
基板（例えば後述のＰ- 型シリコン基板１）の一主面に
素子領域分離用の選択酸化物層（例えば後述の選択酸化
膜43）を形成する工程と、この選択酸化物層を含む表面
上にマスク（例えば後述のフォトレジスト47）を形成
し、このマスクの開口部から前記半導体基板とは逆導電
型の不純物（例えばリン）を前記半導体基板に導入する
工程と、高温処理によって、前記の導入された不純物に
よる深いウエル（例えば後述のＮ型ディープウエル50）
を形成すると同時に前記選択酸化物層をアニールする工
程とを有する、半導体装置の製造方法に係るものであ
る。
【００２２】この製造方法によれば、素子分離用の選択
酸化物層を形成した後に、半導体基板に逆導電型の不純
物を導入し、更に高温処理によって深いウエルの形成と
同時に選択酸化物層のアニールを行っているので、選択
酸化物層による残留応力を除去できると共に、深いウエ
ルを活性化して所望のウエル濃度としきい値電圧とを得
ることができ、しかも、これらをその後の高温アニール
処理の付加やしきい値電圧調整の不純物拡散を行うこと
なしに実現し、工程数を減らすことができる。また、選
択酸化は深いウエルの形成時に１回行うだけでよいの
で、選択酸化物層で分離された素子領域間の表面は同一
面上に保持されることになり、パターン露光を高精度に
行え、ゲート電極等の微細パターン化が可能となる。
【００２３】このように、本発明の製造方法は、既述し
た従来の技術と比べて、半導体基板に対する応力を緩和
した安定なＬＯＣＯＳ絶縁（選択酸化物層による絶縁）
構造を提供できると共に、ＬＯＣＯＳ後の高温アニール
は製造プロセスの初期段階で行えばよく、かつその際に
深いウエルの形成と同時にウエル内のしきい値電圧を調
整できるためにしきい値電圧調整用の拡散マスクや工程
を省略することができる。
【００２４】
【発明の実施の形態】本発明の製造方法において、望ま
しい実施態様としては、半導体装置製造の初期段階で高
温プロセスによりＬＯＣＯＳ（選択酸化物層の形成）を
行った後、このＬＯＣＯＳ領域を目印（マーク）にし
て、深い領域まで延びるウエル（深いウエル：Ｄ−ＷＥ
ＬＬ）のイオン注入を行い、その後、Ｄ−ＷＥＬＬを例
えば1200℃、窒素雰囲気中で３時間アニール処理するこ
とによってウエルを活性化せしめ、所望のしきい値電圧
で動作するトランジスタの形成領域とする。
【００２５】更に、基板上にマスクを施し、例えばＤＲ
ＡＭのセル周辺回路部のトランジスタのためのウエルを
形成し、２若しくは３種類のしきい値電圧を有するトラ
ンジスタを容易に得ることができる。
【００２６】この場合、選択酸化物層によって、深いウ
エルを形成する第１の素子領域（例えば後述のＤＲＡＭ
のメモリセル領域46）と深いウエルを形成しない第２の
素子領域（例えば後述のセル周辺回路部のＮチャネルＭ
ＯＳトランジスタ形成領域44）とをそれぞれ形成した
後、前記選択酸化物層を含む表面上にマスクを形成し、
前記マスクの開口部から前記第２の素子領域と前記深い
ウエルとに半導体基板と同一導電型の不純物（例えばボ
ロン）を導入し、シート抵抗を低下させるための低抵抗
埋め込み領域（例えば後述のＰ型領域56、66）を形成
し、しかる後に、前記マスクをそのまま用いて前記不純
物と同一導電型の不純物（例えばボロン）を前記低抵抗
埋め込み領域に導入し、素子間を分離するための不純物
導入領域（例えば後述のＰ+ 型チャネルストッパ57、6
7）を形成し、更に、前記マスクをそのまま用いて前記
同一導電型の不純物（例えばボロン）を前記不純物導入
領域に導入し、表面不純物濃度（特にトランジスタのし
きい値）を規定することが望ましい。
【００２７】即ち、上記の不純物の導入を同じマスク下
で少なくとも３回行うことによって、これらの導入不純
物量のトータルで表面不純物濃度の基準値（特に、最小
のしきい値電圧であるnatural Ｖｔ）が得られるように
予め設定しておけば、従来の技術のように表面濃度と内
部の濃度とが異なることにより所望のＶｔが得られない
ことはなく、必ず目的とする表面濃度（即ちnatural Ｖ
ｔ）が得られる。しかも、しきい値電圧調整用の付加的
な不純物拡散は不要となる。そして、naturalＶｔに対
して高い種々のＶｔ（標準Ｖｔや high Ｖｔ）が必要な
ときは、不純物導入を適宜行えばよいが、上記のnatura
l Ｖｔ調整用の不純物の導入は不要であるため、異なる
しきい値電圧（例えば、natural Ｖｔをはじめ標準Ｖ
ｔ、 highＶｔ）で動作するトランジスタのために必要
とされるマスクの数及び工程を簡略化することができ
る。
【００２８】この場合、上記の第２の素子領域に加えて
第３の素子領域（例えば後述のセル周辺回路部のＰチャ
ネルＭＯＳトランジスタ形成領域45）を形成し、この第
３の素子領域には、上記の深いウエルを形成せずかつ半
導体基板と同一導電型の不純物を導入しないが、選択酸
化物層を含む表面上に形成したマスクの開口部から前記
半導体基板とは逆導電型の不純物（例えばリン）を導入
して不純物導入領域（例えば後述のＮ型領域61）を形成
し、更に、前記マスクをそのまま用いて前記逆導電型の
不純物（例えばリン）を前記不純物導入領域に導入し、
素子間を分離するための不純物導入領域（例えば後述の
Ｎ+ 型チャネルストッパ63）を形成することができる。
【００２９】このように、逆導電型の不純物の導入によ
っても、半導体基板の不純物濃度との部分的相殺によっ
て所望の表面不純物濃度がやはり得られ、また、素子分
離用の不純物導入を併せて行うことができる。
【００３０】なお、上記した各導電型の不純物を導入し
た後は、導入領域の活性化のために、導入された不純物
の濃度変化が実質的に生じないようにアニールすること
が望ましい。このアニールの条件は、例えば1000℃、30
分間を適用してよい。
【００３１】本発明の製造方法によって、上記した第１
の素子領域と第２の素子領域とに半導体基板とは逆導電
型チャネルの絶縁ゲート型電界効果トランジスタ（例え
ば後述のＮチャネルＭＯＳトランジスタＴＲ1 、Ｔ
Ｒ3 ）をそれぞれ形成し、第３の素子領域には半導体基
板とは同一導電型チャネルの絶縁ゲート型電界効果トラ
ンジスタ（例えば後述のＰチャネルＭＯＳトランジスタ
ＴＲ2 ）を形成することができる。
【００３２】
【実施例】以下、本発明の実施例について説明する。
【００３３】図１〜図20は、本発明をＤＲＡＭに適用し
た実施例を示すものである。
【００３４】本実施例によるＤＲＡＭはメモリセルアレ
イ部ＭＡとセル周辺回路部ＰＣとを有していて、その製
造には、まず図１に示すように、不純物濃度が例えば１
×1015個／cm3 のＰ- 型シリコン基板１の一主面に薄い
ＳｉＯ2 膜41を形成し、この上にシリコンナイトライド
からなるＬＯＣＯＳ用の耐酸化マスク42を所定パターン
に形成する。
【００３５】次いで、図２に示すように、ＬＯＣＯＳ法
（酸化温度例えば1100℃）によってフィールドＳｉＯ2
膜43を厚さ例えば4000Åに選択的に形成し、各素子領域
44、45、46をそれぞれ形成する。また、ＳｉＯ2 膜43を
更に垂直エッチングして、直接モート領域（素子領域）
とし、バーズビークを除去しつつ回路の高集積化を図る
ことができる。
【００３６】次いで、図３に示すように、マスク42の除
去後に、周辺回路部ＰＣの素子領域44及び45をフォトレ
ジスト47でマスクする一方、メモリセルアレイ部ＭＡは
露出させ、マスク47の開口部48からＮ型不純物、例えば
リンのイオンビーム49を照射する。これによって、基板
１の深い位置にＮ型不純物49を例えば 500keＶの高エネ
ルギー、６×1012個／cm2 のドーズ量でイオン注入し、
深いウエル（ディープウエル）用の領域50を規定する。
この注入イオン49は、フィールドＳｉＯ2 膜43下にも打
ち込まれる。
【００３７】次いで、不活性ガス、例えば窒素雰囲気中
で約1200℃の温度で３時間高温アニールする。これによ
って、図４に示すように、基板１には上記注入不純物49
による深いＮ型のウエル50を活性化し、例えば２×1016
個／cm3 の不純物濃度に形成する。この時、熱酸化（Ｌ
ＯＣＯＳ）によって形成された上記のフィールドＳｉＯ
2 膜43による残留応力を十二分に緩和できる。
【００３８】次いで、図５に示すように、周辺回路部Ｐ
Ｃの素子領域45のみをフォトレジストマスク51で覆い、
その開口部52から、Ｐ型不純物、例えばボロンのイオン
ビーム53を例えば 300keＶの高エネルギー、８×1012個
／cm2 のドーズ量で各素子領域44（Ｐ- 型基板１）及び
46（Ｎ型ディープウエル50）に比較的深く打ち込む。こ
れは、Ｐ型ウエル56、66のシート抵抗を下げかつ後述の
レトログレードな濃度プロファイルを形成するためのも
のであり、ボロンのイオン注入１（ＢＰ１）と称するこ
とがある。
【００３９】次いで、図６に示すように、上記のマスク
51をそのまま用いて、Ｐ型不純物、例えばボロンのイオ
ンビーム54を上記のイオンビーム53よりも低いエネルギ
ー、例えば 180keＶのエネルギー、６×1012個／cm2 の
ドーズ量で各素子領域44及び46に打ち込む。これは、素
子間分離用のＰ+ 型チャネルストッパ57、67を形成する
ためのものであり、ボロンのイオン注入２（ＢＰ２）と
称することがある。
【００４０】次いで、図７に示すように、上記のマスク
51を更にそのまま用いて、Ｐ型不純物、例えばボロンの
イオンビーム55を上記のイオンビーム54より更に低いエ
ネルギー、例えば20keＶのエネルギー、２×1012個／cm
2 のドーズ量で各素子領域44及び46に打ち込む。これ
は、上記のイオン注入53（ＢＰ１）及び54（ＢＰ２）の
各ドーズ量と相乗して素子領域のウエル表面不純物濃度
を normal Ｖｔが得られるように規定するためのもので
あり、ボロンのイオン注入３（ＢＰ３）と称することが
ある。
【００４１】次いで、図８に示すように、上記のマスク
51を除去した後に素子領域44及び46をフォトレジストマ
スク58で覆い、その開口部59から、Ｎ型不純物、例えば
リンのイオンビーム60を例えば 500keＶのエネルギー、
２×1013個／cm2 のドーズ量で素子領域45に比較的深く
打ち込む。これは、Ｎ型ウエル61のシート抵抗を下げか
つ後述のレトログレードな濃度プロファイルを形成する
ためのものであり、リンのイオン注入１（ＢＮ１）と称
することがある。
【００４２】次いで、図９に示すように、上記のマスク
58をそのまま用いて、Ｎ型不純物、例えばリンのイオン
ビーム62を上記のイオンビーム60よりも低いエネルギ
ー、例えば 250keＶのエネルギー、５×1012個／cm2 の
ドーズ量で素子領域45に打ち込む。これは、素子間分離
用のＮ+ 型チャネルストッパ63を形成するためのもので
あり、リンのイオン注入２（ＢＮ２）と称することがあ
る。
【００４３】この場合も、上記のイオン注入60（ＢＮ
１）及び62（ＢＮ２）の各ドーズ量が相乗的に作用して
素子領域の所望のウエル表面不純物濃度が得られるよう
に規定できる。
【００４４】次いで、図10に示すように、上記のマスク
58を除去した後に全素子領域に対して、不活性ガス、例
えば窒素雰囲気中で約1000℃の温度で30分間アニールす
る。これによって、上記の不純物注入された各領域を活
性化し、素子領域44及び46ではＰ- 型基板１上にＰ型ウ
エル56、66とＰ+ 型チャネルストッパ57、67、更には所
望の不純物濃度を示す表面領域64、65をそれぞれ形成
し、いわば３重ウエルを形成すると同時に、素子領域45
ではＰ- 型基板１に上記のＰ型ウエル56に隣接したＮ型
ウエル61、Ｎ+ 型チャネルストッパ63及び所望の不純物
濃度を示す表面領域68をそれぞれ形成する。ここで、表
面不純物濃度として、素子領域44では１×1017個／c
m3 、素子領域45では３×1017個／cm3 、素子領域46で
は８×1016個／cm3 を得ることができる。
【００４５】この場合、アニールを上記の条件で行うた
めに、各不純物注入領域の濃度プロファイルは実質的に
変化しないので、上記の表面濃度等はイオン注入ＢＰ
１、ＢＰ２、ＢＰ３及びＢＮ１、ＢＮ２の各ドーズ量に
よって一義的に規定することができる。特に、素子領域
44では、ＢＰ１とＢＰ２とＢＰ３の組み合わせによっ
て、そこに設けるＮチャネルＭＯＳトランジスタのしき
い値が常に最小値（natural Ｖｔ）を示すように規定す
ることができる。
【００４６】また、素子領域44の表面濃度として上記の
natural Ｖｔに固定するために、図11に示すように、素
子領域45及び46をフォトレジストマスク69で覆い、この
開口部70からＰ型不純物、例えばボロンのイオンビーム
71を注入することができる。但し、これは、既にＢＰ
１、ＢＰ２及びＢＰ３で決定されたnatural Ｖｔを固定
するためのものであって、従来のようなしきい値調整の
ためのイオン注入とは本質的に異なる。
【００４７】このように各ウエルを形成した後は、図12
に示すように、各ウエル56、61及び66の表面にゲート酸
化膜72を成長させた後、常法に従って、ポリシリコンゲ
ート電極（ワードライン）73、74及び77、ＳｉＯ2 層75
を所定パターンにそれぞれ形成する。
【００４８】次いで、図13に示すように、各ポリシリコ
ンゲート電極の側面を酸化処理して側面もＳｉＯ2 膜78
で保護した状態で、ナイトライドサイドウォール76を各
ゲート電極の側方にそれぞれ形成する。そして、Ｎ型ウ
エル61上をフォトレジストマスク87で覆い、その開口部
81からＮ型不純物、例えば砒素又はリンのイオンビーム
88を照射し、Ｐ+ 型領域57及び67内にＮ+ 型不純物注入
領域（ソース又はドレイン領域）79、80及び89、90をセ
ルフアラインに形成する。
【００４９】次いで、図14に示すように、フォトレジス
トマスク87を除去して素子領域44及び46上に別のフォト
レジストマスク91を形成し、その開口部91ＡからＰ型不
純物、例えばボロンのイオンビーム92を照射し、Ｎ+ 型
領域63内にＰ+ 型不純物注入領域（ソース又はドレイン
領域）93及び94をセルフアラインに形成する。
【００５０】次いで、図15に示すように、全面にＣＶＤ
（Chemical vapor deposition : 化学的気相成長法）で
被着したＳｉＯ2 絶縁層95を素子領域46において選択的
にエッチングし、Ｎ+ 型領域90上にコンタクトホール96
を形成した後、ＣＶＤで成膜したポリシリコンをパター
ニングしてコンタクトホール96にポリシリコンストレー
ジノード電極97を被着し、更に全面に誘電体膜（例えば
シリコンナイトライド膜）98、ポリシリコンプレート電
極99をＣＶＤによって順次形成する。
【００５１】次いで、図16に示すように、素子領域46に
おいてＮ+ 型領域89上のプレート電極99、誘電体膜98及
び絶縁層95を選択的にエッチングし、コンタクトホール
100を形成した後、全面にＣＶＤで被着したＳｉＯ2 絶
縁層101 をエッチバックしてＮ+ 型領域89を露出させ
る。そして、全面にスパッタリングによってタングステ
ンビットライン102 を被着し、メモリセルＭＣを完成す
る。
【００５２】次いで、図17に示すように、周辺回路部の
各層 102、 101、99及び98を順次エッチングで除去した
後、全面にＣＶＤで被着したＳｉＯ2 絶縁層103 に対
し、各不純物注入領域79、80、93、94上にコンタクトホ
ール106 をそれぞれ形成し、これらに各電極 107、 10
8、 109、110(ソース又はドレイン電極）を被着する。
こうして、周辺回路部ＰＣでは、Ｐ型ウエル56上にはＮ
チャネルＭＯＳＦＥＴ ＴＲ1 を作製し、Ｎ型ウエル61
上にはＰチャネルＭＯＳＦＥＴ ＴＲ2 を作製し、セン
スアンプ等の駆動素子として使用することができる。
【００５３】他方、メモリセルアレイ部ＭＡでは、Ｐ型
ウエル66上に、ビットライン103 と一対のストレージノ
ード（キャパシタ）ＣＡＰ、ＣＡＰ’との間に各トラン
スファゲートＴＲ3 、ＴＲ3'が接続されたメモリセルＭ
Ｃを作製する。
【００５４】以上に説明した本実施例の製造プロセス
は、既述した従来の技術に比べて次の（Ａ）〜（Ｆ）の
顕著な作用効果を奏するものである。
【００５５】（Ａ）まず、図１〜図４に示したように、
ウエルを形成する前にＬＯＣＯＳによる選択酸化膜（フ
ィールドＳｉＯ2 膜）43を形成し、この後の高温アニー
ル処理によってＬＯＣＯＳ時の残留応力を緩和し、か
つ、同時に深いＮ型ウエル50を形成しており、その後は
何らＬＯＣＯＳを行わず、フィールドＳｉＯ2 膜43をマ
スクの一部として用いる状態で各種イオン注入によって
必要なウエルを素子領域に形成している。従って、各ウ
エルの形成を含む素子の作製に要する工程数が少なくな
り、工程が簡略化される。
【００５６】（Ｂ）このことは、工程の初期段階で高温
アニールによりＬＯＣＯＳの残留応力を除去するため
に、一層助長されることになる。
【００５７】（Ｃ）ＬＯＣＯＳ後は各素子領域相互間で
表面に段差はなく、平坦性が保持されるため、ポリシリ
コンゲート電極の形成（図12参照）等においてパターン
露光のフォーカシングが各素子領域間で同等となり、設
計通りのパターニングを行え、微細化及び集積度の向上
にとって有利である。
【００５８】（Ｄ）また、図５〜図７に示したように、
フィールドＳｉＯ2 膜43もマスクの一部として３種類の
エネルギーでボロンイオンの注入ＢＰ１、ＢＰ２、ＢＰ
３を行うことにより、同一素子領域に低抵抗Ｐ型ウエ
ル、Ｐ+ 型チャネルストッパ（これはＰ型ウエル内の素
子領域全域に形成することが特徴的である。）及びnatu
ral Ｖｔの表面領域をそれぞれ形成しているので、図18
及び図19に示すように、これら３種のイオン注入で所望
のしきい値（natural Ｖｔ又はlow Ｖｔ）と所望のプロ
ファイルＩＰのウエル濃度とを同時に実現できる。な
お、このnatural Ｖｔ又はlow Ｖｔは必ず得られるた
め、それよりもＶｔを高くする必要があれば更にボロン
のイオン注入を必要に応じて追加し、例えば標準Ｖｔ
（std.Ｖｔ）等を同一マスクの使用下で容易に実現でき
る。
【００５９】（Ｅ）従って、従来の技術のように低いし
きい値電圧調整のためのパターン化及びイオン注入を省
略することができ、低いしきい値を得るためのマスクの
数は少なくとも１つ若しくは２つ程度少なくできる。
【００６０】（Ｆ）また、上記のウエル56及び66におい
て、上記したイオン注入ＢＰ１、ＢＰ２、ＢＰ３の組み
合わせによって（特にチャネルストッパ用のＢＰ２によ
って）、図18に示したように、ウエルの深さ方向におい
て不純物濃度が高くなるプロファイル部分ＩＰ’が形成
される。即ち、レトログレードなプロファイルとなるか
ら、ウエルと基板との間に生じ得る寄生トランジスタが
オンしてそれらの間に電流が流れることによる、いわゆ
るラッチアップを防止することができる。これに反し、
従来の技術では、ＬＯＣＯＳ直下でのチャネルストッパ
用の不純物の導入が主体であったため、図18中に破線で
示すようにウエル濃度としてはその深さ方向に減少する
プロファイルしか形成されず、上記のラッチアップは十
分に防止できない。
【００６１】このことは、周辺回路部の他方のウエル61
においても同様であり、図20に示すように、２回のリン
イオンの注入ＢＮ１とＢＮ２によって、ウエル内のリン
濃度のプロファイルがレトログレードＩＰ’になってい
るので、ここでも寄生トランジスタによるラッチアップ
を防止できる。
【００６２】以上、本発明の実施例を説明したが、上述
の実施例は本発明の技術的思想に基づいて種々の変形が
可能である。
【００６３】例えば、上述したＬＯＣＯＳ後のアニール
条件をはじめ、イオン注入のエネルギー、ドーズ量、イ
オン種等は様々に変更してよいし、これらの条件は目的
とするしきい値に応じて適宜決めることができる。特
に、上述の高温アニールは1000〜1200℃、数10分〜数時
間の範囲で変化させることができ、また、上述のＢＰ
１、ＢＰ２、ＢＰ３の条件はそれぞれ数10keＶ〜数100
keＶの加速エネルギー、１×1011〜１×1013個／cm2 の
ドーズ量の範囲で採用すればよい。上述した各半導体領
域の導電型はそれぞれ逆導電型に変えてもよい。
【００６４】また、本発明は上述したＤＲＡＭに好適で
あるが、上述した３重ウエルや不純物濃度プロファイル
を必要とする他の素子やデバイスにも勿論適用すること
ができる。
【００６５】
【発明の作用効果】本発明は、上述した如く、素子分離
用の選択酸化物層を形成した後に、半導体基板に逆導電
型の不純物を導入し、更に高温処理によって深いウエル
の形成と同時に選択酸化物層のアニールを行っているの
で、選択酸化物層による残留応力を除去できると共に、
深いウエルを活性化して所望のウエル濃度としきい値電
圧とを得ることができ、しかも、これらをその後の高温
アニール処理の付加やしきい値電圧調整の不純物拡散を
行うことなしに実現し、工程数を減らすことができる。
また、選択酸化は深いウエルの形成時に１回行うだけで
よいので、選択酸化物層で分離された素子領域間の表面
は同一面上に保持されることになり、パターン露光を高
精度に行え、ゲート電極等の微細パターン化が可能とな
る。
【図面の簡単な説明】
【図１】本発明の実施例によるダイナミックＲＡＭの製
造工程の一段階を示す要部断面図である。
【図２】同他の一段階を示す要部断面図である。
【図３】同他の一段階を示す要部断面図である。
【図４】同他の一段階を示す要部断面図である。
【図５】同他の一段階を示す要部断面図である。
【図６】同他の一段階を示す要部断面図である。
【図７】同他の一段階を示す要部断面図である。
【図８】同他の一段階を示す要部断面図である。
【図９】同他の一段階を示す要部断面図である。
【図10】同他の一段階を示す要部断面図である。
【図11】同他の一段階を示す要部断面図である。
【図12】同他の一段階を示す要部断面図である。
【図13】同他の一段階を示す要部断面図である。
【図14】同他の一段階を示す要部断面図である。
【図15】同他の一段階を示す要部断面図である。
【図16】同他の一段階を示す要部断面図である。
【図17】同更に他の一段階を示す要部断面図である。
【図18】同製造工程においてイオン注入で得られたウエ
ル濃度プロファイルを示す概略図である。
【図19】同イオン注入によるＭＯＳトランジスタのしき
い値電圧を示す概略図である。
【図20】同製造工程においてイオン注入で得られた他の
ウエル濃度プロファイルを示す概略図である。
【図21】従来例による半導体装置の製造工程の一段階を
示す要部断面図である。
【図22】同他の一段階を示す要部断面図である。
【図23】同他の一段階を示す要部断面図である。
【図24】同他の一段階を示す要部断面図である。
【図25】同他の一段階を示す要部断面図である。
【図26】同他の一段階を示す要部断面図である。
【図27】同他の一段階を示す要部断面図である。
【図28】同他の一段階を示す要部断面図である。
【図29】同他の一段階を示す要部断面図である。
【図30】同更に他の一段階を示す要部断面図である。
【符号の説明】
１・・・Ｐ- 型シリコン基板 42・・・耐酸化マスク 43・・・選択酸化膜（フィールドＳｉＯ2 膜） 44、45、46・・・素子領域 47、51、58、69、87、91・・・フォトレジストマスク 49、53、54、55、60、62、71、88、92・・・イオンビー
ム又は注入イオン 50・・・Ｎ型ディープウエル 56、66・・・Ｐ型領域 57、67・・・Ｐ+ 型チャネルストッパ 61・・・Ｎ型領域 63・・・Ｎ+ 型チャネルストッパ 64、65、68・・・表面領域 73、74、77・・・ポリシリコンゲート電極 75、95、101 ・・・ＳｉＯ2 層 79、80、89、90・・・Ｎ+ 型領域（ソース又はドレイン
領域） 93、94・・・Ｐ+ 型領域（ソース又はドレイン領域） 97・・・ポリシリコンストレージノード電極 98・・・誘電体膜 99・・・ポリシリコンプレート電極 102 ・・・ビットライン ＢＰ１、ＢＰ２、ＢＰ３・・・ボロンのイオン注入 ＢＮ１、ＢＮ２・・・リンのイオン注入 ＰＣ・・・周辺回路部 ＭＡ・・・メモリセルアレイ部 ＭＣ・・・メモリセル ＴＲ1 、ＴＲ2 、ＴＲ3 、ＴＲ3'・・・ＭＯＳトランジ
スタ ＣＡＰ、ＣＡＰ’・・・キャパシタ ＩＰ・・・濃度プロファイル ＩＰ’・・・レトログレードな濃度プロファイル部分
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 21/8242 (72)発明者 西尾 伸也 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社美浦工 場内 (72)発明者 斎藤 文昭 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社美浦工 場内 (72)発明者 長澤 英夫 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社美浦工 場内 (72)発明者 帰山 敏行 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社美浦工 場内 (72)発明者 趙 成洙 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社美浦工 場内 (72)発明者 朝倉 久雄 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 村田 純 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 只木 芳隆 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 関口 敏宏 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 川北 恵三 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の一主面に素子領域分離用の
    選択酸化物層を形成する工程と、 この選択酸化物層を含む表面上にマスクを形成し、この
    マスクの開口部から前記半導体基板とは逆導電型の不純
    物を前記半導体基板に導入する工程と、 高温処理によって、前記の導入された不純物による深い
    ウエルを形成すると同時に前記選択酸化物層をアニール
    する工程とを有する、半導体装置の製造方法。
  2. 【請求項２】 選択酸化物層によって、深いウエルを形
    成する第１の素子領域と深いウエルを形成しない第２の
    素子領域とをそれぞれ形成した後、前記選択酸化物層を
    含む表面上にマスクを形成し、 前記マスクの開口部から前記第２の素子領域と前記深い
    ウエルとに半導体基板と同一導電型の不純物を導入し、
    シート抵抗を低下させるための低抵抗埋め込み領域を形
    成し、 しかる後に、前記マスクをそのまま用いて前記不純物と
    同一導電型の不純物を前記低抵抗埋め込み領域に導入
    し、素子間を分離するための不純物導入領域を形成し、 更に、前記マスクをそのまま用いて前記同一導電型の不
    純物を前記不純物導入領域に導入し、表面不純物濃度を
    規定する、請求項１に記載した製造方法。
  3. 【請求項３】 第２の素子領域に加えて第３の素子領域
    を形成し、 この第３の素子領域には、深いウエルを形成せずかつ半
    導体基板と同一導電型の不純物を導入しないが、選択酸
    化物層を含む表面上に形成したマスクの開口部から前記
    半導体基板とは逆導電型の不純物を導入して不純物導入
    領域を形成し、 更に、前記マスクをそのまま用いて前記逆導電型の不純
    物を前記不純物導入領域に導入し、素子間を分離する不
    純物導入領域を形成する、請求項２に記載した製造方
    法。
  4. 【請求項４】 それぞれの不純物を導入した後、導入さ
    れた不純物の濃度変化が実質的に生じないようにアニー
    ルする、請求項２又は３に記載した製造方法。
  5. 【請求項５】 第１の素子領域と第２の素子領域とに半
    導体基板とは逆導電型チャネルの絶縁ゲート型電界効果
    トランジスタをそれぞれ形成し、第３の素子領域には半
    導体基板と同一導電型チャネルの絶縁ゲート型電界効果
    トランジスタを形成する、請求項２〜４のいずれか１項
    に記載した製造方法。
JP7248633A 1995-08-31 1995-08-31 半導体装置の製造方法 Pending JPH0969494A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP7248633A JPH0969494A (ja) 1995-08-31 1995-08-31 半導体装置の製造方法
US08/708,104 US6077735A (en) 1995-08-31 1996-08-28 Method of manufacturing semiconductor device
KR1019960037982A KR100424597B1 (ko) 1995-08-31 1996-08-31 반도체디바이스제조방법
TW086100648A TW335535B (en) 1995-08-31 1997-01-22 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7248633A JPH0969494A (ja) 1995-08-31 1995-08-31 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH0969494A true JPH0969494A (ja) 1997-03-11

Family

ID=17181023

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7248633A Pending JPH0969494A (ja) 1995-08-31 1995-08-31 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US6077735A (ja)
JP (1) JPH0969494A (ja)
KR (1) KR100424597B1 (ja)
TW (1) TW335535B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19952742C2 (de) * 1998-11-02 2003-04-17 Seiko Epson Corp Halbleiterspeicher-Bauelement, insbesondere ein SRAM, und Verfahren zu seiner Herstellung

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6548383B1 (en) * 1999-11-17 2003-04-15 Micron Technology, Inc. Twin well methods of forming CMOS integrated circuitry
TWI234188B (en) * 2004-08-18 2005-06-11 Ind Tech Res Inst Method for fabricating semiconductor device
CN105810583B (zh) * 2014-12-30 2019-03-15 无锡华润上华科技有限公司 横向绝缘栅双极型晶体管的制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770586B2 (ja) * 1986-08-26 1995-07-31 松下電器産業株式会社 半導体装置の製造方法
US5343064A (en) * 1988-03-18 1994-08-30 Spangler Leland J Fully integrated single-crystal silicon-on-insulator process, sensors and circuits
US5411908A (en) * 1992-05-28 1995-05-02 Texas Instruments Incorporated Flash EEPROM array with P-tank insulated from substrate by deep N-tank
US5372951A (en) * 1993-10-01 1994-12-13 Advanced Micro Devices, Inc. Method of making a semiconductor having selectively enhanced field oxide areas
JPH07240473A (ja) * 1994-03-01 1995-09-12 Fujitsu Ltd 半導体記憶装置およびその製造方法
US5504031A (en) * 1995-07-03 1996-04-02 Taiwan Semiconductor Manufacturing Company Ltd. Elevated source/drain with solid phase diffused source/drain extension for deep sub-micron mosfets

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19952742C2 (de) * 1998-11-02 2003-04-17 Seiko Epson Corp Halbleiterspeicher-Bauelement, insbesondere ein SRAM, und Verfahren zu seiner Herstellung

Also Published As

Publication number Publication date
KR100424597B1 (ko) 2004-06-30
TW335535B (en) 1998-07-01
KR970013206A (ko) 1997-03-29
US6077735A (en) 2000-06-20

Similar Documents

Publication Publication Date Title
US4268321A (en) Method of fabricating a semiconductor device having channel stoppers
US6083780A (en) Semiconductor device and method of fabrication thereof
US6358787B2 (en) Method of forming CMOS integrated circuitry
US5721146A (en) Method of forming buried contact architecture within a trench
US4663827A (en) Method of manufacturing a field effect transistor
US5780344A (en) Method for fabricating mask ROM semiconductor device with junction isolation
US5893737A (en) Method for manufacturing semiconductor memory device
JPH0969494A (ja) 半導体装置の製造方法
US6087213A (en) Semiconductor memory device and manufacturing method thereof
JPS6360549B2 (ja)
JPH09321233A (ja) 半導体装置の製造方法
JPH0969616A (ja) 半導体装置及びその製造方法
JP3253712B2 (ja) 半導体装置の製造方法
KR100387258B1 (ko) 반도체 소자의 트랜지스터 제조 방법
JPS6074663A (ja) 相補型半導体装置の製造方法
JP2742272B2 (ja) 半導体記憶装置の製造方法
JPS6251248A (ja) 半導体装置の製造方法
JP2925936B2 (ja) 半導体記憶装置の製造方法
JPH11345947A (ja) 半導体集積回路装置およびその製造方法
JPH04294582A (ja) 半導体装置の製造方法
JPS6281051A (ja) 半導体装置とその製造方法
JPS6084859A (ja) 相補型半導体装置及びその製造方法
KR20020002654A (ko) 반도체 메모리 소자의 제조방법
JPH0225261B2 (ja)
JPH04302170A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040106