JPH0225261B2 - - Google Patents
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- JPH0225261B2 JPH0225261B2 JP61036964A JP3696486A JPH0225261B2 JP H0225261 B2 JPH0225261 B2 JP H0225261B2 JP 61036964 A JP61036964 A JP 61036964A JP 3696486 A JP3696486 A JP 3696486A JP H0225261 B2 JPH0225261 B2 JP H0225261B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Description
【発明の詳細な説明】
本発明は、相補型絶縁ゲート型電界効果トラン
ジスタ即ちＮチヤンネル及びＰチヤンネルの絶縁
ゲート型電界効果トランジスタを一体に有した所
謂相補性の絶縁ゲート型電界効果トランジスタの
製法に係わる。
ジスタ即ちＮチヤンネル及びＰチヤンネルの絶縁
ゲート型電界効果トランジスタを一体に有した所
謂相補性の絶縁ゲート型電界効果トランジスタの
製法に係わる。
相補性の絶縁ゲート型電界効果トランジスタに
よる集積回路においては、その集積度、歩留りの
向上及び低いコスト化のためにセルフアライメン
ト方式の応用と、ゲート電極として不純物含有の
多結晶シリコンを用いる所謂シリコンゲートの使
用、或はそれらの組合による製法等が研究されて
いる。
よる集積回路においては、その集積度、歩留りの
向上及び低いコスト化のためにセルフアライメン
ト方式の応用と、ゲート電極として不純物含有の
多結晶シリコンを用いる所謂シリコンゲートの使
用、或はそれらの組合による製法等が研究されて
いる。
ところで、一般に相補性の絶縁ゲート型電界効
果トランジスタは第１図に示すような構成がとら
れている。即ち、例えばＮ形の半導体基体１の一
主面にＰ形の半導体島領域２を設け、この島領域
２内にＮ形のソース領域３及びドレイン領域４を
拡散形成し且つゲート絶縁層５を形成してＮチヤ
ンネル絶縁ゲート型電界効果トランジスタ
（MOS−FET1）を形成し、また基体１の表面に
Ｐ形のソース領域６及びドレイン領域７を拡散形
成し且つゲート絶縁層８を形成してＰチヤンネル
絶縁ゲート型電界効果トランジスタ（MOS−
FET2）を形成して構成される。S1，D1及びG1は
夫々Ｎチヤンネル絶縁ゲート型電界効果トランジ
スタのソース電極、ドレイン電極及びゲート電極
を示し、S2，D2及びG2は夫々Ｐチヤンネル絶縁
ゲート型電界効果トランジスタのソース電極、ド
レイン電極及びゲート電極を示し、９はSiO2膜
の如き表面安定化膜である。
果トランジスタは第１図に示すような構成がとら
れている。即ち、例えばＮ形の半導体基体１の一
主面にＰ形の半導体島領域２を設け、この島領域
２内にＮ形のソース領域３及びドレイン領域４を
拡散形成し且つゲート絶縁層５を形成してＮチヤ
ンネル絶縁ゲート型電界効果トランジスタ
（MOS−FET1）を形成し、また基体１の表面に
Ｐ形のソース領域６及びドレイン領域７を拡散形
成し且つゲート絶縁層８を形成してＰチヤンネル
絶縁ゲート型電界効果トランジスタ（MOS−
FET2）を形成して構成される。S1，D1及びG1は
夫々Ｎチヤンネル絶縁ゲート型電界効果トランジ
スタのソース電極、ドレイン電極及びゲート電極
を示し、S2，D2及びG2は夫々Ｐチヤンネル絶縁
ゲート型電界効果トランジスタのソース電極、ド
レイン電極及びゲート電極を示し、９はSiO2膜
の如き表面安定化膜である。
かかるトランジスタでは、Ｎ形領域３，４、Ｐ
形領域６，７、ゲート絶縁層５，８及び電極パタ
ーン相互間の位置合せを高精度に行う必要があ
る。しかし従来の製法はＮ形領域３，４の拡散窓
あけ及びＰ形領域６，７の拡散窓あけを夫々個別
のフオトマスクを用いて行い、ゲート絶縁層５及
び８の窓あけを共通のフオトマスクを用いて行つ
ていたために、Ｎ形領域３，４とＰ形領域６，７
との間にマスク合せ作業上の合せ寸法誤差がどう
しても生じ、その結果次のゲート窓あけ工程でＮ
形領域３及び４とゲート絶縁層５間の重ね合せ寸
法Ｗ及びＰ形領域６及び７とゲート絶縁層８間の
重ね合せ寸法Ｗを共に良くすることが出来ない。
形領域６，７、ゲート絶縁層５，８及び電極パタ
ーン相互間の位置合せを高精度に行う必要があ
る。しかし従来の製法はＮ形領域３，４の拡散窓
あけ及びＰ形領域６，７の拡散窓あけを夫々個別
のフオトマスクを用いて行い、ゲート絶縁層５及
び８の窓あけを共通のフオトマスクを用いて行つ
ていたために、Ｎ形領域３，４とＰ形領域６，７
との間にマスク合せ作業上の合せ寸法誤差がどう
しても生じ、その結果次のゲート窓あけ工程でＮ
形領域３及び４とゲート絶縁層５間の重ね合せ寸
法Ｗ及びＰ形領域６及び７とゲート絶縁層８間の
重ね合せ寸法Ｗを共に良くすることが出来ない。
この重ね合せ寸法Ｗの誤差はゲートとソース又
はドレイン間の容量のバラツキとなり特性に影響
し、また誤差の著しい場合には正常なチヤンネル
形成ができない。そこで従来は、この誤差を少な
くするために各領域３，４，５，６とゲート窓あ
け部分の重ね合せ部分を十分大きくとるために集
積度が下つてしまう。
はドレイン間の容量のバラツキとなり特性に影響
し、また誤差の著しい場合には正常なチヤンネル
形成ができない。そこで従来は、この誤差を少な
くするために各領域３，４，５，６とゲート窓あ
け部分の重ね合せ部分を十分大きくとるために集
積度が下つてしまう。
本発明は、上述の点に鑑み精度をよく且つ歩留
りよく製造できるようにした相補型絶縁ゲート型
電界効果トランジスタの製法を提供するものであ
る。
りよく製造できるようにした相補型絶縁ゲート型
電界効果トランジスタの製法を提供するものであ
る。
第１導電形の第１の半導体領域に第２導電形の
第２の半導体領域を島状に形成した半導体基体を
用意し、上記半導体基体上に、上記第１導電形の
第１の半導体領域と上記第２導電形の第２の半導
体領域上の各ゲート部に対応する部分をゲート絶
縁膜、不純物含有の多結晶シリコン層、窒化シリ
コン膜及び酸化シリコン膜にて構成し、且つ上記
各ゲート部に対応する部分の両側に対をなす拡散
窓を有し、さらに上記１対の拡散窓に不純物含有
物質を有する拡散マスクを形成する工程と、上記
他対の拡散窓を通して上記半導体基体の上記一方
の半導体領域に１の導電形のソース領域及びドレ
イン領域を形成し、上記不純物含有物質を拡散源
として上記１対の拡散窓を通して上記半導体基体
の上記他方の半導体領域に他の導電形のソース領
域及びドレイン領域を形成する工程を有すること
を特徴とする相補型絶縁ゲート型電界効果トラン
ジスタの製法である。
第２の半導体領域を島状に形成した半導体基体を
用意し、上記半導体基体上に、上記第１導電形の
第１の半導体領域と上記第２導電形の第２の半導
体領域上の各ゲート部に対応する部分をゲート絶
縁膜、不純物含有の多結晶シリコン層、窒化シリ
コン膜及び酸化シリコン膜にて構成し、且つ上記
各ゲート部に対応する部分の両側に対をなす拡散
窓を有し、さらに上記１対の拡散窓に不純物含有
物質を有する拡散マスクを形成する工程と、上記
他対の拡散窓を通して上記半導体基体の上記一方
の半導体領域に１の導電形のソース領域及びドレ
イン領域を形成し、上記不純物含有物質を拡散源
として上記１対の拡散窓を通して上記半導体基体
の上記他方の半導体領域に他の導電形のソース領
域及びドレイン領域を形成する工程を有すること
を特徴とする相補型絶縁ゲート型電界効果トラン
ジスタの製法である。
以下、本発明による相補型絶縁ゲート型電界効
果トランジスタの製法の実施例を第２図以下を用
いて詳述しよう。
果トランジスタの製法の実施例を第２図以下を用
いて詳述しよう。
本発明においては、先づ第２図Ａに示すように
第１導電形例えばＮ形のシリコン半導体基体１１
を用意し、この一主面にイオン注入法或は拡散に
よつて第２導電形即ちＰ形の半導体島領域１２を
形成する。次いで基体１１の表面全面に絶縁膜例
えばSiO2膜１３を被着形成する。このSiO2膜１
３は爾後ゲート絶縁層として使用し得るもので例
えば厚さを1500Å程度となして熱酸化にて形成し
得る。
第１導電形例えばＮ形のシリコン半導体基体１１
を用意し、この一主面にイオン注入法或は拡散に
よつて第２導電形即ちＰ形の半導体島領域１２を
形成する。次いで基体１１の表面全面に絶縁膜例
えばSiO2膜１３を被着形成する。このSiO2膜１
３は爾後ゲート絶縁層として使用し得るもので例
えば厚さを1500Å程度となして熱酸化にて形成し
得る。
次に、このSiO2膜１３を同一のフオトマスク
を用いてフオトエツチングし、Ｐ形島領域１２及
び基体１１の夫々においてソース及びドレインの
拡散窓１４，１５，１６及び１７を形成する（第
２図Ｂ）。
を用いてフオトエツチングし、Ｐ形島領域１２及
び基体１１の夫々においてソース及びドレインの
拡散窓１４，１５，１６及び１７を形成する（第
２図Ｂ）。
次に、各拡散窓１４〜１７を含むSiO2膜１３
上の全面に不純物例えばボロンをドープして低抵
抗となされた多結晶シリコン層１８を被着し、こ
のボロンドープの多結晶シリコン層１８上に窒化
シリコン膜（Si3N4）１９及び酸化シリコン膜
（SiO2）２０を順次被着形成する（第２図Ｃ）。
これら多結晶シリコン層１８、窒化シリコン膜１
９及び酸化シリコン膜２０は例えば化学的気相成
長法（Ｃ、Ｖ、Ｄ法）にて同一炉内で連続的に形
成し得る。夫々膜又は層の厚さは、一例として多
結晶シリコン層１８が1.0μ程度、窒化シリコン膜
１９が1000Å程度、酸化シリコン膜２０が500Å
程度とすることができる。
上の全面に不純物例えばボロンをドープして低抵
抗となされた多結晶シリコン層１８を被着し、こ
のボロンドープの多結晶シリコン層１８上に窒化
シリコン膜（Si3N4）１９及び酸化シリコン膜
（SiO2）２０を順次被着形成する（第２図Ｃ）。
これら多結晶シリコン層１８、窒化シリコン膜１
９及び酸化シリコン膜２０は例えば化学的気相成
長法（Ｃ、Ｖ、Ｄ法）にて同一炉内で連続的に形
成し得る。夫々膜又は層の厚さは、一例として多
結晶シリコン層１８が1.0μ程度、窒化シリコン膜
１９が1000Å程度、酸化シリコン膜２０が500Å
程度とすることができる。
又、多結晶シリコン層１８にドープするボロン
濃度は1020atoms／cm3以上とするを可とする。こ
の不純物濃度であれば多結晶シリコン層１８はＰ
形不純物の拡散のときの不純物拡散源となり、且
つ極めて低抵抗となつて電極として十分用いるこ
とができる。尚、場合によつては図示せざるも多
結晶シリコン層１８と窒化シリコン膜１９間に酸
化シリコン膜（SiO2）を介在するようにしても
よい。
濃度は1020atoms／cm3以上とするを可とする。こ
の不純物濃度であれば多結晶シリコン層１８はＰ
形不純物の拡散のときの不純物拡散源となり、且
つ極めて低抵抗となつて電極として十分用いるこ
とができる。尚、場合によつては図示せざるも多
結晶シリコン層１８と窒化シリコン膜１９間に酸
化シリコン膜（SiO2）を介在するようにしても
よい。
窒化シリコン膜１９は爾後の不純物拡散工程に
おいてゲート部での多結晶シリコン層１８の酸化
防止と、多結晶シリコン層１８中への他の不純物
の侵入を防止する。又、酸化シリコン膜２０は爾
後Ｎ形不純物例えばリンをプレデポジツト又はイ
オン注入したときに窒化シリコン膜１９が侵され
るのを防止するものである。
おいてゲート部での多結晶シリコン層１８の酸化
防止と、多結晶シリコン層１８中への他の不純物
の侵入を防止する。又、酸化シリコン膜２０は爾
後Ｎ形不純物例えばリンをプレデポジツト又はイ
オン注入したときに窒化シリコン膜１９が侵され
るのを防止するものである。
次に、酸化シリコン膜２０、窒化シリコン膜１
９及び多結晶シリコン層１８に対してフオトエツ
チングし、Ｎチヤンネル側即ちＰ形島領域側のソ
ース及びドレインの拡散窓１４及び１５のみを選
択的に開孔する。この後、この拡散窓１４及び１
５を通して例えばＮ形不純物であるリンをプレデ
ポジツトする。２１′Ｓ及び２１′Ｄはこのプレデ
ポジツトにより拡散窓１４及び１５を通してＰ形
島領域１２に浅く拡散されたリンの拡散領域であ
り、また２２′Ｓ及び２２′Ｄはこのプレデポジツ
ト工程で同時にボロンドープの多結晶シリコン層
１８を不純物拡散源として拡散窓１６及び１７を
通して基体１１に浅く拡散されたボロンの拡散領
域である。かかるプレデポジツト工程では窒化シ
リコン膜１９上に酸化シリコン膜２０が存在して
いるために窒化シリコン膜１９がリンによつて侵
されることがない（第２図Ｄ）。
９及び多結晶シリコン層１８に対してフオトエツ
チングし、Ｎチヤンネル側即ちＰ形島領域側のソ
ース及びドレインの拡散窓１４及び１５のみを選
択的に開孔する。この後、この拡散窓１４及び１
５を通して例えばＮ形不純物であるリンをプレデ
ポジツトする。２１′Ｓ及び２１′Ｄはこのプレデ
ポジツトにより拡散窓１４及び１５を通してＰ形
島領域１２に浅く拡散されたリンの拡散領域であ
り、また２２′Ｓ及び２２′Ｄはこのプレデポジツ
ト工程で同時にボロンドープの多結晶シリコン層
１８を不純物拡散源として拡散窓１６及び１７を
通して基体１１に浅く拡散されたボロンの拡散領
域である。かかるプレデポジツト工程では窒化シ
リコン膜１９上に酸化シリコン膜２０が存在して
いるために窒化シリコン膜１９がリンによつて侵
されることがない（第２図Ｄ）。
次に酸化シリコン膜２０及び窒化シリコン膜１
９を夫々Ｎチヤンネル及びＰチヤンネルのゲート
部に対応する部分のみを残してエツチング除去
し、この状態において酸化性雰囲気中でシリコン
表面に酸化膜を生成しながら上記のリン及びボロ
ンの本拡散処理を行い、Ｐ形島領域１２に所謂Ｎ
チヤンネルのソース領域２１Ｓ及びドレイン領域
２１Ｄを、基体１１に所謂Ｐチヤンネルのソース
領域２２Ｓ及びドレイン領域２２Ｄを夫々同時形
成する。同時にこの酸化性雰囲気中での高温処理
でゲート部以外の酸化シリコン膜２０及び窒化シ
リコン膜１９の被着されていない多結晶シリコン
層１８を選択酸化する。即ち、この場合ゲート部
の酸化シリコン膜２０及び窒化シリコン膜１９直
下の多結晶シリコン層１８のみは酸化されずその
まま導電性層１８Ｎ及び１８Ｐとして残り、且つ
拡散マスクとして用いたゲート部でのSiO2膜１
３はそのままゲート絶縁層２３及び２４として用
いられる（第２図Ｅ）。
９を夫々Ｎチヤンネル及びＰチヤンネルのゲート
部に対応する部分のみを残してエツチング除去
し、この状態において酸化性雰囲気中でシリコン
表面に酸化膜を生成しながら上記のリン及びボロ
ンの本拡散処理を行い、Ｐ形島領域１２に所謂Ｎ
チヤンネルのソース領域２１Ｓ及びドレイン領域
２１Ｄを、基体１１に所謂Ｐチヤンネルのソース
領域２２Ｓ及びドレイン領域２２Ｄを夫々同時形
成する。同時にこの酸化性雰囲気中での高温処理
でゲート部以外の酸化シリコン膜２０及び窒化シ
リコン膜１９の被着されていない多結晶シリコン
層１８を選択酸化する。即ち、この場合ゲート部
の酸化シリコン膜２０及び窒化シリコン膜１９直
下の多結晶シリコン層１８のみは酸化されずその
まま導電性層１８Ｎ及び１８Ｐとして残り、且つ
拡散マスクとして用いたゲート部でのSiO2膜１
３はそのままゲート絶縁層２３及び２４として用
いられる（第２図Ｅ）。
なお、第２図Ｄの工程において拡散窓１４，１
５を通してリンをプレデポジツトしたが、これに
代えてイオン注入法にてリンを打込むようにして
もよい。
５を通してリンをプレデポジツトしたが、これに
代えてイオン注入法にてリンを打込むようにして
もよい。
次いで、夫々の多結晶シリコン層１８Ｎ，１８
Ｐ上の酸化シリコン２０及び窒化シリコン１９、
各ソース及びドレイン領域上の酸化膜に対し電極
取出しのための窓あけを行い、然る後、之等の窓
孔を通して夫々Ｎ形のソース領域２１Ｓ、ドレイ
ン領域２１Ｄ及び多結晶シリコン層１８Ｎ上に例
えばAl蒸着によるソース電極S1、ドレイン電極
D1及びゲート電極G1を形成し、またＰ形のソー
ス領域２２Ｓ、ドレイン領域２２Ｄ及び多結晶シ
リコン層１８Ｐ上に夫々ソース電極S2、ドレイン
電極D2及びゲート電極G2を形成する。
Ｐ上の酸化シリコン２０及び窒化シリコン１９、
各ソース及びドレイン領域上の酸化膜に対し電極
取出しのための窓あけを行い、然る後、之等の窓
孔を通して夫々Ｎ形のソース領域２１Ｓ、ドレイ
ン領域２１Ｄ及び多結晶シリコン層１８Ｎ上に例
えばAl蒸着によるソース電極S1、ドレイン電極
D1及びゲート電極G1を形成し、またＰ形のソー
ス領域２２Ｓ、ドレイン領域２２Ｄ及び多結晶シ
リコン層１８Ｐ上に夫々ソース電極S2、ドレイン
電極D2及びゲート電極G2を形成する。
この場合、各ゲート部における多結晶シリコン
層１８Ｎ及び１８Ｐはゲート電極の一部として用
いられる。斯くして、第２図Ｆに示す如くＰ形島
領域１２にＮチヤンネル絶縁ゲート型電界効果ト
ランジスタ（MOS−FET1）が形成され、これよ
り離れた基体１１にＰチヤンネル絶縁ゲート型電
界効果トランジスタ（MOS−FET2）が形成され
て成る目的とするシリコンゲートによる相補性の
絶縁ゲート型電界効果トランジスタを得る。
層１８Ｎ及び１８Ｐはゲート電極の一部として用
いられる。斯くして、第２図Ｆに示す如くＰ形島
領域１２にＮチヤンネル絶縁ゲート型電界効果ト
ランジスタ（MOS−FET1）が形成され、これよ
り離れた基体１１にＰチヤンネル絶縁ゲート型電
界効果トランジスタ（MOS−FET2）が形成され
て成る目的とするシリコンゲートによる相補性の
絶縁ゲート型電界効果トランジスタを得る。
斯る製法によれば、Ｐ形島領域１２を有するＮ
形基体１１上に予めゲート絶縁層となり得る所定
の厚さ（1500Å程度）のSiO2膜１３を被着して
後、このSiO2膜１３に対して同一のフオトマス
クで両トランジスタのソース及びドレインの拡散
窓あけ１４〜１７を行うと同時にSiO2膜１３に
よるゲート絶縁層２３，２４を形成し、最終的に
ゲート部を形成した状態でゲート部をマスクとし
て上記拡散窓１４〜１７を通して拡散し夫々のソ
ース領域及びドレイン領域を形成するようにした
ので、Ｐチヤンネル及びＮチヤンネルの夫々のソ
ース領域及びドレイン領域とゲート部との位置合
せが正確に行われる。
形基体１１上に予めゲート絶縁層となり得る所定
の厚さ（1500Å程度）のSiO2膜１３を被着して
後、このSiO2膜１３に対して同一のフオトマス
クで両トランジスタのソース及びドレインの拡散
窓あけ１４〜１７を行うと同時にSiO2膜１３に
よるゲート絶縁層２３，２４を形成し、最終的に
ゲート部を形成した状態でゲート部をマスクとし
て上記拡散窓１４〜１７を通して拡散し夫々のソ
ース領域及びドレイン領域を形成するようにした
ので、Ｐチヤンネル及びＮチヤンネルの夫々のソ
ース領域及びドレイン領域とゲート部との位置合
せが正確に行われる。
又、不純物ドープの多結晶シリコン層１８がＰ
チヤンネルのソース及びドレインの不純物拡散源
として用いられると共に、Ｎチヤンネルのソース
領域２１Ｓ及びドレイン領域２１Ｄを形成する際
のＮ形不純物導入用マスクとして用いられ、また
ゲート部ではゲート電極の一部として用いられる
ので工程を簡略化し、且つゲート電極の配線抵抗
を小さくすることができる。又、ゲート部以外の
多結晶シリコン層１８を選択酸化するので、工程
の簡略化と共にゲート部以外の所謂フイールド部
での閾値電圧Vthを上げることができる。
チヤンネルのソース及びドレインの不純物拡散源
として用いられると共に、Ｎチヤンネルのソース
領域２１Ｓ及びドレイン領域２１Ｄを形成する際
のＮ形不純物導入用マスクとして用いられ、また
ゲート部ではゲート電極の一部として用いられる
ので工程を簡略化し、且つゲート電極の配線抵抗
を小さくすることができる。又、ゲート部以外の
多結晶シリコン層１８を選択酸化するので、工程
の簡略化と共にゲート部以外の所謂フイールド部
での閾値電圧Vthを上げることができる。
又、ゲート部の多結晶シリコン層１８上に窒化
シリコン膜１９及び酸化シリコン膜２０が形成さ
れるので、多結晶シリコン層の選択酸化を確実に
行い、且つゲート部の多結晶シリコン層に対する
リン又はボロン等の不純物拡散が防止され所謂ゲ
ート部の多結晶シリコン層の抵抗値増加を防ぎ、
さらにゲート・ドレイン間浮遊容量Cdgを小さく
することが出来る。また最上層に酸化シリコン膜
２０が設けられるので窒化シリコン膜に比べAl
配線の密着を良くすることができる。従つて、本
製法では相補性トランジスタを精度よく容易に製
造できるものである。
シリコン膜１９及び酸化シリコン膜２０が形成さ
れるので、多結晶シリコン層の選択酸化を確実に
行い、且つゲート部の多結晶シリコン層に対する
リン又はボロン等の不純物拡散が防止され所謂ゲ
ート部の多結晶シリコン層の抵抗値増加を防ぎ、
さらにゲート・ドレイン間浮遊容量Cdgを小さく
することが出来る。また最上層に酸化シリコン膜
２０が設けられるので窒化シリコン膜に比べAl
配線の密着を良くすることができる。従つて、本
製法では相補性トランジスタを精度よく容易に製
造できるものである。
第３図は本発明の他の実施例である。之は先づ
第３図Ａに示すように例えば不純物濃度が
1015atoms／cm3程度のＮ形のシリコン半導体基体
１１の一主面上にＰ形の半導体島領域１２を形成
する。このＰ形島領域１２の形成は、イオン注入
法或は拡散法にて行うことができる。イオン注入
法による場合は、基体１１上に例えば熱酸化によ
るSiO2膜（厚さ4500Å程度）の一部を選択除去
し、その窓孔を通して例えばBF2イオンを打込み
エネルギー100keV程度、ドーズ量1013atoms／
cm2程度で打込み次いで表面に化学的気相成長
（CVD）によるSiO2膜（厚さ1.0μ程度）２５を被
着形成して後、高温処理（拡散）する。
第３図Ａに示すように例えば不純物濃度が
1015atoms／cm3程度のＮ形のシリコン半導体基体
１１の一主面上にＰ形の半導体島領域１２を形成
する。このＰ形島領域１２の形成は、イオン注入
法或は拡散法にて行うことができる。イオン注入
法による場合は、基体１１上に例えば熱酸化によ
るSiO2膜（厚さ4500Å程度）の一部を選択除去
し、その窓孔を通して例えばBF2イオンを打込み
エネルギー100keV程度、ドーズ量1013atoms／
cm2程度で打込み次いで表面に化学的気相成長
（CVD）によるSiO2膜（厚さ1.0μ程度）２５を被
着形成して後、高温処理（拡散）する。
次に、SiO2膜２５に対してフオトエツチング
を行い、Ｐ形島領域１２及び基体１１上の夫々爾
後形成するソース、ドレイン及びゲートを含む領
域のSiO2膜２５を選択除去して後、その除去さ
れた部分に新たに熱酸化によつて厚さ1500Å程度
のSiO2膜２６を被着形成する。このSiO2膜２６
は爾後ゲート絶縁層として用いられる（第３図
Ｂ）。
を行い、Ｐ形島領域１２及び基体１１上の夫々爾
後形成するソース、ドレイン及びゲートを含む領
域のSiO2膜２５を選択除去して後、その除去さ
れた部分に新たに熱酸化によつて厚さ1500Å程度
のSiO2膜２６を被着形成する。このSiO2膜２６
は爾後ゲート絶縁層として用いられる（第３図
Ｂ）。
次に、SiO2膜２５及び２６を含む全面にCVD
法によつて例えばボロンをドープした多結晶シリ
コン層１８と、窒化シリコン膜（Si3N4）１９と
酸化シリコン膜２０とを順次被着形成する。多結
晶シリコン層１８の厚みは、1.0μ程度、窒化シリ
コン膜１９の厚さは1000Å程度、酸化シリコン膜
２０の厚さは500Å程度である。
法によつて例えばボロンをドープした多結晶シリ
コン層１８と、窒化シリコン膜（Si3N4）１９と
酸化シリコン膜２０とを順次被着形成する。多結
晶シリコン層１８の厚みは、1.0μ程度、窒化シリ
コン膜１９の厚さは1000Å程度、酸化シリコン膜
２０の厚さは500Å程度である。
又、多結晶シリコン層１８のボロンの濃度は
1020atoms／cm3以上である（第３図Ｃ）。尚、場
合によつては多結晶シリコン層１８と窒化シリコ
ン膜１９との間にSiO2膜をさらに介在させても
よい。
1020atoms／cm3以上である（第３図Ｃ）。尚、場
合によつては多結晶シリコン層１８と窒化シリコ
ン膜１９との間にSiO2膜をさらに介在させても
よい。
次に、酸化シリコン膜２０、窒化シリコン膜１
９及び多結晶シリコン層１８に対しフオトエツチ
ングを行つて夫々Ｎチヤンネル及びＰチヤンネル
のゲート部に対応する部分の領域２７Ｎ及び２７
Ｐを残して他部をエツチング除去する（第３図
Ｄ）。
９及び多結晶シリコン層１８に対しフオトエツチ
ングを行つて夫々Ｎチヤンネル及びＰチヤンネル
のゲート部に対応する部分の領域２７Ｎ及び２７
Ｐを残して他部をエツチング除去する（第３図
Ｄ）。
次に、フオトマスクを用いることなくSiO2膜
２５，２６及び２０の厚み差を利用してSiO2膜
に対してエツチング処理を施し、Ｎチヤンネル及
びＰチヤンネルの各ソース及びドレインに対応す
る部分の薄いSiO2膜２６を選択除去し、ここに
拡散窓１４，１５，１６及び１７を形成する（第
３図Ｅ）。
２５，２６及び２０の厚み差を利用してSiO2膜
に対してエツチング処理を施し、Ｎチヤンネル及
びＰチヤンネルの各ソース及びドレインに対応す
る部分の薄いSiO2膜２６を選択除去し、ここに
拡散窓１４，１５，１６及び１７を形成する（第
３図Ｅ）。
しかる後、各拡散窓１４〜１７を含む表面全面
にＰ形不純物の拡散源となる層、例えばボロンド
ープのSiO2層即ち所謂ボロンガラス層２８を
CVD法にて被着形成する。ボロンガラス層２８
の厚さは3000Å〜5000Å程度となし、又、ボロン
の濃度は1020atoms／cm3以上となすを可とする
（第３図Ｆ）。
にＰ形不純物の拡散源となる層、例えばボロンド
ープのSiO2層即ち所謂ボロンガラス層２８を
CVD法にて被着形成する。ボロンガラス層２８
の厚さは3000Å〜5000Å程度となし、又、ボロン
の濃度は1020atoms／cm3以上となすを可とする
（第３図Ｆ）。
次に、拡散窓１４及び１５を有する所謂Ｎチヤ
ンネル側のボロンガラス層２８のみを選択的にエ
ツチング除去し、拡散窓１４及び１５を開孔して
後、この拡散窓１４及び１５に対してＮ形不純物
例えばリンをプレデポジツトし或はイオン注入法
にて打込み、酸化性雰囲気中で拡散処理してＰ形
島領域１２にＮ形のソース領域２１Ｓ及び２１Ｄ
を形成する。このときリン拡散を同時に基体１１
の裏面にも行い、基体１１の裏面に高濃度領域２
９を形成する。又、この拡散時においては、同時
にボロンガラス層２８を不純物拡散源として拡散
窓１６及び１７を通してボロンが基体１１に拡散
され、Ｐ形のソース領域２２Ｓ及びドレイン領域
２２Ｄが形成される。そして、ボロンガラス層２
８を除去してフイールド部を含む基体上に新たな
酸化膜３１を形成する（第３図Ｇ〜Ｉ）。
ンネル側のボロンガラス層２８のみを選択的にエ
ツチング除去し、拡散窓１４及び１５を開孔して
後、この拡散窓１４及び１５に対してＮ形不純物
例えばリンをプレデポジツトし或はイオン注入法
にて打込み、酸化性雰囲気中で拡散処理してＰ形
島領域１２にＮ形のソース領域２１Ｓ及び２１Ｄ
を形成する。このときリン拡散を同時に基体１１
の裏面にも行い、基体１１の裏面に高濃度領域２
９を形成する。又、この拡散時においては、同時
にボロンガラス層２８を不純物拡散源として拡散
窓１６及び１７を通してボロンが基体１１に拡散
され、Ｐ形のソース領域２２Ｓ及びドレイン領域
２２Ｄが形成される。そして、ボロンガラス層２
８を除去してフイールド部を含む基体上に新たな
酸化膜３１を形成する（第３図Ｇ〜Ｉ）。
次に、各ゲート部のシリコン多結晶層１８Ｎ，
１８Ｐ上の酸化シリコン膜２０及び窒化シリコン
膜１９、各ソース及びドレイン領域上の酸化膜３
１に対し電極窓あけを行い、然る後、之等の窓孔
を通して夫々Ｎ形のソース領域２１Ｓ、ドレイン
領域２１Ｄ及び多結晶シリコン層１８Ｎ上に例え
ばAl蒸着によるソース電極S1、ドレイン電極D1
及びゲート電極G1を形成し、またＰ形のソース
領域２２Ｓ、ドレイン領域２２Ｄ及び多結晶シリ
コン層１８Ｐ上に夫々ソース電極S2、ドレイン電
極D2及びゲート電極G2を形成する。さらに基体
１１の裏面の高濃度領域２９上に裏面電極３０を
形成する。斯くして第３図Ｊに示す如く目的とす
るシリコンゲートによる相補性の絶縁ゲート型電
界効果トランジスタを得る。
１８Ｐ上の酸化シリコン膜２０及び窒化シリコン
膜１９、各ソース及びドレイン領域上の酸化膜３
１に対し電極窓あけを行い、然る後、之等の窓孔
を通して夫々Ｎ形のソース領域２１Ｓ、ドレイン
領域２１Ｄ及び多結晶シリコン層１８Ｎ上に例え
ばAl蒸着によるソース電極S1、ドレイン電極D1
及びゲート電極G1を形成し、またＰ形のソース
領域２２Ｓ、ドレイン領域２２Ｄ及び多結晶シリ
コン層１８Ｐ上に夫々ソース電極S2、ドレイン電
極D2及びゲート電極G2を形成する。さらに基体
１１の裏面の高濃度領域２９上に裏面電極３０を
形成する。斯くして第３図Ｊに示す如く目的とす
るシリコンゲートによる相補性の絶縁ゲート型電
界効果トランジスタを得る。
斯る第３図の製法によれば、予めゲート絶縁層
となる薄いSiO2膜２６上の所定位置に不純物ド
ープの多結晶シリコン層１８、窒化シリコン膜１
９及び酸化シリコン膜２０を被着してゲート部を
形成し、これをマスクとしてSiO2膜２６に対し
て拡散窓あけを行い、この拡散窓１４〜１７を通
してソース及びドレイン領域を拡散形成するの
で、第２図の場合と同様にソース領域及びドレイ
ン領域とゲート部間の位置合せが精度よく行なわ
れ、容易にシリコンゲートによる相補性のトラン
ジスタを製造できる。
となる薄いSiO2膜２６上の所定位置に不純物ド
ープの多結晶シリコン層１８、窒化シリコン膜１
９及び酸化シリコン膜２０を被着してゲート部を
形成し、これをマスクとしてSiO2膜２６に対し
て拡散窓あけを行い、この拡散窓１４〜１７を通
してソース及びドレイン領域を拡散形成するの
で、第２図の場合と同様にソース領域及びドレイ
ン領域とゲート部間の位置合せが精度よく行なわ
れ、容易にシリコンゲートによる相補性のトラン
ジスタを製造できる。
又、第２図と同様に多結晶シリコン層１８上に
窒化シリコン膜１９及び酸化シリコン膜２０が設
けられていることによつて、工程中において多結
晶シリコン中への不純物拡散を阻止し、ゲート部
における多結晶シリコン層１８の抵抗値の増加を
防ぎ且つゲート・ドレイン間浮遊容量Cdgを小さ
く出来る。
窒化シリコン膜１９及び酸化シリコン膜２０が設
けられていることによつて、工程中において多結
晶シリコン中への不純物拡散を阻止し、ゲート部
における多結晶シリコン層１８の抵抗値の増加を
防ぎ且つゲート・ドレイン間浮遊容量Cdgを小さ
く出来る。
さらに、ボロンガラス層２８とリンのプレデポ
ジツトにより夫々Ｐチヤンネル及びＮチヤンネル
のソース領域及びドレイン領域を形成するので両
領域を別々に制御できる。そして、ボロンガラス
層２８が、Ｐチヤンネルのソース及びドレインの
不純物拡散源となると共に、Ｎチヤンネルのソー
ス及びドレインの不純物（リン）導入用マスクと
して作用するために、Ｐチヤンネル及びＮチヤン
ネルのソース領域、ドレイン領域を形成する際の
工程を簡略化できる。
ジツトにより夫々Ｐチヤンネル及びＮチヤンネル
のソース領域及びドレイン領域を形成するので両
領域を別々に制御できる。そして、ボロンガラス
層２８が、Ｐチヤンネルのソース及びドレインの
不純物拡散源となると共に、Ｎチヤンネルのソー
ス及びドレインの不純物（リン）導入用マスクと
して作用するために、Ｐチヤンネル及びＮチヤン
ネルのソース領域、ドレイン領域を形成する際の
工程を簡略化できる。
第４図は本発明の更に他の実施例である。之は
第２図Ａの工程と同様に例えばＮ形のシリコン半
導体基体１１の一主面にＰ形の半導体島領域１２
を形成し、その一主面全面に爾後ゲート絶縁層と
して用いる1500Å程度の熱酸化によるSiO2膜１
３を被着形成して後、このSiO2膜１３上に順次
CVD法によるボロンドープの多結晶シリコン層
１８、窒化シリコン膜１９及び酸化シリコン膜２
０を被着形成する。これら各酸化シリコン膜２
０、窒化シリコン膜１９及び多結晶シリコン層１
８の厚みは第２図で述べたと同様の厚みに選ぶ。
（第４図Ａ及びＢ） 次に、同一のフオトマスクを用いて各SiO2膜
１３、多結晶シリコン層１８、窒化シリコン膜１
９及び酸化シリコン膜２０をフオトエツチング
し、Ｐ形島領域１２及び基体１１の夫々において
ソース及びドレインの拡散窓１４，１５，１６及
び１７を形成する（第４図Ｃ）。
第２図Ａの工程と同様に例えばＮ形のシリコン半
導体基体１１の一主面にＰ形の半導体島領域１２
を形成し、その一主面全面に爾後ゲート絶縁層と
して用いる1500Å程度の熱酸化によるSiO2膜１
３を被着形成して後、このSiO2膜１３上に順次
CVD法によるボロンドープの多結晶シリコン層
１８、窒化シリコン膜１９及び酸化シリコン膜２
０を被着形成する。これら各酸化シリコン膜２
０、窒化シリコン膜１９及び多結晶シリコン層１
８の厚みは第２図で述べたと同様の厚みに選ぶ。
（第４図Ａ及びＢ） 次に、同一のフオトマスクを用いて各SiO2膜
１３、多結晶シリコン層１８、窒化シリコン膜１
９及び酸化シリコン膜２０をフオトエツチング
し、Ｐ形島領域１２及び基体１１の夫々において
ソース及びドレインの拡散窓１４，１５，１６及
び１７を形成する（第４図Ｃ）。
次に、各拡散窓１４〜１７を含む全面にＰ形不
純物の拡散源となる層、例えばボロントープの
SiO2層即ち所謂ボロンガラス層２８をCVD法に
て被着形成し、然る後このボロンガラス層２８に
対しフオトエツチングを行い、Ｎチヤンネルのゲ
ート部とＰチヤンネルのゲート部が拡散窓１６，
１７上のボロンガラス層２８を残して他のボロン
ガラス層２８を選択除去する。
純物の拡散源となる層、例えばボロントープの
SiO2層即ち所謂ボロンガラス層２８をCVD法に
て被着形成し、然る後このボロンガラス層２８に
対しフオトエツチングを行い、Ｎチヤンネルのゲ
ート部とＰチヤンネルのゲート部が拡散窓１６，
１７上のボロンガラス層２８を残して他のボロン
ガラス層２８を選択除去する。
このボロンガラス層２８のフオトエツチングに
よつてＮチヤンネル側の拡散窓１４，１５は再現
する。又、このときボロンガラス層２８の除去さ
れた部分の酸化シリコン膜２０及び窒化シリコン
膜１９も除去する（第４図Ｄ及びＥ）。
よつてＮチヤンネル側の拡散窓１４，１５は再現
する。又、このときボロンガラス層２８の除去さ
れた部分の酸化シリコン膜２０及び窒化シリコン
膜１９も除去する（第４図Ｄ及びＥ）。
次に、この拡散窓１４及び１５に対してＮ形不
純物例えばリンをプレデポジツトし、或はイオン
注入法にて打込み、酸化性雰囲気中で拡散処理し
てＰ形島領域１２にＮ形のソース領域２１Ｓ及び
ドレイン領域２１Ｄを形成し、同時にボロンガラ
ス層２８を不純物拡散源として拡散窓１６及び１
７を通してボロンを拡散し、基体１１にＰ形のソ
ース領域２２Ｓ及びドレイン領域２２Ｄを形成す
る。また、この酸化性雰囲気中での高温処理によ
り窒化シリコン膜１９の被着されない部分の多結
晶シリコン層１８が選択酸化され絶縁層に変わる
（第４図Ｆ）。
純物例えばリンをプレデポジツトし、或はイオン
注入法にて打込み、酸化性雰囲気中で拡散処理し
てＰ形島領域１２にＮ形のソース領域２１Ｓ及び
ドレイン領域２１Ｄを形成し、同時にボロンガラ
ス層２８を不純物拡散源として拡散窓１６及び１
７を通してボロンを拡散し、基体１１にＰ形のソ
ース領域２２Ｓ及びドレイン領域２２Ｄを形成す
る。また、この酸化性雰囲気中での高温処理によ
り窒化シリコン膜１９の被着されない部分の多結
晶シリコン層１８が選択酸化され絶縁層に変わる
（第４図Ｆ）。
然る後、電極窓あけを行いＮ形のソース領域２
１Ｓ、ドレイン領域２１Ｄ及びゲート部の多結晶
シリコン層１８Ｎ上に夫々例えばAl蒸着による
ソース電極S1、ドレイン領域D1及びゲート電極
G1を形成し、またＰ形のソース領域２２Ｓ、ド
レイン領域２２Ｄ及びゲート部の多結晶シリコン
層１８Ｐ上に夫々ソース電極S2、ドレイン領域
D2及びゲート電極G2を形成し、第４図Ｇに示す
目的とするシリコンゲートによる相補性の絶縁ゲ
ート型電界効果トランジスタを得る。
１Ｓ、ドレイン領域２１Ｄ及びゲート部の多結晶
シリコン層１８Ｎ上に夫々例えばAl蒸着による
ソース電極S1、ドレイン領域D1及びゲート電極
G1を形成し、またＰ形のソース領域２２Ｓ、ド
レイン領域２２Ｄ及びゲート部の多結晶シリコン
層１８Ｐ上に夫々ソース電極S2、ドレイン領域
D2及びゲート電極G2を形成し、第４図Ｇに示す
目的とするシリコンゲートによる相補性の絶縁ゲ
ート型電界効果トランジスタを得る。
斯る第４図の製法に於ても、基体１１上に順次
ゲート絶縁層となり得るSiO2膜１３、不純物ド
ープの多結晶シリコン層１８、窒化シリコン膜１
９及び酸化シリコン膜２０を形成して後、之等積
層体に対して同一のフオトマスクを用いてＰチヤ
ンネル及びＮチヤンネルの拡散窓あけを行い、同
時にゲート部を形成し、このゲート部を拡散マス
クとしてその各拡散窓を通してＰチヤンネル及び
Ｎチヤンネルの夫々のソース領域及びドレイン領
域を形成するようになすので、、第２図及び第３
図の場合と同様にＰチヤンネル及びＮチヤンネル
共にソース領域及びドレイン領域とゲート部間の
位置合せ精度が良く、且つ製造が容易で信頼性の
高い斯種相補性のトランジスタが得られる。
ゲート絶縁層となり得るSiO2膜１３、不純物ド
ープの多結晶シリコン層１８、窒化シリコン膜１
９及び酸化シリコン膜２０を形成して後、之等積
層体に対して同一のフオトマスクを用いてＰチヤ
ンネル及びＮチヤンネルの拡散窓あけを行い、同
時にゲート部を形成し、このゲート部を拡散マス
クとしてその各拡散窓を通してＰチヤンネル及び
Ｎチヤンネルの夫々のソース領域及びドレイン領
域を形成するようになすので、、第２図及び第３
図の場合と同様にＰチヤンネル及びＮチヤンネル
共にソース領域及びドレイン領域とゲート部間の
位置合せ精度が良く、且つ製造が容易で信頼性の
高い斯種相補性のトランジスタが得られる。
又、ボロンガラス層２８とリンのプレデポジツ
ト又はイオン注入法とによりＰチヤンネル及びＮ
チヤンネルのソース及びドレイン領域を形成する
ので夫々のチヤンネルのソース及びドレイン領域
の制御が可能となる。さらに、Ｐチヤンネルのソ
ース及びドレインの不純物拡散源となるボロンガ
ラス層２８がＮチヤンネルのソース及びドレイン
の不純物導入用のマスクとなるので、Ｐチヤンネ
ル及びＮチヤンネルのソース領域、ドレイン領域
を形成する際の工程を簡略化することができる。
ト又はイオン注入法とによりＰチヤンネル及びＮ
チヤンネルのソース及びドレイン領域を形成する
ので夫々のチヤンネルのソース及びドレイン領域
の制御が可能となる。さらに、Ｐチヤンネルのソ
ース及びドレインの不純物拡散源となるボロンガ
ラス層２８がＮチヤンネルのソース及びドレイン
の不純物導入用のマスクとなるので、Ｐチヤンネ
ル及びＮチヤンネルのソース領域、ドレイン領域
を形成する際の工程を簡略化することができる。
又、ゲート部に於て窒化シリコン膜１９及び酸
化シリコン膜２０が設けられるので、多結晶シリ
コン層の抵抗層の増加を防ぎゲート・ドレイン間
の浮遊容量Cdgを小さくすることができ、また、
多結晶シリコン層の選択酸化でフイールド部での
閾値電圧Vthを上げることができる。
化シリコン膜２０が設けられるので、多結晶シリ
コン層の抵抗層の増加を防ぎゲート・ドレイン間
の浮遊容量Cdgを小さくすることができ、また、
多結晶シリコン層の選択酸化でフイールド部での
閾値電圧Vthを上げることができる。
尚、上述の各実施例において、ゲート部として
は通常の熱酸化によるゲート絶縁層を有する構造
の他、Si3N4及びSiO2等よりなる多層ゲート絶縁
層を有する構造でもよく、或は不揮発性メモリゲ
ート構造としても良い。
は通常の熱酸化によるゲート絶縁層を有する構造
の他、Si3N4及びSiO2等よりなる多層ゲート絶縁
層を有する構造でもよく、或は不揮発性メモリゲ
ート構造としても良い。
上述せる如く本発明によれば、相補性の絶縁ゲ
ート型電界効果トランジスタを精度よく且つ工程
を簡略化して製造できるものであり、例えばその
集積回路に適用した場合にはその集積度を向上
し、且つその歩留りの向上を図ることができるも
のである。
ート型電界効果トランジスタを精度よく且つ工程
を簡略化して製造できるものであり、例えばその
集積回路に適用した場合にはその集積度を向上
し、且つその歩留りの向上を図ることができるも
のである。
第１図は本発明の説明に供する相補性の絶縁ゲ
ート型電界効果トランジスタの一例を示す断面
図、第２図乃至第４図は夫々本発明による製法の
実施例を示す工程順の断面図である。 １１は第１導電形の半導体基体、１２は第２導
電形の半導体島領域、１３はSiO2膜、１４〜１
７は拡散窓、１８は不純物含有の多結晶シリコン
層、１９は窒化シリコン膜、２０は酸化シリコン
膜、２１Ｓ及び２１Ｄは第１導電形のソース領域
及びドレイン領域、２２Ｓ及び２２Ｄは第２導電
形のソース領域及びドレイン領域である。
ート型電界効果トランジスタの一例を示す断面
図、第２図乃至第４図は夫々本発明による製法の
実施例を示す工程順の断面図である。 １１は第１導電形の半導体基体、１２は第２導
電形の半導体島領域、１３はSiO2膜、１４〜１
７は拡散窓、１８は不純物含有の多結晶シリコン
層、１９は窒化シリコン膜、２０は酸化シリコン
膜、２１Ｓ及び２１Ｄは第１導電形のソース領域
及びドレイン領域、２２Ｓ及び２２Ｄは第２導電
形のソース領域及びドレイン領域である。
Claims (1)
- 【特許請求の範囲】 １ 第１導電形の第１の半導体領域に第２導電形
の第２の半導体領域を島状に形成した半導体基体
を用意し、 上記半導体基体上に、上記第１導電形の第１の
半導体領域と上記第２導電形の第２の半導体領域
上の各ゲート部に対応する部分をゲート絶縁膜、
不純物含有の多結晶シリコン層、窒化シリコン膜
及び酸化シリコン膜にて構成し、且つ上記各ゲー
ト部に対応する部分の両側に対をなす拡散窓を有
し、さらに上記１対の拡散窓に不純物含有物質を
有する拡散マスクを形成する工程と、 上記他対の拡散窓を通して上記半導体基体の上
記一方の半導体領域に１の導電形のソース領域及
びドレイン領域を形成し、上記不純物含有物質を
拡散源として上記１対の拡散窓を通して上記半導
体基体の上記他方の半導体領域に他の導電形のソ
ース領域及びドレイン領域を形成する工程を有す
ることを特徴とする相補型絶縁ゲート型電界効果
トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61036964A JPS61190975A (ja) | 1986-02-21 | 1986-02-21 | 絶縁ゲート型電界効果トランジスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61036964A JPS61190975A (ja) | 1986-02-21 | 1986-02-21 | 絶縁ゲート型電界効果トランジスタの製法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9902976A Division JPS5324281A (en) | 1976-08-19 | 1976-08-19 | Production of insulated gate type field effect transistors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61190975A JPS61190975A (ja) | 1986-08-25 |
| JPH0225261B2 true JPH0225261B2 (ja) | 1990-06-01 |
Family
ID=12484414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61036964A Granted JPS61190975A (ja) | 1986-02-21 | 1986-02-21 | 絶縁ゲート型電界効果トランジスタの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61190975A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3627012B1 (en) * | 2017-05-19 | 2022-01-19 | Eagle Industry Co., Ltd. | Sliding component |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4868177A (ja) * | 1972-01-27 | 1973-09-17 | ||
| JPS4952984A (ja) * | 1972-09-25 | 1974-05-23 | ||
| JPS5169372A (ja) * | 1974-11-06 | 1976-06-15 | Ibm | |
| JPS5324281A (en) * | 1976-08-19 | 1978-03-06 | Sony Corp | Production of insulated gate type field effect transistors |
-
1986
- 1986-02-21 JP JP61036964A patent/JPS61190975A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4868177A (ja) * | 1972-01-27 | 1973-09-17 | ||
| JPS4952984A (ja) * | 1972-09-25 | 1974-05-23 | ||
| JPS5169372A (ja) * | 1974-11-06 | 1976-06-15 | Ibm | |
| JPS5324281A (en) * | 1976-08-19 | 1978-03-06 | Sony Corp | Production of insulated gate type field effect transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61190975A (ja) | 1986-08-25 |
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