JPS6159539B2 - - Google Patents
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- JPS6159539B2 JPS6159539B2 JP51099029A JP9902976A JPS6159539B2 JP S6159539 B2 JPS6159539 B2 JP S6159539B2 JP 51099029 A JP51099029 A JP 51099029A JP 9902976 A JP9902976 A JP 9902976A JP S6159539 B2 JPS6159539 B2 JP S6159539B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Description
【発明の詳細な説明】
本発明は、絶縁ゲート型電界効果トランジスタ
特にＮチヤンネル及びＰチヤンネルの絶縁ゲート
型電界効果トランジスタを一体に有した所謂相補
性の絶縁ゲート型電界効果トランジスタの製法に
係わる。
特にＮチヤンネル及びＰチヤンネルの絶縁ゲート
型電界効果トランジスタを一体に有した所謂相補
性の絶縁ゲート型電界効果トランジスタの製法に
係わる。
相補性の絶縁ゲート型電界効果トランジスタに
よる集積回路においては、その集積度、歩留りの
向上及び低コスト化のためにセルフアライメント
方式の応用と、ゲート電極として不純物含有の多
結晶シリコンを用いる所謂シリコンゲートの使
用、或はそれらの組合による製法等が研究されて
いる。
よる集積回路においては、その集積度、歩留りの
向上及び低コスト化のためにセルフアライメント
方式の応用と、ゲート電極として不純物含有の多
結晶シリコンを用いる所謂シリコンゲートの使
用、或はそれらの組合による製法等が研究されて
いる。
ところで、一般に相補性の絶縁ゲート型電界効
果トランジスタは第１図に示すように構成がとら
れている。即ち、例えばＮ形の半導体基体１の一
主面にＰ形の半導体島領域２を設け、この島領域
２内にＮ形のソース領域３及びドレイン領域４を
拡散形成し且つゲート絶縁層５を形成してＮチヤ
ンネル絶縁ゲート型電界効果トランジスタ
（MOS―FET1）を形成し、また基体１の表面にＰ
形のソース領域６及びドレイン領域７を拡散形成
し且つゲート絶縁層８を形成しＰチヤンネル絶縁
ゲート型電界効果トランジスタ（MOS―FET2）
を形成して構成される。S1，D1及びG1は夫々Ｎ
チヤンネル絶縁ゲート型電界効果トランジスタの
ソース電極、ドレイン電極及びゲート電極を示
し、S2，D2及びG2は夫々Ｐチヤンネル絶縁ゲー
ト型電界効果トランジスタのソース電極、ドレイ
ン電極及びゲート電極を示し、９はSiO2膜の如
き表面安定化膜である。
果トランジスタは第１図に示すように構成がとら
れている。即ち、例えばＮ形の半導体基体１の一
主面にＰ形の半導体島領域２を設け、この島領域
２内にＮ形のソース領域３及びドレイン領域４を
拡散形成し且つゲート絶縁層５を形成してＮチヤ
ンネル絶縁ゲート型電界効果トランジスタ
（MOS―FET1）を形成し、また基体１の表面にＰ
形のソース領域６及びドレイン領域７を拡散形成
し且つゲート絶縁層８を形成しＰチヤンネル絶縁
ゲート型電界効果トランジスタ（MOS―FET2）
を形成して構成される。S1，D1及びG1は夫々Ｎ
チヤンネル絶縁ゲート型電界効果トランジスタの
ソース電極、ドレイン電極及びゲート電極を示
し、S2，D2及びG2は夫々Ｐチヤンネル絶縁ゲー
ト型電界効果トランジスタのソース電極、ドレイ
ン電極及びゲート電極を示し、９はSiO2膜の如
き表面安定化膜である。
かかるトランジスタでは、Ｎ形領域３，４、Ｐ
形領域６，７、ゲート絶縁層５，８及びパターン
相互間の位置合せを高精度に行う必要がある。し
かし従来の製法はＮ形領域３，４の拡散窓あけ及
びＰ形領域９，７の拡散窓あけを夫々個別のフオ
トマスクを用いて行い、ゲート絶縁層５及び８の
窓あけを共通のフオトマスクを用いて行つていた
ために、Ｎ形領域３，４とＰ形領域６，７との間
にマスク合せ作業上の合せ寸法誤差がどうしても
生じ、その結果次のゲート窓あけ工程でＮ形領域
３及び４とゲート絶縁層５間の重ね合せ寸法Ｗ及
びＰ形領域６及び７とゲート絶縁層８間の重ね合
せ寸法Ｗを共に良くすることが出来ない。この重
ね合せ寸法Ｗの誤差はゲートとソース又はドレイ
ン間の容量のバラツキとなり特性に影響し、また
誤差の著しい場合には正常なチヤンネル形成がで
きない。そこで従来は、この誤差を少くするため
に各領域３，４，５，６とゲート窓あけ部分の重
ね合せ部分を十分大きくとるために集積度が下つ
てしまう。
形領域６，７、ゲート絶縁層５，８及びパターン
相互間の位置合せを高精度に行う必要がある。し
かし従来の製法はＮ形領域３，４の拡散窓あけ及
びＰ形領域９，７の拡散窓あけを夫々個別のフオ
トマスクを用いて行い、ゲート絶縁層５及び８の
窓あけを共通のフオトマスクを用いて行つていた
ために、Ｎ形領域３，４とＰ形領域６，７との間
にマスク合せ作業上の合せ寸法誤差がどうしても
生じ、その結果次のゲート窓あけ工程でＮ形領域
３及び４とゲート絶縁層５間の重ね合せ寸法Ｗ及
びＰ形領域６及び７とゲート絶縁層８間の重ね合
せ寸法Ｗを共に良くすることが出来ない。この重
ね合せ寸法Ｗの誤差はゲートとソース又はドレイ
ン間の容量のバラツキとなり特性に影響し、また
誤差の著しい場合には正常なチヤンネル形成がで
きない。そこで従来は、この誤差を少くするため
に各領域３，４，５，６とゲート窓あけ部分の重
ね合せ部分を十分大きくとるために集積度が下つ
てしまう。
本発明は、上述の点に鑑み精度をよく且つ歩留
りよく製造できるようにした絶縁ゲート型電界効
果トランジスタの製法を提供するものである。
りよく製造できるようにした絶縁ゲート型電界効
果トランジスタの製法を提供するものである。
以下、本発明による絶縁ゲート型電界効果トラ
ンジスタの製法の実施例を第２図以下を用いて詳
述しよう。
ンジスタの製法の実施例を第２図以下を用いて詳
述しよう。
本発明においては、先づ第２図Ａに示すように
第１導電形例えばＮ形のシリコン層半導体基体１
１を用意し、その一主面にイオン注入法或は拡散
によつて第２導電形即ちＰ形の半導体島領域１２
を形成する。次いで基体１１の表面全面に絶縁膜
例えばSiO2膜１３を被着形成する。このSiO2膜
１３は爾後ゲート絶縁層として使用し得るもので
例えば厚さを1500Å程度となして熱酸化にて形成
し得る。
第１導電形例えばＮ形のシリコン層半導体基体１
１を用意し、その一主面にイオン注入法或は拡散
によつて第２導電形即ちＰ形の半導体島領域１２
を形成する。次いで基体１１の表面全面に絶縁膜
例えばSiO2膜１３を被着形成する。このSiO2膜
１３は爾後ゲート絶縁層として使用し得るもので
例えば厚さを1500Å程度となして熱酸化にて形成
し得る。
次に、このSiO2膜１３を同一のフオトマスク
を用いてフオトエツチングし、Ｐ形島領域１２及
び基体１１の夫々においてソース及びドレインの
拡散窓１４，１５，１６及び１７を形成する（第
２図Ｂ）。
を用いてフオトエツチングし、Ｐ形島領域１２及
び基体１１の夫々においてソース及びドレインの
拡散窓１４，１５，１６及び１７を形成する（第
２図Ｂ）。
次に、各拡散窓１４〜１７を含むSiO2膜１３
上の全面に不純物例えばボロンをドープして低抵
抗となされた多結晶シリコン層１８を被着し、こ
のボロンドープの多結晶シリコン層１８上に窒化
シリコン膜（Si3N4）１９及び酸化シリコン膜
（SiO2）２０を順次被着形成する（第２図Ｃ）。こ
れら多結晶シリコン層１８、窒化シリコン膜１９
及び酸化シリコン膜２０は例えば化学的気相成長
法（Ｃ、Ｖ、Ｄ法）にて同一炉内で連続的に形成
し得る。夫々膜又は層の厚さは、一例として多結
晶シリコン層１８が1.0μ程度、窒化シリコン膜
１９が1000Å程度、酸化シリコン膜２０が500Å
程度とすることができる。又、多結晶シリコン層
１８にドープするボロン濃度は1020atoms／cm3以
上とするを可とする。この不純物濃度であれば多
結晶シリコン層１８はＰ形不純物の拡散のときの
不純物拡散源となり、且つ極めて低抵抗となつて
電極として十分用いることができる。尚、場合に
よつては図示せざるも多結晶シリコン層１８と窒
化シリコン膜１９間に酸化シリコン膜（SiO2）を
介在するようにしてもよい。窒化シリコン膜１９
は爾後の不純物拡散工程においてゲート部での多
結晶シリコン層１８を酸化防止と、多結晶シリコ
ン層１８中への不純物の侵入を防止する。又、酸
化シリコン膜２０は爾後Ｎ形不純物例えばリンを
プレデポジツト又はイオン注入したときに窒化シ
リコン膜１９が侵されるのを防止するものであ
る。
上の全面に不純物例えばボロンをドープして低抵
抗となされた多結晶シリコン層１８を被着し、こ
のボロンドープの多結晶シリコン層１８上に窒化
シリコン膜（Si3N4）１９及び酸化シリコン膜
（SiO2）２０を順次被着形成する（第２図Ｃ）。こ
れら多結晶シリコン層１８、窒化シリコン膜１９
及び酸化シリコン膜２０は例えば化学的気相成長
法（Ｃ、Ｖ、Ｄ法）にて同一炉内で連続的に形成
し得る。夫々膜又は層の厚さは、一例として多結
晶シリコン層１８が1.0μ程度、窒化シリコン膜
１９が1000Å程度、酸化シリコン膜２０が500Å
程度とすることができる。又、多結晶シリコン層
１８にドープするボロン濃度は1020atoms／cm3以
上とするを可とする。この不純物濃度であれば多
結晶シリコン層１８はＰ形不純物の拡散のときの
不純物拡散源となり、且つ極めて低抵抗となつて
電極として十分用いることができる。尚、場合に
よつては図示せざるも多結晶シリコン層１８と窒
化シリコン膜１９間に酸化シリコン膜（SiO2）を
介在するようにしてもよい。窒化シリコン膜１９
は爾後の不純物拡散工程においてゲート部での多
結晶シリコン層１８を酸化防止と、多結晶シリコ
ン層１８中への不純物の侵入を防止する。又、酸
化シリコン膜２０は爾後Ｎ形不純物例えばリンを
プレデポジツト又はイオン注入したときに窒化シ
リコン膜１９が侵されるのを防止するものであ
る。
次に、酸化シリコン膜２０、窒化シリコン膜１
９及び多結晶シリコン層１８に対してフオトエツ
チングし、Ｎチヤンネル側即ちＰ形島領域側のソ
ース及びドレインの拡散窓１４及び１５のみを選
択的に開孔する。この後、この拡散窓１４及び１
５を通して例えばＮ形不純物であるリンをプレデ
ポジツトする。２１′Ｓ及び２１′Ｄはこのプレデ
ポジツトにより拡散窓１４及び１５を通してＰ形
島領域１２に浅く拡散されたリンの拡散領域であ
り、また２２′Ｓ及び２２′Ｄはこのプレデポジツ
ト工程で同時にボロンドープの多結晶シリコン層
１８を不純物拡散源として拡散窓１６及び１７を
通して基体１１に浅く拡散されたボロンの拡散領
域である。かかるプレデポジツト工程では窒化シ
リコン膜１９上に酸化シリコン膜２０が存在して
いるために窒化シリコン膜１９がリンによつて侵
されることがない（第２図Ｄ）。
９及び多結晶シリコン層１８に対してフオトエツ
チングし、Ｎチヤンネル側即ちＰ形島領域側のソ
ース及びドレインの拡散窓１４及び１５のみを選
択的に開孔する。この後、この拡散窓１４及び１
５を通して例えばＮ形不純物であるリンをプレデ
ポジツトする。２１′Ｓ及び２１′Ｄはこのプレデ
ポジツトにより拡散窓１４及び１５を通してＰ形
島領域１２に浅く拡散されたリンの拡散領域であ
り、また２２′Ｓ及び２２′Ｄはこのプレデポジツ
ト工程で同時にボロンドープの多結晶シリコン層
１８を不純物拡散源として拡散窓１６及び１７を
通して基体１１に浅く拡散されたボロンの拡散領
域である。かかるプレデポジツト工程では窒化シ
リコン膜１９上に酸化シリコン膜２０が存在して
いるために窒化シリコン膜１９がリンによつて侵
されることがない（第２図Ｄ）。
次に、酸化シリコン膜２０及び窒化シリコン膜
１９を夫々Ｎチヤンネル及びＰチヤンネルのゲー
ト部に対応する部分のみを残してエツチング除去
し、この状態において酸化性雰囲気中でシリコン
表面に酸化膜を生成しながら上記のリン及びボロ
ンの本拡散処理を行い、Ｐ形島領域１２に所謂Ｎ
チヤンネルのソース領域２１Ｓ及びドレイン領域
２１Ｄを、基体１１に所謂Ｐチヤンネルのソース
領域２２Ｓ及びドレイン領域２２Ｄを夫々同時形
成する。同時にこの酸化性雰囲気中での高温処理
でゲート部以外の酸化シリコン膜２０及び窒化シ
リコン膜１９の被着されていない多結晶シリコン
層１８を選択酸化する。即ち、この場合ゲート部
の酸化シリコン膜２０及び窒化シリコン膜１９直
下の多結晶シリコン層１８のみは酸化されずその
まま導電性層１８Ｎ及び１８Ｐとして残り、且つ
拡散マスクとして用いたゲート部でのSiO2膜１
３はそのままゲート絶縁層２３及び２４として用
いられる（第２図Ｅ）。なお、第２図Ｄの工程に
おいて拡散窓１４，１５を通してリンをプレデポ
ジツトしたが、これに代えてイオン注入法にてリ
ンを打込むようにしてもよい。
１９を夫々Ｎチヤンネル及びＰチヤンネルのゲー
ト部に対応する部分のみを残してエツチング除去
し、この状態において酸化性雰囲気中でシリコン
表面に酸化膜を生成しながら上記のリン及びボロ
ンの本拡散処理を行い、Ｐ形島領域１２に所謂Ｎ
チヤンネルのソース領域２１Ｓ及びドレイン領域
２１Ｄを、基体１１に所謂Ｐチヤンネルのソース
領域２２Ｓ及びドレイン領域２２Ｄを夫々同時形
成する。同時にこの酸化性雰囲気中での高温処理
でゲート部以外の酸化シリコン膜２０及び窒化シ
リコン膜１９の被着されていない多結晶シリコン
層１８を選択酸化する。即ち、この場合ゲート部
の酸化シリコン膜２０及び窒化シリコン膜１９直
下の多結晶シリコン層１８のみは酸化されずその
まま導電性層１８Ｎ及び１８Ｐとして残り、且つ
拡散マスクとして用いたゲート部でのSiO2膜１
３はそのままゲート絶縁層２３及び２４として用
いられる（第２図Ｅ）。なお、第２図Ｄの工程に
おいて拡散窓１４，１５を通してリンをプレデポ
ジツトしたが、これに代えてイオン注入法にてリ
ンを打込むようにしてもよい。
次いで、夫々の多結晶シリコン層１８Ｎ，１８
Ｐ上の酸化シリコン２０及び窒化シリコン１９、
各ソース及びドレイン領域上の酸化膜に対し電極
取出しのために窓あけを行い、然る後、之等の窓
孔を通して夫々Ｎ形のソース領域２１Ｓ、ドレイ
ン領域２１Ｄ及び多結晶シリコン層１８Ｎ上に例
えばAl蒸着によるソース電極S1、ドレイン電極
D1及びゲート電極G1を形成し、またＰ形のソー
ス領域２２Ｓ、ドレイン領域２２Ｄ及び多結晶シ
リコン層１８Ｐ上に夫々ソース電極S2、ドレイン
電極D2及びゲート電極G2を形成する。この場
合、各ゲート部における多結晶シリコン１８Ｎ及
び１８Ｐはゲート電極の一部として用いられる。
斯くして、第２図Ｆに示す如くＰ形島領域１２に
Ｎチヤンネル絶縁ゲート型電界効果トランジスタ
（MOS―FET1）が形成され、これよに離れた基体
１１にＰチヤンネル絶縁ゲート型電界効果トラン
ジスタ（MOS―FET2）が形成されて成る目的と
するシリコンゲートによる相補性の絶縁ゲート型
電界効果トランジスタを得る。
Ｐ上の酸化シリコン２０及び窒化シリコン１９、
各ソース及びドレイン領域上の酸化膜に対し電極
取出しのために窓あけを行い、然る後、之等の窓
孔を通して夫々Ｎ形のソース領域２１Ｓ、ドレイ
ン領域２１Ｄ及び多結晶シリコン層１８Ｎ上に例
えばAl蒸着によるソース電極S1、ドレイン電極
D1及びゲート電極G1を形成し、またＰ形のソー
ス領域２２Ｓ、ドレイン領域２２Ｄ及び多結晶シ
リコン層１８Ｐ上に夫々ソース電極S2、ドレイン
電極D2及びゲート電極G2を形成する。この場
合、各ゲート部における多結晶シリコン１８Ｎ及
び１８Ｐはゲート電極の一部として用いられる。
斯くして、第２図Ｆに示す如くＰ形島領域１２に
Ｎチヤンネル絶縁ゲート型電界効果トランジスタ
（MOS―FET1）が形成され、これよに離れた基体
１１にＰチヤンネル絶縁ゲート型電界効果トラン
ジスタ（MOS―FET2）が形成されて成る目的と
するシリコンゲートによる相補性の絶縁ゲート型
電界効果トランジスタを得る。
斯る製法によれば、Ｐ形島領域１２を有するＮ
形基体１１上に予めゲート絶縁層となり得る所定
の厚さ（1500Å程度）のSiO2膜１３を被着して
後、このSiO2膜１３に対して同一のフオトマス
クで両トランジスタのソース及びドレイン領域の
拡散窓あけ１４〜１７を行うと同時にSiO2膜１
３によるゲート絶縁層２３，２４を形成し、最終
的にゲート部を形成した状態でゲート部をマスク
として上記拡散窓１４〜１７を通して拡散し夫々
のソース領域及びドレイン領域を形成するように
したので、Ｐチヤンネル及びＮチヤンネルの夫々
のソース領域及びドレイン領域とゲート部との位
置合せが正確に行われる。
形基体１１上に予めゲート絶縁層となり得る所定
の厚さ（1500Å程度）のSiO2膜１３を被着して
後、このSiO2膜１３に対して同一のフオトマス
クで両トランジスタのソース及びドレイン領域の
拡散窓あけ１４〜１７を行うと同時にSiO2膜１
３によるゲート絶縁層２３，２４を形成し、最終
的にゲート部を形成した状態でゲート部をマスク
として上記拡散窓１４〜１７を通して拡散し夫々
のソース領域及びドレイン領域を形成するように
したので、Ｐチヤンネル及びＮチヤンネルの夫々
のソース領域及びドレイン領域とゲート部との位
置合せが正確に行われる。
又、不純物ドープの多結晶シリコン層１８がソ
ース及びドレインの不純物拡散源として用いられ
ると共に、ゲート部ではゲート電極の一部として
用いられるので工程を簡略化し、且つゲート電極
の配線抵抗を小さくすることができる。又、ゲー
ト部以外の多結晶シリコン層１８を選択酸化する
ので、工程の簡略化と共にゲート部以外の所謂フ
イールド部での閾値電圧Vthを上げることができ
る。
ース及びドレインの不純物拡散源として用いられ
ると共に、ゲート部ではゲート電極の一部として
用いられるので工程を簡略化し、且つゲート電極
の配線抵抗を小さくすることができる。又、ゲー
ト部以外の多結晶シリコン層１８を選択酸化する
ので、工程の簡略化と共にゲート部以外の所謂フ
イールド部での閾値電圧Vthを上げることができ
る。
又、SiO2膜１３の１回のパターニングでソー
ス、ドレイン、ゲートの大きさが決まり、従つて
その上の多結晶シリコン層１８、窒化シリコン膜
１９及び酸化シリコン膜２０のパターニングが多
少ずれてもトランジスタの大きさは全く変らない
ので、プロセス上のマスク合せに余裕度が生ず
る。また、ソース領域及びドレイン領域の形成後
にゲート電極以外の多結晶シリコン層を選択酸化
するた、この酸化工程において同時にソース領域
及びドレイン領域の不純物を活性化でき、熱処理
工程を省略することができる。
ス、ドレイン、ゲートの大きさが決まり、従つて
その上の多結晶シリコン層１８、窒化シリコン膜
１９及び酸化シリコン膜２０のパターニングが多
少ずれてもトランジスタの大きさは全く変らない
ので、プロセス上のマスク合せに余裕度が生ず
る。また、ソース領域及びドレイン領域の形成後
にゲート電極以外の多結晶シリコン層を選択酸化
するた、この酸化工程において同時にソース領域
及びドレイン領域の不純物を活性化でき、熱処理
工程を省略することができる。
又、ゲート部の多結晶シリコン層１８上に窒化
シリコン１９及び酸化シリコン膜２０が形成され
るので、多結晶シリコン層の選択酸化を確実に行
い、且つゲート部の多結晶シリコン層に対するリ
ン又はボロン等の不純物拡散が防止され所謂ゲー
ト部の多結晶シリコン層の抵抗値増加を防ぎ、さ
らにゲート・ドレイン間浮遊容量Cdgを小さくす
ることが出来る。また最上層に酸化シリコン膜２
０が設けられるので窒化シリコン膜に比べAl配
線の密着を良くすることができる。従つて、本製
法では相補性トランジスタを精度よく容易に製造
できるものである。
シリコン１９及び酸化シリコン膜２０が形成され
るので、多結晶シリコン層の選択酸化を確実に行
い、且つゲート部の多結晶シリコン層に対するリ
ン又はボロン等の不純物拡散が防止され所謂ゲー
ト部の多結晶シリコン層の抵抗値増加を防ぎ、さ
らにゲート・ドレイン間浮遊容量Cdgを小さくす
ることが出来る。また最上層に酸化シリコン膜２
０が設けられるので窒化シリコン膜に比べAl配
線の密着を良くすることができる。従つて、本製
法では相補性トランジスタを精度よく容易に製造
できるものである。
第３図は本発明の更に他の実施例である。之は
第２図Ａの工程と同様に例えばＮ形のシリコン半
導体基体１１の一主面にＰ形の半導体島領域１２
を形成し、その一主面全面に爾後ゲート絶縁層と
して用いる1500Å程度の熱酸化によるSiO2膜１
３を被着形成して後、このSiO2膜１３上に順次
CVD法によるボロンドープの多結晶シリコン層
１８、窒化シリコン層１９及び酸化シリコン層２
０を被着形成する。これら各酸化シリコン膜２
０、窒化シリコン膜１９及び多結晶シリコン層１
８の厚みは第２図で述べたと同様の厚みに選ぶ。
（第３図Ａ及びＢ） 次に、同一のフオトマスクを用いて各SiO2膜
１３、多結晶シリコン層１８、窒化シリコン膜１
９及び酸化シリコン膜２０をフオトエツチング
し、Ｐ形島領域１２及び基体１１の夫々において
ソース及びドレインの拡散窓１４，１５，１６及
び１７を形成する（第３図Ｃ）。
第２図Ａの工程と同様に例えばＮ形のシリコン半
導体基体１１の一主面にＰ形の半導体島領域１２
を形成し、その一主面全面に爾後ゲート絶縁層と
して用いる1500Å程度の熱酸化によるSiO2膜１
３を被着形成して後、このSiO2膜１３上に順次
CVD法によるボロンドープの多結晶シリコン層
１８、窒化シリコン層１９及び酸化シリコン層２
０を被着形成する。これら各酸化シリコン膜２
０、窒化シリコン膜１９及び多結晶シリコン層１
８の厚みは第２図で述べたと同様の厚みに選ぶ。
（第３図Ａ及びＢ） 次に、同一のフオトマスクを用いて各SiO2膜
１３、多結晶シリコン層１８、窒化シリコン膜１
９及び酸化シリコン膜２０をフオトエツチング
し、Ｐ形島領域１２及び基体１１の夫々において
ソース及びドレインの拡散窓１４，１５，１６及
び１７を形成する（第３図Ｃ）。
次に、各拡散窓１４〜１７を含む全面にＰ形不
純物の拡散源となる層、例えばボロンドープの
SiO2層即ち所謂ボロンガラス層２８をCVD法に
て被着形成し、然る後このボロンガラス層２８に
対しフオトエツチングを行い、Ｎチヤンネルのゲ
ート部とＰチヤンネルのゲート部が拡散窓１６，
１７上のボロンガラス層２８を残して他のボロン
ガラス層２８を選択除去する。このボロンガラス
層２８のフオトエツチングによつてＮチヤンネル
側の拡散窓１４，１５は再現する。又、このとき
ボロンガラス層２８の除去された部分の酸化シリ
コン膜２０及び窒化シリコン膜１９も除去する
（第３図Ｄ及びＥ）。
純物の拡散源となる層、例えばボロンドープの
SiO2層即ち所謂ボロンガラス層２８をCVD法に
て被着形成し、然る後このボロンガラス層２８に
対しフオトエツチングを行い、Ｎチヤンネルのゲ
ート部とＰチヤンネルのゲート部が拡散窓１６，
１７上のボロンガラス層２８を残して他のボロン
ガラス層２８を選択除去する。このボロンガラス
層２８のフオトエツチングによつてＮチヤンネル
側の拡散窓１４，１５は再現する。又、このとき
ボロンガラス層２８の除去された部分の酸化シリ
コン膜２０及び窒化シリコン膜１９も除去する
（第３図Ｄ及びＥ）。
次に、この拡散窓１４及び１５に対してＮ形不
純物例えばリンをプレデポジツトし、或はイオン
注入法にて打込み、酸化性雰囲気中で拡散処理し
てＰ形島領域１２にＮ形のソース領域２１Ｓ及び
ドレイン領域２１Ｄを形成し、同時にボロンガラ
ス層２８を不純物拡散源として拡散窓１６及び１
７を通してボロンを拡散し、基体１１にＰ形のソ
ース領域２２Ｓ及びドレイン領域２２Ｄを形成す
る。また、この酸化性雰囲気中での高温処理によ
り窒化シリコン膜１９の被着されない部分の多結
晶シリコン層１８が選択酸化され絶縁層に変わる
（第３図Ｆ）。
純物例えばリンをプレデポジツトし、或はイオン
注入法にて打込み、酸化性雰囲気中で拡散処理し
てＰ形島領域１２にＮ形のソース領域２１Ｓ及び
ドレイン領域２１Ｄを形成し、同時にボロンガラ
ス層２８を不純物拡散源として拡散窓１６及び１
７を通してボロンを拡散し、基体１１にＰ形のソ
ース領域２２Ｓ及びドレイン領域２２Ｄを形成す
る。また、この酸化性雰囲気中での高温処理によ
り窒化シリコン膜１９の被着されない部分の多結
晶シリコン層１８が選択酸化され絶縁層に変わる
（第３図Ｆ）。
然る後、電極窓あけを行いＮ形のソース領域２
１Ｓ、ドレイン領域２１Ｄ及びゲート部の多結晶
シリコン層１８Ｎ上に夫々例えばAl蒸着による
ソース電極S1、ドレイン電極D1及びゲート電極
G1を形成し、またＰ形のソース領域２２Ｓ、ド
レイン領域２２Ｄ及びゲート部の多結晶シリコン
層１８Ｐ上に夫々ソース電極S2、ドレイン電極
D2及びゲート電極G2を形成し、第３図Ｇに示す
目的とするシリコンゲートによる相補性の絶縁ゲ
ート型電界効果トランジスタを得る。
１Ｓ、ドレイン領域２１Ｄ及びゲート部の多結晶
シリコン層１８Ｎ上に夫々例えばAl蒸着による
ソース電極S1、ドレイン電極D1及びゲート電極
G1を形成し、またＰ形のソース領域２２Ｓ、ド
レイン領域２２Ｄ及びゲート部の多結晶シリコン
層１８Ｐ上に夫々ソース電極S2、ドレイン電極
D2及びゲート電極G2を形成し、第３図Ｇに示す
目的とするシリコンゲートによる相補性の絶縁ゲ
ート型電界効果トランジスタを得る。
斯る第３図の製法に於ても、基体１１上に順次
ゲート絶縁層となり得るSiO2膜１３、不純物ド
ープの多結晶シリコン層１８、窒化シリコン膜１
９及び酸化シリコン層２０を形成して後、之等積
層体に対して同一のフオトマスクを用いてＰチヤ
ンネル及びＮチヤンネルの拡散窓あけを行い、同
時にゲート部を形成し、このゲート部を拡散マス
クとしてその各拡散窓を通してＰチヤンネル及び
Ｎチヤンネルの夫々のソース領域及びドレイン領
域を形成するようになすので、第２図の場合と同
様にＰチヤンネル及びＮチヤンネル共にソース領
域及びドレイン領域とゲート部間の位置合せ精度
が良く、且つ製造が容易で信頼性の高い斯種相補
性のトランジスタが得られる。また、ソース領域
及びドレイン領域の不純物の活性化と多結晶シリ
コン層の選択酸化の工程が同時に行えるので、熱
処理工程が省略できる。又、ボロンガラス層２８
とリンのプレデポジツト又はイオン注入法とによ
りＰチヤンネル及びＮチヤンネルのソース及びド
レイン領域を形成するので夫々のチヤンネルのソ
ース及びドレイン領域の制御が可能となる。
ゲート絶縁層となり得るSiO2膜１３、不純物ド
ープの多結晶シリコン層１８、窒化シリコン膜１
９及び酸化シリコン層２０を形成して後、之等積
層体に対して同一のフオトマスクを用いてＰチヤ
ンネル及びＮチヤンネルの拡散窓あけを行い、同
時にゲート部を形成し、このゲート部を拡散マス
クとしてその各拡散窓を通してＰチヤンネル及び
Ｎチヤンネルの夫々のソース領域及びドレイン領
域を形成するようになすので、第２図の場合と同
様にＰチヤンネル及びＮチヤンネル共にソース領
域及びドレイン領域とゲート部間の位置合せ精度
が良く、且つ製造が容易で信頼性の高い斯種相補
性のトランジスタが得られる。また、ソース領域
及びドレイン領域の不純物の活性化と多結晶シリ
コン層の選択酸化の工程が同時に行えるので、熱
処理工程が省略できる。又、ボロンガラス層２８
とリンのプレデポジツト又はイオン注入法とによ
りＰチヤンネル及びＮチヤンネルのソース及びド
レイン領域を形成するので夫々のチヤンネルのソ
ース及びドレイン領域の制御が可能となる。
又、ゲート部に於て窒化シリコン膜１９及び酸
化シリコン膜２０が設けられるので、多結晶シリ
コン層の抵抗値の増加を防ぎゲート・ドレイン間
の浮遊容量Cdgを小さくすることができ、また、
多結晶シリコン層の選択酸化でフイールドでの閾
値電圧Vthを上げることができる。
化シリコン膜２０が設けられるので、多結晶シリ
コン層の抵抗値の増加を防ぎゲート・ドレイン間
の浮遊容量Cdgを小さくすることができ、また、
多結晶シリコン層の選択酸化でフイールドでの閾
値電圧Vthを上げることができる。
尚、上述の各実施例において、ゲート部として
は通常の熱酸化によるゲート絶縁層を有する構造
の他、Si3N4及びSiO2等よりなる多層ゲート絶縁
層を有する構造でもよく、或は不揮発性メモリゲ
ート構造としても良い。
は通常の熱酸化によるゲート絶縁層を有する構造
の他、Si3N4及びSiO2等よりなる多層ゲート絶縁
層を有する構造でもよく、或は不揮発性メモリゲ
ート構造としても良い。
上述せる如く本発明によれば、相補性の絶縁ゲ
ート型電界効果トランジスタを精度よく容易に製
造できるものであり、例えばその集積回路に適用
した場合にはその集積度を向上し、且つその歩留
りの向上を図ることができるものである。
ート型電界効果トランジスタを精度よく容易に製
造できるものであり、例えばその集積回路に適用
した場合にはその集積度を向上し、且つその歩留
りの向上を図ることができるものである。
第１図は本発明の説明に供する相補性の絶縁ゲ
ート型電界効果トランジスタの一例を示す断面
図、第２図及び第３図は夫々本発明による製法の
実施例を示す工程順の断面図である。 １１は第１導電形の半導体基体、１２は第２導
電形の半導体島領域、１３はSiO2膜、１４〜１
７は拡散窓、１８は不純物含有の多結晶シリコン
層、１９は窒化シリコン膜、２０は酸化シリコン
膜、２１Ｓ及び２１Ｄは第１導電形のソース領域
及びドレイン領域、２２Ｓ及び２２Ｄは第２導電
形のソース領域及びドレイン領域である。
ート型電界効果トランジスタの一例を示す断面
図、第２図及び第３図は夫々本発明による製法の
実施例を示す工程順の断面図である。 １１は第１導電形の半導体基体、１２は第２導
電形の半導体島領域、１３はSiO2膜、１４〜１
７は拡散窓、１８は不純物含有の多結晶シリコン
層、１９は窒化シリコン膜、２０は酸化シリコン
膜、２１Ｓ及び２１Ｄは第１導電形のソース領域
及びドレイン領域、２２Ｓ及び２２Ｄは第２導電
形のソース領域及びドレイン領域である。
Claims (1)
- １ 半導体領域上に、拡散窓を有し且つ少くとも
ゲート部に対応する部分をゲート絶縁層、不純物
含有の多結晶シリコン層、窒化シリコン膜及び酸
化シリコン膜にて構成した拡散マスクを被着形成
し、上記拡散窓を通して上記半導体領域の表面に
ソース領域及びドレイン領域を拡散形成し、上記
不純物含有の多結晶シリコン層をゲート電極とし
て用いると共に、該ゲート電極以外の上記不純物
含有多結晶シリコン層の少くとも一部分を酸化し
てフイールド絶縁膜を形成することを特徴とする
絶縁ゲート型電界効果トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9902976A JPS5324281A (en) | 1976-08-19 | 1976-08-19 | Production of insulated gate type field effect transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9902976A JPS5324281A (en) | 1976-08-19 | 1976-08-19 | Production of insulated gate type field effect transistors |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61036964A Division JPS61190975A (ja) | 1986-02-21 | 1986-02-21 | 絶縁ゲート型電界効果トランジスタの製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5324281A JPS5324281A (en) | 1978-03-06 |
| JPS6159539B2 true JPS6159539B2 (ja) | 1986-12-17 |
Family
ID=14235885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9902976A Granted JPS5324281A (en) | 1976-08-19 | 1976-08-19 | Production of insulated gate type field effect transistors |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5324281A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4345366A (en) * | 1980-10-20 | 1982-08-24 | Ncr Corporation | Self-aligned all-n+ polysilicon CMOS process |
| JPS61190975A (ja) * | 1986-02-21 | 1986-08-25 | Sony Corp | 絶縁ゲート型電界効果トランジスタの製法 |
| JPS6373668A (ja) * | 1986-09-17 | 1988-04-04 | Nec Yamagata Ltd | 集積回路の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4868177A (ja) * | 1972-01-27 | 1973-09-17 | ||
| JPS4952984A (ja) * | 1972-09-25 | 1974-05-23 | ||
| JPS5169372A (ja) * | 1974-11-06 | 1976-06-15 | Ibm |
-
1976
- 1976-08-19 JP JP9902976A patent/JPS5324281A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4868177A (ja) * | 1972-01-27 | 1973-09-17 | ||
| JPS4952984A (ja) * | 1972-09-25 | 1974-05-23 | ||
| JPS5169372A (ja) * | 1974-11-06 | 1976-06-15 | Ibm |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5324281A (en) | 1978-03-06 |
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