JPH0348664B2 - - Google Patents
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- JPH0348664B2 JPH0348664B2 JP57225209A JP22520982A JPH0348664B2 JP H0348664 B2 JPH0348664 B2 JP H0348664B2 JP 57225209 A JP57225209 A JP 57225209A JP 22520982 A JP22520982 A JP 22520982A JP H0348664 B2 JPH0348664 B2 JP H0348664B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
Description
〔発明の技術分野〕
この発明は動作速度の改善された半導体装置お
よびその製造方法に関するものであり、特に
CMOS（相補型絶縁ゲート電界効果トランジス
タ）メモリ等の半導体集積回路に使用される半導
体装置およびその製造方法に関するものである。 〔発明の技術的背景〕 従来より用いられているCMOS半導体装置で
は、ゲート電極配線としてＮ型不純物を含んだポ
リシリコン（多結晶シリコン）が広く用いられて
いる。 このポリシリコンをゲートとする半導体装置の
代表的な製造手順は次のようなものである。 (イ) 第１図に示すようにＰウエル２の形成された
Ｎ型シリコン基板１に素子分離用不純物層３い
わゆるチヤンネルストツパとフイールド酸化膜
４を形成し、素子領域にゲート酸化膜５を形成
する。その後ポリシリコン層６をウエハ全面に
形成する。 (ロ) 次にポリシリコン層６を低抵抗化するため
に、このポリシリコン層６にＮ型不純物を熱拡
散する。 (ハ) 第２図に示すように、上記ポリシリコン層６
を所定のパターンに写真蝕刻し、ゲート電極６
Ｇおよび配線と成す。 (ニ) 続いてＮチヤネルトランジスタ領域のゲート
酸化膜５を選択的にエツチングする。 (ホ) ウエハ表面にＮ型不純物を含んだ第２のポリ
シリコン層を形成し、高温、酸化性雰囲気中で
不純物の熱拡散を行い、上記のゲート酸化膜の
エツチングされた部位からＮ型不純物を基板に
拡散させてＮチヤネルのソース・ドレイン領域
７を形成する。この際に上記第２のポリシリコ
ン層が酸化されるが、ゲート電極６Ｇは酸化さ
れずに残る。 (ヘ) 次いで上記酸化された第２のポリシリコン層
を剥離する。 (ト) ウエハを高温酸化性雰囲気中にさらし、上記
工程で露出したシリコン基板の素子領域に熱酸
化膜を形成する。 (チ) 第３図に示すようにレジスト８を用いた写真
蝕刻法により選択的にＰチヤネルソース・ドレ
イン予定領域を露出させる。尚、ウエハ表面上
のレジストパターンはそのまま残しておく。 (リ) 上記レジスト８をマスクとしてＰ型不純物を
イオン注入し、Ｐチヤネルのソース・ドレイン
９を形成する。そしてマイクとなつたレジスト
８を剥離する。 (ヌ) 続いて、第４図に示すように保護膜として低
温酸化膜１０を全面に形成し高温熱処理により
この低温酸化膜を焼結せしめると共にイオン注
入されたＰ型不純物を活性化させる。 この後、適宜コンタクトホールを開口し、アル
ミニウム等による金属配線パターンを形成する。 〔背景技術の問題点〕 以上のようにして形成した半導体装置では、ポ
リシリコンによるゲート電極６Ｇを形成した後、
このゲート電極６ＧをマスクとしてＰ型あるいは
Ｎ型不純物を導入しソース・ドレインを形成す
る。しかし、このソース・ドレイン形成用に導入
された不純物は、その後の工程中に行なわれる何
回かの熱処理中に拡散するため、ソース・ドレイ
ンの拡散層がポリシリコンのゲート電極下に発達
してしまう。このためゲートとなるポリシリコン
とソース・ドレインの拡散層とでかなりの寄生容
量が形成され、トランジスタの動作速度に悪影響
を与えていた。 第５図は、上記のような寄生容量を有する
CMOSインバータの等価回路である。すなわち
ドレインＤとゲートＧとの間に寄生容量Ｃが付加
した形となつてミラー効果により出力信号の遅延
時間が大きくなる。 また、従来のポリシリコンによる配線では、Ｎ
型不純物をポリシリコンに導入しただけでは配線
抵抗が大きく回路の信号伝搬に悪影響を与え、高
速動作を阻外していた。 〔発明の目的〕 この発明は上記のような点に鑑みなされたもの
で、その目的とするところは、半導体集積回路の
高速化を簡便に実現できる半導体装置およびその
製造方法を提供することにある。 〔発明の概要〕 すなわちこの発明に係る半導体装置およびその
製造方法では、半導体基板上に第１ポリシリコン
と金属シリサイドを積層形成してゲート電極を含
む配線層を形成した後、ポリシリコンを側面より
酸化させ側壁酸化膜を形成してポリシリコン配線
の幅をモリブデン層よりも小さくする。次いで、
面の方向に拘ず略一定膜厚となるように第２ポリ
シリコン層を全面に被着した後、Ｐチヤネル素子
領域にＰ型不純物を、Ｎチヤネル素子領域にＮ型
不純物をそれぞれゲート電極、側壁酸化膜および
ゲート電極周囲に付着した第２ポリシリコン層を
マスクとして選択イオン注入し、ソース・ドレイ
ン領域を形成する。その後、上記第２のポリシリ
コン層を酸化して保護膜と成すと共に注入不純物
の活性化を行つた後、適宜コンタクトホールを開
口して金属配線等を形成する。 このようにゲート電極等の配線をモリブデンシ
リサイド層との２層構造にすることにより配線抵
抗を下げると共にポリシリコンのゲート電極とゲ
ート酸化膜を挾んだソース・ドレイン領域との重
なりを殆んどなくすようにして素子の高速化を図
るようにしたものである。 〔発明の実施例〕 以下図面を参照してこの発明の一実施例につき
製造過程と共に説明する。尚、以下第１図〜第４
図と同一構成部分には同一符号を付して一部説明
を省略する。 (イ) 第６図において第１図のものと同様のシリコ
ン基板１の素子領域に約700Åの膜厚のゲート
酸化膜５を形成した後、減圧CVD法によつて
4000Å程度の膜厚を有するポリシリコン層６を
形成する。次いで、Ｎ型不純物としてリンをこ
のポリシリコン層６に熱拡散させる。この上に
モリブデンシリサイド膜１１を1500Åの膜厚で
形成する。 (ロ) 次いで、第７図に示すように写真蝕刻法によ
つてモリブデンシリサイド膜１１およびポリシ
リコン層６を所定の配線パターンにエツチング
し、ゲート電極６Ｇを形成する。 (ハ) 続いて、第８図に示すように高温酸化性雰囲
気中でポリシリコン層とモリブデンシリサイド
層の積層構造から成る配線パターンを表面から
酸化させる。 この際にポリシリコン層は側面より酸化さ
れ、配線パターンに側壁酸化膜１２が形成され
る。一方、モリブデンシリサイド層１１は表面
がわずかに酸化されるだけで殆んど酸化が進行
しない。 (ニ) 続いて第９図に示すようにウエハ全面に約
1500Åの第２ポリシリコン層１３を減圧CVD
法により形成する。この減圧CVD法による第
２ポリシリコン層１３は段差の部分にも略一定
の膜厚で被着する。 (ホ) 引き続き図示しないレジストをウエハ上に塗
布し、写真蝕刻法によりＰチヤネル素子領域の
レジストを除去してボロンを例えば加速電圧
50KeV、ドーズ量1.5×1014cm-2の条件でイオ
ン注入する。この際にソース・ドレイン領域へ
は第２ポリシリコン層１３および薄い熱酸化膜
を通してイオンが注入され、ソース・ドレイン
領域１４が形成される。ここで、上記イオン注
入においては第１ポリシリコン層６２、側壁酸
化膜１２およびモリブデンシリサイド層１１が
マスクとなると共に、ゲート電極の側面すなわ
ち側壁酸化膜１２に付着した第２ポリシリコン
層１３も図の縦方向に見た膜厚が厚いためイオ
ン注入のマスクとなる。従つて、ゲート電極６
Ｇ直下の周囲には不純物がイオン注入されな
い。続いて上記イオン注入のレジストを剥離
し、新たにレジストを塗布してＰチヤネルのソ
ース・ドレインの形成と同様にＰチヤネルトラ
ンジスタの素子領域のレジストを除去する。そ
して、例えばリンを加速電圧120KeV、ドーズ
量５×1014cm-2の条件でイオン注入し、Ｎチヤ
ネルトランジスタのソース・ドレイン領域１５
を形成する。 (ヘ) 続いて、ウエハを高温酸化性雰囲気中にさら
し、ウエハ表面の第２ポリシリコン層１３を酸
化して第１０図に示すように保護膜１３′とす
る。この際に上記(ホ)工程で注入されたソース・
ドレイン領域１４，１５の不純物が活性化さ
れ、上記領域１４，１５は図の深さ方向および
横方向に拡散して広がる。 この後、コンタクトホールの開口を行いアル
ミ等による金属配線パターンを形成する。 以上のようにして形成したトランジスタではソ
ース・ドレイン領域となるイオン注入層の横方向
拡散を予め見込んで、まずポリシリコンのゲート
電極６Ｇの側壁を酸化させてポリシリコンのゲー
ト電極６Ｇの幅を挾くした後、第２ポリシリコン
層１３の膜厚分だけ側方よりソース・ドレインの
イオン注入を行う。 すなわち、側壁酸化膜１２と第２ポリシリコン
層１３との膜厚がイオン注入のオフセツト幅とな
つて、後に行なわれる注入不純物の活性化工程に
おいてソース・ドレイン領域がポリシリコンのゲ
ート電極６Ｇ下に大きく伸びることが防止され
る。このため、従来のMOSトランジスタではゲ
ート電極とソース・ドレイン領域との重なりが
0.4μｍ〜0.8μｍ程度であつたところを本実施例の
ものでは0.1μｍ〜0.2μｍ以下にすることができ、
ゲートとソース・ドレイン間の寄生容量によるミ
ラー効果の影響を無視できる程度に小さくでき
た。 第１１図には同一条件で形成したCMOSイン
バータのゲートに矩形状信号VINを供給したと
きの出力信号波形をミラー効果がない場合
（VOUT1）と従来のミラー効果がある場合（VOUT2）
とにつき示し、次の表１にはミラー効果がある場
合とない場合の上記インバータの立ち上り時間、
立ち下り時間および遅延時間を示す。
よびその製造方法に関するものであり、特に
CMOS（相補型絶縁ゲート電界効果トランジス
タ）メモリ等の半導体集積回路に使用される半導
体装置およびその製造方法に関するものである。 〔発明の技術的背景〕 従来より用いられているCMOS半導体装置で
は、ゲート電極配線としてＮ型不純物を含んだポ
リシリコン（多結晶シリコン）が広く用いられて
いる。 このポリシリコンをゲートとする半導体装置の
代表的な製造手順は次のようなものである。 (イ) 第１図に示すようにＰウエル２の形成された
Ｎ型シリコン基板１に素子分離用不純物層３い
わゆるチヤンネルストツパとフイールド酸化膜
４を形成し、素子領域にゲート酸化膜５を形成
する。その後ポリシリコン層６をウエハ全面に
形成する。 (ロ) 次にポリシリコン層６を低抵抗化するため
に、このポリシリコン層６にＮ型不純物を熱拡
散する。 (ハ) 第２図に示すように、上記ポリシリコン層６
を所定のパターンに写真蝕刻し、ゲート電極６
Ｇおよび配線と成す。 (ニ) 続いてＮチヤネルトランジスタ領域のゲート
酸化膜５を選択的にエツチングする。 (ホ) ウエハ表面にＮ型不純物を含んだ第２のポリ
シリコン層を形成し、高温、酸化性雰囲気中で
不純物の熱拡散を行い、上記のゲート酸化膜の
エツチングされた部位からＮ型不純物を基板に
拡散させてＮチヤネルのソース・ドレイン領域
７を形成する。この際に上記第２のポリシリコ
ン層が酸化されるが、ゲート電極６Ｇは酸化さ
れずに残る。 (ヘ) 次いで上記酸化された第２のポリシリコン層
を剥離する。 (ト) ウエハを高温酸化性雰囲気中にさらし、上記
工程で露出したシリコン基板の素子領域に熱酸
化膜を形成する。 (チ) 第３図に示すようにレジスト８を用いた写真
蝕刻法により選択的にＰチヤネルソース・ドレ
イン予定領域を露出させる。尚、ウエハ表面上
のレジストパターンはそのまま残しておく。 (リ) 上記レジスト８をマスクとしてＰ型不純物を
イオン注入し、Ｐチヤネルのソース・ドレイン
９を形成する。そしてマイクとなつたレジスト
８を剥離する。 (ヌ) 続いて、第４図に示すように保護膜として低
温酸化膜１０を全面に形成し高温熱処理により
この低温酸化膜を焼結せしめると共にイオン注
入されたＰ型不純物を活性化させる。 この後、適宜コンタクトホールを開口し、アル
ミニウム等による金属配線パターンを形成する。 〔背景技術の問題点〕 以上のようにして形成した半導体装置では、ポ
リシリコンによるゲート電極６Ｇを形成した後、
このゲート電極６ＧをマスクとしてＰ型あるいは
Ｎ型不純物を導入しソース・ドレインを形成す
る。しかし、このソース・ドレイン形成用に導入
された不純物は、その後の工程中に行なわれる何
回かの熱処理中に拡散するため、ソース・ドレイ
ンの拡散層がポリシリコンのゲート電極下に発達
してしまう。このためゲートとなるポリシリコン
とソース・ドレインの拡散層とでかなりの寄生容
量が形成され、トランジスタの動作速度に悪影響
を与えていた。 第５図は、上記のような寄生容量を有する
CMOSインバータの等価回路である。すなわち
ドレインＤとゲートＧとの間に寄生容量Ｃが付加
した形となつてミラー効果により出力信号の遅延
時間が大きくなる。 また、従来のポリシリコンによる配線では、Ｎ
型不純物をポリシリコンに導入しただけでは配線
抵抗が大きく回路の信号伝搬に悪影響を与え、高
速動作を阻外していた。 〔発明の目的〕 この発明は上記のような点に鑑みなされたもの
で、その目的とするところは、半導体集積回路の
高速化を簡便に実現できる半導体装置およびその
製造方法を提供することにある。 〔発明の概要〕 すなわちこの発明に係る半導体装置およびその
製造方法では、半導体基板上に第１ポリシリコン
と金属シリサイドを積層形成してゲート電極を含
む配線層を形成した後、ポリシリコンを側面より
酸化させ側壁酸化膜を形成してポリシリコン配線
の幅をモリブデン層よりも小さくする。次いで、
面の方向に拘ず略一定膜厚となるように第２ポリ
シリコン層を全面に被着した後、Ｐチヤネル素子
領域にＰ型不純物を、Ｎチヤネル素子領域にＮ型
不純物をそれぞれゲート電極、側壁酸化膜および
ゲート電極周囲に付着した第２ポリシリコン層を
マスクとして選択イオン注入し、ソース・ドレイ
ン領域を形成する。その後、上記第２のポリシリ
コン層を酸化して保護膜と成すと共に注入不純物
の活性化を行つた後、適宜コンタクトホールを開
口して金属配線等を形成する。 このようにゲート電極等の配線をモリブデンシ
リサイド層との２層構造にすることにより配線抵
抗を下げると共にポリシリコンのゲート電極とゲ
ート酸化膜を挾んだソース・ドレイン領域との重
なりを殆んどなくすようにして素子の高速化を図
るようにしたものである。 〔発明の実施例〕 以下図面を参照してこの発明の一実施例につき
製造過程と共に説明する。尚、以下第１図〜第４
図と同一構成部分には同一符号を付して一部説明
を省略する。 (イ) 第６図において第１図のものと同様のシリコ
ン基板１の素子領域に約700Åの膜厚のゲート
酸化膜５を形成した後、減圧CVD法によつて
4000Å程度の膜厚を有するポリシリコン層６を
形成する。次いで、Ｎ型不純物としてリンをこ
のポリシリコン層６に熱拡散させる。この上に
モリブデンシリサイド膜１１を1500Åの膜厚で
形成する。 (ロ) 次いで、第７図に示すように写真蝕刻法によ
つてモリブデンシリサイド膜１１およびポリシ
リコン層６を所定の配線パターンにエツチング
し、ゲート電極６Ｇを形成する。 (ハ) 続いて、第８図に示すように高温酸化性雰囲
気中でポリシリコン層とモリブデンシリサイド
層の積層構造から成る配線パターンを表面から
酸化させる。 この際にポリシリコン層は側面より酸化さ
れ、配線パターンに側壁酸化膜１２が形成され
る。一方、モリブデンシリサイド層１１は表面
がわずかに酸化されるだけで殆んど酸化が進行
しない。 (ニ) 続いて第９図に示すようにウエハ全面に約
1500Åの第２ポリシリコン層１３を減圧CVD
法により形成する。この減圧CVD法による第
２ポリシリコン層１３は段差の部分にも略一定
の膜厚で被着する。 (ホ) 引き続き図示しないレジストをウエハ上に塗
布し、写真蝕刻法によりＰチヤネル素子領域の
レジストを除去してボロンを例えば加速電圧
50KeV、ドーズ量1.5×1014cm-2の条件でイオ
ン注入する。この際にソース・ドレイン領域へ
は第２ポリシリコン層１３および薄い熱酸化膜
を通してイオンが注入され、ソース・ドレイン
領域１４が形成される。ここで、上記イオン注
入においては第１ポリシリコン層６２、側壁酸
化膜１２およびモリブデンシリサイド層１１が
マスクとなると共に、ゲート電極の側面すなわ
ち側壁酸化膜１２に付着した第２ポリシリコン
層１３も図の縦方向に見た膜厚が厚いためイオ
ン注入のマスクとなる。従つて、ゲート電極６
Ｇ直下の周囲には不純物がイオン注入されな
い。続いて上記イオン注入のレジストを剥離
し、新たにレジストを塗布してＰチヤネルのソ
ース・ドレインの形成と同様にＰチヤネルトラ
ンジスタの素子領域のレジストを除去する。そ
して、例えばリンを加速電圧120KeV、ドーズ
量５×1014cm-2の条件でイオン注入し、Ｎチヤ
ネルトランジスタのソース・ドレイン領域１５
を形成する。 (ヘ) 続いて、ウエハを高温酸化性雰囲気中にさら
し、ウエハ表面の第２ポリシリコン層１３を酸
化して第１０図に示すように保護膜１３′とす
る。この際に上記(ホ)工程で注入されたソース・
ドレイン領域１４，１５の不純物が活性化さ
れ、上記領域１４，１５は図の深さ方向および
横方向に拡散して広がる。 この後、コンタクトホールの開口を行いアル
ミ等による金属配線パターンを形成する。 以上のようにして形成したトランジスタではソ
ース・ドレイン領域となるイオン注入層の横方向
拡散を予め見込んで、まずポリシリコンのゲート
電極６Ｇの側壁を酸化させてポリシリコンのゲー
ト電極６Ｇの幅を挾くした後、第２ポリシリコン
層１３の膜厚分だけ側方よりソース・ドレインの
イオン注入を行う。 すなわち、側壁酸化膜１２と第２ポリシリコン
層１３との膜厚がイオン注入のオフセツト幅とな
つて、後に行なわれる注入不純物の活性化工程に
おいてソース・ドレイン領域がポリシリコンのゲ
ート電極６Ｇ下に大きく伸びることが防止され
る。このため、従来のMOSトランジスタではゲ
ート電極とソース・ドレイン領域との重なりが
0.4μｍ〜0.8μｍ程度であつたところを本実施例の
ものでは0.1μｍ〜0.2μｍ以下にすることができ、
ゲートとソース・ドレイン間の寄生容量によるミ
ラー効果の影響を無視できる程度に小さくでき
た。 第１１図には同一条件で形成したCMOSイン
バータのゲートに矩形状信号VINを供給したと
きの出力信号波形をミラー効果がない場合
（VOUT1）と従来のミラー効果がある場合（VOUT2）
とにつき示し、次の表１にはミラー効果がある場
合とない場合の上記インバータの立ち上り時間、
立ち下り時間および遅延時間を示す。
以上のようにこの発明による半導体装置および
その製造方法によれば、ソース・ドレイン領域と
ゲート電極間の寄生容量を極めて小さくすること
ができると共に、ゲート電極を含む配線層の配線
抵抗を小さくすることができるため、半導体集積
回路の動作速度を向上させることができる。
その製造方法によれば、ソース・ドレイン領域と
ゲート電極間の寄生容量を極めて小さくすること
ができると共に、ゲート電極を含む配線層の配線
抵抗を小さくすることができるため、半導体集積
回路の動作速度を向上させることができる。
第１図乃至第４図は従来の半導体装置を製造過
程と共に示す断面図、第５図はCMOSインバー
タの回路図、第６図乃至第１０図はこの発明の一
実施例に係る半導体装置を製造過程と共に示す
図、第１１図はミラー効果のあるインバータとミ
ラー効果のないインバータの入出力信号波形を示
す図である。 １……半導体基板、２……Ｐウエル、５……ゲ
ート酸化膜、６……第１ポリシリコン層、６Ｇ…
…ゲート電極、１１……モリブデンシリサイド
層、１２……側壁酸化膜、１３……第２ポリシリ
コン層、１４，１５……ソース・ドレイン領域、
１３′……保護膜。
程と共に示す断面図、第５図はCMOSインバー
タの回路図、第６図乃至第１０図はこの発明の一
実施例に係る半導体装置を製造過程と共に示す
図、第１１図はミラー効果のあるインバータとミ
ラー効果のないインバータの入出力信号波形を示
す図である。 １……半導体基板、２……Ｐウエル、５……ゲ
ート酸化膜、６……第１ポリシリコン層、６Ｇ…
…ゲート電極、１１……モリブデンシリサイド
層、１２……側壁酸化膜、１３……第２ポリシリ
コン層、１４，１５……ソース・ドレイン領域、
１３′……保護膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上にゲート酸化膜を形成する工程
と、前記ゲート酸化膜上に不純物を含む第１のポ
リシリコン膜を形成する工程と、前記第１のポリ
シリコン膜上に金属シリサイド膜を形成する工程
と、前記金属シリサイド膜および第１のポリシリ
コン膜を順次エツチングし、第１のポリシリコン
および金属シリサイドの積層からなるゲート電極
を形成する工程と、熱酸化を行い、前記第１のポ
リシリコン膜の側壁に側壁酸化膜を形成する工程
と、全面に第２のポリシリコン膜を形成する工程
と、前記ゲート電極およびこのゲート電極の側壁
に形成された前記第２のポリシリコン膜をマスク
として不純物を選択的にイオン注入する工程と、
熱処理を行い、前記イオンを注入された不純物を
活性化させ、ソース・ドレイン領域を形成する工
程とを具備することを特徴とする半導体装置の製
造方法。 ２ 前記金属シリサイド膜は、モリブデンシリサ
イド膜またはタングステンシリサイド膜またはタ
ンタルシリサイド膜であることを特徴とする特許
請求の範囲第１項に記載の半導体装置の製造方
法。 ３ 前記熱酸化を行い、前記第１のポリシリコン
膜の側壁に側壁酸化膜を形成する工程により、前
記第１のポリシリコン膜の幅は金属シリサイド膜
の幅よりも狭くなることを特徴とする特許請求の
範囲第１項に記載の半導体装置の製造方法。 ４ 前記熱処理は、第２のポリシリコン膜の酸化
と同時に行うことを特徴とする特許請求の範囲第
１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57225209A JPS59115554A (ja) | 1982-12-22 | 1982-12-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57225209A JPS59115554A (ja) | 1982-12-22 | 1982-12-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59115554A JPS59115554A (ja) | 1984-07-04 |
| JPH0348664B2 true JPH0348664B2 (ja) | 1991-07-25 |
Family
ID=16825688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57225209A Granted JPS59115554A (ja) | 1982-12-22 | 1982-12-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59115554A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4555842A (en) * | 1984-03-19 | 1985-12-03 | At&T Bell Laboratories | Method of fabricating VLSI CMOS devices having complementary threshold voltages |
| US5089863A (en) * | 1988-09-08 | 1992-02-18 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor with T-shaped gate electrode |
| US5543646A (en) * | 1988-09-08 | 1996-08-06 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor with a shaped gate electrode |
| US5272100A (en) * | 1988-09-08 | 1993-12-21 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor with T-shaped gate electrode and manufacturing method therefor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5650535A (en) * | 1979-10-01 | 1981-05-07 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS5660063A (en) * | 1979-10-23 | 1981-05-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS57192079A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Semiconductor device |
-
1982
- 1982-12-22 JP JP57225209A patent/JPS59115554A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5650535A (en) * | 1979-10-01 | 1981-05-07 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS5660063A (en) * | 1979-10-23 | 1981-05-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS57192079A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59115554A (ja) | 1984-07-04 |
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